JPH1139211A - メモリ制御装置およびメモリ制御方法 - Google Patents
メモリ制御装置およびメモリ制御方法Info
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- JPH1139211A JPH1139211A JP19838397A JP19838397A JPH1139211A JP H1139211 A JPH1139211 A JP H1139211A JP 19838397 A JP19838397 A JP 19838397A JP 19838397 A JP19838397 A JP 19838397A JP H1139211 A JPH1139211 A JP H1139211A
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Abstract
(57)【要約】
【課題】本発明は、ＮＶメモリを搭載するＭＣＵにおい
て、メモリ容量の増設が容易に可能で、ＭＣＵの設計に
かかる時間と労力とを大幅に短縮できるようにすること
を最も主要な特徴とする。 【解決手段】たとえば、汎用ＮＶメモリ用ライタ２０か
らの４メガバイト対応の情報がＩ／Ｆ回路１２内に格納
されたことをＣＰＵ１３が判断すると、ＲＯＭブロック
１６内に記憶されているエミュレート処理用プログラム
を実行する。そして、ライタ２０からの情報を、１メガ
バイト対応のＮＶメモリ・ブロック１５ａが動作可能な
形式に変更する。こうして、ＮＶメモリ・ブロック１５
ａ内へのデータの書き込みを行うようにすることで、メ
モリ容量の増設が必要な場合にも、既存の１メガバイト
対応のＮＶメモリ・ブロック１５ｂの追加により、４メ
ガバイト対応のライタ２０に容易に対応できる構成とな
っている。
て、メモリ容量の増設が容易に可能で、ＭＣＵの設計に
かかる時間と労力とを大幅に短縮できるようにすること
を最も主要な特徴とする。 【解決手段】たとえば、汎用ＮＶメモリ用ライタ２０か
らの４メガバイト対応の情報がＩ／Ｆ回路１２内に格納
されたことをＣＰＵ１３が判断すると、ＲＯＭブロック
１６内に記憶されているエミュレート処理用プログラム
を実行する。そして、ライタ２０からの情報を、１メガ
バイト対応のＮＶメモリ・ブロック１５ａが動作可能な
形式に変更する。こうして、ＮＶメモリ・ブロック１５
ａ内へのデータの書き込みを行うようにすることで、メ
モリ容量の増設が必要な場合にも、既存の１メガバイト
対応のＮＶメモリ・ブロック１５ｂの追加により、４メ
ガバイト対応のライタ２０に容易に対応できる構成とな
っている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、メモリ制御装置
およびメモリ制御方法に関するもので、特に、フラッシ
ュメモリなどの不揮発性メモリを搭載するＭＣＵ（Micr
o Controller Unit ）に関するものである。
およびメモリ制御方法に関するもので、特に、フラッシ
ュメモリなどの不揮発性メモリを搭載するＭＣＵ（Micr
o Controller Unit ）に関するものである。
【０００２】
【従来の技術】従来、不揮発性メモリ（以下、単にＮＶ
（Non Volatile）メモリと略記する）を搭載するＭＣＵ
においては、通常モードでは、ＮＶメモリをマスクＲＯ
Ｍ（Read Only Memory）と同様に読み出し専用メモリと
して扱うようになっている。
（Non Volatile）メモリと略記する）を搭載するＭＣＵ
においては、通常モードでは、ＮＶメモリをマスクＲＯ
Ｍ（Read Only Memory）と同様に読み出し専用メモリと
して扱うようになっている。
【０００３】図４は、１メガバイトの記憶容量を有する
ＮＶメモリを搭載するＭＣＵの概略構成を示すものであ
る。このＭＣＵ１００は、たとえば、情報バス１０１
に、ＣＰＵ（Central Processing Unit ）１０２および
他のＩ／Ｏ（Input Output）１０３などとともに、ＮＶ
メモリのブロック（ＮＶマクロともいう）１０４が接続
された構成とされている。
ＮＶメモリを搭載するＭＣＵの概略構成を示すものであ
る。このＭＣＵ１００は、たとえば、情報バス１０１
に、ＣＰＵ（Central Processing Unit ）１０２および
他のＩ／Ｏ（Input Output）１０３などとともに、ＮＶ
メモリのブロック（ＮＶマクロともいう）１０４が接続
された構成とされている。
【０００４】ところで、ＮＶメモリには、事前に、汎用
ＮＶメモリ用ライタ２００を使ってデータの書き込みを
行わせる必要がある。その際、通常モードとは別に、Ｍ
ＣＵ１００内の他の機能を止め、ライタ２００からのア
ドレス、データ、制御信号などの情報が直にＮＶメモリ
のブロック１０４に供給されるように接続する、書き込
みモードが必要となる。このため、ＮＶメモリのブロッ
ク１０４内には、ライタ２００からのアドレス、データ
を、制御信号に合わせて受け取るための、インターフェ
イス回路（以下、単にＩ／Ｆ回路と略記する）１０５が
設けられている。
ＮＶメモリ用ライタ２００を使ってデータの書き込みを
行わせる必要がある。その際、通常モードとは別に、Ｍ
ＣＵ１００内の他の機能を止め、ライタ２００からのア
ドレス、データ、制御信号などの情報が直にＮＶメモリ
のブロック１０４に供給されるように接続する、書き込
みモードが必要となる。このため、ＮＶメモリのブロッ
ク１０４内には、ライタ２００からのアドレス、データ
を、制御信号に合わせて受け取るための、インターフェ
イス回路（以下、単にＩ／Ｆ回路と略記する）１０５が
設けられている。
【０００５】さて、上記したような構成のＭＣＵ１００
において、たとえば図５に示すように、ＮＶメモリを現
在のライタ２００の仕様を超えて増設する必要が生じた
場合、従来は、より容量の大きなライタ２０１の仕様に
合わせて、ＮＶメモリのブロック１０４´を再設計し直
すことで対応していた。このため、メモリ容量の増設に
ともなうＭＣＵ１００の設計には、多大な時間と労力と
を要するという問題があった。
において、たとえば図５に示すように、ＮＶメモリを現
在のライタ２００の仕様を超えて増設する必要が生じた
場合、従来は、より容量の大きなライタ２０１の仕様に
合わせて、ＮＶメモリのブロック１０４´を再設計し直
すことで対応していた。このため、メモリ容量の増設に
ともなうＭＣＵ１００の設計には、多大な時間と労力と
を要するという問題があった。
【０００６】
【発明が解決しようとする課題】上記したように、従来
においては、メモリ容量を現在のライタの仕様を超えて
増設する場合、より容量の大きなライタの仕様に合わせ
て、ＮＶメモリのブロックを再設計し直す必要があり、
多大な時間と労力とを要するという問題があった。
においては、メモリ容量を現在のライタの仕様を超えて
増設する場合、より容量の大きなライタの仕様に合わせ
て、ＮＶメモリのブロックを再設計し直す必要があり、
多大な時間と労力とを要するという問題があった。
【０００７】そこで、この発明は、メモリ容量の増設が
容易に可能となり、設計にかかる時間と労力とを大幅に
短縮できるメモリ制御装置およびメモリ制御方法を提供
することを目的としている。
容易に可能となり、設計にかかる時間と労力とを大幅に
短縮できるメモリ制御装置およびメモリ制御方法を提供
することを目的としている。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のメモリ制御装置にあっては、不揮発性
のメモリ部と、このメモリ部とは仕様が異なるライタか
らの情報を一時的に格納するバッファ回路と、前記ライ
タからの情報を、前記メモリ部が動作可能な形式に変更
するためのプログラムを記憶する記憶部と、前記プログ
ラムを実行し、前記ライタからの情報にしたがって前記
メモリ部を制御する制御部とから構成されている。
めに、この発明のメモリ制御装置にあっては、不揮発性
のメモリ部と、このメモリ部とは仕様が異なるライタか
らの情報を一時的に格納するバッファ回路と、前記ライ
タからの情報を、前記メモリ部が動作可能な形式に変更
するためのプログラムを記憶する記憶部と、前記プログ
ラムを実行し、前記ライタからの情報にしたがって前記
メモリ部を制御する制御部とから構成されている。
【０００９】また、この発明のメモリ制御方法にあって
は、バッファ回路内に、不揮発性のメモリ部とは仕様が
異なるライタからの情報が一時的に格納されたことを判
断する第１の工程と、前記ライタからの情報を、記憶部
内に記憶されたプログラムにしたがって、前記メモリ部
が動作可能な形式に変更する第２の工程と、形式が変更
された、前記ライタからの情報によって前記メモリ部を
制御する第３の工程とからなっている。
は、バッファ回路内に、不揮発性のメモリ部とは仕様が
異なるライタからの情報が一時的に格納されたことを判
断する第１の工程と、前記ライタからの情報を、記憶部
内に記憶されたプログラムにしたがって、前記メモリ部
が動作可能な形式に変更する第２の工程と、形式が変更
された、前記ライタからの情報によって前記メモリ部を
制御する第３の工程とからなっている。
【００１０】この発明のメモリ制御装置およびメモリ制
御方法によれば、ライタの仕様にかかわらず、メモリ部
を制御できるようになる。これにより、メモリ部を再設
計し直すことなく、メモリ容量を容易に増すことが可能
となるものである。
御方法によれば、ライタの仕様にかかわらず、メモリ部
を制御できるようになる。これにより、メモリ部を再設
計し直すことなく、メモリ容量を容易に増すことが可能
となるものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、ＭＣＵの概略構成を示すものである。
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、ＭＣＵの概略構成を示すものである。
【００１２】すなわち、このＭＣＵ１０は、たとえば、
仕様が４メガバイト対応とされた汎用ＮＶメモリ用ライ
タ２０がつながる情報バス１１に、Ｉ／Ｆ回路１２を介
して、ＣＰＵ１３および他のＩ／Ｏ１４などとともに、
１メガバイトの記憶（メモリ）容量を有するＮＶメモリ
・ブロック１５ａや、エミュレート処理用のＲＯＭブロ
ック１６が接続された構成とされている。
仕様が４メガバイト対応とされた汎用ＮＶメモリ用ライ
タ２０がつながる情報バス１１に、Ｉ／Ｆ回路１２を介
して、ＣＰＵ１３および他のＩ／Ｏ１４などとともに、
１メガバイトの記憶（メモリ）容量を有するＮＶメモリ
・ブロック１５ａや、エミュレート処理用のＲＯＭブロ
ック１６が接続された構成とされている。
【００１３】情報バス１１は、たとえば、ＭＣＵ１０内
の各部と上記ライタ２０との間で、アドレス、データ、
および、制御信号などの情報を送受信するためのライン
の集まりである。
の各部と上記ライタ２０との間で、アドレス、データ、
および、制御信号などの情報を送受信するためのライン
の集まりである。
【００１４】Ｉ／Ｆ回路１２は、たとえば、上記ライタ
２０からの情報を一時的に格納するとともに、上記ライ
タ２０に出力するための情報を一時的に格納するバッフ
ァ回路である。
２０からの情報を一時的に格納するとともに、上記ライ
タ２０に出力するための情報を一時的に格納するバッフ
ァ回路である。
【００１５】ＣＰＵ１３は、ＭＣＵ１０内における全て
の制御を司るものであって、たとえば、上記Ｉ／Ｆ回路
１２内に格納された、上記ライタ２０からの情報にした
がって、上記ＮＶメモリ・ブロック１５ａのアクセスな
どを行うようになっている。なお、このＣＰＵ１３によ
る、上記ＮＶメモリ・ブロック１５ａのアクセスに関し
ての詳細については後述する。
の制御を司るものであって、たとえば、上記Ｉ／Ｆ回路
１２内に格納された、上記ライタ２０からの情報にした
がって、上記ＮＶメモリ・ブロック１５ａのアクセスな
どを行うようになっている。なお、このＣＰＵ１３によ
る、上記ＮＶメモリ・ブロック１５ａのアクセスに関し
ての詳細については後述する。
【００１６】他のＩ／Ｏ１４は、外部（上記ライタ２０
を除く）との間で、いわゆる通常モードでの情報のやり
取りなどを行うために用いられる。ＮＶメモリ・ブロッ
ク１５ａは、たとえば、上記ライタ２０からの情報にし
たがって、事前（書き込みモード時）に、所定のアドレ
スに任意のデータが書き込まれたメモリ部である。
を除く）との間で、いわゆる通常モードでの情報のやり
取りなどを行うために用いられる。ＮＶメモリ・ブロッ
ク１５ａは、たとえば、上記ライタ２０からの情報にし
たがって、事前（書き込みモード時）に、所定のアドレ
スに任意のデータが書き込まれたメモリ部である。
【００１７】ＲＯＭブロック１６は、たとえば、上記ラ
イタ２０からの４メガバイト対応の情報を、上記ＣＰＵ
１３の制御のもと、上記ＮＶメモリ・ブロック１５ａが
動作可能な形式（１メガバイト対応）に変更するため
の、エミュレート処理用のプログラムを記憶する記憶部
である。
イタ２０からの４メガバイト対応の情報を、上記ＣＰＵ
１３の制御のもと、上記ＮＶメモリ・ブロック１５ａが
動作可能な形式（１メガバイト対応）に変更するため
の、エミュレート処理用のプログラムを記憶する記憶部
である。
【００１８】また、このＲＯＭブロック１６は、たとえ
ば、上記ＮＶメモリ・ブロック１５ａ内から読み出した
１メガバイト対応のデータを、上記ライタ２０の仕様
（４メガバイト対応）に合わせて変更するためのプログ
ラムをも記憶するようになっている。
ば、上記ＮＶメモリ・ブロック１５ａ内から読み出した
１メガバイト対応のデータを、上記ライタ２０の仕様
（４メガバイト対応）に合わせて変更するためのプログ
ラムをも記憶するようになっている。
【００１９】次に、上記したＣＰＵ１３による、上記Ｎ
Ｖメモリ・ブロック１５ａのアクセスに関して、詳細に
説明する。まず、上記ライタ２０を用いてＮＶメモリ・
ブロック１５ａ内にデータを書き込むための、書き込モ
ード時における処理の流れについて、図２を参照して説
明する。
Ｖメモリ・ブロック１５ａのアクセスに関して、詳細に
説明する。まず、上記ライタ２０を用いてＮＶメモリ・
ブロック１５ａ内にデータを書き込むための、書き込モ
ード時における処理の流れについて、図２を参照して説
明する。
【００２０】たとえば、Ｉ／Ｆ回路１２を定期的または
不定期的にチェックすることにより、ライタ２０からの
４メガバイト対応の情報がＩ／Ｆ回路１２内に格納され
たことを判断した場合、ＣＰＵ１３は、その情報を読み
込む（ステップＳ１）。
不定期的にチェックすることにより、ライタ２０からの
４メガバイト対応の情報がＩ／Ｆ回路１２内に格納され
たことを判断した場合、ＣＰＵ１３は、その情報を読み
込む（ステップＳ１）。
【００２１】そして、その情報の制御信号から、ＮＶメ
モリ・ブロック１５ａ内へのデータの書き込みの指示を
認識すると（ステップＳ２）、ＲＯＭブロック１６内に
記憶されているエミュレート処理用のプログラムを実行
する（ステップＳ３）。
モリ・ブロック１５ａ内へのデータの書き込みの指示を
認識すると（ステップＳ２）、ＲＯＭブロック１６内に
記憶されているエミュレート処理用のプログラムを実行
する（ステップＳ３）。
【００２２】こうして、書き込みモードの状況下におい
て、４メガバイト対応の情報を、１メガバイト対応のラ
イタの仕様と同様の形式（つまり、１メガバイト対応の
ＮＶメモリ・ブロック１５ａが動作可能な形式）に変更
した後、ＮＶメモリ・ブロック１５ａ内の対応するアド
レスにデータを書き込む（ステップＳ４）。
て、４メガバイト対応の情報を、１メガバイト対応のラ
イタの仕様と同様の形式（つまり、１メガバイト対応の
ＮＶメモリ・ブロック１５ａが動作可能な形式）に変更
した後、ＮＶメモリ・ブロック１５ａ内の対応するアド
レスにデータを書き込む（ステップＳ４）。
【００２３】このとき、データが正しく書き込めたかを
チェック（PROGRAM VERIFY）し（ステップＳ５）、書き
込みが成功した場合には「書き込みＯＫ」のステータス
（データ）を、Ｉ／Ｆ回路１２を介して、ライタ２０に
返送する（ステップＳ６）。
チェック（PROGRAM VERIFY）し（ステップＳ５）、書き
込みが成功した場合には「書き込みＯＫ」のステータス
（データ）を、Ｉ／Ｆ回路１２を介して、ライタ２０に
返送する（ステップＳ６）。
【００２４】そして、Ｉ／Ｆ回路１２でのライタ２０か
らの新たな情報の格納を判断するまで、ＮＶメモリ・ブ
ロック１５ａ内にデータを書き込むための、書き込モー
ドにおける一連の処理を終了する。
らの新たな情報の格納を判断するまで、ＮＶメモリ・ブ
ロック１５ａ内にデータを書き込むための、書き込モー
ドにおける一連の処理を終了する。
【００２５】ここで、メモリ容量が１メガバイトまでの
ＮＶメモリは、通常、オート（ＡＵＴＯ）機能を備えて
いない。オート機能とは、たとえばプログラムによる動
作の場合、制御信号といっしょにデータおよびアドレス
が送られると、その内部にて、自動的に「書き込みＯ
Ｋ」になるまで、データの書き込みをリトライ回数の範
囲内において繰り換えし、最終的に書き込みが成功した
か否かのステータスを外部に返送する機能である。
ＮＶメモリは、通常、オート（ＡＵＴＯ）機能を備えて
いない。オート機能とは、たとえばプログラムによる動
作の場合、制御信号といっしょにデータおよびアドレス
が送られると、その内部にて、自動的に「書き込みＯ
Ｋ」になるまで、データの書き込みをリトライ回数の範
囲内において繰り換えし、最終的に書き込みが成功した
か否かのステータスを外部に返送する機能である。
【００２６】１メガバイト対応のＮＶメモリ・ブロック
１５ａは、このようなオート機能を内蔵していないた
め、一般には、外部から書き込みのコマンド（PROGRAM
COMMAND ）を送った後、続いてデータが正しく書き込め
たかのチェックコマンド（PROGRAM VERIFY）を送り、書
き込めなかった場合には、これらのコマンドの送信を規
定のリトライ回数に達するまで、外部からの制御により
繰り返すことで、最終的に外部にて書き込みが成功した
か否かを判断することになる。
１５ａは、このようなオート機能を内蔵していないた
め、一般には、外部から書き込みのコマンド（PROGRAM
COMMAND ）を送った後、続いてデータが正しく書き込め
たかのチェックコマンド（PROGRAM VERIFY）を送り、書
き込めなかった場合には、これらのコマンドの送信を規
定のリトライ回数に達するまで、外部からの制御により
繰り返すことで、最終的に外部にて書き込みが成功した
か否かを判断することになる。
【００２７】そこで、データの書き込みが成功しなかっ
た場合には（ステップＳ５）、上記エミュレート処理用
のプログラムにより、「書き込みＯＫ」になるまで、デ
ータの書き込みをリトライ回数の範囲内において繰り換
えす。
た場合には（ステップＳ５）、上記エミュレート処理用
のプログラムにより、「書き込みＯＫ」になるまで、デ
ータの書き込みをリトライ回数の範囲内において繰り換
えす。
【００２８】そして、規定のリトライ回数を消化しても
「書き込みＯＫ」にならない場合には（ステップＳ
７）、「書き込みＮＧ」のステータス（データ）を、Ｉ
／Ｆ回路１２を介して、ライタ２０に返送する（ステッ
プＳ８）。
「書き込みＯＫ」にならない場合には（ステップＳ
７）、「書き込みＮＧ」のステータス（データ）を、Ｉ
／Ｆ回路１２を介して、ライタ２０に返送する（ステッ
プＳ８）。
【００２９】こうして、次の情報による新たな指示を認
識するまで、上記した書き込モードにおける一連の処理
を終了する。このように、ＲＯＭブロック１６内に記憶
されたエミュレート処理用のプログラムを実行すること
により、４メガバイト対応のライタ２０からのデータ
を、１メガバイト対応のＮＶメモリ・ブロック１５ａ内
に書き込むことができるようになる。
識するまで、上記した書き込モードにおける一連の処理
を終了する。このように、ＲＯＭブロック１６内に記憶
されたエミュレート処理用のプログラムを実行すること
により、４メガバイト対応のライタ２０からのデータ
を、１メガバイト対応のＮＶメモリ・ブロック１５ａ内
に書き込むことができるようになる。
【００３０】したがって、ＮＶメモリ・ブロック１５ａ
の形式とは形式が異なる仕様の、ＮＶメモリよりも大容
量のライタ２０によるデータの書き込みが可能となる結
果、ＮＶメモリ・ブロック１５ａを再設計し直すことな
く、従来より既存の１メガバイト対応のＮＶメモリ・ブ
ロック１５ｂ…を追加するのみで、必要なメモリ容量の
増設が容易に可能となる（図１参照）。
の形式とは形式が異なる仕様の、ＮＶメモリよりも大容
量のライタ２０によるデータの書き込みが可能となる結
果、ＮＶメモリ・ブロック１５ａを再設計し直すことな
く、従来より既存の１メガバイト対応のＮＶメモリ・ブ
ロック１５ｂ…を追加するのみで、必要なメモリ容量の
増設が容易に可能となる（図１参照）。
【００３１】たとえば、１メガバイト対応のＮＶメモリ
・ブロック１５ａの容量を、２メガバイトに増設する必
要が生じた場合においては、単に、１メガバイト対応の
ＮＶメモリ・ブロック１５ｂを１つ追加するのみで、容
易に対応できる。
・ブロック１５ａの容量を、２メガバイトに増設する必
要が生じた場合においては、単に、１メガバイト対応の
ＮＶメモリ・ブロック１５ｂを１つ追加するのみで、容
易に対応できる。
【００３２】一方、Ｉ／Ｆ回路１２内に格納されたライ
タ２０からの４メガバイト対応の情報により、ＮＶメモ
リ・ブロック１５ａ内にすでに書き込まれている、ある
データに対する消去の指示を認識した場合には、同様に
して、ＲＯＭブロック１６内に記憶されているエミュレ
ート処理用のプログラムを実行し、ライタ２０からの４
メガバイト対応の情報を１メガバイト対応のライタの仕
様と同様の形式に変更することで、ＮＶメモリ・ブロッ
ク１５ａ内の対応するアドレスに書き込まれているデー
タの消去が行われる。
タ２０からの４メガバイト対応の情報により、ＮＶメモ
リ・ブロック１５ａ内にすでに書き込まれている、ある
データに対する消去の指示を認識した場合には、同様に
して、ＲＯＭブロック１６内に記憶されているエミュレ
ート処理用のプログラムを実行し、ライタ２０からの４
メガバイト対応の情報を１メガバイト対応のライタの仕
様と同様の形式に変更することで、ＮＶメモリ・ブロッ
ク１５ａ内の対応するアドレスに書き込まれているデー
タの消去が行われる。
【００３３】また、Ｉ／Ｆ回路１２内に格納されたライ
タ２０からの４メガバイト対応の情報により、ＮＶメモ
リ・ブロック１５ａ内に書き込まれている全てのデータ
に対する読み出しの指示（高速読み出しモード）を認識
した場合には、同様にして、ＲＯＭブロック１６内に記
憶されているエミュレート処理用のプログラムを実行
し、ライタ２０からの４メガバイト対応の情報を１メガ
バイト対応のライタの仕様と同様の形式に変更すること
で、ＮＶメモリ・ブロック１５ａ内に書き込まれている
全データの読み出しが行われる。
タ２０からの４メガバイト対応の情報により、ＮＶメモ
リ・ブロック１５ａ内に書き込まれている全てのデータ
に対する読み出しの指示（高速読み出しモード）を認識
した場合には、同様にして、ＲＯＭブロック１６内に記
憶されているエミュレート処理用のプログラムを実行
し、ライタ２０からの４メガバイト対応の情報を１メガ
バイト対応のライタの仕様と同様の形式に変更すること
で、ＮＶメモリ・ブロック１５ａ内に書き込まれている
全データの読み出しが行われる。
【００３４】なお、この高速読み出しモード時において
は、たとえば、ＲＯＭブロック１６内に記憶されている
エミュレート処理用のプログラムとは別のプログラムを
実行し、ＮＶメモリ・ブロック１５ａ内より読み出され
た全データを４メガバイト対応のライタ２０の仕様に合
わせて変更した後に、Ｉ／Ｆ回路１２を介して、ライタ
２０へのデータの送信が行われることになる。
は、たとえば、ＲＯＭブロック１６内に記憶されている
エミュレート処理用のプログラムとは別のプログラムを
実行し、ＮＶメモリ・ブロック１５ａ内より読み出され
た全データを４メガバイト対応のライタ２０の仕様に合
わせて変更した後に、Ｉ／Ｆ回路１２を介して、ライタ
２０へのデータの送信が行われることになる。
【００３５】上記したように、ライタの仕様にかかわら
ず、ＮＶメモリ・ブロックを制御できるようにしてい
る。すなわち、ライタからの４メガバイト対応の情報を
一時的に格納するＩ／Ｆ回路、および、データを書き込
む１メガバイト対応のＮＶメモリ・ブロックとは別に、
エミュレート処理用のプログラムを記憶するＲＯＭブロ
ックを用意し、一旦、ライタからの４メガバイト対応の
情報を１メガバイト対応のＮＶメモリ・ブロックが動作
可能な形式に変更するようにしている。
ず、ＮＶメモリ・ブロックを制御できるようにしてい
る。すなわち、ライタからの４メガバイト対応の情報を
一時的に格納するＩ／Ｆ回路、および、データを書き込
む１メガバイト対応のＮＶメモリ・ブロックとは別に、
エミュレート処理用のプログラムを記憶するＲＯＭブロ
ックを用意し、一旦、ライタからの４メガバイト対応の
情報を１メガバイト対応のＮＶメモリ・ブロックが動作
可能な形式に変更するようにしている。
【００３６】これにより、ＮＶメモリ・ブロック内へ
の、ＮＶメモリよりも大容量のライタによるデータの書
き込みが行えるようになるため、従来より既存の１メガ
バイト対応のＮＶメモリ・ブロックの追加により、４メ
ガバイト対応のライタに容易に対応できるようになる。
の、ＮＶメモリよりも大容量のライタによるデータの書
き込みが行えるようになるため、従来より既存の１メガ
バイト対応のＮＶメモリ・ブロックの追加により、４メ
ガバイト対応のライタに容易に対応できるようになる。
【００３７】したがって、メモリ容量の増設が必要とな
った場合にも、ＮＶメモリ・ブロックを再設計し直すこ
となく、メモリ容量を容易に増すことが可能となって、
ＭＣＵの設計にかかる時間と労力とを大幅に短縮できる
ようになるものである。
った場合にも、ＮＶメモリ・ブロックを再設計し直すこ
となく、メモリ容量を容易に増すことが可能となって、
ＭＣＵの設計にかかる時間と労力とを大幅に短縮できる
ようになるものである。
【００３８】しかも、ライタ側から見ればＭＣＵは４メ
ガバイト対応の情報に応じた動作をしているものの、Ｎ
Ｖメモリ・ブロックでは従来の１メガバイト対応の動作
ですむため、従来のＭＣＵを少し改造するだけで簡単に
実現できるとともに、プログラムの変更も容易であるな
ど、柔軟性にも優れる。
ガバイト対応の情報に応じた動作をしているものの、Ｎ
Ｖメモリ・ブロックでは従来の１メガバイト対応の動作
ですむため、従来のＭＣＵを少し改造するだけで簡単に
実現できるとともに、プログラムの変更も容易であるな
ど、柔軟性にも優れる。
【００３９】なお、上記した本発明の実施の一形態にお
いては、１メガバイト対応のＮＶメモリ・ブロック１５
ａの容量を、２メガバイトに増設する場合を例に説明し
たが、これに限らず、たとえば４メガバイトまで増設す
ることが可能である。
いては、１メガバイト対応のＮＶメモリ・ブロック１５
ａの容量を、２メガバイトに増設する場合を例に説明し
たが、これに限らず、たとえば４メガバイトまで増設す
ることが可能である。
【００４０】また、ライタ２０からの４メガバイトの情
報の送信があったかを判断するために、ＣＰＵ１３がＩ
／Ｆ回路１２を常に監視するように構成したが、たとえ
ば図３に示すように、ライタ２０からの４メガバイトの
情報として、データの書き込みまたは消去の指示の送信
があった際にのみ、Ｉ／Ｆ回路１２がそれをＣＰＵ１３
に通知するように、ＭＣＵ１０´を構成することも可能
である。
報の送信があったかを判断するために、ＣＰＵ１３がＩ
／Ｆ回路１２を常に監視するように構成したが、たとえ
ば図３に示すように、ライタ２０からの４メガバイトの
情報として、データの書き込みまたは消去の指示の送信
があった際にのみ、Ｉ／Ｆ回路１２がそれをＣＰＵ１３
に通知するように、ＭＣＵ１０´を構成することも可能
である。
【００４１】この形態の場合、ライタ２０からの４メガ
バイトの情報を解釈し、データの書き込みまたは消去の
場合にＣＰＵ１３に割り込みをかける回路と、それ以外
の、高速読み出しモードでのデータの連続読み出しの指
示などの場合にライタ２０からの４メガバイトの情報を
バイパスさせる回路とを、Ｉ／Ｆ回路１２に追加するこ
とで簡単に実現できる。
バイトの情報を解釈し、データの書き込みまたは消去の
場合にＣＰＵ１３に割り込みをかける回路と、それ以外
の、高速読み出しモードでのデータの連続読み出しの指
示などの場合にライタ２０からの４メガバイトの情報を
バイパスさせる回路とを、Ｉ／Ｆ回路１２に追加するこ
とで簡単に実現できる。
【００４２】すなわち、ライタ２０からの４メガバイト
の情報として、たとえば、データの連続読み出しの指示
があった場合、ＣＰＵ１３を待機（HALT）状態としたま
ま、ＮＶメモリ・ブロック１５ａ，１５ｂを直にアクセ
スさせることが可能なため、ライタ２０からの４メガバ
イトの情報を、バイパス１２ａによりＩ／Ｆ回路１２を
素通りさせて、ＮＶメモリ・ブロック１５ａ，１５ｂに
送るようにする（同図（ａ）参照）。
の情報として、たとえば、データの連続読み出しの指示
があった場合、ＣＰＵ１３を待機（HALT）状態としたま
ま、ＮＶメモリ・ブロック１５ａ，１５ｂを直にアクセ
スさせることが可能なため、ライタ２０からの４メガバ
イトの情報を、バイパス１２ａによりＩ／Ｆ回路１２を
素通りさせて、ＮＶメモリ・ブロック１５ａ，１５ｂに
送るようにする（同図（ａ）参照）。
【００４３】これにより、ＣＰＵ１３によって、ＲＯＭ
ブロック１６内に記憶されているエミュレート処理用の
プログラムを実行させることなしに、ＮＶメモリ・ブロ
ック１５ａ，１５ｂ内に書き込まれているデータをダイ
レクトに読み出すことができるようになるため、アクセ
ス・タイムが間に合わないといった不具合を解決でき
る。
ブロック１６内に記憶されているエミュレート処理用の
プログラムを実行させることなしに、ＮＶメモリ・ブロ
ック１５ａ，１５ｂ内に書き込まれているデータをダイ
レクトに読み出すことができるようになるため、アクセ
ス・タイムが間に合わないといった不具合を解決でき
る。
【００４４】一方、ライタ２０からの４メガバイトの情
報として、たとえば、データの書き込みまたは消去の指
示があった場合には、割り込み回路１２ｂによって待機
状態のＣＰＵ１３を起動させて、ＲＯＭブロック１６内
に記憶されているエミュレート処理用のプログラムを実
行させるようにする（同図（ｂ）参照）。
報として、たとえば、データの書き込みまたは消去の指
示があった場合には、割り込み回路１２ｂによって待機
状態のＣＰＵ１３を起動させて、ＲＯＭブロック１６内
に記憶されているエミュレート処理用のプログラムを実
行させるようにする（同図（ｂ）参照）。
【００４５】これにより、上記した本発明の実施の一形
態にかかる構成のＭＣＵ１０と同様の処理が可能とな
り、メモリ容量の増設にも容易に対応できる。また、上
記したいずれの形態においても、複数のエミュレート処
理用のプログラムを持たせることにより、複数のライタ
に対応させることも可能である。
態にかかる構成のＭＣＵ１０と同様の処理が可能とな
り、メモリ容量の増設にも容易に対応できる。また、上
記したいずれの形態においても、複数のエミュレート処
理用のプログラムを持たせることにより、複数のライタ
に対応させることも可能である。
【００４６】さらに、ライタの仕様（４メガバイト対
応）やＮＶメモリ・ブロックの形式（１メガバイト対
応）については、何ら制約を受けるものではない。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
応）やＮＶメモリ・ブロックの形式（１メガバイト対
応）については、何ら制約を受けるものではない。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
【００４７】
【発明の効果】以上、詳述したようにこの発明によれ
ば、メモリ容量の増設が容易に可能となり、設計にかか
る時間と労力とを大幅に短縮できるメモリ制御装置およ
びメモリ制御方法を提供できる。
ば、メモリ容量の増設が容易に可能となり、設計にかか
る時間と労力とを大幅に短縮できるメモリ制御装置およ
びメモリ制御方法を提供できる。
【図１】この発明の実施の一形態にかかる、ＭＣＵの概
略構成を示すブロック図。
略構成を示すブロック図。
【図２】同じく、かかる書き込モード時における処理の
流れを説明するために示すフローチャート。
流れを説明するために示すフローチャート。
【図３】この発明の実施の他の形態にかかる、ＭＣＵの
ブロック図。
ブロック図。
【図４】従来技術とその問題点を説明するために示す、
１メガバイト対応のＮＶメモリを搭載するＭＣＵのブロ
ック図。
１メガバイト対応のＮＶメモリを搭載するＭＣＵのブロ
ック図。
【図５】同じく、従来の４メガバイト対応のＮＶメモリ
を搭載するＭＣＵのブロック図。
を搭載するＭＣＵのブロック図。
１０，１０´…ＭＣＵ １１…情報バス １２…Ｉ／Ｆ回路 １２ａ…バイパス １２ｂ…割り込み回路 １３…ＣＰＵ １４…他のＩ／Ｏ １５ａ，１５ｂ…ＮＶメモリ・ブロック（１メガバイト
対応） １６…ＲＯＭブロック ２０…汎用ＮＶメモリ用ライタ（４メガバイト対応）
対応） １６…ＲＯＭブロック ２０…汎用ＮＶメモリ用ライタ（４メガバイト対応）
Claims (10)
- 【請求項１】 不揮発性のメモリ部と、 このメモリ部とは仕様が異なるライタからの情報を一時
的に格納するバッファ回路と、 前記ライタからの情報を、前記メモリ部が動作可能な形
式に変更するためのプログラムを記憶する記憶部と、 前記プログラムを実行し、前記ライタからの情報にした
がって前記メモリ部を制御する制御部とを具備したこと
を特徴とするメモリ制御装置。 - 【請求項２】 前記バッファ回路は、さらに、前記ライ
タからの情報を解釈し、前記制御部に対して割り込みを
かけるための回路を備えることを特徴とする請求項１に
記載のメモリ制御装置。 - 【請求項３】 前記バッファ回路は、さらに、前記ライ
タからの情報にしたがって、前記メモリ部に直にアクセ
スするためのバイパスを備えることを特徴とする請求項
１に記載のメモリ制御装置。 - 【請求項４】 前記制御部は、さらに、前記メモリ部内
より読み出されたデータを、前記ライタに出力するため
の回路を備えることを特徴とする請求項１に記載のメモ
リ制御装置。 - 【請求項５】 前記記憶部は、さらに、前記メモリ部内
より読み出されたデータを、前記ライタの仕様に合わせ
て変更するためのプログラムを記憶することを特徴とす
る請求項１に記載のメモリ制御装置。 - 【請求項６】 バッファ回路内に、不揮発性のメモリ部
とは仕様が異なるライタからの情報が一時的に格納され
たことを判断する第１の工程と、 前記ライタからの情報を、記憶部内に記憶されたプログ
ラムにしたがって、前記メモリ部が動作可能な形式に変
更する第２の工程と、 形式が変更された、前記ライタからの情報によって前記
メモリ部を制御する第３の工程とからなることを特徴と
するメモリ制御方法。 - 【請求項７】 前記第１の工程は、前記ライタからの情
報が前記バッファ回路内に格納されたか否かを常にチェ
ックするものであることを特徴とする請求項６に記載の
メモリ制御方法。 - 【請求項８】 前記第１の工程は、前記ライタからの情
報を解釈した結果に応じて、動作に割り込みがかけられ
ることを特徴とする請求項６に記載のメモリ制御方法。 - 【請求項９】 さらに、前記メモリ部内より読み出され
たデータを、前記ライタに出力する第４の工程を備える
ことを特徴とする請求項６に記載のメモリ制御方法。 - 【請求項１０】 前記第４の工程は、前記メモリ部内よ
り読み出されたデータを、前記記憶部内に記憶されたプ
ログラムにしたがって、前記ライタの仕様に合わせて変
更する工程をさらに含むことを特徴とする請求項９に記
載のメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19838397A JPH1139211A (ja) | 1997-07-24 | 1997-07-24 | メモリ制御装置およびメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19838397A JPH1139211A (ja) | 1997-07-24 | 1997-07-24 | メモリ制御装置およびメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139211A true JPH1139211A (ja) | 1999-02-12 |
Family
ID=16390220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19838397A Pending JPH1139211A (ja) | 1997-07-24 | 1997-07-24 | メモリ制御装置およびメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1139211A (ja) |
-
1997
- 1997-07-24 JP JP19838397A patent/JPH1139211A/ja active Pending
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