JPH1138097A - 集積回路試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 試験信号印加の過程において、伝送経路上に
発生する時定数を減少させ、かつドライバ回路からの出
力振幅の低下を回避することのできる集積回路試験装置
を提供する。 【解決手段】 集積回路試験装置を構成する試験信号ド
ライバ回路６５１を被試験集積回路６４０近傍に配置
し、試験信号ドライバ回路６５１の出力はＩ／Ｏ端子６
４１に近接して接続されることで、その出力インピーダ
ンスを伝送経路６３２の特性インピーダンスとは無関係
に低く設定可能とし、試験信号ドライバ回路６５１の出
力インピーダンスと寄生容量との間に生じる時定数を低
減することで、その伝送帯域を向上させる。同時に試験
信号ドライバ回路６５１の出力インピーダンスと終端抵
抗との間に生ずる抵抗分割比を大きくでき、ドライバ回
路からの出力振幅の低下を回避することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路試験装置
に関し、特にＩ／Ｏ端子に対して周波数帯域の高い試験
信号を印加するための集積回路試験装置に関する。

【０００２】

【従来の技術】従来用いられていたこの種の集積回路試
験装置のブロック構成は、一般に図９および図１１にて
示す構成のものが採用されていた。

【０００３】図９は従来の典型的な集積回路試験装置の
構成を示す模式的ブロック図であり、図中符号９１０は
集積回路試験装置本体、９２０は試験ボード、９３０は
伝送経路、９４０は被試験集積回路、９４１は被試験集
積回路のＩ／Ｏ端子、９５１はドライバ回路、９６０は
比較回路、９８１は終端抵抗である。

【０００４】図９において、ドライバ回路９５１は終端
抵抗９８１を介して試験信号を被試験集積回路９４０の
Ｉ／Ｏ端子９４１に印加する。終端抵抗９８１は、ドラ
イバ回路９５１の出力インピーダンスと直列合成したと
き伝送経路９３０の特性インピーダンスと等しくなるよ
う調整されており、そのため、被試験集積回路９４０の
Ｉ／Ｏ端子９４１が入力状態にあってハイインピーダン
ス状態のとき、ドライバ回路９５１は送端整合により正
常に終端される。ドライバ回路９５１は、Ｉ／Ｏ端子９
４１が出力状態にある期間中、伝送経路９３０の伝送遅
延時間を考慮したタイミングで終端抵抗９８１を介して
試験信号の代わりに終端電圧を出力する。そのため、Ｉ
／Ｏ端子９４１の出力信号は正常に受端整合された状態
となる。また、ドライバ回路９５１は比較回路９６０と
近接して配置されており、被試験集積回路９４０のＩ／
Ｏ端子９４１とは近接して配置されていない。

【０００５】図１１は、図９と異なる比較的高い周波数
帯域に対応可能な集積回路試験装置の模式的ブロック図
である。図中符号１１１０は集積回路試験装置本体、１
１２０は試験ボード、１１３１は第１の伝送経路、１１
３２は第２の伝送経路、１１４０は被試験集積回路、１
１４１は被試験集積回路のＩ／Ｏ端子、１１５１はドラ
イバ回路、１１６０は比較回路、１１８１は第１の終端
抵抗、１１８２は第２の終端抵抗、１１８３は終端電圧
源である。

【０００６】図１１では、２つの伝送経路である第１の
伝送経路１１３１と第２の伝送経路１１３２を有してお
り、ドライバ回路１１５１は第１の終端抵抗１１８１お
よび第１の伝送経路１１３１を介してＩ／Ｏ端子１１４
１と接続され、比較回路１１６０は伝送経路１１３２を
介してＩ／Ｏ端子１１４１と接続されている。ドライバ
回路１１５１はＩ／Ｏ端子１１４１が出力状態にある期
間中、第１の伝送経路１１３１の伝送遅延時間を考慮し
たタイミングで第１の終端抵抗１１８１を介して試験信
号の代わりに終端電圧を出力する。比較回路１１６０の
入力端子は第２の終端抵抗１１８２を介して終端電圧源
１１８３と接続されており、Ｉ／Ｏ端子１１４１の出力
信号は正常に受端整合される。

【０００７】

【発明が解決しようとする課題】従来の技術の第１の問
題点は、従来の構成では伝送経路において生じる時定数
のため、高周波帯域における試験信号の印加が困難とな
ることである。その理由は、図９および図１１に代表さ
れる従来の構成では、試験信号印加時において、ドライ
バ回路から見て送端整合の伝送形態を前提にしており、
ドライバ回路の出力インピーダンスが伝送経路程度に高
くならざるを得ないためである。

【０００８】図１０は図９の集積回路試験装置において
ドライバ回路が試験信号を出力する場合の電気的な等価
回路図であり、図中符号５１はドライバ出力回路、５２
はドライバ回路９５１の出力インピーダンスと直列合成
される終端抵抗（Ｒ_t ）、５３はドライバ回路端子容量
（Ｃ_d ）、５４はＩ／Ｏ端子容量（Ｃ_io）、５５は比較
回路入力容量（Ｃ_c ）である。

【０００９】この図より、終端抵抗Ｒ_t と、ドライバ回
路９５１、Ｉ／Ｏ端子９４１および比較回路９６０にお
けるそれぞれの容量成分Ｃ_d 、Ｃ_io、Ｃ_c により、 τ１＝Ｒ_t×（Ｃ_d＋Ｃ_io＋Ｃ_c） （１） の時定数が生じる。通常、Ｒ_t は伝送経路の特性インピ
ーダンスと等しく、多くの場合５０Ωであり、ドライバ
回路９５１および比較回路９６０を構成する集積回路お
よび被試験集積回路９４０の製造技術上および実装技術
上の限界により、Ｃ_d およびＣ_c はそれぞれ２ｐＦ以
上、Ｃ_ioは３ｐＦ程度以上になると考えられる。すなわ
ち、τ１＞３５０ｐｓとなり、試験信号の振幅の１０−
９０％スイングを行うためには理想的な条件の下でτ１
の約１．６倍である５６０ｐｓ以上を必要とする。信号
の立ち上がりおよび立ち下がりの期間を考慮し、さらに
矩形波の形状を維持したまま伝送するために第５高調波
までの伝送が必要であると仮定すると、トグルレイトが
２００Ｍｈｚ以上の試験信号を印加する場合、試験に必
要な波形品質を保つことが困難となる。

【００１０】図１２は図１１の集積回路試験装置におい
てドライバ回路が試験信号を出力する場合の電気的な等
価回路図であり、図中符号６１はドライバ出力回路、６
２は出力インピーダンス（Ｚ₀ ）、６３はドライバ回路
端子容量（Ｃ_d ）、６４はＩ／Ｏ端子容量（Ｃ_io）、６
５は比較回路入力容量（Ｃ_c ）、６６は終端抵抗（Ｒ
_t ）、６７は終端電圧源である。

【００１１】図１０と異なり、抵抗値Ｒ_t を有する終端
抵抗１１８１が比較回路１１６０の入力端子容量Ｃ_c と
並列に挿入されている。これによる時定数τ２は、 τ２＝［（Ｚ₀×Ｒ_t）／（Ｚ₀＋Ｒ_t）］×（Ｃ_d＋Ｃ_io＋Ｃ_c） （２） となる。第１の伝送経路１１３１および第２の伝送経路
１１３２それぞれにおいて正常なインピーダンス整合を
保つためにＺ₀ は第１の伝送経路１１３１の特性インピ
ーダンスと等しく、Ｒ_t は第２の伝送経路１１３２の特
性インピーダンスと等しく調整されている。第１の伝送
経路１１３１と第２の伝送経路１１３２の特性インピー
ダンスがそれぞれ同じ値であると仮定するとＲ_t＝Ｚ₀と
なり、（２）式は、 τ２’＝Ｒ_t×（Ｃ_d＋Ｃ_io＋Ｃ_c）／２ （２') となり、図１０の場合の半分程度となり、約２倍の帯域
まで対応可能である。しかしこの場合においても、矩形
波を仮定した場合で約４００Ｍｈｚ、基本波のみの伝送
を仮定した場合でも約２Ｇｈｚが限界となる。また、図
１１の場合では、第１の伝送経路１１３１と第２の伝送
経路１１３２との特性インピーダンスの比により、ドラ
イバ回路１１５１の出力振幅がＩ／Ｏ端子１１４１にお
いて減少するという問題を有する。すなわち、第１の伝
送経路１１３１の特性インピーダンスをＺ₁ 、第２の伝
送経路１１３２の特性インピーダンスをＺ₂ 、ドライバ
回路１１５１の出力振幅をＡ_d 、Ｉ／Ｏ端子１１４１に
おける振幅をＡ_ioとすると、 Ａio＝［（Ｚ₂／（Ｚ₁＋Ｚ₂）］×Ａ_d （３） となる。例えばＺ₁＝Ｚ₂＝５０Ωとすると、Ａ_io＝Ａ_d
／２ となり、Ｉ／Ｏ端子１１４１における信号振幅
は、ドライバ回路１１５１による出力振幅の半分とな
り、ドライバ回路素子の性能を十分引き出すことができ
ない。

【００１２】これらの特徴を踏まえ、図１１の回路によ
る動作波形の概略を図１３に示す。図１３は図１１の集
積回路試験装置の波形図であり、（ａ）はドライバ回路
による出力波形、（ｂ）はＩ／Ｏ端子における出力波
形、（ｃ）は比較回路に対する入力波形である。図中符
号３１はドライバ回路出力波形、３２はＩ／Ｏ端子入力
波形、３４は終端電圧出力期間、３５はＩ／Ｏ端子出力
波形、３６は伝送経路の伝送遅延時間（Ｔcable ）、３
７は比較回路入力波形、３８はＩ／Ｏ端子出力期間であ
る。

【００１３】ドライバ回路出力波形３１は、伝送遅延時
間（Ｔcable ）３６だけ遅れてＩ／Ｏ端子入力波形３２
となり、比較回路にはさらに伝送遅延時間（Ｔcable ）
３６遅れて比較回路入力波形３９となる。Ｉ／Ｏ端子入
力波形３２の入力完了後生成したＩ／Ｏ端子出力波形３
５が伝送遅延時間（Ｔcable ）３６遅れて比較回路に出
力される。

【００１４】なお、図９に代表される従来技術による構
成の場合、Ｉ／Ｏ端子９４１におけるドライバ回路９５
１の出力振幅の減少という問題が生じないが、この場合
には時定数の問題の他に、伝送経路９３０の電気長が試
験能力を制限するという問題をあわせて有している。こ
れは、ドライバ回路９５１が比較回路９６０の近傍に配
置されており、それぞれのＩ／Ｏ端子９４１に対する伝
送経路が共有されていることに起因する。すなわち、Ｉ
／Ｏ端子９４１が出力した信号を比較回路９６０が受け
取り判定動作をしている間、ドライバ回路９５１が、伝
送経路９３０による伝送遅延時間を考慮して、先行して
次の試験信号を印加すると、比較回路９６０の入力端子
には、Ｉ／Ｏ端子９４１から出力された信号とドライバ
回路９５１から出力された信号とが合成されて観測さ
れ、正常な比較動作が期待できないためである。この効
果を抑制するためには伝送経路９３０の電気長を抑制す
るしかないが、伝送経路９３０の物理長を短縮すると集
積回路試験装置本体９１０の実装密度が上昇し、製造上
大きな問題が生じる。また、伝送経路９３０の物理長を
そのままに、その電気長そのものを短縮することは、試
験仕様の要求を満たすだけの素材を準備することがきわ
めて困難であり、現実的でない。

【００１５】本発明の目的は、試験信号印加の過程にお
いて、伝送経路上に発生する時定数を減少させ、かつド
ライバ回路からの出力振幅の低下を回避することのでき
る集積回路試験装置を提供することにある。

【００１６】

【課題を解決するための手段】本発明の集積回路試験装
置は、１つ以上のＩ／Ｏ端子を有する集積回路の電気的
特性を試験する集積回路試験装置であって、第１の伝送
経路と、第２の伝送経路と、ドライバ回路と、ドライバ
制御回路と、比較回路とを備えている。

【００１７】第１の伝送経路と第２の伝送経路は、均一
な特性インピーダンスを有する２つの独立した伝送経路
であり、ドライバ回路は、Ｉ／Ｏ端子に試験信号を印加
する状態とハイインピーダンス状態とに遷移可能であ
り、ドライバ制御回路は、制御信号を第１の伝送経路を
介してドライバ回路に送出し、制御信号は、ドライバ回
路の出力レベルを制御し、Ｉ／Ｏ端子が入力状態である
期間中はドライバ回路が試験信号出力状態となるように
制御し、Ｉ／Ｏ端子が出力状態である期間中はドライバ
回路をハイインピーダンス状態となるように制御し、比
較回路は、高入力インピーダンスであり、Ｉ／Ｏ端子か
ら出力され第２の伝送経路を介して伝送された信号のレ
ベルを判定し、比較回路の入力端子が、第２の伝送経路
の特性インピーダンスと等しい抵抗値を示す終端抵抗を
介して終端電圧源に接続され、ドライバ回路は、Ｉ／Ｏ
端子と近接した状態に配置され、ドライバ回路の出力は
Ｉ／Ｏ端子に近接して接続され、試験信号出力状態にあ
るドライバ回路の出力インピーダンスが、第２の伝送経
路の特性インピーダンスと比較して十分小さい。

【００１８】また、ハイインピーダンス状態に遷移可能
な終端電圧ドライバ回路をさらに備え、終端電圧ドライ
バ回路は、Ｉ／Ｏ端子と近接した状態に配置され、終端
電圧ドライバ回路の出力はＩ／Ｏ端子に近接して接続さ
れ、終端電圧ドライバ回路の出力レベルおよび終端電圧
出力状態とハイインピーダンス状態との遷移とがドライ
バ制御回路により制御可能であり、終端電圧ドライバ回
路の出力状態が、ドライバ回路がハイインピーダンス状
態にあるとき終端電圧出力状態となり、ドライバ回路が
試験信号出力状態にあるときハイインピーダンス状態と
なるようにドライバ制御回路によって制御され、終端電
圧出力状態にある終端電圧ドライバ回路の出力インピー
ダンスと終端抵抗との並列合成抵抗を介してＩ／Ｏ端子
に流入し、もしくはＩ／Ｏ端子から流出する電流量が、
Ｉ／Ｏ端子の設計仕様よりも小さくなる程度に、終端電
圧ドライバ回路の出力インピーダンスが低く調整されて
いてもよい。

【００１９】さらに、ドライバ回路と終端電圧ドライバ
回路とが、１つの集積回路素子として構成されていても
よい。

【００２０】本発明は集積回路試験装置においては、Ｉ
／Ｏ端子を試験するためのドライバ回路の出力インピー
ダンスを、ドライバ回路と接続される伝送系の特性イン
ピーダンスと関わりなく低く設定し、かつ試験対象であ
る集積回路のＩ／Ｏ端子近傍に配置する。ドライバ回路
とＩ／Ｏ端子との距離は、ドライバ回路の印加する試験
信号帯域の、最大周波数に対応する波長の１／１０以下
程度とすることが望ましい。

【００２１】ドライバ回路は別に設けられたドライバ制
御回路によりその動作を制御され、ドライバ制御回路か
ら出力される制御信号は伝送経路を通じてドライバ回路
に入力される。

【００２２】Ｉ／Ｏ端子のハイインピーダンス状態を正
確に試験する場合には、ドライバ回路に終端電圧出力機
能をもたせる。終端電圧を出力する場合の出力インピー
ダンスは低く設定する必要はなく、試験仕様の要請によ
り伝送経路の特性インピーダンスよりも十分大きくする
ことも可能である。

【００２３】入力専用端子に対して試験信号を印加する
ためのドライバ回路についてはこの限りではない。

【００２４】比較回路は一般に高い入力インピーダンス
を有し、ドライバ制御回路とドライバ回路とを接続する
伝送経路とは別に設けられた伝送経路を経由してＩ／Ｏ
端子と接続され、比較回路の入力端子において伝送経路
の特性インピーダンスと等しい抵抗値を有する終端抵抗
により受端整合する。伝送経路の距離に関する規定はな
い。

【００２５】本発明における伝送系はすべて受端整合の
形態となる。

【００２６】ドライバ回路とＩ／Ｏ端子とが十分近接し
て配置されているため、試験信号の周波数帯域の観点か
ら電気的に同一点とみなすことができる。ドライバ回路
およびＩ／Ｏ端子からの出力信号はこの点から伝送経路
を通じて比較回路へ導かれる。Ｉ／Ｏ端子が出力状態に
あるときには、ドライバ回路はハイインピーダンス状態
もしくは、終端電圧出力状態におく。終端電圧出力時の
出力インピーダンスは、等価的に伝送経路の終端抵抗と
並列に挿入されるが、伝送経路の特性インピーダンスよ
りも十分大きな値に設定することにより、その影響を無
視可能なレベルにまで抑制することが可能である。ま
た、試験仕様と比較して伝送経路の特性インピーダンス
が高い場合には、終端電圧出力インピーダンスを低く設
定することで、Ｉ／Ｏ端子に対する電流負荷を調整する
ことも可能である。

【００２７】Ｉ／Ｏ端子と比較回路とを接続する伝送経
路は比較回路入力点に設けられた終端抵抗により終端さ
れているため、Ｉ／Ｏ端子から見て、ドライバ回路およ
びＩ／Ｏ端子の出力インピーダンスに関わらず常に正常
に受端整合されており、信号の反射などによる誤差は生
じない。

【００２８】本発明におけるドライバ回路からみた伝送
経路の時定数τは、図１１における伝送経路の等価回路
を示した図１２による式（２）から求められる。本発明
では、ドライバ回路の出力インピーダンスＺ₀ を、伝送
経路の特性インピーダンスに関わらずそれよりも十分低
い値とするため、Ｚ₀＜＜Ｒ_tとなる。このとき式（２）
によると、 τ＝（Ｚ₀×Ｒ_t）／（Ｚ₀＋Ｒ_t）×（Ｃ_d＋Ｃ_io＋Ｃ_c） ≒Ｚ₀×（Ｃ_d＋Ｃ_io＋Ｃ_c） （２”） となり、Ｚ₀＜＜Ｒ_tであるため、図１１に代表される従
来技術による場合よりもその時定数を低く抑えることが
でき、より高い周波数帯域にまで対応できる。なお、図
１１による従来技術においてこれと同様の効果を得るた
め、Ｚ₀＜＜Ｒ_tとなる程度に第１の伝送経路１１３１の
特性インピーダンスを第２の伝送経路１１３２の特性イ
ンピーダンスよりも低く構成すると、Ｉ／Ｏ端子１１４
１が出力状態にあるとき、第１の終端抵抗１１８１を通
じてドライバ回路１１５１に流入する電流が増加し、被
試験集積回路１１４０の設計仕様を超える恐れがあるた
め、従来技術においてこれを実現することはできない。

【００２９】Ｉ／Ｏ端子における試験信号振幅は上述の
（３）式から算出されるが、本発明の実施の形態ではＺ
₁ を自由に低く抑えることが可能なため、振幅の低下は
ほとんど発生しない。たとえば特性インピーダンス５０
Ωの伝送経路においてドライバ回路の出力インピーダン
スを３Ωとした場合の振幅の低下は６％である。この振
幅の低下が無視できない場合では、試験プログラム中で
ドライバ回路の出力レベルを補正することが可能であ
る。すなわち、Ｉ／Ｏ端子に加えるべきハイレベル電圧
およびローレベル電圧をそれぞれＶＨ、ＶＬ、ドライバ
回路が出力すべきハイレベル電圧およびローレベル電圧
をそれぞれＶＨ０、ＶＬ０とし、ドライバ回路の出力イ
ンピーダンスをＺ₀ 、終端抵抗の抵抗値をＲ_t 、終端電
圧源による終端電圧をＶ_t とすると、 ＶＨ０＝［（Ｚ₀＋Ｒ_t）／Ｒ_t］×（ＶＨ−Ｖ_t）＋Ｖ_t （４−１） ＶＬ０＝［（Ｚ₀＋Ｒ_t）／Ｒ_t］×（ＶＬ−Ｖ_t）＋Ｖ_t （４−２） と補正することにより、Ｉ／Ｏ端子に対して常に正しい
電圧で試験信号を印加することができる。

【００３０】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。図１は本発明の第１
の実施の形態の集積回路試験装置の構成を示す模式的ブ
ロック図であり、図２は本発明の第１の実施の形態の集
積回路試験装置の波形図であり、（ａ）はドライバ回路
による出力波形、（ｂ）はＩ／Ｏ端子における出力波
形、（ｃ）は比較回路に対する入力波形である。図中符
号１１０は集積回路試験装置本体、１２０は試験ボー
ド、１３１は第１の伝送経路、１３２は第２の伝送経
路、１４０は被試験集積回路、１４１は被試験集積回路
のＩ／Ｏ端子、１５１はドライバ回路、１６０は比較回
路、１７０はドライバ制御回路、１８１は終端抵抗、１
８２は終端電圧源、１１はドライバ回路出力波形、１２
はＩ／Ｏ端子入力波形、１３はハイインピーダンス期
間、１５はＩ／Ｏ端子出力波形、１６は伝送経路の伝送
遅延時間（Ｔcable ）、１７は比較回路入力波形、１８
はＩ／Ｏ端子出力期間である。

【００３１】［１］構成の説明 この集積回路試験装置は、集積回路試験装置本体１１
０、試験ボード１２０から構成され、これらは均一な特
性インピーダンスを示すよう、それぞれ調整された第１
の伝送経路１３１および第２の伝送経路１３２により互
いに接続されている。被試験集積回路１４０は試験ボー
ド１２０に搭載され、試験対象となる少なくとも１つの
Ｉ／Ｏ端子１４１を備えている。

【００３２】集積回路試験装置本体１１０は、比較回路
１６０およびドライバ制御回路１７０を有する。またこ
れ以外に、必要であれば、被試験集積回路１４０の入力
専用端子に制御信号を印加するためのドライバ回路を別
に設けることができる。

【００３３】比較回路１６０の入力端子は、第２の伝送
経路１３２を通じてＩ／Ｏ端子１４１に接続され、また
同時に第２の伝送経路１３２の特性インピーダンスと等
しい抵抗値を有する終端抵抗１８１を通して終端電圧源
１８２へ接続される。

【００３４】試験ボード１２０は、被試験集積回路１４
０およびドライバ回路１５１を有する。ドライバ回路１
５１は、集積回路試験装置本体１１０上のドライバ制御
回路１７０により第１の伝送経路１３１を通じてその動
作を制御され、試験信号出力状態とハイインピーダンス
状態とに切り替えることができる。またドライバ回路１
５１の出力端子は被試験集積回路１４０の試験対象とな
るＩ／Ｏ端子１４１に接続される。このときの接続距離
は、その電気長が試験信号帯域に含まれる最大周波数の
波長の１／１０程度以下になるよう制限される。

【００３５】また、ドライバ回路１５１は比較回路１６
０と分離して構成され、それぞれのＩ／Ｏ端子１４１と
の接続経路が共通化されていないため、第１の伝送経路
１３１および第２の伝送経路１３２の電気的あるいは物
理的な長さは本実施例の試験能力とは無関係であり、図
９に代表される従来技術の場合と異なり、集積回路試験
装置の実装技術に対して大きな自由度を与えることが可
能である。

【００３６】［２］動作の説明 次に図２を用いて、本発明の第１の実施の形態における
動作を説明する。（ａ）はドライバ回路１５１の出力波
形を示しており、（ｂ）はＩ／Ｏ端子１４１による出力
信号波形を示している。また、（ｃ）は比較回路１６０
の入力端子で観測される波形を示している。（ａ）には
ドライバ回路１５１の出力波形のうち、ドライバ回路１
５１の出力端子におけるドライバ回路出力波形１１（点
線表示）と、Ｉ／Ｏ端子１４１に到達した信号のＩ／Ｏ
端子入力波形１２（実線表示）とが示されている。ドラ
イバ回路１５１の出力端子とＩ／Ｏ端子１４１との間の
距離は電気的にほぼ０であるため、両者にほとんど差は
ない。

【００３７】図２の場合、集積回路試験装置の動作は大
きく３つに分かれている。まずドライバ回路１５１によ
りＩ／Ｏ端子１４１に試験信号が印加される。このとき
Ｉ／Ｏ端子１４１は入力状態にあり、ハイインピーダン
ス状態となっている。この期間中は、ドライバ回路１５
１がＩ／Ｏ端子１４１に対して試験信号を印加する期間
となる。

【００３８】その後ドライバ回路１５１はあらかじめ試
験プログラムにより予定されたタイミングでハイインピ
ーダンス状態に遷移し、その後あるいは同時にＩ／Ｏ端
子１４１は入力状態から出力状態へ遷移する。このハイ
インピーダンス期間１３中は、Ｉ／Ｏ端子１４１が出力
した信号が正しいかどうか、集積回路試験装置本体１１
０上の比較回路１６０により判定する期間となる。な
お、Ｉ／Ｏ端子１４１から出力された信号が比較回路１
６０に到達するまでに、第２の伝送経路１３２による伝
送遅延時間（Ｔcable ）１６が生じるため、比較回路１
６０による判定のタイミングはＴcable だけ遅れる。

【００３９】さらにその後Ｉ／Ｏ端子１４１は出力状態
から入力状態へと復帰し、ドライバ回路１５１は試験プ
ログラムにより予定されたタイミングでハイインピーダ
ンス状態から試験信号出力状態へと再び遷移する。

【００４０】一般にＩ／Ｏ端子１４１に対する試験は、
ドライバ回路１５１によるＩ／Ｏ端子１４１に対する試
験信号の印加動作と、Ｉ／Ｏ端子１４１からの出力を比
較回路１６０により判定する動作の組み合わせおよび繰
り返しで構成される。

【００４１】ドライバ回路１５１がＩ／Ｏ端子１４１に
対して試験信号を印加するとき、Ｉ／Ｏ端子１４１は入
力状態にあり、ハイインピーダンス状態にある。そのた
め、ドライバ回路１５１の出力信号は 第２の伝送経路
１３２を介して接続される終端抵抗１８１および終端電
圧源１８２により常に受端整合され、インピーダンス不
整合に起因する信号の反射などは発生せず、Ｉ／Ｏ端子
１４１において試験信号が乱れることはない。また、ド
ライバ回路１５１の出力インピーダンスは終端抵抗１８
１の抵抗値、すなわち第２の伝送経路１３２の特性イン
ピーダンスと比較して十分小さいため、これらの間で生
じる抵抗分割による、Ｉ／Ｏ端子１４１におけるドライ
バ回路１５１の出力振幅の低下は図１１による従来例の
構成の場合と比較して小さく抑えられている。また、ド
ライバ回路１５１の出力インピーダンスが低いため、ド
ライバ回路１５１の出力端子、Ｉ／Ｏ端子１４１、比較
回路１６０の入力端子などに生じる寄生容量との時定数
が抑制され、帯域の高い試験信号を印加することが可能
である。

【００４２】なおこのとき、ドライバ回路１５１の出力
インピーダンスと終端抵抗１８１との抵抗分割により、
Ｉ／Ｏ端子１４１に加えられる試験信号レベルはドライ
バ回路１５１の出力レベルとわずかに異なるため、上述
の式（４−１）および式（４−２）により補正を加え
る。

【００４３】Ｉ／Ｏ端子１４１が出力状態にある期間に
は、ドライバ回路１５１はドライバ制御回路１７０によ
りハイインピーダンス状態へ遷移し、Ｉ／Ｏ端子１４１
による出力信号は終端抵抗１８１および終端電圧源１８
２により受端整合される。このため、Ｉ／Ｏ端子１４１
から出力された信号は、Ｉ／Ｏ端子１４１の出力インピ
ーダンスにかかわらず第２の伝送経路１３２を介して正
確に比較回路１６０の入力端子まで導かれ、インピーダ
ンスの不整合による波形の乱れは生じない。

【００４４】また、ドライバ回路１５１が比較回路１６
０と分離して構成され、それぞれのＩ／Ｏ端子１４１と
の接続経路が共通化されていないため、第１の伝送経路
１３１および第２の伝送経路１３２の物理的な長さは本
実施例の試験能力とは無関係であり、図９に代表される
従来技術の場合と異なり、集積回路試験装置の実装技術
に対して大きな自由度を与えることが可能である。

【００４５】次に、本発明の第２の実施の形態について
図面を参照して説明する。図３は本発明の第２の実施の
形態の集積回路試験装置の構成を示す模式的ブロック図
であり、図４は本発明の第２の実施の形態の集積回路試
験装置の波形図であり、（ａ）はドライバ回路による出
力波形、（ｂ）はＩ／Ｏ端子における出力波形、（ｃ）
は比較回路に対する入力波形である。図中符号３１０は
集積回路試験装置本体、３２０は試験ボード、３３１は
第１の伝送経路、３３２は第２の伝送経路、３４０は被
試験集積回路、３４１は被試験集積回路のＩ／Ｏ端子、
３５１はドライバ回路、３５２は終端電圧ドライバ回
路、３６０は比較回路、３７０はドライバ制御回路、３
８１は終端抵抗、３８２は終端電圧源、２１はドライバ
回路出力波形、２２はＩ／Ｏ端子入力波形、２３はハイ
インピーダンス期間、２４は終端電圧出力期間、２５は
Ｉ／Ｏ端子出力波形、２６は伝送経路の伝送遅延時間
（Ｔcable ）、２７は比較回路入力波形、２８はＩ／Ｏ
端子出力期間、２９は終端電圧である。

【００４６】［１］構成の説明 第２の実施の形態の集積回路試験装置は、本発明の第１
の実施の形態に対して、試験ボード３２０上のドライバ
回路３５１に、ドライバ回路３５１の出力状態と連動し
てハイインピーダンス状態に遷移可能な終端電圧ドライ
バ回路３５２を併設したものである。終端電圧ドライバ
回路３５２の出力端子はドライバ回路３５１の出力端子
およびＩ／Ｏ端子３４１に接続され、その接続距離はド
ライバ回路３５１の出力端子とＩ／Ｏ端子３４１との接
続距離と同程度とする。終端電圧ドライバ回路３５２の
出力インピーダンスは、ドライバ回路３５１の出力イン
ピーダンスとの並列合成抵抗によりＩ／Ｏ端子３４１に
流入もしくは流出する電流量が、Ｉ／Ｏ端子３４１の設
計仕様を超えないように調整される。終端電圧ドライバ
回路３５２の出力状態はドライバ回路３５１の出力状態
を制御するための制御信号を監視することで、ドライバ
回路３５１の出力状態と連動して制御される。

【００４７】［２］動作の説明 本実施の形態の場合、終端電圧ドライバ回路３５２はド
ライバ回路３５１の出力状態を制御するためにドライバ
制御回路３７０からドライバ回路３５１に対して出力さ
れる制御信号を監視し、ドライバ回路３５１が試験信号
を印加するために試験信号出力状態にある期間はハイイ
ンピーダンス状態となり、一方Ｉ／Ｏ端子３４１が信号
を出力するためにドライバ回路３５１がハイインピーダ
ンス状態にある期間中は終端電圧源３８２と等しい終端
電圧を出力する。

【００４８】ドライバ回路３５１がハイインピーダンス
状態の期間中、終端電圧ドライバ回路３５２が終端電圧
を出力することで、この期間中Ｉ／Ｏ端子３４１が出力
状態になくハイインピーダンス状態であった場合、比較
回路３６０には終端電圧が印加され、図４（ｃ）に示す
終端電圧２９を検出することでＩ／Ｏ端子３４１が正常
に出力状態にあるか、あるいはハイインピーダンス状態
にあるかを判定することが可能となる。すなわち、終端
電圧源３８２および終端電圧ドライバ回路３５２の出力
する終端電圧をハイレベルしきい値電圧とローレベルし
きい値電圧との中間に設け、Ｉ／Ｏ端子３４１からの出
力がハイレベルしきい値電圧とローレベルしきい値電圧
の中間にあった場合、Ｉ／Ｏ端子３４１はハイインピー
ダンス状態である可能性があると判断できる。

【００４９】次に、本発明の第３の実施の形態について
図面を参照して説明する。図５は本発明の第３の実施の
形態の集積回路試験装置の構成を示す模式的ブロック図
であり、図中符号５１０は集積回路試験装置本体、５２
０は試験ボード、５３１は第１の伝送経路、５３２は第
２の伝送経路、５４０は被試験集積回路、５４１は被試
験集積回路のＩ／Ｏ端子、５５０はドライバ集積回路、
５５１はドライバ回路、５５２は終端電圧ドライバ回
路、５６０は比較回路、５７０はドライバ制御回路、５
８１は終端抵抗、５８２は終端電圧源である。

【００５０】［構成の説明］ 第３の実施の形態の集積回路試験装置は、図３に示す本
発明の第２の実施の形態において、ドライバ回路５５１
および終端電圧ドライバ回路５５２を一つの集積回路素
子であるドライバ集積回路５５０として構成したもので
ある。

【００５１】［動作の説明］ ドライバ集積回路５５０はドライバ制御回路５７０から
出力される制御信号により、試験信号出力状態および終
端電圧出力状態に遷移し、Ｉ／Ｏ端子５４１に対して試
験信号を印加するようプログラムされた期間中は試験信
号出力状態となり、Ｉ／Ｏ端子５４１の出力期間として
プログラムされた期間は終端電圧を出力する。

【００５２】ドライバ集積回路５５０の出力インピーダ
ンスは、試験信号出力時は出力インピーダンスを極力低
く設定し、終端電圧出力時には、ドライバ集積回路５５
０の出力インピーダンスと終端抵抗５８１との並列合成
抵抗を負荷抵抗としたとき流入もしくは流出する電流量
がＩ／Ｏ端子５４１の設計仕様を超えないよう設定され
る。

【００５３】それ以外の動作については、本発明の第２
の実施の形態の場合と同様である。

【００５４】

【実施例】次に上述の各実施の形態について実施例に基
づいて詳細に説明する。

【００５５】本発明の第１の実施の形態の集積回路試験
装置の一実施例について図面を参照して説明する。図６
は本発明の第１の実施の形態の実施例である集積回路試
験装置の構成を示す模式的ブロック図であり、図中符号
６１０は集積回路試験装置本体、６２０は試験ボード、
６３１は第１の伝送経路、６３１ａはロジック伝送経
路、６３１ｂは状態制御信号伝送経路、６３２は第２の
伝送経路、６３３はレベル伝送経路、６３４は入力専用
端子用伝送経路、６４０は被試験集積回路、６４１は被
試験集積回路のＩ／Ｏ端子、６４２は入力専用端子、６
５１はドライバ回路、６５３は入力専用端子用ドライバ
回路、６６０は比較回路、６７０はドライバ制御回路、
６８１は終端抵抗、６８２は終端電圧源、６９１は入力
専用端子用終端抵抗、６９２は入力専用端子用終端電圧
源である。

【００５６】［１］構成の説明 この集積回路試験装置は、集積回路試験装置本体６１０
と試験ボード６２０からなり、これらは第１の伝送経路
６３１、第２の伝送経路６３２、レベル伝送経路６３
３、および入力専用端子用伝送経路６３４により互いに
接続されている。

【００５７】集積回路試験装置本体６１０は比較回路６
６０、ドライバ制御回路６７０を備えている。また、被
試験集積回路６４０の入力専用端子６４２に対して試験
に必要な信号を送出するために入力専用端子用ドライバ
回路６５３もあわせて備えている。

【００５８】ドライバ回路６５１および入力専用端子用
ドライバ回路６５３は、ハイレベル出力、ローレベル出
力およびハイインピーダンスの３つの状態に遷移するこ
とができる。ハイレベル電圧およびローレベル電圧は、
外部からの基準電圧により与えられる。

【００５９】試験ボード６２０にはドライバ回路６５１
および被試験集積回路６４０が配置される。また、入力
専用端子用伝送経路６３４におけるインピーダンス整合
を行うために必要な入力専用端子用終端抵抗６９１およ
び入力専用端子用終端電圧源６９２もあわせて備えてい
る。

【００６０】ドライバ回路６５１の出力端子はＩ／Ｏ端
子６４１と接続され、このときドライバ回路６５１とＩ
／Ｏ端子６４１との接続距離は２ｃｍ程度である。

【００６１】ドライバ制御回路６７０による制御信号
は、第１の伝送経路６３１を介してドライバ回路６５１
へ導かれる。第１の伝送経路６３１はドライバ回路６５
１に対して、出力がハイであるかローであるかを決める
ためのＥＣＬ信号を伝送するロジック伝送経路６３１
ａ、および出力状態とハイインピーダンス状態とを切り
替えるためのＥＣＬ信号を伝送する状態制御信号伝送経
路６３１ｂを有する。また、レベル伝送経路６３３は、
ドライバ回路６５１のハイ出力レベルおよびロー出力レ
ベルの基準電圧信号をドライバ回路６５１に対して伝送
し、試験プログラムにより変更可能とする。これらの信
号は集積回路試験装置本体６１０上のドライバ制御回路
６７０により生成される。

【００６２】ロジック伝送経路６３１ａ、状態制御伝送
経路６３１ｂ、第２の伝送経路６３２、および入力専用
端子用伝送経路６３４は長さ１ｍの同軸ケーブルで構成
され、その特性インピーダンスはそれぞれ５０Ωであ
る。このとき第２の伝送経路６３２および入力専用端子
用伝送経路６３４が受端整合するように、集積回路試験
装置本体６１０上の終端抵抗６８１および試験ボード６
２０上の入力専用端子用終端抵抗６９１も５０Ωとし、
入力専用端子用ドライバ回路６５３の出力インピーダン
スは３Ωとする。また、集積回路試験装置本体６１０上
の終端電圧源６８２および試験ボード６２０上の入力専
用端子用終端電圧源６９２の出力電圧はそれぞれ１．５
Ｖである。この電圧は試験仕様により決定されるもの
で、必ずしも１．５Ｖである必要はない。

【００６３】また、図中には特に明記していないが、ロ
ジック伝送経路６３１ａおよび状態制御伝送経路６３１
ｂはＥＣＬ信号を正常に伝達できるよう、ドライバ回路
６５１の入力端子において５０Ωの終端抵抗を介して−
２Ｖの電圧源に接続される。

【００６４】比較回路６６０の入力端子は終端抵抗６８
１と接続される。これにより、ドライバ回路６５１およ
びＩ／Ｏ端子６４１から出力された信号が終端抵抗６８
１により受端整合された形で入力される。

【００６５】レベル伝送経路６３３は一般的な導線によ
り構成される。ただし、外部もしくは内部からのノイズ
の混入が許容できない場合には、同軸ケーブルを用いて
構成することもできる。

【００６６】ドライバ回路６５１および入力専用端子用
ドライバ回路６５３の出力端子における寄生容量は、こ
れらを構成する集積回路の仕様および実装の形態により
それぞれ約２ｐＦである。また、被試験集積回路６４０
のＩ／Ｏ端子６４１の寄生容量および入力専用端子６４
２の寄生容量は、仕様および実装の形態によりそれぞれ
約５ｐＦである。

【００６７】比較回路６６０の入力端子における寄生容
量は、これを構成する集積回路の仕様および実装の形態
により約２ｐＦである。

【００６８】［２］動作の説明 本実施例の動作について、被試験集積回路６４０に対す
る試験信号印加動作と、Ｉ／Ｏ端子６４１からの出力信
号の判定動作についてそれぞれ説明する。

【００６９】被試験集積回路６４０に対して試験信号を
印加する場合、ドライバ制御回路６７０はドライバ回路
６５１が試験プログラムどおりにＩ／Ｏ端子６４１に対
して試験信号を印加するよう、第１の伝送経路６３１に
よる伝送遅延時間およびドライバ回路６５１自身の遅延
時間を考慮したタイミングでドライバ回路６５１に対す
る制御信号を出力する。ドライバ回路６５１はこの信号
を受け、Ｉ／Ｏ端子６４１に対して試験信号を出力す
る。

【００７０】ドライバ回路６５１のハイレベル電圧およ
びローレベル電圧はドライバ制御回路６７０により与え
られるが、このとき式（４−１）および式（４−２）に
従い出力電圧を補正する。すなわちＩ／Ｏ端子６４１に
加えるべきハイレベル電圧およびローレベル電圧をそれ
ぞれＶＨａ、ＶＬａ、ドライバ回路６５１が出力すべき
ハイレベル電圧およびローレベル電圧それぞれＶＨａ
０、ＶＬａ０とすると、 ＶＨａ０＝１．０６ＶＨａ−０．０９ （４−３） ＶＬａ０＝１．０６ＶＬａ−０．０９ （４−４） と補正する。

【００７１】入力専用端子用ドライバ回路６５３は、第
１の伝送経路６３１による伝送遅延時間を考慮し、ドラ
イバ回路６５１により出力された試験信号がＩ／Ｏ端子
６４１に到達するタイミングと、入力専用端子用ドライ
バ回路６５３により出力された試験信号が入力専用端子
６４２に到達するタイミングとが互いに等しくなるよ
う、その出力タイミングを調整して、試験プログラムに
則った試験信号を出力する。このとき、入力専用端子用
ドライバ回路６５３はドライバ回路６５１と同様に受端
整合されており、ドライバ回路６５１による試験信号印
加と同様に、入力専用端子用ドライバ回路６５３による
出力レベルと、実際の入力専用端子６４２に印加される
信号レベルとが異なるため、入力専用端子用ドライバ回
路６５３の出力電圧を式（４−１）および式（４−２）
に従って補正する。入力専用端子６４２に加えるべきハ
イレベル電圧およびローレベル電圧をそれぞれＶＨｂ、
ＶＬｂ、入力専用端子用ドライバ回路６５３が出力すべ
きハイレベル電圧およびローレベル電圧それぞれＶＨｂ
０、ＶＬｂ０とすると、 ＶＨｂ０＝１．０６ＶＨｂ−０．０９ （４−５） ＶＬｂ０＝１．０６ＶＬｂ−０．０９ （４−６） と補正する。

【００７２】ドライバ回路６５１および入力専用端子用
ドライバ回路６５３により出力された試験信号がそれぞ
れＩ／Ｏ端子６４１および入力専用端子６４２に印加さ
れている期間中は、Ｉ／Ｏ端子６４１および入力専用端
子６４２はハイインピーダンス状態であり、ドライバ回
路６５１による試験信号は第２の伝送経路６３２および
比較回路６６０の入力端子に設けられた終端抵抗６８１
および終端電圧源６８２により受端整合が形成され、入
力専用端子用ドライバ回路６５３による試験信号は入力
専用端子６４２近傍に設けられた入力専用端子用終端抵
抗６９１および入力専用端子用終端電圧源６９２により
受端整合が形成され、それぞれ波形歪みのない正常な伝
送が実現される。

【００７３】このとき、入力専用端子用ドライバ回路６
５３について、その出力インピーダンスと寄生容量との
間に生じる時定数は式（２）により約２１ｐｓである。

【００７４】同様に、ドライバ回路６５１について、そ
の出力インピーダンスと寄生容量との間に生じる時定数
は、入力専用端子用ドライバ回路６５３の場合に加えて
比較回路６６０による寄生容量が付加されるため、約２
７ｐｓである。

【００７５】図９もしくは図１１により代表される従来
の構成の場合、本実施例と同一の条件下でのＩ／Ｏ端子
９４１、１１４１における時定数は約４５０ｐｓであ
り、これと比較して本実施例による構成では、試験信号
の伝送帯域を約１６倍に広げていることになる。

【００７６】一方試験プログラム中Ｉ／Ｏ端子６４１が
出力状態にあるとき、ドライバ回路６５１および入力専
用端子用ドライバ回路６５３はハイインピーダンス状態
となるよう制御される。このとき入力専用端子６４２に
は終端電圧１．５Ｖが加わる。Ｉ／Ｏ端子６４１による
出力信号は、第２の伝送経路６３２を経由し比較回路６
６０に入力される。比較回路６６０自身の入力端子は常
にハイインピーダンス状態にあり、Ｉ／Ｏ端子６４１に
よる出力信号は終端抵抗６８１および終端電圧源６８２
により受端整合され、波形歪みのない正常な状態で比較
回路６６０に導かれる。比較回路６６０は第１の伝送経
路６３１の伝送遅延時間、ドライバ回路６５１の遅延時
間、第２の伝送経路６３２の伝送遅延時間を考慮し、判
定のタイミングを遅らせて、Ｉ／Ｏ端子６４１の出力信
号の比較を行う。

【００７７】これらの動作の組み合わせおよび繰り返し
により、すべての試験プログラムを実行することが可能
である。

【００７８】次に本発明の第２の実施の形態の集積回路
試験装置の一実施例について図面を参照して説明する。
図７は本発明の第２の実施の形態の実施例である集積回
路試験装置の構成を示す模式的ブロック図であり、図中
符号７１０は集積回路試験装置本体、７２０は試験ボー
ド、７３１は第１の伝送経路、７３１ａはロジック伝送
経路、７３１ｂは状態制御信号伝送経路、７３２は第２
の伝送経路、７３３はレベル伝送経路、７３４は入力専
用端子用伝送経路、７４０は被試験集積回路、７４１は
被試験集積回路のＩ／Ｏ端子、７４２は入力専用端子、
７５１はドライバ回路、７５２は終端電圧ドライバ回
路、７５３は入力専用端子用ドライバ回路、７６０は比
較回路、７７０はドライバ制御回路、７８１は終端抵
抗、７８２は終端電圧源、７９１は入力専用端子用終端
抵抗、７９２は入力専用端子用終端電圧源である。

【００７９】［構成の説明］第２の実施の形態の実施例
である集積回路試験装置は、図６に示す第１の実施の形
態の一実施例に対して、試験ボード７２０上に終端電圧
ドライバ回路７５２を付加したものである。終端電圧ド
ライバ回路７５２は、外部からの制御信号により、出力
状態を終端電圧出力状態とハイインピーダンス状態に遷
移することが可能であり、ドライバ制御回路７７０がド
ライバ回路７５１の出力状態を制御するための信号を分
岐して終端電圧ドライバ回路７５２に入力し、ドライバ
回路７５１が出力状態に制御されるとき終端電圧ドライ
バ回路７５２がハイインピーダンス状態となり、ドライ
バ回路７５１がハイインピーダンス状態に制御されると
き終端電圧ドライバ回路７５２が終端電圧出力状態とな
るよう設定される。終端電圧ドライバ回路７５２は出力
インピーダンス１ｋΩを有し、ドライバ回路７５１の出
力端子およびＩ／Ｏ端子７４１と接続される。このとき
終端電圧ドライバ回路７５２の出力端子と、ドライバ回
路７５１およびＩ／Ｏ端子７４１との接続距離はそれぞ
れ２ｃｍ程度である。

【００８０】終端電圧ドライバ回路７５２の出力端子に
おける寄生容量は、２ｐＦである。

【００８１】［動作の説明］ドライバ回路７５１が試験
信号出力状態にある期間中、終端電圧ドライバ回路７５
２はハイインピーダンス状態にあるため、終端電圧ドラ
イバ回路７５２は他の回路系に対して何ら影響を与え
ず、この場合の動作は本発明の第１の実施の形態におけ
る実施例とまったく同じである。

【００８２】試験プログラムによりドライバ回路７５１
がハイインピーダンス状態である期間において、Ｉ／Ｏ
端子７４１が出力状態ではなくハイインピーダンス状態
にあるとき、Ｉ／Ｏ端子７４１には終端電圧ドライバ回
路７５２により終端電圧が印加され、比較回路７６０の
入力端子には終端電圧である１．５Ｖが現れる。比較回
路７６０は、Ｉ／Ｏ端子７４１の出力期間中、直流的に
１．５Ｖが現れた場合、被試験集積回路６４０が異常動
作していると判定する。

【００８３】Ｉ／Ｏ端子７４１が正常に出力している場
合、Ｉ／Ｏ端子７４１は終端抵抗７８１と終端電圧ドラ
イバ回路７５２の出力インピーダンスとの並列合成抵抗
が接続されている状態と電気的に等価であると考えられ
る。すなわち本実施例の場合、Ｉ／Ｏ端子７４１におい
て約４６．７Ωの抵抗負荷が接続された状態となり、本
発明の第１の実施の形態による実施例における抵抗負荷
条件である５０Ωと比較して３．３Ω低くなっている。
この抵抗負荷の低下量は第２の伝送経路７３２に対する
終端電圧ドライバ回路７５２の出力インピーダンスの比
率を高めることにより低減することが可能であり、さら
に図１１に代表される従来の技術で同様に構成した場
合、抵抗負荷が２５Ωとなりさらに低く固定されるた
め、本実施例による構成はこれと比較してより優れてい
る。

【００８４】また、本発明の第１の実施の形態の実施例
と比較して、終端電圧ドライバ回路７５２の出力端子に
おける寄生容量が加わっているため、ドライバ回路７５
１が試験信号を印加する場合の時定数も増加するが、そ
の増加は約６ｐｓにとどまり、全体でも３３ｐｓであ
る。

【００８５】次に本発明の第３の実施の形態の集積回路
試験装置の一実施例について図面を参照して説明する。
図８は本発明の第２の実施の形態の実施例である集積回
路試験装置の構成を示す模式的ブロック図であり、図中
符号８１０は集積回路試験装置本体、８２０は試験ボー
ド、８３１は第１の伝送経路、８３１ａはロジック伝送
経路、８３１ｂは状態制御信号伝送経路、８３２は第２
の伝送経路、８３３はレベル伝送経路、８３４は入力専
用端子用伝送経路、８４０は被試験集積回路、８４１は
被試験集積回路のＩ／Ｏ端子、８４２は入力専用端子、
８５０はドライバ集積回路、８５１はドライバ回路、８
５２は終端電圧ドライバ回路、８５３は入力専用端子用
ドライバ回路、８６０は比較回路、８７０はドライバ制
御回路、８８１は終端抵抗、８８２は終端電圧源、８９
１は入力専用端子用終端抵抗、８９２は入力専用端子用
終端電圧源である。

【００８６】［構成の説明］本発明の第３の実施の形態
の一実施例である集積回路試験装置は、図７に示す第２
の実施の形態の一実施例に対して、ドライバ回路８５１
ならびに終端電圧ドライバ回路８５２を１つの集積回路
素子として構成したものであり、図７におけるドライバ
回路７５１および終端電圧ドライバ回路７５２のそれぞ
れの出力端子を一つの共通した出力端子として構成し、
また同様に図７においてドライバ制御回路７７０より出
力される制御信号に対するドライバ回路７５１および終
端電圧ドライバ回路７５２のそれぞれの入力端子を１つ
の共通した入力端子として構成する。そのためドライバ
集積回路８５０の出力端子における寄生容量は本発明の
第１の実施の形態の実施例の場合とほとんど変化せず、
３ｐＦである。

【００８７】ドライバ集積回路８５０の出力インピーダ
ンスは、試験信号出力時に３Ωであり、終端電圧出力時
には１ｋΩである。

【００８８】［動作の説明］本実施例における動作は本
発明の第２の実施の形態の実施例の場合と同様である。
また、本発明の第２の実施の形態の実施例の場合と比較
してドライバ集積回路８５１の出力端子における寄生容
量の増加が少ないため、これにより生ずる時定数の増加
もより少なく抑えることができ、ドライバ集積回路８５
１が試験信号を出力する場合の時定数は、あわせて３０
ｐｓ程度にとどまる。

【００８９】

【発明の効果】以上説明したように本発明の第１の効果
は、集積回路試験装置が被試験集積回路に対して試験信
号を印加する際の、伝送帯域を増加させることである。
その理由は、試験信号ドライバ回路の出力インピーダン
スをきわめて低く設定することで、試験信号の伝送帯域
を低下させる主な要因である試験信号ドライバ回路の出
力インピーダンスと寄生容量との間に生じる時定数を抑
制することができるからである。

【００９０】第２の効果は、試験信号ドライバ回路によ
り出力された試験信号の振幅が、被試験集積回路のＩ／
Ｏ端子において大幅に低下しないことである。その理由
は、試験信号ドライバ回路の出力インピーダンスが伝送
経路の特性インピーダンスと比較して非常に小さく、試
験信号ドライバ回路の出力インピーダンスと終端抵抗と
の間に生じる抵抗分割比を大きくとることができるため
である。

【００９１】第３の効果は、集積回路試験装置本体と被
試験集積回路との物理的な距離に関する制約を取り除く
ことができることである。その理由は、試験信号を印加
するドライバ回路の出力端子と被試験集積回路のＩ／Ｏ
端子とが、電気的同一点に設けられているため、伝送経
路の距離に起因する試験能力の制約が生じないためであ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の集積回路試験装置
の構成を示す模式的ブロック図である。

【図２】本発明の第１の実施の形態の集積回路試験装置
の波形図である。（ａ）はドライバ回路による出力波形
である。（ｂ）はＩ／Ｏ端子における出力波形である。
（ｃ）は比較回路に対する入力波形である。

【図３】本発明の第２の実施の形態の集積回路試験装置
の構成を示す模式的ブロック図である。

【図４】は本発明の第２の実施の形態の集積回路試験装
置の波形図である。（ａ）はドライバ回路による出力波
形である。（ｂ）はＩ／Ｏ端子における出力波形であ
る。（ｃ）は比較回路に対する入力波形である。

【図５】本発明の第３の実施の形態の集積回路試験装置
の構成を示す模式的ブロック図である。

【図６】本発明の第１の実施の形態の実施例である集積
回路試験装置の構成を示す模式的ブロック図である。

【図７】本発明の第２の実施の形態の実施例である集積
回路試験装置の構成を示す模式的ブロック図である。

【図８】本発明の第２の実施の形態の実施例である集積
回路試験装置の構成を示す模式的ブロック図である。

【図９】従来の典型的な集積回路試験装置の構成を示す
模式的ブロック図である。

【図１０】図９の集積回路試験装置においてドライバ回
路が試験信号を出力する場合の電気的な等価回路図であ
る。

【図１１】図９と異なる比較的高い周波数帯域に対応可
能な集積回路試験装置の模式的ブロック図である。

【図１２】図１１の集積回路試験装置においてドライバ
回路が試験信号を出力する場合の電気的な等価回路図で
ある。

【図１３】図１１の集積回路試験装置の波形図である。
（ａ）はドライバ回路による出力波形である。（ｂ）は
Ｉ／Ｏ端子における出力波形である。（ｃ）は比較回路
に対する入力波形である。

【符号の説明】 １１０、３１０、５１０、６１０、７１０、８１０、９
１０、１１１０ 集積回路試験装置本体 １２０、３２０、５２０、６２０、７２０、８２０、９
２０、１１２０ 試験ボード １３１、３３１、５３１、６３１、７３１、８３１、１
１３１ 第１の伝送経路 １３２、３３２、５３２、６３２、７３２、８３２、１
１３２ 第２の伝送経路 １４０、３４０、５４０、６４０、７４０、８４０、９
４０、１１４０ 被試験集積回路 １４１、３４１、５４１、６４１、７４１、８４１、９
４１、１１４１ 被試験集積回路のＩ／Ｏ端子 １５１、３５１、５５１、６５１、７５１、８５１、９
５１、１１５１ ドライバ回路 １６０、３６０、５６０、６６０、７６０、８６０、９
６０、１１６０ 比較回路 １７０、３７０、５７０、６７０、７７０、８７０
ドライバ制御回路 １８１、３８１、５８１、６８１、７８１、８８１、９
８１ 終端抵抗 １８２、３８２、５８２、６８２、７８２、８８２、１
１８３ 終端電圧源 ３５２、５５２、７５２、８５２ 終端電圧ドライバ
回路 ５５０、８５０ ドライバ集積回路 ６３１ａ、８３１ａ ロジック伝送経路 ６３１ｂ、８３１ｂ 状態制御信号伝送経路 ６３３、８３３ レベル伝送経路 ６３４、８３４ 入力専用端子用伝送経路 ６４２、８４２ 入力専用端子 ６５３、７５３、８５３ 入力専用端子用ドライバ回
路 ６９１、７９１、８９１ 入力専用端子用終端抵抗 ６９２、７９２、８９２ 入力専用端子用終端電圧源 ９３０ 伝送経路 １１８１ 第１の終端抵抗 １１８２ 第２の終端抵抗 １１、２１、３１ ドライバ回路出力波形 １２、２２、３２ Ｉ／Ｏ端子入力波形 １３、２３ ハイインピーダンス期間、 １５、２５、３５ Ｉ／Ｏ端子出力波形 １６、２６、３６ 伝送経路の伝送遅延時間（Ｔcabl
e ） １７、２７、３７ 比較回路入力波形 １８、２８、３８ Ｉ／Ｏ端子出力期間 ２４ 終端電圧出力期間 ２９ 終端電圧 ３４ 終端電圧出力期間 ５１、６１ ドライバ出力回路 ５２ 終端抵抗（Ｒ_t ） ５３、６３ ドライバ回路端子容量（Ｃ_d ） ５４、６４ Ｉ／Ｏ端子容量（Ｃ_io） ５５、６５ 比較回路入力容量（Ｃ_c ） ６２ 出力インピーダンス（Ｚ₀ ） ６６ 終端抵抗（Ｒ_t ） ６７ 終端電圧源

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １つ以上のＩ／Ｏ端子を有する集積回路
   の電気的特性を試験する集積回路試験装置であって、 第１の伝送経路と、第２の伝送経路と、ドライバ回路
   と、ドライバ制御回路と、比較回路とを備え、 前記第１の伝送経路と前記第２の伝送経路は、均一な特
   性インピーダンスを有する２つの独立した伝送経路であ
   り、 前記ドライバ回路は、前記Ｉ／Ｏ端子に試験信号を印加
   する状態とハイインピーダンス状態とに遷移可能であ
   り、 前記ドライバ制御回路は、制御信号を前記第１の伝送経
   路を介して前記ドライバ回路に送出し、前記制御信号
   は、前記ドライバ回路の出力レベルを制御し、前記Ｉ／
   Ｏ端子が入力状態である期間中は前記ドライバ回路が試
   験信号出力状態となるように制御し、前記Ｉ／Ｏ端子が
   出力状態である期間中は前記ドライバ回路をハイインピ
   ーダンス状態となるように制御し、 前記比較回路は、高入力インピーダンスであり、前記Ｉ
   ／Ｏ端子から出力され前記第２の伝送経路を介して伝送
   された信号のレベルを判定し、 前記比較回路の入力端子が、前記第２の伝送経路の特性
   インピーダンスと等しい抵抗値を示す終端抵抗を介して
   終端電圧源に接続され、 前記ドライバ回路は、前記Ｉ／Ｏ端子と近接した状態に
   配置され、前記ドライバ回路の出力は前記Ｉ／Ｏ端子に
   近接して接続され、 試験信号出力状態にある前記ドライバ回路の出力インピ
   ーダンスが、第２の伝送経路の特性インピーダンスと比
   較して十分小さい、ことを特徴とする集積回路試験装
   置。
2. 【請求項２】 ハイインピーダンス状態に遷移可能な終
   端電圧ドライバ回路をさらに備え、 前記終端電圧ドライバ回路は、前記Ｉ／Ｏ端子と近接し
   た状態に配置され、前記終端電圧ドライバ回路の出力は
   前記Ｉ／Ｏ端子に近接して接続され、 前記終端電圧ドライバ回路の出力レベルおよび終端電圧
   出力状態とハイインピーダンス状態との遷移とが前記ド
   ライバ制御回路により制御可能であり、前記終端電圧ド
   ライバ回路の出力状態が、前記ドライバ回路がハイイン
   ピーダンス状態にあるとき終端電圧出力状態となり、ド
   ライバ回路が試験信号出力状態にあるときハイインピー
   ダンス状態となるように前記ドライバ制御回路によって
   制御され、 終端電圧出力状態にある前記終端電圧ドライバ回路の出
   力インピーダンスと前記終端抵抗との並列合成抵抗を介
   して前記Ｉ／Ｏ端子に流入し、もしくは前記Ｉ／Ｏ端子
   から流出する電流量が、前記Ｉ／Ｏ端子の設計仕様より
   も小さくなる程度に、前記終端電圧ドライバ回路の出力
   インピーダンスが低く調整されている、請求項１に記載
   の集積回路試験装置。
3. 【請求項３】 前記ドライバ回路と前記終端電圧ドライ
   バ回路とが、１つの集積回路素子として構成されてい
   る、請求項２に記載の集積回路試験装置。