JPH11355717A

JPH11355717A - Ａｖデータ出力装置及びａｖデータ入出力装置

Info

Publication number: JPH11355717A
Application number: JP15555598A
Authority: JP
Inventors: Shinji Hamai; 信二濱井; Hiroshi Mitani; 浩三谷; Yutaka Kase; 裕加瀬; Yoshihiro Morioka; 芳宏森岡
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-06-04
Filing date: 1998-06-04
Publication date: 1999-12-24

Abstract

(57)【要約】【課題】ＡＶデータを蓄積したＨＤＤと出力手段とバ
ッファメモリをバスで接続した場合、各相互間の転送が
必要でありバスの使用効率の低減をもたらす。【解決手段】バス４と、バス４に接続されたＡＶデー
タを蓄積するＨＤＤ７と、ＡＶデータのバッファメモリ
１０と、ＡＶデータの速度変換を行う速度変換回路１
２，１３，１４とを備え、ＨＤＤ７からバッファメモリ
１０への書き込みを行っていない時に、バッファメモリ
１０から速度変換回路１２，１３，１４へのＡＶデータ
転送を行い、ＡＶデータの転送中にＨＤＤ７からバッフ
ァメモリ１０への書き込み要求があれば直ちにＡＶデー
タ転送を中断し、ＨＤＤ７からバッファメモリ１０への
ＡＶデータ転送を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＶデータを記録
し、蓄積し、蓄積したＡＶデータを再生するＡＶデータ
出力装置及びＡＶデータ入出力装置に関するものであ
り、特にノンリニア編集装置、あるいはサーバ装置に最
適なものである。

【０００２】

【従来の技術】映像および音声の記録再生装置（ＶＣ
Ｒ、ビデオカメラ、ハードディスクなど）を専用のイン
タフェースあるいはコンピュータのバスを介して接続
し、ＡＶデータを転送することによりコンピュータ上で
編集作業を行うノンリニア編集機（たとえば特願平８−
１７６９３４）やハードディスク上に蓄積したＡＶデー
タを分配するサーバが開発されている。このような装置
では、ＶＣＲなどのように一定レートでＡＶデータを転
送するものとハードディスクの用に不定レートＡＶデー
タを転送するものとを接続するため、ハードディスクの
転送が一時的に遅れた場合にＡＶデータが欠落する状況
が発生する。この点を解決するために、ＡＶデータをス
ケジューリングしながら出力する方法がある。

【０００３】図１４は、この方法による従来システムの
構成図である。コンピュータのバス、たとえばＰＣＩバ
ス４にＡＶデータを蓄積するＨＤＤ７がＳＣＳＩＨｏ
ｓｔＡｄａｐｔｅｒ（以下ＳＣＳＩ＿ＨＡ）６を介して
接続されている。ＣＰＵ１とメインメモリ２は、ＣＰＵ
バス３で接続され、ブリッジ５を介してＰＣＩバス４に
接続されている。またＡＶデータ出力回路１００は、Ａ
ＶデータをＡＶ信号に変換するデコーダ１０２，１０３
および１０４と、ＰＣＩバス４からのＡＶデータを分配
するための内部バス１１と、メインメモリ２からＡＶデ
ータを読み出しデコーダ１０２，１０３，１０４に分配
する制御回路１０１から構成され、このＡＶデータ出力
回路１００もまたＰＣＩバス４に接続されている。

【０００４】ＨＤＤ７に蓄積されたＡＶデータをＡＶデ
ータ出力回路１００から出力する時には、ＣＰＵ１はＳ
ＣＳＩ＿ＨＡ６に対して所望のＡＶデータをメインメモ
リ２に転送するコマンドを発行する。ＳＣＳＩ＿ＨＡ６
は発行されたコマンドに従ってＨＤＤ７からＡＶデータ
を読み出し、メインメモリ２に書き込む。その後ＣＰＵ
１は、ＡＶデータ出力回路１００に対して、メインメモ
リ２に書き込まれたＡＶデータをデコーダ１０２に転送
するようコマンドを発行する。制御回路１０１は、この
コマンドに対して外部より入力されるフレーム基準信号
に従ってメモリ２からＡＶデータを読み出し、デコーダ
１０２に出力する。デコーダ１０２は入力されたＡＶデ
ータをデコードし、ＡＶ信号として外部に出力する。こ
れをフレーム単位あるいは適当な単位毎に繰返し、とぎ
れのない複数のＡＶ信号を外部に出力している。

【０００５】

【発明が解決しようとする課題】ここで、デコーダは入
力されるＡＶデータに対して一定レートのＡＶデータを
要求するのに対して、蓄積手段であるＨＤＤはＡＶデー
タレートが不定である。このレート変換のためにメイン
メモリをバッファとして用いている。

【０００６】しかしながら、ＰＣＩバスもまたレートが
保証されないため、遅延なくデコーダにＡＶデータを供
給するためには、ＰＣＩバスの最大レートに比べ実際に
は転送速度を低くする必要があった。また、ＰＣＩバス
に対して二つのデバイスが転送を行うため、ＰＣＩバス
の実効レートを予測することが困難であるという課題が
ある。

【０００７】本発明は、従来のこのような課題を考慮
し、ＰＣＩバスの効率を上げることができ、予めＰＣＩ
バスの実効レートの算出が可能であるＡＶデータ出力装
置及びＡＶデータ入出力装置を提供することを目的とす
るものである。

【０００８】

【課題を解決するための手段】請求項１の本発明は、コ
ンピュータのバスと、そのバスに接続され、少なくとも
ＶｉｄｅｏあるいはＡｕｄｉｏデータの一方を含むＡＶ
データを蓄積する蓄積手段と、その蓄積されたＡＶデー
タをＡＶ信号に変換して出力する出力手段とを備えたＡ
Ｖデータ出力装置において、出力手段は、バスに接続さ
れた内部バスと、その内部バスに接続され、ＡＶデータ
をバッファリングするメモリと、内部バスに接続され、
ＡＶデータのデータレートの速度変換を行う速度変換手
段と、その速度変換されたＡＶデータをＡＶ信号にデコ
ードするデコード手段と、蓄積手段からバスを経由して
読み出されたＡＶデータを内部バスを経由してメモリに
書き込み、そのメモリに書き込まれたＡＶデータを速度
変換手段に転送する制御手段とを有するＡＶデータ出力
装置である。

【０００９】請求項６の本発明は、コンピュータのバス
と、そのバスに接続され、少なくともＶｉｄｅｏあるい
はＡｕｄｉｏデータの一方を含むＡＶデータを蓄積する
蓄積手段と、その蓄積されたＡＶデータをＡＶ信号に変
換し、及び入力ＡＶ信号をＡＶデータに変換して蓄積手
段に出力する入出力手段とを備えたＡＶデータ入出力装
置において、入出力手段は、バスに接続された内部バス
と、その内部バスに接続され、ＡＶデータをバッファリ
ングするメモリと、内部バスに接続され、ＡＶデータの
データレートの速度変換を行う第１の速度変換手段と、
その速度変換されたＡＶデータをＡＶ信号にデコードす
るデコード手段と、入力ＡＶ信号をＡＶデータに変換す
るエンコード手段と、その変換されたＡＶデータのデー
タレートの速度変換を行う第２の速度変換手段と、ＡＶ
信号の出力時は、蓄積手段からバスを経由して読み出さ
れたＡＶデータを内部バスを経由してメモリに書き込
み、そのメモリに書き込まれたＡＶデータを第１の速度
変換手段に転送し、ＡＶ信号の入力時は、第２の速度変
換手段から内部バスを経由してＡＶデータをメモリに書
き込み、蓄積手段からの読み出し要求時に、その要求さ
れたＡＶデータをメモリからバスを経由して蓄積手段に
出力する制御手段とを有するＡＶデータ入出力装置であ
る。

【００１０】

【発明の実施の形態】以下に、本発明をその実施の形態
を示す図面に基づいて説明する。（実施の形態１）図１は、本発明にかかる第１の実施の
形態のＡＶデータ出力装置を示すブロック図である。図
１において、１はＣＰＵ、２はメインメモリ、３はＣＰ
Ｕバス、４はＰＣＩバス、５はブリッジ、６はＳＣＳＩ
ＨｏｓｔＡｄａｐｔｅｒ（以下ＳＣＳＩ＿ＨＡ）、
７はＨＤＤ、８はＡＶデータ出力回路、９は制御回路、
１０はバッファメモリ、１１は内部バス、１２、１３お
よび１４は速度変換回路、１５、１６および１７はデコ
ーダである。本実施の形態では３チャネルのＡＶ信号を
出力する。

【００１１】チャネル１のＡＶ信号を出力する時には、
ＨＤＤ７に蓄積されたＡＶデータをデコーダ１５に出力
する。この時ＡＶ信号は、入力されたフレーム基準信号
に同期して出力される。ＣＰＵ１は、メインメモリ２に
蓄積されたプログラムに従ってＳＣＳＩ＿ＨＡ６に、Ｈ
ＤＤ７に蓄積されたＡＶデータをＡＶデータ出力回路８
に転送するようコマンドを送る。この時、ＣＰＵバス３
およびブリッジ５およびＰＣＩバス４は透過的に動作す
る。コマンドを受け取ったＳＣＳＩ＿ＨＡ６は、ＨＤＤ
７からＡＶデータを読み出し、ＰＣＩバス４を経由して
ＡＶデータ出力回路８に出力する。ＡＶデータ出力回路
８の制御回路９は、入力された信号がＡＶデータ出力回
路８のチャネル１のＡＶデータであれば、そのＡＶデー
タをバッファメモリ１０に書き込む。速度変換回路１２
は制御回路９の指示を受け、ＡＶデータを１フレーム期
間に１フレーム分バッファメモリ１０から読み出し、一
度内部に蓄積した後、定められたフォーマットでデコー
ダ１５に出力する。デコーダ１５は入力されたＡＶデー
タをＡＶ信号に変換し出力する。

【００１２】デコーダおよび速度変換回路はチャネル毎
に実装され、デコーダ１６および速度変換回路１３はチ
ャネル２のＡＶデータを処理し、速度変換回路１４およ
びデコーダ１７はチャネル３のＡＶデータを処理する。

【００１３】図２は、制御回路９のブロック図である。
２０はコンフィギュレーションレジスタ、２１はメモリ
制御回路、２２はＰＣＩアドレスカウンタ（ＰＡＣ）、
２３はデータカウンタ１（ＤＣ１）、２４はデータカウ
ンタ２（ＤＣ２）、２５はビデオ出力カウンタ３（ＤＣ
３）、２６はリフレッシュカウンタ（ＲＣ）、２７はタ
ーゲットステート（ＴＳ）、２８は選択回路である。

【００１４】ＡＶデータ出力回路８は、ＰＣＩバス４の
ターゲットとして動作する。そのためのレジスタがコン
フィギュレーションレジスタ２０である。またデコーダ
１５に出力するＡＶデータを選択するためにＣＰＵ１と
通信するためのレジスタとしても使用する。メモリ制御
回路２１はバッファメモリ１０のアドレスと制御線を制
御する回路である。ＰＡＣ２２は、ＡＶデータ出力回路
８に対するＰＣＩバス４の書き込みアドレスをカウント
する。ＤＣ１−２３、ＤＣ２−２４およびＤＣ３−２５
は、バッファメモリ１０から速度変換回路１２にＡＶデ
ータを転送するためのアドレスカウンタである。ＲＣ２
６は、バッファメモリ１０のリフレッシュのためのカウ
ンタである。ＴＳ２７は、メモリに対するアクセスを制
御するために使用するステートマシンである。アドレス
選択回路２８は、ＰＡＣ２２，ＤＣ１−２３，ＤＣ２−
２４，ＤＣ３−２５，ＲＣ２６がそれぞれ出力するアド
レスをＴＳ２７の状態によって選択し、バッファメモリ
１０に出力する回路である。スイッチ２９は、ＰＣＩバ
ス４からバッファメモリ１０にデータを書き込むときに
ＯＮになる。

【００１５】図３に、ＴＳの状態遷移図を示す。Ｃｈ１
は、チャネル１の速度変換回路１２にバッファメモリ１
０のＡＶデータを転送するフェーズであり、Ｃｈ２は、
チャネル２の速度変換回路１３にバッファメモリ１０の
ＡＶデータを転送するフェーズであり、Ｃｈ３は、チャ
ネル３の速度変換回路１４にバッファメモリ１０のＡＶ
データを転送するフェーズであり、Ｒｅｆは、バッファ
メモリ１０のリフレッシュを行うためのフェーズであ
り、ＰＣＩ＿Ａ，ＰＣＩ＿ＢおよびＰＣＩ＿ＣはＰＣＩ
バス４からの書き込みＡＶデータをバッファメモリ１０
に書き込むフェーズである。

【００１６】フェーズＣｈ１、Ｃｈ２およびＣｈ３で
は、定められた単位のＡＶデータをバッファメモリ１０
から速度変換回路１２，１３，１４へ出力する。ただ
し、転送中にＡＶデータ出力回路８に対する書き込みが
あった場合には、ただちに現在行っている転送を中止
し、Ｃｈ１の場合はＰＣＩ＿Ａに、Ｃｈ２の場合はＰＣ
Ｉ＿Ｂに、Ｃｈ２の場合はＰＣＩ＿Ｃフェーズに遷移す
る。ＰＣＩ＿Ａ，ＰＣＩ＿ＢおよびＰＣＩ＿Ｃフェーズ
では、ＰＣＩバス４から要求されたＡＶデータの書き込
みを行う。書き込みの終了後ＰＣＩ＿Ａの場合はＣｈ２
に、ＰＣＩ＿Ｂの場合はＣｈ３に、ＰＣＩ＿Ｃの場合は
Ｒｅｆフェーズに遷移する。ＣＨ１、ＣＨ２、ＣＨ３フ
ェーズで定められた単位のＡＶデータをバッファメモリ
１０から転送した場合には、それぞれＣｈ１の場合はＣ
ｈ２に、Ｃｈ２の場合にはＣｈ３に、Ｃｈ３の場合には
Ｒｅｆフェーズに遷移する。Ｒｅｆフェーズは、バッフ
ァメモリ１０のリフレッシュを行いＣｈ１フェーズに遷
移する。

【００１７】また、フレーム期間内に１フレームの転送
を行った場合には、Ｃｈ１，Ｃｈ２，Ｃｈ３のフェーズ
ではなにも行わずに次のＣｈ２，Ｃｈ３，Ｒｅｆフェー
ズに遷移する。たとえば、１フレームのＡＶデータが１
２８ＫＢで、Ｃｈ１フェーズでそのフレームに１２８Ｋ
ＢのＡＶデータを速度変換回路１２に転送した場合に
は、次のフレーム期間まではＣｈ１フェーズでのＡＶデ
ータの転送を行わず直ちにＣｈ２フェーズに遷移する。
フレーム期間は入力されたフレーム基準信号で判断す
る。

【００１８】ＰＡＣ２２は、ＰＣＩバス４のＡＶデータ
フェーズでのアドレスを出力するためのカウンタであ
り、ＡＶデータ出力回路８への書き込みのアドレスフェ
ーズでＰＣＩバス４の信号ＡＤがセットされ、ＡＶデー
タフェーズ毎に４インクリメントされる。

【００１９】ＤＣ１−２３，ＤＣ２−２４，ＤＣ３−２
５は、それぞれＣｈ１，Ｃｈ２，Ｃｈ３でのＡＶデータ
転送毎にインクリメントされるカウンタであり、バッフ
ァメモリ１０から速度変換回路１２，１３，１４へ転送
するＡＶデータのバッファメモリ１０のアドレスを示し
ている。

【００２０】ＲＣ２６は、バッファメモリ１０のリフレ
ッシュカウンタであり、リフレッシュを行う毎にＲＡＷ
アドレスを１インクリメントする。

【００２１】図４は、アドレス生成の１例を示す図であ
る。ＦＲＡＭＥ＃，ＡＤ，Ｃ／ＢＥ＃，ＴＲＤＹ＃，Ｉ
ＲＤＹ＃は、ＰＣＩバス４の信号線である。ＡＤＲはバ
ッファメモリ１０に出力されるアドレス、ＤＡＴＡは内
部バス１１を流れるＡＶデータ、ＲＡＳ，ＣＡＳ，Ｗ
Ｅ，ＯＥはバッファメモリ１０の制御線であり、ＴＳは
ステートマシンＴＳの状態を示す。

【００２２】まず、ＰＣＩバス４からの書き込みが行わ
れる。ＦＲＡＭＥ＃がアサートされた時にアドレス
（Ａ）がＡＶデータ出力回路８のアドレスであり、Ｃ／
ＢＥ＃が書き込みのコマンド（Ｂ）であればＰＣＩ＿Ａ
に遷移する（前の状態がＣｈ１とした時）。このとき、
指定されたアドレスのうちオフセットの部分（Ａ）をＰ
ＡＣ２２にセットする。その後ＩＲＤＹ＃がアサートさ
れＴＲＤＹ＃をアサートしＡＶデータフェーズが開始さ
れる。メモリ制御回路２１は、ＴＲＤＹ＃をアサートす
る時にＰＡＣ２２のＲＡＷアドレス部分をＡＤＲに出力
（Ｄ）し、次のクロックからＰＡＣ２２のＣＡＳアドレ
ス部分を出力するとともにＰＡＣ２２をインクリメント
する。Ｃは書き込まれたＡＶデータであり、Ｃ’は内部
バス１１でのＡＶデータである。このＡＶデータフェー
ズが終了すればＴＳはＣｈ１に遷移する。

【００２３】Ｃｈ２フェーズでは、まずＤＣ２−２４の
ＲＡＷアドレスを出力（Ｆ）し、その後に、ＤＣ２−２
４のＣＯＬＵＭＮアドレスを出力（Ｇ）する。適切なタ
イミングでＲＡＳ，ＣＡＳ，ＯＥおよびＷＥを制御すれ
ば、ＡＶデータＨがバッファメモリ１０から速度変換回
路１２に出力される。定められた量の転送が終了すれば
Ｃｈ３フェーズに遷移し、ＤＣ３−２５のアドレスが同
様に出力され、ＡＶデータが速度変換回路１２に出力さ
れる。Ｒｅｆフェーズでは、ＲＣ２６の値がＡＤＲに出
力され、ＲＡＳがイネーブルにされた後Ｃｈ１に遷移す
る。

【００２４】図５は、ＡＶデータ転送中に、ＰＣＩバス
４からの書き込み要求を受けた場合のタイミングであ
る。状態Ｃｈ１でＰＣＩバス４の書き込み要求を受けた
場合には、直ちにアドレス出力Ｇを中止し、ＲＡＳ，Ｃ
ＡＳ，ＯＥをディスエーブルし、ＰＣＩ＿Ａに遷移す
る。このように、バッファメモリ１０を使用すること
で、ＰＣＩバス４の書き込み要求に対して待ち状態に入
ることなく転送を行うことが可能である。

【００２５】図６は、バッファメモリ１０のメモリマッ
プである。ここでは、バッファメモリ１０の容量を１２
フレーム分、１フレームのＡＶデータを１２８ＫＢｙｔ
ｅとした。＃１，＃２から＃１２はＡＶデータのフレー
ム番号であり、各チャネルに対して４フレームを割り当
てることとする。チャネル１に対して＃１から＃４を割
り当てることとする。

【００２６】図７は、チャネル１に対するバッファメモ
リ１０のアクセスタイミングである。フレーム基準信号
は立ち上がりでフレーム期間の開始を表す信号である。
フレーム期間毎に、バッファメモリ１０から速度変換回
路１２に１フレームのＡＶデータを転送する。＃１から
＃４の領域はフレーム期間毎に順番に使用される。速度
変換回路１２に入力されたＡＶデータは、次のフレーム
期間でデコーダ１５に定められたタイミングで入力され
る。バッファメモリ１０への書き込みは、速度変換回路
１２に転送された領域に行われる。たとえば、＃１のＡ
Ｖデータを速度変換回路１２に転送終了した後に、＃１
の領域にＨＤＤ７から新たなＡＶデータが転送される。

【００２７】以上のように制御することにより、ＰＣＩ
バスの伝送に影響を与えることなく円滑にデコーダへの
ＡＶデータの供給を行うことができる。ＰＣＩバスの伝
送に影響を与えないことからＰＣＩバスの効率を上げる
ことが可能で、高速なＡＶデータの出力を実現できる。
また、ＰＣＩバスのデバイスの転送を行うデバイスが１
つしかないこと、ＡＶデータ出力回路のデコーダへの転
送がＰＣＩバスの転送を止めないことから、前もってＰ
ＣＩバスの実効レートを算出することが可能となる。（実施の形態２）図８は、本発明にかかる第２の実施の
形態のＡＶデータ入出力装置を示すブロック図である。
図８において、３０はＡＶデータ出力回路、３１は制御
回路、３２および３８は内部バス、３３および３９はバ
ッファメモリ、３４，３６，４０および４２は速度変換
回路、３５、３７および４１はデコーダ、４３はエンコ
ーダである。本実施の形態では、ＨＤＤ７に蓄積したＡ
Ｖ信号を３チャネル出力し、１チャネル入力したＡＶ信
号をＨＤＤ７に蓄積する。

【００２８】チャネル１にＡＶ信号を出力する時には、
ＨＤＤ７に蓄積されたＡＶデータをデコーダ３５に出力
する。この時ＡＶ信号は、入力されたフレーム基準信号
に同期して出力される。ＣＰＵ１は、メインメモリ２に
蓄積されたプログラムに従ってＳＣＳＩ＿ＨＡ６に、Ｈ
ＤＤ７に蓄積されたＡＶデータをＡＶデータ出力回路３
０に転送するようコマンドを送る。このとき、ＣＰＵバ
ス３およびブリッジ５およびＰＣＩバス４は透過的に動
作する。コマンドを受け取ったＳＣＳＩ＿ＨＡ６は、Ｈ
ＤＤ７からＡＶデータを読み出し、ＰＣＩバス４を経由
してＡＶデータ出力回路３０に出力する。ＡＶデータ出
力回路３０の制御回路３１は、入力されたデータが、Ａ
Ｖデータ出力回路３０かつチャネル１へのＡＶデータで
あれば、そのＡＶデータをバッファメモリ３３に書き込
む。速度変換回路３４は制御回路３１の指示を受け、Ａ
Ｖデータを１フレーム期間に１フレーム分バッファメモ
リ３３から読み出し、一度内部に蓄積した後、定められ
たフォーマットでデコーダ３５に出力する。デコーダ３
５は入力されたＡＶデータをＡＶ信号に変換し出力す
る。

【００２９】チャネル２にＡＶ信号を出力する時には、
ＨＤＤ７に蓄積されたＡＶデータをデコーダ３７に出力
する。この時ＡＶ信号は、入力されたフレーム基準信号
に同期して出力される。ＣＰＵ１は、メインメモリ２に
蓄積されたプログラムに従ってＳＣＳＩ＿ＨＡ６に、Ｈ
ＤＤ７に蓄積されたＡＶデータをＡＶデータ出力回路３
０に転送するようコマンドを送る。このとき、ＣＰＵバ
ス３およびブリッジ５およびＰＣＩバス４は透過的に動
作する。コマンドを受け取ったＳＣＳＩ＿ＨＡ６は、Ｈ
ＤＤ７からＡＶデータを読み出し、ＰＣＩバス４を経由
してＡＶデータ出力回路３０に出力する。ＡＶデータ出
力回路３０の制御回路３１は、入力されたデータが、Ａ
Ｖデータ出力回路３０かつチャネル２へのＡＶデータで
あれば、そのＡＶデータをバッファメモリ３３に書き込
む。速度変換回路３６は制御回路３１の指示を受け、Ａ
Ｖデータを１フレーム期間に１フレーム分バッファメモ
リ３３から読み出し、一度内部に蓄積した後、定められ
たフォーマットでデコーダ３７に出力する。デコーダ３
７は入力されたＡＶデータをＡＶ信号に変換し出力す
る。

【００３０】チャネル３にＡＶ信号を出力する時には、
ＨＤＤ７に蓄積されたＡＶデータをデコーダ４１に出力
する。このとき、ＡＶ信号は入力されたフレーム基準信
号に同期して出力される。ＣＰＵ１は、メインメモリ２
に蓄積されたプログラムに従ってＳＣＳＩ＿ＨＡ６に、
ＨＤＤ７に蓄積されたＡＶデータをＡＶデータ出力回路
３０に転送するようコマンドを送る。このとき、ＣＰＵ
バス３およびブリッジ５およびＰＣＩバス４は透過的に
動作する。コマンドを受け取ったＳＣＳＩ＿ＨＡ６は、
ＨＤＤ７からＡＶデータを読み出し、ＰＣＩバス４を経
由してＡＶデータ出力回路３０に出力する。ＡＶデータ
出力回路３０の制御回路３１は、入力されたデータが、
ＡＶデータ出力回路３０かつチャネル３へのＡＶデータ
であれば、そのＡＶデータをバッファメモリ３９に書き
込む。速度変換回路４０は制御回路３１の指示を受け、
ＡＶデータを１フレーム期間に１フレーム分バッファメ
モリ３９から読み出し、一度内部に蓄積した後、定めら
れたフォーマットでデコーダ４１に出力する。デコーダ
４１は入力されたＡＶデータをＡＶ信号に変換し出力す
る。

【００３１】チャネル４から入力したＡＶ信号をＨＤＤ
７に蓄積する。入力されたＡＶ信号は、エンコーダ４３
に入力されＡＶデータに変換される。エンコーダ４３は
ＡＶデータを定められたフォーマットで速度変換回路４
２に出力する。速度変換回路４２は、入力されたＡＶデ
ータを一度内部に蓄積した後、制御回路３１からの指示
に従って内部バス３８に出力する。制御回路３１は、速
度変換回路４２から１フレーム期間に１フレーム分のデ
ータを読み出し、バッファメモリ３９に記録するよう速
度変換回路４２とバッファメモリ３９を制御する。

【００３２】図９は、制御回路３１のブロック図であ
る。図９において、５１はメモリ制御回路、５２，５８
はＰＣＩアドレスカウンタ（ＰＡＣ）、５３，５４，５
９および６０はデータカウンタ（ＤＣ）、５５，６１は
リフレッシュカウンタ（ＲＣ）、５６，６２はターゲッ
トステート（ＴＳ）、５７，６３は選択回路であり、６
４，６５はスイッチである。

【００３３】メモリ制御回路５１はバッファメモリ３３
とバッファメモリ３９のアドレスと制御線を制御する回
路である。ＰＡＣ５２，５８は、ＡＶデータ出力回路３
０に対するＰＣＩバス４の書き込みアドレスおよび読み
出しアドレスをカウントする。ＤＣ５３はバッファメモ
リ３３から速度変換回路３４にＡＶデータを転送するた
めのアドレスカウンタであり、ＤＣ５４はバッファメモ
リ３３から速度変換回路３６にＡＶデータを転送するた
めのアドレスカウンタであり、ＤＣ５９はバッファメモ
リ３９から速度変換回路４０にＡＶデータを転送するた
めのアドレスカウンタであり、ＤＣ６０はバッファメモ
リ３９に速度変換回路４２からＡＶデータを転送するた
めのアドレスカウンタである。

【００３４】ＲＣ５５は、バッファメモリ３３のリフレ
ッシュのためのカウンタであり、ＲＣ６１は、バッファ
メモリ３９のリフレッシュのためのカウンタである。Ｔ
Ｓ５６は、バッファメモリ３３に対するアクセスを制御
するために使用するステートマシンであり、ＴＳ６２は
バッファメモリ３９に対するアクセスを制御するために
使用するステートマシンである。アドレス選択回路５７
はＰＡＣ５２，ＤＣ５３，ＤＣ５４，ＲＣ５５がそれぞ
れ出力するアドレスをＴＳ５６の状態によって選択し、
バッファメモリ３３に出力する回路であり、アドレス選
択回路６３はＰＡＣ５８，ＤＣ５９，ＤＣ６０，ＲＣ６
１がそれぞれ出力するアドレスをＴＳ６２の状態によっ
て選択し、バッファメモリ３９に出力する回路である。

【００３５】スイッチ６４は、バッファメモリ３３にＰ
ＣＩバス４からＡＶデータを書き込む時にオンになり、
スイッチ６５は、バッファメモリ３９にＰＣＩバス４か
らＡＶデータを書き込む時およびバッファメモリ３９か
らＰＣＩバス４にＡＶデータを転送する時にオンにな
る。

【００３６】図１０に、ＴＳ５６の状態遷移図を示す。
図１０において、Ｃｈ１は、チャネル１の速度変換回路
３４にバッファメモリ３３のＡＶデータを転送するフェ
ーズであり、Ｃｈ２は、チャネル２の速度変換回路３６
にバッファメモリ３３のＡＶデータを転送するフェーズ
であり、Ｒｅｆは、バッファメモリ３３のリフレッシュ
を行うためのフェーズであり、ＰＣＩ＿Ａ，およびＰＣ
Ｉ＿Ｂは、ＰＣＩバス４からの書き込みＡＶデータをバ
ッファメモリ３３に書き込むフェーズである。

【００３７】フェーズＣｈ１およびＣｈ２では、定めら
れた単位のＡＶデータをバッファメモリ３３から速度変
換回路３４あるいは３６へ出力する。ただし、転送中に
バッファメモリ３３に対する書き込みがあった場合に
は、ただちに現在行っている転送を中止し、Ｃｈ１の場
合はＰＣＩ＿Ａに、Ｃｈ２の場合はＰＣＩ＿Ｂに遷移す
る。ＰＣＩ＿ＡおよびＰＣＩ＿Ｂフェーズでは、ＰＣＩ
バス４から要求されたＡＶデータの書き込みを行う。書
き込みの終了後、ＰＣＩ＿Ａの場合はＣｈ２に、ＰＣＩ
＿Ｂの場合はＲｅｆフェーズに遷移する。Ｃｈ１、Ｃｈ
２フェーズで定められた単位のＡＶデータをバッファメ
モリ３３から転送した場合には、それぞれ、Ｃｈ１の場
合はＣｈ２に、Ｃｈ２の場合にはＲｅｆフェーズに遷移
する。Ｒｅｆフェーズは、バッファメモリ３３のリフレ
ッシュを行い、Ｃｈ１フェーズに遷移する。

【００３８】図１１に、ＴＳ６２の状態遷移図を示す。
図１１において、Ｃｈ３は、チャネル３の速度変換回路
４０にバッファメモリ３９のＡＶデータを転送するフェ
ーズであり、Ｃｈ４は、チャネル４の速度変換回路４２
からバッファメモリ３９にＡＶデータを転送するフェー
ズであり、Ｒｅｆは、バッファメモリ３９のリフレッシ
ュを行うためのフェーズであり、ＰＣＩ＿Ａ、およびＰ
ＣＩ＿Ｂは、ＰＣＩバス４からの書き込みＡＶデータを
バッファメモリ３９に書き込むフェーズであり、ＰＣＩ
＿Ｃ、およびＰＣＩ＿Ｄはバッファメモリ３９からＰＣ
Ｉバス４へＡＶデータを書き込むフェーズである。

【００３９】フェーズＣｈ３では、定められた単位のＡ
Ｖデータをバッファメモリ３９から速度変換回路４０へ
出力し、フェーズＣｈ４では、定められた単位のＡＶデ
ータをバッファメモリ３９へ速度変換回路４２から出力
する。ただし、転送中にバッファメモリ３９に対する書
き込みがあった場合には、ただちに現在行っている転送
を中止しＣｈ３の場合はＰＣＩ＿Ａに、Ｃｈ４の場合は
ＰＣＩ＿Ｂに遷移する。またＣｈ３およびＣｈ４で転送
中にバッファメモリ３９に対する読み込みがあった場合
には、ただちに現在行っている転送を中止し、Ｃｈ３の
場合はＰＣＩ＿Ｃに、Ｃｈ４の場合はＰＣＩ＿Ｄに遷移
する。ＰＣＩ＿ＡおよびＰＣＩ＿Ｂフェーズでは、ＰＣ
Ｉバス４から要求されたＡＶデータの書き込みを行う。
書き込みの終了後、ＰＣＩ＿Ａの場合はＣｈ２に、ＰＣ
Ｉ＿Ｂの場合はＲｅｆフェーズに遷移する。

【００４０】ＰＣＩ＿ＣおよびＰＣＩ＿Ｄフェーズで
は、ＰＣＩバス４から要求されたＡＶデータの読み出し
を行う。読み出しの終了後、ＰＣＩ＿Ｃの場合はＣｈ２
に、ＰＣＩ＿Ｄの場合はＲｅｆフェーズに遷移する。Ｃ
ｈ３、Ｃｈ４フェーズで定められた単位のＡＶデータを
バッファメモリ３９から転送した場合には、それぞれ、
Ｃｈ３の場合はＣｈ４に、Ｃｈ４の場合にはＲｅｆフェ
ーズに遷移する。Ｒｅｆフェーズは、バッファメモリ３
９のリフレッシュを行い、Ｃｈ３フェーズに遷移する。

【００４１】また、フレーム期間内に１フレームの転送
を行った場合には、Ｃｈ１，Ｃｈ２，Ｃｈ３およびＣｈ
４のフェーズではなにも行わずに次のＣｈ２，Ｒｅｆ，
Ｃｈ４，Ｒｅｆフェーズに遷移する。たとえば、１フレ
ームのＡＶデータが１２８ＫＢで、Ｃｈ１フェーズでそ
のフレームに１２８ＫＢのＡＶデータを速度変換回路３
４に転送した場合には、次のフレーム期間まではＣｈ１
フェーズでのＡＶデータの転送を行わず直ちにＣｈ２フ
ェーズに遷移する。フレーム期間は入力されたフレーム
基準信号で判断する。

【００４２】ＰＡＣ５２は、ＰＣＩバス４のＡＶデータ
フェーズでのアドレスを出力するためのカウンタであ
り、バッファメモリ３３への書き込みのアドレスフェー
ズで、ＰＣＩバス４の信号ＡＤがセットされ、ＡＶデー
タフェーズ毎に４インクリメントされる。

【００４３】ＰＡＣ５８は、ＰＣＩバス４のＡＶデータ
フェーズでのアドレスを出力するためのカウンタであ
り、バッファメモリ３９への書き込みあるいは読み出し
のアドレスフェーズで、ＰＣＩバス４の信号ＡＤがセッ
トされ、ＡＶデータフェーズ毎に４インクリメントされ
る。

【００４４】ＤＣ５３，ＤＣ５４，ＤＣ５９，ＤＣ６０
は、それぞれＣｈ１，Ｃｈ２，Ｃｈ３，Ｃｈ４フェーズ
でのＡＶデータ転送毎にインクリメントされるカウンタ
であり、ＤＣ５３はバッファメモリ３３から速度変換回
路３４へ転送するＡＶデータのバッファメモリ３３のア
ドレス、ＤＣ５４はバッファメモリ３３から速度変換回
路３６へ転送するＡＶデータのバッファメモリ３３のア
ドレス、ＤＣ５９はバッファメモリ３９から速度変換回
路４０へ転送するＡＶデータのバッファメモリ３９のア
ドレス、ＤＣ６０はバッファメモリ３９へ速度変換回路
４２から転送するＡＶデータのバッファメモリ３９のア
ドレスを示している。

【００４５】ＲＣ５５は、バッファメモリ３３のリフレ
ッシュカウンタであり、リフレッシュを行う毎にＲＡＷ
アドレスを１インクリメントする。

【００４６】ＲＣ６１は、バッファメモリ３９のリフレ
ッシュカウンタであり、リフレッシュを行う毎にＲＡＷ
アドレスを１インクリメントする。

【００４７】本実施の形態においては、前述の実施の形
態１と同じく、ＰＣＩバスの転送に影響を与えることな
くデコーダおよびエンコーダとバッファメモリとの転送
を行うことができるほか、二つのバッファメモリを持つ
ことによりデコーダおよびエンコーダの転送時におい
て、他のバッファメモリを使用したＰＣＩバスの転送が
可能となっている。そのため、ＰＣＩバスの使用効率を
実施の形態１に比べて高くすることができ、高速なＡＶ
データの入出力を実現できる。（実施の形態３）図１２は、本発明にかかる第３の実施
の形態のＡＶデータ出力装置を示すブロック図である。
７０はＡＶデータ出力回路、７１は制御回路、７２は内
部バス、７３はバッファメモリ、７４は速度変換回路、
７５、７６、７７および７８はデコーダである。本実施
の形態では、ＨＤＤ７に蓄積したＡＶ信号を４チャネル
出力する。

【００４８】チャネル１にＡＶ信号を出力する時には、
ＨＤＤ７に蓄積されたＡＶデータをデコーダ７５に出力
する。ＣＰＵ１は、メインメモリ２に蓄積されたプログ
ラムに従ってＳＣＳＩ＿ＨＡ６に、ＨＤＤ７に蓄積され
たＡＶデータをＡＶデータ出力回路７０に転送するよう
コマンドを送る。この時、ＣＰＵバス３およびブリッジ
５およびＰＣＩバス４は透過的に動作する。コマンドを
受け取ったＳＣＳＩ＿ＨＡ６は、ＨＤＤ７からＡＶデー
タを読み出し、ＰＣＩバス４を経由してＡＶデータ出力
回路７０に出力する。ＡＶデータ出力回路７０の制御回
路７１は、入力されたデータがＡＶデータ出力回路７０
かつチャネル１へのＡＶデータであれば、そのＡＶデー
タをバッファメモリ７３に書き込む。速度変換回路７４
は制御回路７１の指示を受け、ＡＶデータを１フレーム
期間に１フレーム分バッファメモリ７３から読み出し、
一度内部に蓄積した後、定められたフォーマットでデコ
ーダ７５に出力する。デコーダ７５は、入力されたＡＶ
データをＡＶ信号に変換し出力する。

【００４９】チャネル２，３および４の場合も同様に動
作する。ただし、デコーダはチャネル２の場合はデコー
ダ７６を、チャネル３の場合はデコーダ７７を、チャネ
ル４の場合はデコーダ７８を使用する。

【００５０】図１３は、バッファメモリ７３のメモリマ
ップである。チャネル１は＃１および＃２の領域を使用
し、チャネル２は＃３および＃４の領域を使用し、チャ
ネル３は＃５および＃６の領域を使用し、チャネル４は
＃７および＃８の領域を使用する。

【００５１】ＰＣＩバス４のアドレスではフレーム内で
連続した領域を使用する。制御回路７１は、ＰＣＩバス
４のアドレスを＃１から＃４、および＃５から＃８がイ
ンターリーブされるようアドレスを変換して、バッファ
メモリ７３にデータを書き込むようアドレスを変換す
る。

【００５２】バッファメモリ７３の容量を１ＭＢ、ビッ
ト幅を３２ビット、ＲＡＳアドレス幅を９ビット、ＣＡ
Ｓアドレス幅のビット幅を９ビットとした時のアドレス
変換規則を（表１）に示す。

【００５３】

【表１】ＰＣＩアドレスｂ１９−ｂ１７フレーム番号ｂ１６−ｂ０フレーム内アドレスバッファアドレスｃ１９０：＃１−＃４のＡＶデータ１：＃５−＃８のＡＶデータｃ１８−ｃ０４フレーム分のＡＶデータバッファＲＡＳアドレスｃ１９−ｃ１１バッファＣＡＳアドレスｃ１０−ｃ３アドレス変換規則ｃ１９＝ｂ１７ｃ１８＝ｂ１６ｃ１７＝ｂ１５ｃ１６＝ｂ１４ｃ１５＝ｂ１３ｃ１４＝ｂ１２ｃ１３＝ｂ１１ｃ１２＝ｂ１０ｃ１１＝ｂ９ｃ１０＝ｂ１９ｃ９＝ｂ１８ｃ８＝ｂ８ｃ７＝ｂ７ｃ６＝ｂ６ｃ５＝ｂ５ｃ４＝ｂ４ｃ３＝ｂ３ｃ２＝ｂ２ｃ１＝ｂ１ｃ０＝ｂ０このように変換することにより、バッファメモリ７３か
ら速度変換回路７４に＃１から＃４のＡＶデータあるい
は＃５から＃８のＡＶデータをバースト転送することが
できる。

【００５４】なお、上記実施の形態２では、内部バス及
びその内部バスに接続されるメモリ（バッファメモリ）
の個数を２つとして説明したが、３つ以上のセットでも
よい。また、１つの内部バスの接続される速度変換回路
及びデコーダやエンコーダの個数も、この実施の形態の
例に限定されないことは言うまでもない。

【００５５】

【発明の効果】以上のように本発明によれば、ＰＣＩバ
スの伝送に影響を与えることなく円滑にデコーダへのＡ
Ｖデータの供給を行うことができる。従って、ＰＣＩバ
スの伝送に影響を与えないことから、ＰＣＩバスの効率
を上げることが可能で高速なＡＶデータの出力を実現で
きる。

【００５６】また、ＰＣＩのデバイスの転送を行うデバ
イスが１つしかないこと、ＡＶデータ出力回路のデコー
ダへの転送がＰＣＩバスの転送を止めないことから、予
めＰＣＩバスの実効レートを算出することが可能とな
る。

【図面の簡単な説明】

【図１】本発明にかかる第１の実施の形態のＡＶデータ
出力回路を示すブロック図である。

【図２】同第１の実施の形態における制御回路のブロッ
ク図である。

【図３】同第１の実施の形態におけるステートマシンの
状態遷移図である。

【図４】同第１の実施の形態におけるタイミング図であ
る。

【図５】同第１の実施の形態におけるタイミング図であ
る。

【図６】同第１の実施の形態におけるメモリマップ図で
ある。

【図７】同第１の実施の形態におけるタイミング図であ
る。

【図８】本発明にかかる第２の実施の形態のＡＶデータ
入出力装置を示すブロック図である。

【図９】同第２の実施の形態における制御回路のブロッ
ク図である。

【図１０】同第２の実施の形態におけるステートマシン
の状態遷移図である。

【図１１】同第２の実施の形態におけるステートマシン
の状態遷移図である。

【図１２】本発明にかかる第３の実施の形態のＡＶデー
タ出力装置を示すブロック図である。

【図１３】同第３の実施の形態におけるメモリマップ図
である。

【図１４】従来のＡＶデータ入出力装置を示すブロック
図である。

【符号の説明】

１ＣＰＵ２メインメモリ３ＣＰＵバス４ＰＩＣバス５ブリッジ６ＳＣＳＩＨＯＳＴＡＤＡＰＴＥＲ７ＨＤＤ８ＡＶデータ出力回路９制御回路１０バッファメモリ１１内部バス１２、１３、１４速度変換回路１５、１６、１７デコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者森岡芳宏大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】コンピュータのバスと、そのバスに接続
され、少なくともＶｉｄｅｏあるいはＡｕｄｉｏデータ
の一方を含むＡＶデータを蓄積する蓄積手段と、その蓄
積されたＡＶデータをＡＶ信号に変換して出力する出力
手段とを備えたＡＶデータ出力装置において、前記出力
手段は、前記バスに接続された内部バスと、その内部バ
スに接続され、前記ＡＶデータをバッファリングするメ
モリと、前記内部バスに接続され、前記ＡＶデータのデ
ータレートの速度変換を行う速度変換手段と、その速度
変換されたＡＶデータをＡＶ信号にデコードするデコー
ド手段と、前記蓄積手段から前記バスを経由して読み出
された前記ＡＶデータを前記内部バスを経由して前記メ
モリに書き込み、そのメモリに書き込まれたＡＶデータ
を前記速度変換手段に転送する制御手段とを有すること
を特徴とするＡＶデータ出力装置。
【請求項２】前記制御手段は、入力されたフレーム基
準信号に従って、一定時間（ｔ１）毎に一定のフレーム
の前記ＡＶデータを前記メモリから前記速度変換手段に
出力し、前記デコード手段は、一定の時間（ｔ１）毎に
一定のフレームの前記ＡＶデータを前記速度変換手段に
あらかじめ定められたフォーマットで読み出し、その読
み出したＡＶデータをデコードすることを特徴とする請
求項１記載のＡＶデータ出力装置。
【請求項３】前記制御手段は、前記蓄積手段から前記
メモリへの書き込みを行っていない時に、前記メモリか
ら前記速度変換手段への前記ＡＶデータの転送を行い、
そのＡＶデータの転送中に、前記蓄積手段から前記メモ
リへの書き込み要求があれば直ちに前記ＡＶデータの転
送を中断し、前記蓄積手段から前記メモリへの前記ＡＶ
データの書き込みを行うことを特徴とする請求項２記載
のＡＶデータ出力装置。
【請求項４】前記制御手段は、前記バス上でのアドレ
スと前記内部バス上でのアドレスとのアドレス変換を行
うことを特徴とする請求項１、２、または３記載のＡＶ
データ出力装置。
【請求項５】前記制御手段は、前記メモリのアドレス
が前記バスでは、フレーム毎に順番に振り、前記内部バ
スでは、インタリーブするようアドレスを振ることを特
徴とする請求項４記載のＡＶデータ出力装置。
【請求項６】コンピュータのバスと、そのバスに接続
され、少なくともＶｉｄｅｏあるいはＡｕｄｉｏデータ
の一方を含むＡＶデータを蓄積する蓄積手段と、その蓄
積されたＡＶデータをＡＶ信号に変換し、及び入力ＡＶ
信号をＡＶデータに変換して前記蓄積手段に出力する入
出力手段とを備えたＡＶデータ入出力装置において、前
記入出力手段は、前記バスに接続された内部バスと、そ
の内部バスに接続され、前記ＡＶデータをバッファリン
グするメモリと、前記内部バスに接続され、前記ＡＶデ
ータのデータレートの速度変換を行う第１の速度変換手
段と、その速度変換されたＡＶデータをＡＶ信号にデコ
ードするデコード手段と、前記入力ＡＶ信号をＡＶデー
タに変換するエンコード手段と、その変換されたＡＶデ
ータのデータレートの速度変換を行う第２の速度変換手
段と、前記ＡＶ信号の出力時は、前記蓄積手段から前記
バスを経由して読み出された前記ＡＶデータを前記内部
バスを経由して前記メモリに書き込み、そのメモリに書
き込まれたＡＶデータを前記第１の速度変換手段に転送
し、前記ＡＶ信号の入力時は、前記第２の速度変換手段
から前記内部バスを経由して前記ＡＶデータを前記メモ
リに書き込み、前記蓄積手段からの読み出し要求時に、
その要求されたＡＶデータを前記メモリから前記バスを
経由して前記蓄積手段に出力する制御手段とを有するこ
とを特徴とするＡＶデータ入出力装置。
【請求項７】前記制御手段は、入力されたフレーム基
準信号に従って、一定時間ｔ１毎に一定のフレームの前
記ＡＶデータを、前記メモリから前記第１の速度変換手
段に出力し、及び前記第２の速度変換手段から前記メモ
リに入力し、前記デコード手段は、一定の時間ｔ１毎に
一定のフレームの前記ＡＶデータを前記第１の速度変換
手段にあらかじめ定められたフォーマットで読み出し、
その読み出したＡＶデータをデコードすることを特徴と
する請求項６記載のＡＶデータ入出力装置。
【請求項８】前記制御手段は、前記蓄積手段から前記
メモリへの書き込みおよび読み出しを行っていない時
に、前記メモリから前記第１の速度変換手段への前記Ａ
Ｖデータの転送と前記第２の速度変換手段から前記メモ
リへの前記ＡＶデータの転送とを行い、そのＡＶデータ
の転送中に、前記蓄積手段から前記メモリへの書き込み
要求および前記メモリからの読み出し要求があれば直ち
に前記ＡＶデータの転送を中断し、前記蓄積手段から前
記メモリへの書き込みあるいは前記メモリから前記蓄積
手段への読み出しを行うことを特徴とする請求項７記載
のＡＶデータ入出力装置。
【請求項９】前記制御手段は、前記バス上でのアドレ
スと前記内部バス上でのアドレスとのアドレス変換を行
うことを特徴とする請求項６、７、または８記載のＡＶ
データ入出力装置。
【請求項１０】前記制御手段は、前記メモリのアドレ
スが前記バスでは、フレーム毎に順番に振り、前記内部
バスでは、インタリーブするようアドレスを振ることを
特徴とする請求項９記載のＡＶデータ入出力装置。
【請求項１１】更に、前記入出力手段は、前記バスに
接続され、少なくとも１つの前記内部バスとは別の内部
バスと、その別の内部バスに接続され、前記ＡＶデータ
をバッファリングする、前記メモリとは別のメモリと、
前記ＡＶデータをＡＶ信号に変換するデコード手段及び
ＡＶ信号をＡＶデータに変換するエンコード手段の少な
くとも一方と、前記デコード手段である場合は、前記別
の内部バスに接続され、前記ＡＶデータを前記デコード
手段に出力する第３の速度変換手段、及び前記エンコー
ド変換手段である場合は、前記別の内部バスに接続さ
れ、前記ＡＶデータを前記エンコード手段から入力する
第４の速度変換手段とを有するものであって、前記制御
手段は、更に、前記ＡＶ信号の出力時は、前記蓄積手段
から前記バスを経由して読み出された前記ＡＶデータを
前記別の内部バスを経由して前記別のメモリに書き込
み、その別のメモリに書き込まれたＡＶデータを前記第
３の速度変換手段に転送し、前記ＡＶ信号の入力時は、
前記第４の速度変換手段から前記別の内部バスを経由し
て前記ＡＶデータを前記別のメモリに書き込み、前記蓄
積手段からの読み出し要求時に、その要求されたＡＶデ
ータを前記別のメモリから前記バスを経由して前記蓄積
手段に出力することを特徴とする請求項６から１０まで
のいずれかに記載のＡＶデータ入出力装置。
【請求項１２】前記制御手段は、前記蓄積手段から前
記メモリへの書き込みおよび読み出しを行っていない時
に、前記メモリから前記第１の速度変換手段への前記Ａ
Ｖデータの転送と前記第２の速度変換手段から前記メモ
リへの前記ＡＶデータの転送を行い、前記ＡＶデータの
転送中に、前記蓄積手段から前記メモリへの書き込み要
求および前記メモリからの読み出し要求があれば直ちに
前記ＡＶデータの転送を中断し、前記蓄積手段から前記
メモリへの書き込みあるいは前記メモリから前記蓄積手
段への読み出しを行い、前記蓄積手段から前記別のメモ
リへの書き込みおよび読み出しを行っていない時に、前
記別のメモリから前記第３の速度変換手段への前記ＡＶ
データの転送と前記第４の速度変換手段から前記別のメ
モリへの前記ＡＶデータの転送を行い、前記ＡＶデータ
の転送中に、前記蓄積手段から前記別のメモリへの書き
込み要求および前記別のメモリからの読み出し要求があ
れば直ちに前記ＡＶデータの転送を中断し、前記蓄積手
段から前記別のメモリへの書き込みあるいは前記別のメ
モリから前記蓄積手段への読み出しを行うことを特徴と
する請求項１１記載のＡＶデータ入出力装置。