JPH11340455A - Insulated gate field effect transistor element - Google Patents
Insulated gate field effect transistor elementInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数個のゲートパ
ッドを備えかつゲート電極に接続されるリード細線の垂
下を防止できる絶縁ゲート形電界効果トランジスタ素子
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate field effect transistor element having a plurality of gate pads and capable of preventing a lead wire connected to a gate electrode from drooping.
【０００２】[0002]
【従来の技術】絶縁ゲート形電界効果トランジスタ素子
（ＭＯＳＦＥＴチップ）を備えたハイブリッドＩＣは公
知である。例えば、図７に示すように、このハイブリッ
ドＩＣは、端部に配置された第１の支持板（１）及び第
２の支持板（２）と、第１の支持板（１）及び第２の支
持板（２）の内側に配置された第３の支持板（３）及び
第４の支持板（４）と、第３の支持板（３）と第４の支
持板（４）との間に配置された第５の支持板（５）とを
備えている。外部リード（１１）を備え且つ第３の支持
板（３）に対して離間して配置された第１の支持板
（１）上にはＭＯＳＦＥＴチップ（６）が固着される。
第１の支持板（１）に隣接して外部リード（１２）が配
置され、ＭＯＳＦＥＴチップ（６）の半導体基体（６
ａ）上に形成されたソース電極（６ｂ）は複数のリード
細線（２５）により外部リード（１２）に対して電気的
に接続される。2. Description of the Related Art Hybrid ICs having insulated gate field effect transistor elements (MOSFET chips) are known. For example, as shown in FIG. 7, this hybrid IC includes a first support plate (1) and a second support plate (2) arranged at the end, a first support plate (1) and a second support plate (2). Of the third support plate (3) and the fourth support plate (4) arranged inside the first support plate (2), and the third support plate (3) and the fourth support plate (4). A fifth support plate (5) disposed therebetween. A MOSFET chip (6) is fixed on a first support plate (1) provided with external leads (11) and spaced apart from the third support plate (3).
An external lead (12) is arranged adjacent to the first support plate (1), and a semiconductor substrate (6) of the MOSFET chip (6) is provided.
a) The source electrode (6b) formed thereon is electrically connected to the external lead (12) by a plurality of lead wires (25).
【０００３】外部リード（１３）を備えた第３の支持板
（３）上には、電子部品（図示せず）が実装される回路
基板（８）が固着され、ＭＯＳＦＥＴチップ（６）のソ
ース電極（６ｂ）はリード細線（２６）によって回路基
板（８）上の電子部品と電気的に接続される。ＭＯＳＦ
ＥＴチップ（６）の半導体基体（６ａ）上に形成された
ゲート電極（６ｃ）はリード細線（２７）によって第３
の支持板（３）に電気的に接続される。第３の支持板
（３）に隣接して外部リード（１４）が配置され、外部
リード（１４）の外側に外部リード（１５）が配置され
る。外部リード（１７）を備え且つ略中央に配置された
第５の支持板（５）上にモノリシックＩＣ（１０）が固
着される。外部リード（２１）を有する第４の支持板
（４）上には電子部品（図示せず）が実装される回路基
板（９）が固着される。A circuit board (8) on which electronic components (not shown) are mounted is fixed on a third support plate (3) having external leads (13), and a source of a MOSFET chip (6) is mounted. The electrode (6b) is electrically connected to an electronic component on the circuit board (8) by the lead wire (26). MOSF
The gate electrode (6c) formed on the semiconductor substrate (6a) of the ET chip (6) is thirdly connected to a thin lead wire (27).
Is electrically connected to the supporting plate (3). An external lead (14) is arranged adjacent to the third support plate (3), and an external lead (15) is arranged outside the external lead (14). A monolithic IC (10) is fixed on a fifth support plate (5) provided with an external lead (17) and disposed substantially at the center. A circuit board (9) on which electronic components (not shown) are mounted is fixed on a fourth support plate (4) having external leads (21).
【０００４】モノリシックＩＣ（１０）は、リード細線
（２８、２９、３０、３１、３２、３３、３４、３５）
によりそれぞれ第３の支持板（３）、回路基板（８）、
外部リード（１４、１６、１８、１９、２０）及び回路
基板（９）に電気的に接続される。外部リード（１５）
と（１７）との間に外部リード（１６）が配置され、外
部リード（１７）と（２１）との間に外部リード（１
８、１９、２０）が配置される。外部リード（２４）を
有する第２の支持板（２）上にはチップ部品等の電子部
品（７）が固着される。外部リード（２１）と（２４）
との間には外部リード（２２、２３）が配置される。回
路基板（９）はリード細線（３６、３９）によりそれぞ
れ第２の支持板（２）及び電子部品（７）に電気的に接
続され、電子部品（７）はリード細線（３７、３８）に
よりそれぞれ外部リード（２２、２３）に接続される。[0004] The monolithic IC (10) has fine lead wires (28, 29, 30, 31, 32, 33, 34, 35).
The third support plate (3), the circuit board (8),
It is electrically connected to the external leads (14, 16, 18, 19, 20) and the circuit board (9). External lead (15)
The external lead (16) is disposed between the external leads (17) and (21), and the external lead (1) is disposed between the external leads (17) and (21).
8, 19, 20) are arranged. An electronic component (7) such as a chip component is fixed on the second support plate (2) having the external leads (24). External leads (21) and (24)
The external leads (22, 23) are arranged between them. The circuit board (9) is electrically connected to the second support plate (2) and the electronic component (7) by fine lead wires (36, 39), respectively, and the electronic component (7) is connected by fine lead wires (37, 38). Each is connected to an external lead (22, 23).
【０００５】ハイブリッドＩＣは、図７に示すように、
第１の支持板（１）〜第５の支持板（５）、ＭＯＳＦＥ
Ｔチップ（６）、回路基板（８）、電子部品（７）、回
路基板（９）、モノリシックＩＣチップ（１０）、リー
ド細線（２５〜３８）及び外部リード（１１〜２４）の
端部が封止樹脂体（４０）により封止される。[0005] As shown in FIG.
A first support plate (1) to a fifth support plate (5), MOSFE
The ends of the T chip (6), the circuit board (8), the electronic component (7), the circuit board (9), the monolithic IC chip (10), the fine lead wires (25 to 38) and the external leads (11 to 24) It is sealed by the sealing resin body (40).
【０００６】図８及び図９に示すように、ＭＯＳＦＥＴ
チップ（６）は、半導体基体（６ａ）と、半導体基体
（６ａ）の上面に互いに離間して形成されたゲート電極
（６ｃ）及びソース電極（６ｂ）と、半導体基体（６
ａ）の下面に形成されたドレイン電極（６ｄ）とを備え
ている。例えば、半導体基体（６ａ）はｎ形領域と、ｎ
形領域とドレイン電極（６ｄ）との間に形成されたｎ＋
領域と、ｎ形領域の上部に形成されたｐ形領域と、ｐ形
領域内に環状に形成された一対のｎ形領域とを備えてい
る。ゲート電極（６ｃ）のゲートフィンガ（４２ｂ）は
隣り合うｐ形領域の間に形成されたゲート酸化膜（４
５）上に形成され、ソース電極（６ｂ）のソースフィン
ガ（４３ｂ）は隣り合うゲート酸化膜（４５）の間に形
成される。ゲート電極（６ｃ）は、半導体基体（６ａ）
の略中心線（ｌ−ｌ）上に配置されたゲートパッド（ゲ
ート接続用電極）（４２ａ）と、ゲートパッド（４２
ａ）に接続され且つゲートパッド（４２ａ）から中心線
（ｌ−ｌ）に沿って及びＬ字状に半導体基体（６ａ）の
表面に形成されたゲートフィンガ（ゲート配線導体）
（４２ｂ）とを備えている。As shown in FIG. 8 and FIG.
The chip (6) includes a semiconductor substrate (6a), a gate electrode (6c) and a source electrode (6b) formed separately on the upper surface of the semiconductor substrate (6a), and a semiconductor substrate (6).
a) a drain electrode (6d) formed on the lower surface. For example, the semiconductor substrate (6a) includes an n-type region and an n-type region.
N + formed between the gate region and the drain electrode (6d).
A region, a p-type region formed above the n-type region, and a pair of n-type regions formed annularly in the p-type region. The gate finger (42b) of the gate electrode (6c) has a gate oxide film (4) formed between adjacent p-type regions.
5) The source finger (43b) of the source electrode (6b) is formed between the adjacent gate oxide films (45). The gate electrode (6c) is a semiconductor substrate (6a)
(42a) disposed on the approximate center line (1-1) of the gate pad (42a) and the gate pad (42
a) and a gate finger (gate wiring conductor) formed on the surface of the semiconductor substrate (6a) from the gate pad (42a) along the center line (1-1) and in an L-shape from the gate pad (42a)
(42b).
【０００７】ソース電極（６ｂ）は、半導体基体（６
ａ）の略中心線（ｌ−ｌ）上に配置されたソースパッド
（ソース接続用電極）（４３ａ）と、ソースパッド（４
３ａ）に接続され且つソースパッド（４３ａ）から中心
線（ｌ−ｌ）に沿って及びＬ字状に半導体基体（６ａ）
の表面に形成されたソースフィンガ（ソース配線導体）
（４３ｂ）とを備えている。半導体基体（４１）の対向
する一対の側縁（４１ａ、４１ｂ）を横切る仮想中心線
（ｌ−ｌ）上に形成されたゲートパッド（４２ａ）とソ
ースパッド（４３ａ）は、互いに向き合って配置され
る。ゲートフィンガ（４２ｂ）とソースフィンガ（４３
ｂ）は相互に噛み合って配置され、ゲート電極（４２）
とソース電極（４３）は、全体として平面的には櫛歯状
に形成される。The source electrode (6b) is connected to the semiconductor substrate (6
a) a source pad (source connection electrode) (43a) arranged on a substantially center line (1-1) of the source pad (4);
3a) and from the source pad (43a) along the center line (ll) and in an L-shape to the semiconductor body (6a).
Source finger (source wiring conductor) formed on the surface of
(43b). A gate pad (42a) and a source pad (43a) formed on an imaginary center line (1-1) crossing a pair of opposed side edges (41a, 41b) of the semiconductor substrate (41) are arranged facing each other. You. The gate finger (42b) and the source finger (43
b) are arranged in mesh with each other, and the gate electrode (42)
And the source electrode (43) are formed in a comb shape as a whole.
【０００８】[0008]
【発明が解決しようとする課題】ところで、図７に示す
ハイブリッドＩＣでは、ＭＯＳＦＥＴチップ（６）と回
路基板（８）との配置関係により、ＭＯＳＦＥＴチップ
（６）と回路基板（８）等とを電気的に接続するリード
細線（２６、２７）の配線距離が長くなって、リード細
線（２６、２７）が垂下し、電気的短絡が発生するおそ
れがある。そこで、本発明はリード細線が垂下せずにリ
ード細線によって外部導体と電気的に接続できるゲート
電極を備えた絶縁ゲート形電界効果トランジスタ素子を
提供することを目的とする。By the way, in the hybrid IC shown in FIG. 7, the MOSFET chip (6) and the circuit board (8) are connected depending on the arrangement of the MOSFET chip (6) and the circuit board (8). The wiring distance of the electrically connected thin lead wires (26, 27) becomes longer, and the thin lead wires (26, 27) hang down, which may cause an electrical short circuit. SUMMARY OF THE INVENTION It is an object of the present invention to provide an insulated gate field effect transistor element having a gate electrode that can be electrically connected to an external conductor by a thin lead without hanging the thin lead.
【０００９】[0009]
【課題を解決するための手段】本発明による絶縁ゲート
形電界効果トランジスタ素子は、半導体基体（４１）
と、半導体基体（４１）の上面に形成されたソース電極
（６１）及びゲート電極（６２）と、半導体基体（４
１）の下面に形成されたドレイン電極とを備えている。
ソース電極（６１）は、半導体基体（４１）の一方の側
縁（４１ａ）に対向する他方の側縁（４１ｂ）に沿って
長手に延びる長方形の平面形状を有するソースパッド
（６１ａ）と、一端でソースパッド（６１ａ）が電気的
に接続された複数本のソースフィンガ（６１ｂ）とを備
えている。ゲート電極（６２）は、半導体基体（４１）
の一方の側縁に沿って相互に離間して配置された複数個
のゲートパッド（６２ａ）と、一端でゲートパッド（６
２ａ）がそれぞれ電気的に接続され且つソースフィンガ
（６１ｂ）と並行して配置された複数本のゲートフィン
ガ（６２ｂ）と、半導体基体（４１）の一方の側縁（４
１ａ）に並行して延伸して複数のゲートパッド（６２
ａ）を電気的に接続するパッド連結部（６２ｃ）とを備
えている。According to the present invention, there is provided an insulated gate field effect transistor element comprising a semiconductor substrate (41).
A source electrode (61) and a gate electrode (62) formed on the upper surface of the semiconductor substrate (41);
And a drain electrode formed on the lower surface of 1).
The source electrode (61) includes a source pad (61a) having a rectangular planar shape extending longitudinally along the other side edge (41b) facing one side edge (41a) of the semiconductor substrate (41), and one end thereof. And a plurality of source fingers (61b) electrically connected to the source pad (61a). The gate electrode (62) is a semiconductor substrate (41).
A plurality of gate pads (62a) spaced apart from one another along one side edge of the gate pad (6a);
A plurality of gate fingers (62b) electrically connected to each other and arranged in parallel with the source fingers (61b); and one side edge (4) of the semiconductor substrate (41).
1a) to extend in parallel with the plurality of gate pads (62).
a) a pad connecting portion (62c) for electrically connecting a).
【００１０】ゲートパッド（６２ａ）が半導体基体（４
１）の一方の側縁に沿って複数個配置されているため、
ゲートパッド（６２ａ）に接続されるリード細線（２
７）の配線距離を短くしてリード細線（２７）の垂下を
防止できる。また、ソースパッド（６１ａ）が半導体基
体（４１）の他方の側縁（４１ｂ）に沿って長手に延び
ているため、同様にリード細線（２６）の配線距離を短
縮してリード細線（２６）の垂下を防止できる。等間隔
に配置された複数のゲートパッド（６２ａ）の各々にゲ
ートフィンガ（６２ｂ）を連結するので、ゲートフィン
ガ（６２ｂ）の抵抗成分を低減して、高周波特性を改善
できる。更に、複数個に分割したゲートパッド（６２
ａ）の半導体基体（４１）の上面に占める面積を比較的
減少して、絶縁ゲート形電界効果トランジスタ素子（Ｍ
ＯＳＦＥＴチップ）（６０）の面積の増大を抑制でき
る。The gate pad (62a) is formed on the semiconductor substrate (4).
Since a plurality are arranged along one side edge of 1),
The lead wire (2) connected to the gate pad (62a)
The wiring distance of 7) can be shortened to prevent the lead thin wire (27) from drooping. Further, since the source pad (61a) extends longitudinally along the other side edge (41b) of the semiconductor substrate (41), the wiring distance of the lead fine wire (26) is similarly shortened to reduce the lead fine wire (26). Drooping can be prevented. Since the gate finger (62b) is connected to each of the plurality of gate pads (62a) arranged at equal intervals, the resistance component of the gate finger (62b) can be reduced and high-frequency characteristics can be improved. Further, the gate pad (62
The area occupied on the upper surface of the semiconductor substrate (41) of (a) is relatively reduced, and the insulated gate field effect transistor element (M
An increase in the area of the OSFET chip (60) can be suppressed.
【００１１】本発明の実施の形態では、ソースフィンガ
（６１ｂ）は半導体基体（４１）の他方の側縁（４１
ｂ）側から一方の側縁（４１ａ）に向かって延び、ゲー
トフィンガ（６２ｂ）は半導体基体（４１）の一方の側
縁（４１ａ）から他方の側縁（４１ｂ）側に向かって延
びる。ソース電極（６１）のソースフィンガ（６１ｂ）
とゲート電極（６２）のゲートフィンガ（６２ｂ）は、
相互に噛み合うようにゲートフィンガ（６２ｂ）の両側
にソースフィンガ（６１ｂ）が配置され、ソース電極
（６１）及びゲート電極（６２）は、それぞれ全体とし
て櫛歯形状を有する。ソースパッド（６１ａ）の長手方
向の両端はゲートパッド（６２ａ）のうち両側に配置さ
れたゲートパッド（６２ａ）の端面の延長線上に位置す
る。中央に配置されたゲートパッド（６２ａ）は、大き
い面積を有し、両側に配置された２つのゲートパッド
（６２ａ）は、相対的に小さい面積を有する。ソースパ
ッド（６１ａ）は複数個に分割されたものでもよく、中
央のゲートパッド（６２ａ）を省略してもよい。In the embodiment of the present invention, the source finger (61b) is connected to the other side edge (41) of the semiconductor body (41).
The gate finger (62b) extends from one side edge (41a) of the semiconductor substrate (41) toward the other side edge (41b) side from the side b) toward one side edge (41a). Source finger (61b) of source electrode (61)
And the gate finger (62b) of the gate electrode (62)
Source fingers (61b) are arranged on both sides of the gate finger (62b) so as to mesh with each other, and the source electrode (61) and the gate electrode (62) each have a comb shape as a whole. Both ends in the longitudinal direction of the source pad (61a) are located on the extension of the end face of the gate pad (62a) disposed on both sides of the gate pad (62a). The gate pad (62a) disposed at the center has a large area, and the two gate pads (62a) disposed on both sides have a relatively small area. The source pad (61a) may be divided into a plurality of parts, and the central gate pad (62a) may be omitted.
【００１２】[0012]
【発明の実施の形態】以下、絶縁ゲート形電界効果トラ
ンジスタ素子として絶縁ゲート形電界効果トランジスタ
装置に適用した本発明によるＭＯＳＦＥＴチップの実施
の形態を図１〜図６について説明する。これらの図面で
は図７〜図９に示す箇所と同一の部分には同一の符号を
付し、説明を省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a MOSFET chip according to the present invention applied to an insulated gate field effect transistor device as an insulated gate field effect transistor element will be described below with reference to FIGS. In these drawings, the same portions as those shown in FIGS. 7 to 9 are denoted by the same reference numerals, and description thereof will be omitted.
【００１３】図１は本発明によるＭＯＳＦＥＴチップ
（６０）の拡大平面図で、図２はＭＯＳＦＥＴチップ
（６０）を使用したハイブリッドＩＣの平面図である。
本実施の形態のＭＯＳＦＥＴチップ（６０）が従来のＭ
ＯＳＦＥＴチップ（６）と相違する点は、半導体基体
（４１）の上面に形成されたソース電極（６１）とゲー
ト電極（６２）の形状にある。本実施の形態のＭＯＳＦ
ＥＴチップ（６０）は、半導体基体（４１）と、半導体
基体（４１）の上面に形成されたソース電極（６１）及
びゲート電極（６２）とを備えている。半導体基体（４
１）の下面には図示しないドレイン電極が形成されてい
る。FIG. 1 is an enlarged plan view of a MOSFET chip (60) according to the present invention, and FIG. 2 is a plan view of a hybrid IC using the MOSFET chip (60).
The MOSFET chip (60) of the present embodiment is
The difference from the OSFET chip (6) lies in the shape of the source electrode (61) and the gate electrode (62) formed on the upper surface of the semiconductor substrate (41). MOSF of the present embodiment
The ET chip (60) includes a semiconductor substrate (41), and a source electrode (61) and a gate electrode (62) formed on the upper surface of the semiconductor substrate (41). Semiconductor substrate (4
A drain electrode (not shown) is formed on the lower surface of 1).
【００１４】全体として櫛歯形状を有するソース電極
（６１）は、半導体基体（４１）の一方の側縁（４１
ａ）に対向する他方の側縁（４１ｂ）に沿って長手に延
びる長方形の平面形状を有するソースパッド（６１ａ）
と、一端でソースパッド（６１ａ）が電気的に接続され
た４本のソースフィンガ（６１ｂ）とから構成される。
ソースパッド（６１ａ）の長手方向の両端はゲートパッ
ド（６２ａ）のうち両側に配置されたゲートパッド（６
２ａ）の端面の延長線上に位置する。The source electrode (61) having a comb shape as a whole is provided on one side edge (41) of the semiconductor substrate (41).
Source pad (61a) having a rectangular planar shape extending longitudinally along the other side edge (41b) facing a)
And four source fingers (61b) having one end electrically connected to the source pad (61a).
Both ends in the longitudinal direction of the source pad (61a) are located on both sides of the gate pad (62a).
It is located on an extension of the end face of 2a).
【００１５】全体として櫛歯形状を有するゲート電極
（６２）は、半導体基体（４１）の一方の側縁（４１
ａ）に沿って相互に離間して配置された３個のゲートパ
ッド（６２ａ）と、一端でゲートパッド（６２ａ）がそ
れぞれ電気的に接続され且つソースフィンガ（６１ｂ）
と並行して配置された３本のゲートフィンガ（６２ｂ）
と、半導体基体（４１）の一方の側縁（４１ａ）に並行
して延伸して複数のゲートパッド（６２ａ）を電気的に
接続するパッド連結部（６２ｃ）から構成される。ソー
スフィンガ（６１ｂ）は半導体基体（４１）の他方の側
縁（４１ｂ）側から一方の側縁（４１ａ）に向かって延
び、ゲートフィンガ（６２ｂ）は半導体基体（４１）の
一方の側縁（４１ａ）から他方の側縁（４１ｂ）側に向
かって延びる。ソース電極（６１）のソースフィンガ
（６１ｂ）とゲート電極（６２）のゲートフィンガ（６
２ｂ）は、相互に噛み合うように各ゲートフィンガ（６
２ｂ）の両側にソースフィンガ（６１ｂ）が配置され
る。The gate electrode (62) having a comb shape as a whole is provided on one side edge (41) of the semiconductor substrate (41).
a) three gate pads (62a) spaced apart from each other, and a gate pad (62a) is electrically connected at one end to each of the source pads (61b).
Gate fingers (62b) arranged in parallel with
And a pad connecting portion (62c) extending in parallel with one side edge (41a) of the semiconductor substrate (41) and electrically connecting the plurality of gate pads (62a). The source finger (61b) extends from the other side edge (41b) of the semiconductor substrate (41) toward the one side edge (41a), and the gate finger (62b) is connected to one side edge (1) of the semiconductor substrate (41). 41a) and extends toward the other side edge (41b). The source finger (61b) of the source electrode (61) and the gate finger (6) of the gate electrode (62)
2b), each gate finger (6) is engaged with each other.
Source fingers (61b) are arranged on both sides of 2b).
【００１６】本実施の形態のＭＯＳＦＥＴチップ（６
０）を使用する絶縁ゲート形電界効果トランジスタ素子
は、以下の作用効果が得られる。 １． ゲートパッド（６２ａ）が半導体基体（４１）の
一方の側縁に沿って複数個配置されているため、ゲート
パッド（６２ａ）に接続されるリード細線（２７）の配
線距離を短くしてリード細線（２７）の垂下を防止でき
る。 ２． ソースパッド（６１ａ）が半導体基体（４１）の
他方の側縁（４１ｂ）に沿って長手に延びているため、
同様にリード細線（２６）の配線距離を短縮してリード
細線（２６）の垂下を防止できる。 ３． 等間隔に配置された複数のゲートパッド（６２
ａ）の各々にゲートフィンガ（６２ｂ）を連結するの
で、ゲートフィンガ（６２ｂ）の抵抗成分を低減して、
高周波特性を改善できる。 ４． 複数個に分割したゲートパッド（６２ａ）の半導
体基体（４１）の上面に占める面積を比較的減少して、
ＭＯＳＦＥＴチップ（６０）の面積の増大を抑制でき
る。The MOSFET chip (6
The insulated gate field effect transistor device using the method (0) has the following effects. 1. Since a plurality of gate pads (62a) are arranged along one side edge of the semiconductor substrate (41), the wiring distance of the lead wire (27) connected to the gate pad (62a) is shortened to reduce the lead wire. The drooping of (27) can be prevented. 2. Since the source pad (61a) extends longitudinally along the other side edge (41b) of the semiconductor substrate (41),
Similarly, the wiring distance of the lead fine wire (26) can be shortened to prevent the lead fine wire (26) from hanging down. 3. A plurality of gate pads (62
Since the gate finger (62b) is connected to each of (a), the resistance component of the gate finger (62b) is reduced,
High frequency characteristics can be improved. 4. The area occupied by the divided gate pad (62a) on the upper surface of the semiconductor substrate (41) is relatively reduced,
An increase in the area of the MOSFET chip (60) can be suppressed.
【００１７】図３及び図５は本発明の第２の実施の形態
を示す。図３に示すＭＯＳＦＥＴチップ（６０）では、
中央に配置されたゲートパッド（６２ａ）は、ワイヤを
その線径方向に押し潰してボンディングする相対的に大
きい面積のウェッジボンディング用のボンディングパッ
ドであり、両側に配置された２つのゲートパッド（６２
ａ）は、ワイヤ先端に加熱して形成したボール部を釘頭
状に押し潰してボンディングする相対的に小さい面積の
ボールボンディング用のボンディングパッドである。一
般に、接続面積の大きいウェッジボンディングの方が大
きなパッドを必要とする。FIGS. 3 and 5 show a second embodiment of the present invention. In the MOSFET chip (60) shown in FIG.
The gate pad (62a) arranged at the center is a bonding pad for wedge bonding having a relatively large area for crushing and bonding a wire in the radial direction thereof, and two gate pads (62) arranged on both sides.
a) is a bonding pad for ball bonding having a relatively small area for bonding by crushing a ball portion formed by heating the tip of a wire into a nail head shape. Generally, wedge bonding with a larger connection area requires larger pads.
【００１８】本実施の形態のＭＯＳＦＥＴチップ（６
０）では、第１の実施の形態での効果に加えて、図５及
び図６に示すようにアルミニウム製のリード細線（２
７）を使用したウェッジボンディングと、金又は銅製の
リード細線（２７）を使用したボールボンディングの両
方を利用できるため設計の自由度が増大する効果が得ら
れる。また、ウェッジボンディング用のゲートパッド
（６２ａ）を中央に配置し、ボールボンディング用のゲ
ートパッド（６２ａ）を両側に配置したので、半導体基
体（４１）の上面に占めるゲートパッド（６２ａ）の面
積の増大を抑えて、リード細線（２７）の垂下を有効に
防止することができる。The MOSFET chip (6
0), in addition to the effects of the first embodiment, as shown in FIG. 5 and FIG.
Since both wedge bonding using 7) and ball bonding using gold or copper fine lead wires (27) can be used, the effect of increasing the degree of freedom in design is obtained. Further, since the gate pad (62a) for wedge bonding is arranged at the center and the gate pads (62a) for ball bonding are arranged on both sides, the area of the gate pad (62a) occupying the upper surface of the semiconductor substrate (41) is reduced. It is possible to effectively prevent the thin lead wires (27) from drooping while suppressing the increase.
【００１９】即ち、ウェッジボンディングでは比較的線
径の大きいアルミニウムワイヤを使用するため、配線距
離が長くても、金や銅を使用したボールボンディングに
比べてリード細線の垂下が生じ難い。従って、パッドの
面積の大きいウェッジボンディング用のパッドは、パッ
ドの占有面積の増大を抑えるため中央に１個のみ配置す
るのが望ましい。一方、ボールボンディングでは、比較
的線径の小さい金や銅を使用するため、配線距離が長く
なるとリード細線の垂下が生じ易い。従って、配線距離
が短くなるようにパッドを両側に配置するのが望まし
い。この目的のため、本実施の形態では下記の作用効果
が得られる。 １． ＭＯＳＦＥＴチップ（６０）とこれに電気的に接
線される電極（他の電子部品（７）や回路基板（８、
９）の電極、リード端子の電極等）との間隔が増大して
も、リード細線の垂下を防止することができる。 ２． 半導体基体（４１）の上面に占めるパッドの面積
の増大を最小限に抑えて、リード細線の垂下を良好に防
止できる。 ３． リード細線にアルミニウム等から成るウェッジボ
ンディングワイヤと金や銅から成るボールボンディング
ワイヤの両方を適宜使用することができ、ハイブリッド
ＩＣ等の絶縁ゲート形電界効果トランジスタ素子の設計
自由度が増大する。That is, in the wedge bonding, an aluminum wire having a relatively large wire diameter is used. Therefore, even if the wiring distance is long, the lead wire is less likely to sag than the ball bonding using gold or copper. Therefore, it is desirable to arrange only one wedge bonding pad having a large pad area at the center in order to suppress an increase in the occupied area of the pad. On the other hand, in the case of ball bonding, gold or copper having a relatively small wire diameter is used. Therefore, when the wiring distance is long, the lead thin wires are likely to sag. Therefore, it is desirable to arrange the pads on both sides so as to shorten the wiring distance. For this purpose, the present embodiment has the following operational effects. 1. The MOSFET chip (60) and the electrodes electrically connected thereto (other electronic components (7) and the circuit board (8,
Even if the distance between the electrode of (9) and the electrode of the lead terminal increases), it is possible to prevent the thin lead wire from drooping. 2. An increase in the area of the pad occupying the upper surface of the semiconductor substrate (41) can be minimized, and drooping of the fine lead wire can be favorably prevented. 3. Both a wedge bonding wire made of aluminum or the like and a ball bonding wire made of gold or copper can be appropriately used for the fine lead wires, and the degree of freedom in designing an insulated gate field effect transistor element such as a hybrid IC increases.
【００２０】本発明の実施の形態は変更が可能である。
例えば、ゲートパッド（６２ａ）と同様に、ソースパッ
ド（６１ａ）も複数個に分割してもよい。図１に示すＭ
ＯＳＦＥＴチップ（６０）において、図４のように中央
のゲートパッド（６２ａ）を省略することもできる。The embodiments of the present invention can be modified.
For example, similarly to the gate pad (62a), the source pad (61a) may be divided into a plurality. M shown in FIG.
In the OSFET chip (60), the central gate pad (62a) can be omitted as shown in FIG.
【００２１】[0021]
【発明の効果】前記のように、本発明では、リード細線
の垂下を防止できるので、信頼性の高い絶縁ゲート形電
界効果トランジスタ素子を製造することができる。ま
た、ゲートフィンガの抵抗成分を低減して、絶縁ゲート
形電界効果トランジスタ素子の高周波特性を改善でき、
面積の増大を抑制することができる。As described above, according to the present invention, the sagging of the fine lead wires can be prevented, so that a highly reliable insulated gate field effect transistor device can be manufactured. In addition, the high-frequency characteristics of the insulated gate field effect transistor element can be improved by reducing the resistance component of the gate finger,
An increase in area can be suppressed.
【図１】 本発明によるＭＯＳＦＥＴチップの拡大平面
図FIG. 1 is an enlarged plan view of a MOSFET chip according to the present invention.
【図２】 図１に示すＭＯＳＦＥＴチップを使用したハ
イブリッドＩＣの平面図FIG. 2 is a plan view of a hybrid IC using the MOSFET chip shown in FIG.
【図３】 本発明によるＭＯＳＦＥＴチップの他の実施
の形態を示す拡大平面図FIG. 3 is an enlarged plan view showing another embodiment of the MOSFET chip according to the present invention.
【図４】 本発明によるＭＯＳＦＥＴチップの別の実施
の形態を示す拡大平面図FIG. 4 is an enlarged plan view showing another embodiment of the MOSFET chip according to the present invention.
【図５】 アルミニウム製のリード細線を使用したハイ
ブリッドＩＣの平面図FIG. 5 is a plan view of a hybrid IC using thin aluminum lead wires.
【図６】 金製のリード細線を使用したハイブリッドＩ
Ｃの平面図FIG. 6 shows a hybrid I using thin gold lead wires.
Plan view of C
【図７】 従来のハイブリッドＩＣの平面図FIG. 7 is a plan view of a conventional hybrid IC.
【図８】 従来のＭＯＳＦＥＴチップの平面図FIG. 8 is a plan view of a conventional MOSFET chip.
【図９】 従来のＭＯＳＦＥＴチップの断面図FIG. 9 is a cross-sectional view of a conventional MOSFET chip.
（４１）・・半導体基体、 （４１ａ）・・一方の側
縁、 （４１ｂ）・・他方の側縁、 （６０）・・絶縁
ゲート形電界効果トランジスタ素子（ＭＯＳＦＥＴチッ
プ）、 （６１）・・ソース電極、 （６１ａ）・・ソ
ースパッド、 （６１ｂ）・・ソースフィンガ、 （６
２）・・ゲート電極、 （６２ａ）・・ゲートパッド、
（６２ｂ）・・ゲートフィンガ、 （６２ｃ）・・パ
ッド連結部、(41) ··· Semiconductor substrate, (41a) ··· One side edge, (41b) ··· The other side edge, (60) ··· Insulated gate field effect transistor element (MOSFET chip), (61) ··· Source electrode, (61a) source pad, (61b) source finger, (6)
2) gate electrode, (62a) gate pad,
(62b) ··· Gate finger, (62c) ·· Pad connecting part,
Claims (6)
（４１）の上面に形成されたソース電極（６１）及びゲ
ート電極（６２）と、前記半導体基体（４１）の下面に
形成されたドレイン電極とを備えた絶縁ゲート形電界効
果トランジスタ素子において、 前記ソース電極（６１）は、前記半導体基体（４１）の
一方の側縁（４１ａ）に対向する他方の側縁（４１ｂ）
に沿って長手に延びる長方形の平面形状を有するソース
パッド（６１ａ）と、一端で前記ソースパッド（６１
ａ）が電気的に接続された複数本のソースフィンガ（６
１ｂ）とを備え、 前記ゲート電極（６２）は、前記半導体基体（４１）の
一方の側縁に沿って相互に離間して配置された複数個の
ゲートパッド（６２ａ）と、一端で前記ゲートパッド
（６２ａ）がそれぞれ電気的に接続され且つ前記ソース
フィンガ（６１ｂ）と並行して配置された複数本のゲー
トフィンガ（６２ｂ）と、前記半導体基体（４１）の一
方の側縁（４１ａ）に並行して延伸して複数のゲートパ
ッド（６２ａ）を電気的に接続するパッド連結部（６２
ｃ）とを備えたことを特徴とする絶縁ゲート形電界効果
トランジスタ素子。1. A semiconductor substrate (41), a source electrode (61) and a gate electrode (62) formed on an upper surface of the semiconductor substrate (41), and a drain formed on a lower surface of the semiconductor substrate (41). An insulated gate field effect transistor element having an electrode and the other side edge (41b) of the semiconductor substrate (41) facing one side edge (41a) of the semiconductor substrate (41).
A source pad (61a) having a rectangular planar shape extending longitudinally along the edge of the source pad (61a);
a) are electrically connected to a plurality of source fingers (6);
1b), wherein the gate electrode (62) is provided with a plurality of gate pads (62a) spaced apart from each other along one side edge of the semiconductor substrate (41), and the gate electrode at one end. Pads (62a) are electrically connected to each other and a plurality of gate fingers (62b) arranged in parallel with the source fingers (61b) and one side edge (41a) of the semiconductor substrate (41). A pad connecting portion (62) extending in parallel to electrically connect a plurality of gate pads (62a).
c) An insulated gate field effect transistor device comprising:
導体基体（４１）の他方の側縁（４１ｂ）側から一方の
側縁（４１ａ）に向かって延び、前記ゲートフィンガ
（６２ｂ）は前記半導体基体（４１）の一方の側縁（４
１ａ）から他方の側縁（４１ｂ）側に向かって延び、前
記ソース電極（６１）のソースフィンガ（６１ｂ）と前
記ゲート電極（６２）のゲートフィンガ（６２ｂ）は、
相互に噛み合うように前記ゲートフィンガ（６２ｂ）の
両側に前記ソースフィンガ（６１ｂ）が配置され、ソー
ス電極（６１）及びゲート電極（６２）は、それぞれ全
体として櫛歯形状を有する請求項１に記載の絶縁ゲート
形電界効果トランジスタ素子。2. The source finger (61b) extends from the other side edge (41b) of the semiconductor base (41) toward one side edge (41a), and the gate finger (62b) is connected to the semiconductor base (61). One side edge of (41) (4
The source finger (61b) of the source electrode (61) and the gate finger (62b) of the gate electrode (62) extend from 1a) toward the other side edge (41b).
The said source finger (61b) is arrange | positioned on both sides of the said gate finger (62b) so that it may mutually mesh, The source electrode (61) and the gate electrode (62) each have a comb shape as a whole. Insulated gate field effect transistor device.
の両端は前記ゲートパッド（６２ａ）のうち両側に配置
されたゲートパッド（６２ａ）の端面の延長線上に位置
する請求項１又は２のいずれかに記載の絶縁ゲート形電
界効果トランジスタ素子。3. The source pad according to claim 1, wherein both ends in the longitudinal direction of the source pad are located on an extension of an end face of the gate pad disposed on both sides of the gate pad. An insulated gate field effect transistor device according to any one of the above.
２ａ）は、大きい面積を有し、両側に配置された２つの
前記ゲートパッド（６２ａ）は、相対的に小さい面積を
有する請求項１〜３のいずれか１項に記載の絶縁ゲート
形電界効果トランジスタ素子。4. The gate pad (6) disposed at the center.
2a) has a large area, and the two gate pads (62a) disposed on both sides have a relatively small area. Transistor element.
分割された請求項１〜４のいずれか１項に記載の絶縁ゲ
ート形電界効果トランジスタ素子。5. The insulated gate field effect transistor device according to claim 1, wherein said source pad is divided into a plurality of parts.
略した請求項１〜５のいずれか１項に記載の絶縁ゲート
形電界効果トランジスタ素子。6. The insulated gate field effect transistor device according to claim 1, wherein the central gate pad (62a) is omitted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139988A JPH11340455A (en) | 1998-05-21 | 1998-05-21 | Insulated gate field effect transistor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139988A JPH11340455A (en) | 1998-05-21 | 1998-05-21 | Insulated gate field effect transistor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340455A true JPH11340455A (en) | 1999-12-10 |
Family
ID=15258333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10139988A Pending JPH11340455A (en) | 1998-05-21 | 1998-05-21 | Insulated gate field effect transistor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340455A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1460689A3 (en) * | 2003-03-17 | 2005-07-20 | Analog Power Intellectual Properties Limited | Electronic devices |
| JP2005209828A (en) * | 2004-01-22 | 2005-08-04 | Sanyo Electric Co Ltd | Semiconductor device |
| CN100372127C (en) * | 2003-12-01 | 2008-02-27 | 三洋电机株式会社 | Semiconductor device |
| DE102007020248A1 (en) * | 2007-04-30 | 2008-11-06 | Infineon Technologies Ag | Vertical power transistor, has recess comprising edge trench laterally limited to recess, where length of part of trench is smaller or equal to length of double spaced adjacent trenches |
-
1998
- 1998-05-21 JP JP10139988A patent/JPH11340455A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1460689A3 (en) * | 2003-03-17 | 2005-07-20 | Analog Power Intellectual Properties Limited | Electronic devices |
| US6963140B2 (en) | 2003-03-17 | 2005-11-08 | Analog Power Intellectual Properties | Transistor having multiple gate pads |
| CN100372127C (en) * | 2003-12-01 | 2008-02-27 | 三洋电机株式会社 | Semiconductor device |
| JP2005209828A (en) * | 2004-01-22 | 2005-08-04 | Sanyo Electric Co Ltd | Semiconductor device |
| DE102007020248A1 (en) * | 2007-04-30 | 2008-11-06 | Infineon Technologies Ag | Vertical power transistor, has recess comprising edge trench laterally limited to recess, where length of part of trench is smaller or equal to length of double spaced adjacent trenches |
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