JPH11340201A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11340201A JPH11340201A JP14130398A JP14130398A JPH11340201A JP H11340201 A JPH11340201 A JP H11340201A JP 14130398 A JP14130398 A JP 14130398A JP 14130398 A JP14130398 A JP 14130398A JP H11340201 A JPH11340201 A JP H11340201A
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- resist film
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】下地酸化膜をエッチングすることなくウェハ表
面の平坦性を確保しつつ、選択的かつ簡便にレジスト及
び分解生成物等を除去することができるメタルエッチプ
ロセスを含む半導体装置の製造方法を提供する。 【解決手段】配線層を有する半導体装置の製造方法にお
いて、半導体基板上に絶縁膜を成膜する工程と、前記絶
縁膜上に導電膜を成膜する工程と、前記導電膜上に第１
のレジスト膜を成膜する工程と、前記第１のレジスト膜
のパターニングを行う工程と、前記第１のレジスト膜を
マスクとして前記導電膜をエッチングする工程と、第２
のレジスト膜を全面に成膜する工程と、前記第１および
第２のレジスト膜を、前記第２のレジスト膜が所定の高
さに残存するように全面エッチングする工程と、前記第
２のレジスト膜を除去する工程とを有する半導体装置の
製造方法。
面の平坦性を確保しつつ、選択的かつ簡便にレジスト及
び分解生成物等を除去することができるメタルエッチプ
ロセスを含む半導体装置の製造方法を提供する。 【解決手段】配線層を有する半導体装置の製造方法にお
いて、半導体基板上に絶縁膜を成膜する工程と、前記絶
縁膜上に導電膜を成膜する工程と、前記導電膜上に第１
のレジスト膜を成膜する工程と、前記第１のレジスト膜
のパターニングを行う工程と、前記第１のレジスト膜を
マスクとして前記導電膜をエッチングする工程と、第２
のレジスト膜を全面に成膜する工程と、前記第１および
第２のレジスト膜を、前記第２のレジスト膜が所定の高
さに残存するように全面エッチングする工程と、前記第
２のレジスト膜を除去する工程とを有する半導体装置の
製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に金属配線加工時のレジスト膜及びレジス
ト由来のポリマーを除去する後処理フロー工程に特徴を
有する半導体装置の製造方法に関する。
法に関し、特に金属配線加工時のレジスト膜及びレジス
ト由来のポリマーを除去する後処理フロー工程に特徴を
有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化がますます進
んでいる。それに伴い、ドライエッチングにより半導体
回路を加工する際においては、被エッチング膜とマスク
となるレジスト膜とのエッチング選択比が、精密なエッ
チング加工の上で非常に重要なファクターとなってきて
いる。
んでいる。それに伴い、ドライエッチングにより半導体
回路を加工する際においては、被エッチング膜とマスク
となるレジスト膜とのエッチング選択比が、精密なエッ
チング加工の上で非常に重要なファクターとなってきて
いる。
【０００３】例えば、金属配線加工においては、レジス
ト膜はマスク材として用いるのと同時に、レジスト膜の
分解生成物をエッチング時の側壁保護膜に用いることに
より、加工形状の制御にも役立させている。そのため、
むやみに選択比を高く設定するとサイドエッチング等の
形状不良を引き起こすことになる。
ト膜はマスク材として用いるのと同時に、レジスト膜の
分解生成物をエッチング時の側壁保護膜に用いることに
より、加工形状の制御にも役立させている。そのため、
むやみに選択比を高く設定するとサイドエッチング等の
形状不良を引き起こすことになる。
【０００４】そこで、高いエッチング選択比が要求され
る場合には、側壁保護膜の役割を担うＣＨＦ3 等の堆積
性のエッチングガスを添加ガスとして用いることが一般
的に行なわれている。
る場合には、側壁保護膜の役割を担うＣＨＦ3 等の堆積
性のエッチングガスを添加ガスとして用いることが一般
的に行なわれている。
【０００５】しかし、この堆積性のエッチングガスを用
いると、側壁保護膜が強固になる反面、加工後に残存す
るレジスト及びレジスト由来のポリマーを除去すること
が非常に困難となる。
いると、側壁保護膜が強固になる反面、加工後に残存す
るレジスト及びレジスト由来のポリマーを除去すること
が非常に困難となる。
【０００６】この除去能を向上させる方法としては、フ
ッ素系ガスを用いる技術が知られている。例えば、特開
平９−１８１０５５号公報には、遠い位置にある、例え
ば、ＣＦ4 、ＳＦ4 等のフッ素系ガスを含むガス流に、
マイクロ波エネルギー又は高周波（ＲＦ）を供給するこ
とにより、チャンバ内に高い圧力を維持しつつ、ウエハ
チャックも同時に高周波（ＲＦ）磁界を供給し、プロセ
スチャンバに対する自己バイアスをウェハに与えること
により、メタルエッチング後のウェハ表面及び側壁から
フォトレジスト及びポリマーの残留物を同時に除去する
メタルエッチングプロセスが開示されている。
ッ素系ガスを用いる技術が知られている。例えば、特開
平９−１８１０５５号公報には、遠い位置にある、例え
ば、ＣＦ4 、ＳＦ4 等のフッ素系ガスを含むガス流に、
マイクロ波エネルギー又は高周波（ＲＦ）を供給するこ
とにより、チャンバ内に高い圧力を維持しつつ、ウエハ
チャックも同時に高周波（ＲＦ）磁界を供給し、プロセ
スチャンバに対する自己バイアスをウェハに与えること
により、メタルエッチング後のウェハ表面及び側壁から
フォトレジスト及びポリマーの残留物を同時に除去する
メタルエッチングプロセスが開示されている。
【０００７】以下に、従来のメタルエッチングプロセス
の概要及び問題点を図面を用いて説明する。なお、以下
の図においては、半導体基板および半導体基板上に形成
される不純物拡散領域、ゲート酸化膜、ゲート電極等の
半導体素子の図示を便宜上省略している。
の概要及び問題点を図面を用いて説明する。なお、以下
の図においては、半導体基板および半導体基板上に形成
される不純物拡散領域、ゲート酸化膜、ゲート電極等の
半導体素子の図示を便宜上省略している。
【０００８】先ず、図５（ａ）に示すように、半導体基
板２０１上に、例えば酸化シリコンからなる絶縁膜２０
２、合金化を防止するためのバリアメタル層２０３、例
えばアルミニウムまたはアルミニウム合金などから構成
される導電膜２０４、及び反射防止効果を有するキャッ
プメタル層２０５を順次形成する。
板２０１上に、例えば酸化シリコンからなる絶縁膜２０
２、合金化を防止するためのバリアメタル層２０３、例
えばアルミニウムまたはアルミニウム合金などから構成
される導電膜２０４、及び反射防止効果を有するキャッ
プメタル層２０５を順次形成する。
【０００９】次いで、図５（ｂ）及び図７（ｂ’）に示
すように、レジスト膜２０６を全面に成膜した後、配線
層形成のための所定のパターニングを行う。なお、図７
（ｂ’）に示すのは、図５（ｂ）に示す構造を模式化し
た斜視図である（以下の図７（ｃ’），（ｄ’）にて同
じ）。また、図７においても、便宜上半導体基板の図示
を省略している。
すように、レジスト膜２０６を全面に成膜した後、配線
層形成のための所定のパターニングを行う。なお、図７
（ｂ’）に示すのは、図５（ｂ）に示す構造を模式化し
た斜視図である（以下の図７（ｃ’），（ｄ’）にて同
じ）。また、図７においても、便宜上半導体基板の図示
を省略している。
【００１０】次に、前記レジスト膜２０６をマスクに、
マイクロ波有磁場プラズマエッチャーにて、例えば、以
下の条件で導電膜２０４のドライエッチングを行うこと
により、図６（ｃ）及び図７（ｃ’）に示す構造を得
る。
マイクロ波有磁場プラズマエッチャーにて、例えば、以
下の条件で導電膜２０４のドライエッチングを行うこと
により、図６（ｃ）及び図７（ｃ’）に示す構造を得
る。
【００１１】（エッチング条件） エッチングガス：ＢＣｌ3 ／Ｃｌ2 ＝６０／４０ｓｃｃ
ｍ 圧力：８ｍＴｏｒｒ ＲＦ 電力：８０Ｗ マイクロ波電流：３００ｍＡ 下部電極温度：２５℃
ｍ 圧力：８ｍＴｏｒｒ ＲＦ 電力：８０Ｗ マイクロ波電流：３００ｍＡ 下部電極温度：２５℃
【００１２】その後、不要となったレジスト膜２０６を
平行平板型プラズマアッシャーにて、例えば、以下の条
件にて除去する。
平行平板型プラズマアッシャーにて、例えば、以下の条
件にて除去する。
【００１３】（アッシング条件） Ｏ2 ：１２０００ｓｃｃｍ 圧力：３０Ｔｏｒｒ ＲＦ 電力：７００Ｗ 下部電極温度：２５０℃
【００１４】しかし、上記アッシング条件は酸素ガス単
独で用いるものであるため、レジストの剥離能力が不足
し、図６（ｄ）に示すように、レジスト残渣２０７，２
０８が残存してしまう。以下、この理由について詳細に
説明する。
独で用いるものであるため、レジストの剥離能力が不足
し、図６（ｄ）に示すように、レジスト残渣２０７，２
０８が残存してしまう。以下、この理由について詳細に
説明する。
【００１５】上記ドライエッチングは、マイクロ波有磁
場プラズマエッチャーを用い、反応性のガスプラズマを
発生させて、アルミニウム等からなる導電膜をレジスト
膜をマスクとしてエッチングするものである。即ち、Ｂ
Ｃｌ3 、Ｃｌ2 等の塩素系のガスを真空室内に導入し、
所定のガス流量、排気速度、圧力で高周波電力を印加し
てガス状の反応性プラズマを発生させ、この反応性プラ
ズマがアルミニウム等の導電性物質と反応することによ
り、導電膜をエッチングするものである。
場プラズマエッチャーを用い、反応性のガスプラズマを
発生させて、アルミニウム等からなる導電膜をレジスト
膜をマスクとしてエッチングするものである。即ち、Ｂ
Ｃｌ3 、Ｃｌ2 等の塩素系のガスを真空室内に導入し、
所定のガス流量、排気速度、圧力で高周波電力を印加し
てガス状の反応性プラズマを発生させ、この反応性プラ
ズマがアルミニウム等の導電性物質と反応することによ
り、導電膜をエッチングするものである。
【００１６】その際、同時に前記反応性プラズマはレジ
スト樹脂とも反応性を有し、エッチングが終了した段階
には、レジスト膜表面の図７（ｃ’）の２０６’部分
に、主にレジスト樹脂の分解生成物とアルミニウム等の
導電性物質との反応生成物が付着してしまう。この反応
生成物は難剥離性物質であり、上記酸素のみを用いるア
ッシングでは容易に除去することができない。
スト樹脂とも反応性を有し、エッチングが終了した段階
には、レジスト膜表面の図７（ｃ’）の２０６’部分
に、主にレジスト樹脂の分解生成物とアルミニウム等の
導電性物質との反応生成物が付着してしまう。この反応
生成物は難剥離性物質であり、上記酸素のみを用いるア
ッシングでは容易に除去することができない。
【００１７】また、酸素ガスを使用して平行平板型プラ
ズマアッシャーにてレジスト除去のためのアッシングを
行うときに、２５０℃という高温で前記レジスト分解物
のポリマーが硬化してしまい、剥離が困難な硬化物も生
成・付着する。
ズマアッシャーにてレジスト除去のためのアッシングを
行うときに、２５０℃という高温で前記レジスト分解物
のポリマーが硬化してしまい、剥離が困難な硬化物も生
成・付着する。
【００１８】その結果、酸素ガスを使用して平行平板型
プラズマアッシャーにてレジスト除去のためのアッシン
グ後に、図６（ｄ）に示すように、レジスト残渣２０７
及び２０８となって残存することになる。特に、配線層
の肩部から上方に角状に残っているものはラビットイヤ
ー２０７と称されている。
プラズマアッシャーにてレジスト除去のためのアッシン
グ後に、図６（ｄ）に示すように、レジスト残渣２０７
及び２０８となって残存することになる。特に、配線層
の肩部から上方に角状に残っているものはラビットイヤ
ー２０７と称されている。
【００１９】上記レジスト残渣２０７、２０８を完全に
除去する為には、フッ素系ガスを酸素ガスに添加した混
合ガスでエッチングする必要がある。このエッチング条
件としては、例えば以下のようである。
除去する為には、フッ素系ガスを酸素ガスに添加した混
合ガスでエッチングする必要がある。このエッチング条
件としては、例えば以下のようである。
【００２０】（レジスト残渣を除去する条件） エッチングガス：Ｏ2 ＝１２０００ｓｃｃｍ、Ｃ2 Ｆ6
＝６０ｓｃｃｍ 圧力：２０Ｔｏｒｒ ＲＦ 電力：７００Ｗ 下部電極温度：２５０℃
＝６０ｓｃｃｍ 圧力：２０Ｔｏｒｒ ＲＦ 電力：７００Ｗ 下部電極温度：２５０℃
【００２１】
【発明が解決しようとする課題】しかしながら、上述し
たようなフッ素系ガスを用いる場合には、フッ素系ガス
は、酸化シリコン等の絶縁膜とのエッチング選択比に乏
しいエッチングガスであるため、図８（ｅ）に示すよう
に、レジスト及び前記反応生成物のみならず、下地の酸
化膜（絶縁膜）のエッチングも同時に進行してしまう。
その結果、ウェハ表面の平坦性の低下をもたらし、層間
絶縁膜の薄膜化による層間耐圧の低下を引き起こす。
たようなフッ素系ガスを用いる場合には、フッ素系ガス
は、酸化シリコン等の絶縁膜とのエッチング選択比に乏
しいエッチングガスであるため、図８（ｅ）に示すよう
に、レジスト及び前記反応生成物のみならず、下地の酸
化膜（絶縁膜）のエッチングも同時に進行してしまう。
その結果、ウェハ表面の平坦性の低下をもたらし、層間
絶縁膜の薄膜化による層間耐圧の低下を引き起こす。
【００２２】従って、下地となる絶縁膜（酸化膜）をエ
ッチングすることなくウェハ表面の平坦性を確保しつ
つ、選択的かつ簡便にレジスト及びポリマーを除去する
ことができるメタルエッチプロセスの開発が要望されて
いる。
ッチングすることなくウェハ表面の平坦性を確保しつ
つ、選択的かつ簡便にレジスト及びポリマーを除去する
ことができるメタルエッチプロセスの開発が要望されて
いる。
【００２３】本発明は以上の実状に鑑みてなされたもの
であり、下地酸化膜をエッチングすることなくウェハ表
面の平坦性を確保しつつ、選択的かつ簡便にレジスト及
びポリマーを除去することができるメタルエッチプロセ
スを含む半導体装置の製造方法を提供することを目的と
する。
であり、下地酸化膜をエッチングすることなくウェハ表
面の平坦性を確保しつつ、選択的かつ簡便にレジスト及
びポリマーを除去することができるメタルエッチプロセ
スを含む半導体装置の製造方法を提供することを目的と
する。
【００２４】
【課題を解決するための手段】上記課題を解決すべく本
発明は、配線層を有する半導体装置の製造方法におい
て、半導体基板上に絶縁膜を成膜する工程と、前記絶縁
膜上に導電膜を成膜する工程と、前記導電膜上に第１の
レジスト膜を成膜する工程と、配線層形成のために、前
記第１のレジスト膜のパターニングを行う工程と、前記
第１のレジスト膜をマスクとして前記導電膜をエッチン
グする工程と、第２のレジスト膜を全面に成膜する工程
と、前記第１および第２のレジスト膜を、前記第２のレ
ジスト膜が所定の高さに残存するように全面エッチング
する工程と、前記第２のレジスト膜を除去する工程とを
有する半導体装置の製造方法を提供する。
発明は、配線層を有する半導体装置の製造方法におい
て、半導体基板上に絶縁膜を成膜する工程と、前記絶縁
膜上に導電膜を成膜する工程と、前記導電膜上に第１の
レジスト膜を成膜する工程と、配線層形成のために、前
記第１のレジスト膜のパターニングを行う工程と、前記
第１のレジスト膜をマスクとして前記導電膜をエッチン
グする工程と、第２のレジスト膜を全面に成膜する工程
と、前記第１および第２のレジスト膜を、前記第２のレ
ジスト膜が所定の高さに残存するように全面エッチング
する工程と、前記第２のレジスト膜を除去する工程とを
有する半導体装置の製造方法を提供する。
【００２５】本発明の半導体装置の製造方法において、
前記第１のレジスト膜をマスクとして前記導電膜をエッ
チングする工程は、好ましくは、ＢＣｌ3 、ＣＣｌ4 、
Ｃｌ2 、Ｂｒ2 、ＨＣｌ、ＨＢｒまたはこれらの混合ガ
スをエッチングガスとして用いるドライエッチング工程
を有する。
前記第１のレジスト膜をマスクとして前記導電膜をエッ
チングする工程は、好ましくは、ＢＣｌ3 、ＣＣｌ4 、
Ｃｌ2 、Ｂｒ2 、ＨＣｌ、ＨＢｒまたはこれらの混合ガ
スをエッチングガスとして用いるドライエッチング工程
を有する。
【００２６】また、前記第１および第２のレジスト膜を
前記第２のレジスト膜が所定の高さに残存するように全
面エッチングする工程は、好ましくは、ＣＨＦ3 、ＣＦ
4 、Ｃ2 Ｆ6 、Ｃ3 Ｆ8 およびＣ4 Ｆ8 からなる群から
選ばれる１種または２種以上のフッ素系ガスと酸素ガス
を含有する混合ガスをエッチングガスとして用いるドラ
イエッチング工程を有する。
前記第２のレジスト膜が所定の高さに残存するように全
面エッチングする工程は、好ましくは、ＣＨＦ3 、ＣＦ
4 、Ｃ2 Ｆ6 、Ｃ3 Ｆ8 およびＣ4 Ｆ8 からなる群から
選ばれる１種または２種以上のフッ素系ガスと酸素ガス
を含有する混合ガスをエッチングガスとして用いるドラ
イエッチング工程を有する。
【００２７】前記第２のレジスト膜を成膜する工程は、
好ましくは、レジスト樹脂を有機溶剤に溶かしたものを
全面に塗布し、余分な有機溶剤を蒸発除去してレジスト
膜を成膜する工程である。
好ましくは、レジスト樹脂を有機溶剤に溶かしたものを
全面に塗布し、余分な有機溶剤を蒸発除去してレジスト
膜を成膜する工程である。
【００２８】前記第２のレジスト膜を除去する工程は、
好ましくは、酸素ガスを用いて前記第２のレジスト膜を
除去する工程である。
好ましくは、酸素ガスを用いて前記第２のレジスト膜を
除去する工程である。
【００２９】前記絶縁膜は、好ましくは、酸化シリコン
膜または不純物としてリンを含有する酸化シリコン膜で
あり、前記導電膜は、ポリシリコン、アルミニウム、ア
ルミニウム合金、銅、銅合金、タングステン、タングス
テン合金、金、金合金またはこれらの組み合わせからな
る膜であるのが好ましい。
膜または不純物としてリンを含有する酸化シリコン膜で
あり、前記導電膜は、ポリシリコン、アルミニウム、ア
ルミニウム合金、銅、銅合金、タングステン、タングス
テン合金、金、金合金またはこれらの組み合わせからな
る膜であるのが好ましい。
【００３０】また、本発明においては、前記半導体基板
上に絶縁膜を成膜する工程の後に、前記絶縁膜上にバリ
アメタル層を形成する工程をさらに有するのが好まし
い。
上に絶縁膜を成膜する工程の後に、前記絶縁膜上にバリ
アメタル層を形成する工程をさらに有するのが好まし
い。
【００３１】さらに、本発明においては、より好ましく
は、前記導電膜を成膜する工程の後に、前記導電膜上に
キャップメタル層を形成する工程をさらに有する。
は、前記導電膜を成膜する工程の後に、前記導電膜上に
キャップメタル層を形成する工程をさらに有する。
【００３２】本発明によれば、第１のレジスト膜をエッ
チングした後、その上に第２のレジスト膜を成膜し、下
層の絶縁膜の表層が現れない高さまで、フッ素含有ガス
を用いるエッチング（アッシング）を行ったのち、酸素
ガスのみを用いるアッシングで残りのレジストを除去す
ることができる。この条件では、下地の絶縁膜（酸化
膜）がエッチングされることはない。
チングした後、その上に第２のレジスト膜を成膜し、下
層の絶縁膜の表層が現れない高さまで、フッ素含有ガス
を用いるエッチング（アッシング）を行ったのち、酸素
ガスのみを用いるアッシングで残りのレジストを除去す
ることができる。この条件では、下地の絶縁膜（酸化
膜）がエッチングされることはない。
【００３３】従って、本発明によれば、従来問題となっ
ていたラビットイヤー等のレジスト残渣をフッ素含有ガ
スを用いるアッシング除去する必要がなくなり、絶縁膜
がエッチングにより削られ、平坦性の悪化、絶縁膜の薄
膜化による層間耐圧の低下を引き起こすこともない。
ていたラビットイヤー等のレジスト残渣をフッ素含有ガ
スを用いるアッシング除去する必要がなくなり、絶縁膜
がエッチングにより削られ、平坦性の悪化、絶縁膜の薄
膜化による層間耐圧の低下を引き起こすこともない。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態によ
り、本発明を更に詳細に説明する。図１に本発明の半導
体装置の製造方法により製造される半導体装置の一例を
示す。この半導体装置は、メモリの書き込みと消去が可
能なｎチャネル型のＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａ
ｎｄ ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍｂ
ｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）のメモリセ
ル部である。図１中、（ａ）は上面図、（ｂ）はＡ−
Ａ’方向の構造断面図及び（ｃ）はＢ−Ｂ’方向の構造
断面図である。
り、本発明を更に詳細に説明する。図１に本発明の半導
体装置の製造方法により製造される半導体装置の一例を
示す。この半導体装置は、メモリの書き込みと消去が可
能なｎチャネル型のＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａ
ｎｄ ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍｂ
ｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）のメモリセ
ル部である。図１中、（ａ）は上面図、（ｂ）はＡ−
Ａ’方向の構造断面図及び（ｃ）はＢ−Ｂ’方向の構造
断面図である。
【００３５】図１に示す半導体装置は、ソース領域４及
びドレイン領域５が形成されたｐ型半導体基板１上に、
ゲート酸化膜３及び絶縁膜８を介して、素子分離膜２に
より区画された能動領域に、フローテングゲート６及び
コントロールゲート７の２つのゲートと、さらに層間絶
縁膜９を介して配線層１０を有している。この配線層
は、図１（ｃ）に示すように、バリアメタル層１０ａ、
導電膜１０ｂ及びキャップメタル層１０ｃの３層からな
る積層体で構成されている。また、配線層１０は、コン
タクトプラグ１２により、半導体基板１のドレイン領域
５に接続された構造を有している。本発明の実施の形態
の半導体装置の製造方法は、このような配線層を有する
半導体装置の製造方法であり、特に配線層の形成工程に
特徴を有する。
びドレイン領域５が形成されたｐ型半導体基板１上に、
ゲート酸化膜３及び絶縁膜８を介して、素子分離膜２に
より区画された能動領域に、フローテングゲート６及び
コントロールゲート７の２つのゲートと、さらに層間絶
縁膜９を介して配線層１０を有している。この配線層
は、図１（ｃ）に示すように、バリアメタル層１０ａ、
導電膜１０ｂ及びキャップメタル層１０ｃの３層からな
る積層体で構成されている。また、配線層１０は、コン
タクトプラグ１２により、半導体基板１のドレイン領域
５に接続された構造を有している。本発明の実施の形態
の半導体装置の製造方法は、このような配線層を有する
半導体装置の製造方法であり、特に配線層の形成工程に
特徴を有する。
【００３６】次に、本実施の形態の半導体装置の製造方
法を図２〜図４を参照して詳細に説明する。なお、以下
の図面においては、半導体基板及び半導体基板上に形成
されるソース・ドレイン領域、ゲート電極、ゲート酸化
膜等の図示を、便宜上省略している。
法を図２〜図４を参照して詳細に説明する。なお、以下
の図面においては、半導体基板及び半導体基板上に形成
されるソース・ドレイン領域、ゲート電極、ゲート酸化
膜等の図示を、便宜上省略している。
【００３７】先ず、図１に示す構造を得るまでの工程を
説明する。図２（ａ）において、半導体基板１０１上に
絶縁膜１０２を成膜する。フィールド酸化膜、ソース・
ドレイン領域、ゲート電極等は公知技術を用いることに
より形成することができる。
説明する。図２（ａ）において、半導体基板１０１上に
絶縁膜１０２を成膜する。フィールド酸化膜、ソース・
ドレイン領域、ゲート電極等は公知技術を用いることに
より形成することができる。
【００３８】前記絶縁膜１０２としては、例えば、酸化
シリコン膜または不純物としてリンを含有する酸化シリ
コン膜があり、これらの膜は、ＴＥＯＳ（Ｔｅｔｒａｅ
ｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）−Ｏ2 系、Ｓｉ
Ｏ4 −Ｏ2 系、ＰＨ3 −ＴＥＯＳ−Ｏ2 系のガスを用い
て、例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ法）により成膜することができ
る。
シリコン膜または不純物としてリンを含有する酸化シリ
コン膜があり、これらの膜は、ＴＥＯＳ（Ｔｅｔｒａｅ
ｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）−Ｏ2 系、Ｓｉ
Ｏ4 −Ｏ2 系、ＰＨ3 −ＴＥＯＳ−Ｏ2 系のガスを用い
て、例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ法）により成膜することができ
る。
【００３９】次いで、前記絶縁膜１０２上にバリアメタ
ル層１０３を成膜する。バリアメタル層１０３は、上層
に形成される導電膜を構成する導電性物質とその下層の
絶縁膜１０４を構成する絶縁材料が合金化するのを防止
するために設けられる。バリアメタル層１０３は、例え
ば、チタニウムやチタニウム合金等を、例えば、スパッ
タリング法、ＣＶＤ法などにより、膜厚５０〜１００ｎ
ｍで形成することができる。
ル層１０３を成膜する。バリアメタル層１０３は、上層
に形成される導電膜を構成する導電性物質とその下層の
絶縁膜１０４を構成する絶縁材料が合金化するのを防止
するために設けられる。バリアメタル層１０３は、例え
ば、チタニウムやチタニウム合金等を、例えば、スパッ
タリング法、ＣＶＤ法などにより、膜厚５０〜１００ｎ
ｍで形成することができる。
【００４０】次に、前記バリアメタル層１０３上に導電
膜１０４を成膜する。導電膜１０４は、例えば、アルミ
ニウム、アルミニウム合金、ポリシリコン、銅、銅合
金、タングステン、タングステン合金等を、例えば、ス
パッタリング法、ＣＶＤ法、蒸着法等により、膜厚１０
０〜５００ｎｍで成膜することができる。また、導電膜
１０５は、アルミニウム、アルミニウム合金、ポリシリ
コン、銅、銅合金、タングステン、タングステン合金等
の積層体で形成されていてもよい。
膜１０４を成膜する。導電膜１０４は、例えば、アルミ
ニウム、アルミニウム合金、ポリシリコン、銅、銅合
金、タングステン、タングステン合金等を、例えば、ス
パッタリング法、ＣＶＤ法、蒸着法等により、膜厚１０
０〜５００ｎｍで成膜することができる。また、導電膜
１０５は、アルミニウム、アルミニウム合金、ポリシリ
コン、銅、銅合金、タングステン、タングステン合金等
の積層体で形成されていてもよい。
【００４１】さらに、前記導電膜１０４上にキャップメ
タル層１０５を形成する。キャップメタル層１０５は、
後のレジスト露光工程での反射防止膜としての役割を果
たす。キャップメタル層１０６は、例えば、ＴｉＮをス
パッタリング法、ＣＶＤ法等により、膜厚５０〜１００
ｎｍで形成することができる。
タル層１０５を形成する。キャップメタル層１０５は、
後のレジスト露光工程での反射防止膜としての役割を果
たす。キャップメタル層１０６は、例えば、ＴｉＮをス
パッタリング法、ＣＶＤ法等により、膜厚５０〜１００
ｎｍで形成することができる。
【００４２】以上のようにして、３層からなる配線加工
用の積層体を形成することにより、図２（ａ）に示す構
造を得ることができる。なお、本実施形態では、３層積
層体の場合を示したが、導電膜単層でもよく、また、所
望によりバリアメタル層、キャップメタル層を省略する
こともできる。
用の積層体を形成することにより、図２（ａ）に示す構
造を得ることができる。なお、本実施形態では、３層積
層体の場合を示したが、導電膜単層でもよく、また、所
望によりバリアメタル層、キャップメタル層を省略する
こともできる。
【００４３】次に、図２（ｂ）に示すように、第１のレ
ジスト膜１０６を全面に成膜したのち、配線加工のため
の所定のパターニングを行う。ここで、第１のレジスト
膜１０６は、レジスト樹脂から構成されるが、レジスト
樹脂はポジ型でもネガ型であってもよい。
ジスト膜１０６を全面に成膜したのち、配線加工のため
の所定のパターニングを行う。ここで、第１のレジスト
膜１０６は、レジスト樹脂から構成されるが、レジスト
樹脂はポジ型でもネガ型であってもよい。
【００４４】レジスト樹脂としては、例えば、ポリブテ
ン−１−スルホン、コポリ（２，２，２−トリフルオロ
エチル−２−クロロアクリラート・２，２，３，３−テ
トラフルオロプロピルプロピル−２−クロロアクリレー
ト）、ポリグリシジルメタクリラート、ポリ（グリシデ
ルメタクリレート−コ−エチルアクリレート）、クロロ
メチル化ポリスチレンのほかノボラック型樹脂等のポジ
型あるいはネガ型の電子線レジストを挙げることができ
る。
ン−１−スルホン、コポリ（２，２，２−トリフルオロ
エチル−２−クロロアクリラート・２，２，３，３−テ
トラフルオロプロピルプロピル−２−クロロアクリレー
ト）、ポリグリシジルメタクリラート、ポリ（グリシデ
ルメタクリレート−コ−エチルアクリレート）、クロロ
メチル化ポリスチレンのほかノボラック型樹脂等のポジ
型あるいはネガ型の電子線レジストを挙げることができ
る。
【００４５】次いで、前記第１のレジスト膜１０６をマ
スクとして、キャップメタル層１０５、導電膜１０４及
びバリアメタル層１０３をエッチングする。このときの
エッチング条件は、好ましくは、ＢＣｌ3 、ＣＣｌ4 、
Ｃｌ2 、Ｂｒ2 、ＨＣｌ、ＨＢｒ等のハロゲン系ガス又
はこれらの混合ガスをエッチングガスとして用いるもの
である。例えば、以下に示す条件でエッチングを行うこ
とができる。
スクとして、キャップメタル層１０５、導電膜１０４及
びバリアメタル層１０３をエッチングする。このときの
エッチング条件は、好ましくは、ＢＣｌ3 、ＣＣｌ4 、
Ｃｌ2 、Ｂｒ2 、ＨＣｌ、ＨＢｒ等のハロゲン系ガス又
はこれらの混合ガスをエッチングガスとして用いるもの
である。例えば、以下に示す条件でエッチングを行うこ
とができる。
【００４６】（エッチング条件） エッチングガス：ＢＣｌ3 ／Ｃｌ2 ＝６０／４０ｓｃｃ
ｍ 圧力：８ｍＴｏｒｒ ＲＦ 電力：８０Ｗ マイクロ波電流：３００ｍＡ 下部電極温度：２５℃
ｍ 圧力：８ｍＴｏｒｒ ＲＦ 電力：８０Ｗ マイクロ波電流：３００ｍＡ 下部電極温度：２５℃
【００４７】上記エッチング後の構造を図３（ｃ）に示
す。第１のレジスト膜１０６の上部はエッチングにより
削られた先細り構造となっている。
す。第１のレジスト膜１０６の上部はエッチングにより
削られた先細り構造となっている。
【００４８】次いで、図３（ｄ）に示すように、第２の
レジスト膜１０７を全面に成膜する。第２のレジスト膜
の成膜は、レジスト樹脂を有機溶剤に溶かしたものを所
定量ウェハー表面に塗布したのち、有機溶剤を乾燥、蒸
発させる（例えば、８０〜１００℃に加熱する等）こと
により行われるのが好ましい。塗布、乾燥により成膜し
たレジスト樹脂は剥離されやすいからである。
レジスト膜１０７を全面に成膜する。第２のレジスト膜
の成膜は、レジスト樹脂を有機溶剤に溶かしたものを所
定量ウェハー表面に塗布したのち、有機溶剤を乾燥、蒸
発させる（例えば、８０〜１００℃に加熱する等）こと
により行われるのが好ましい。塗布、乾燥により成膜し
たレジスト樹脂は剥離されやすいからである。
【００４９】その後、第１及び第２のレジスト膜のみを
平行型プラズマアッシャーにてアッシングする。このア
ッシングは、図４（ｅ）に示すように、下層絶縁膜１０
２が表出しない高さで終了することが必要である。
平行型プラズマアッシャーにてアッシングする。このア
ッシングは、図４（ｅ）に示すように、下層絶縁膜１０
２が表出しない高さで終了することが必要である。
【００５０】このアッシングは、アッシングガスとし
て、フッ素含有ガス、例えば、ＣＨＦ3 、ＣＦ4 、Ｃ2
Ｆ6 、Ｃ3 Ｆ8 及びＣ4 Ｆ8 からなる群から選ばれる１
種または２種以上のフッ素系ガスと、酸素ガスとを含有
する混合ガスをエッチングガスとして用いることができ
る。また、エッチングの時間を適宜設定することによ
り、絶縁膜１０２の表面が露出しない所定の位置でエッ
チングを終了することができる。このときのアッシング
条件としては、例えば、次のようなものである。
て、フッ素含有ガス、例えば、ＣＨＦ3 、ＣＦ4 、Ｃ2
Ｆ6 、Ｃ3 Ｆ8 及びＣ4 Ｆ8 からなる群から選ばれる１
種または２種以上のフッ素系ガスと、酸素ガスとを含有
する混合ガスをエッチングガスとして用いることができ
る。また、エッチングの時間を適宜設定することによ
り、絶縁膜１０２の表面が露出しない所定の位置でエッ
チングを終了することができる。このときのアッシング
条件としては、例えば、次のようなものである。
【００５１】（アッシング条件） アッシングガス：Ｏ2 ＝１２０００ｓｃｃｍ＋Ｃ2 Ｆ6
＝６０ｓｃｃｍ 圧力：２０Ｔｏｒｒ ＲＦ 電力：７００Ｗ 下部電極温度：２５０℃
＝６０ｓｃｃｍ 圧力：２０Ｔｏｒｒ ＲＦ 電力：７００Ｗ 下部電極温度：２５０℃
【００５２】その後、図４（ｆ）に示すように、酸素ガ
スを用いるアッシングにより容易に除去することができ
る。残りのレジストは単に塗布により形成したものであ
るからである。このときのアッシング条件としては、例
えば次のようなものである。
スを用いるアッシングにより容易に除去することができ
る。残りのレジストは単に塗布により形成したものであ
るからである。このときのアッシング条件としては、例
えば次のようなものである。
【００５３】（アッシング条件） アッシングガス：Ｏ2 ＝１２０００ｓｃｃｍ 圧力：３０Ｔｏｒｒ ＲＦ 電力：７００Ｗ 下部電極温度：２５０℃
【００５４】以上のようにして、配線加工工程を終了す
ることができる。その後は、上層に、酸化シリコン膜、
ＰＳＧ膜、ＢＰＳＧ膜等からなる保護膜を形成して、所
望の半導体装置を製造することができる。
ることができる。その後は、上層に、酸化シリコン膜、
ＰＳＧ膜、ＢＰＳＧ膜等からなる保護膜を形成して、所
望の半導体装置を製造することができる。
【００５５】本実施形態によれば、第１のレジスト膜を
エッチングした後、その上に第２のレジスト膜を成膜
し、下層の絶縁膜の表層が現れない高さまで、フッ素含
有ガスを用いるエッチング（アッシング）を行ったの
ち、酸素ガスのみを用いるアッシングで残りのレジスト
を容易に除去することができる。この条件では、下地の
絶縁膜（酸化膜）がエッチングされることはない。
エッチングした後、その上に第２のレジスト膜を成膜
し、下層の絶縁膜の表層が現れない高さまで、フッ素含
有ガスを用いるエッチング（アッシング）を行ったの
ち、酸素ガスのみを用いるアッシングで残りのレジスト
を容易に除去することができる。この条件では、下地の
絶縁膜（酸化膜）がエッチングされることはない。
【００５６】なお、上記発明の実施の形態では、本発明
の適用例として図１に示すようなＥＰＲＯＭを示した
が、本発明は不揮発性メモリに限定されることなく、本
発明の主旨を逸脱しない範囲で、自由に他のタイプの配
線層を有する半導体装置の製造に好適に適用することが
できる。
の適用例として図１に示すようなＥＰＲＯＭを示した
が、本発明は不揮発性メモリに限定されることなく、本
発明の主旨を逸脱しない範囲で、自由に他のタイプの配
線層を有する半導体装置の製造に好適に適用することが
できる。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
従来問題となっていたラビットイヤー等のレジスト残渣
をフッ素含有ガスを用いるアッシング除去する必要がな
くなり、絶縁膜がエッチングにより削られ、平坦性の悪
化、絶縁膜の薄膜化による層間耐圧の低下を引き起こす
こともない。
従来問題となっていたラビットイヤー等のレジスト残渣
をフッ素含有ガスを用いるアッシング除去する必要がな
くなり、絶縁膜がエッチングにより削られ、平坦性の悪
化、絶縁膜の薄膜化による層間耐圧の低下を引き起こす
こともない。
【００５８】また、本発明によれば、微細な配線加工時
等のレジスト膜と配線材料とに高いエッチング選択比が
要求される場合においても、精密かつ簡便に配線加工を
行うことができるので、微細な配線構造を有する信頼性
の高い半導体装置を製造することができる。
等のレジスト膜と配線材料とに高いエッチング選択比が
要求される場合においても、精密かつ簡便に配線加工を
行うことができるので、微細な配線構造を有する信頼性
の高い半導体装置を製造することができる。
【００５９】従って、本発明によれば、層間耐圧に優れ
た信頼性の高い半導体装置を歩留りよく製造することが
できる。
た信頼性の高い半導体装置を歩留りよく製造することが
できる。
【図１】図１は、本発明の半導体装置の製造方法により
製造される半導体装置の一例であるｎ型ＥＰＲＯＭの上
面図及び断面図である。（ａ）は上面図であり、（ｂ）
は、（ａ）のＡ−Ａ’構造断面図であり、（ｃ）は、
（ａ）のＢ−Ｂ’構造断面図である。
製造される半導体装置の一例であるｎ型ＥＰＲＯＭの上
面図及び断面図である。（ａ）は上面図であり、（ｂ）
は、（ａ）のＡ−Ａ’構造断面図であり、（ｃ）は、
（ａ）のＢ−Ｂ’構造断面図である。
【図２】図２は、本発明の半導体装置の製造方法の主要
工程断面図である。
工程断面図である。
【図３】図３は、本発明の半導体装置の製造方法の主要
工程断面図である。
工程断面図である。
【図４】図４は、本発明の半導体装置の製造方法の主要
工程断面図である。
工程断面図である。
【図５】図５は、従来の半導体装置の製造方法、特に配
線層の形成工程における主要工程断面図である。
線層の形成工程における主要工程断面図である。
【図６】図６は、従来の半導体装置の製造方法、特に配
線層の形成工程における主要工程断面図である。
線層の形成工程における主要工程断面図である。
【図７】図７は、従来の半導体装置の製造方法、特に配
線層の形成工程における主要工程断面図である。
線層の形成工程における主要工程断面図である。
【図８】図８は、従来の半導体装置の製造方法、特に配
線層の形成工程における主要工程断面図である。
線層の形成工程における主要工程断面図である。
１…ｐ型半導体基板、２…フィールド酸化膜、３…ゲー
ト酸化膜、４…ソース領域、５…ドレイン領域、６…フ
ローティングゲート、７…コントロールゲート、８，１
０２，２０２…絶縁膜、９…層間絶縁膜、１０…配線
層、１０ａ，１０３…バリアメタル層、１０ｂ，１０４
…導電膜、１０ｃ，１０５…キャップメタル層、１０１
…半導体素子等が形成された半導体基板、１０６…第１
のレジスト膜、１０７…第２のレジスト膜、２０６…レ
ジスト膜、２０６’…レジスト樹脂分解物と導電性物質
との反応生成物が付着したレジスト膜、２０７…ラビッ
トイヤー、２０８…レジスト残渣
ト酸化膜、４…ソース領域、５…ドレイン領域、６…フ
ローティングゲート、７…コントロールゲート、８，１
０２，２０２…絶縁膜、９…層間絶縁膜、１０…配線
層、１０ａ，１０３…バリアメタル層、１０ｂ，１０４
…導電膜、１０ｃ，１０５…キャップメタル層、１０１
…半導体素子等が形成された半導体基板、１０６…第１
のレジスト膜、１０７…第２のレジスト膜、２０６…レ
ジスト膜、２０６’…レジスト樹脂分解物と導電性物質
との反応生成物が付着したレジスト膜、２０７…ラビッ
トイヤー、２０８…レジスト残渣
Claims (10)
- 【請求項１】半導体基板上に絶縁膜を成膜する工程と、 前記絶縁膜上に導電膜を成膜する工程と、 前記導電膜上に第１のレジスト膜を成膜する工程と、 配線層形成のために、前記第１のレジスト膜のパターニ
ングを行う工程と、 前記第１のレジスト膜をマスクとして前記導電膜をエッ
チングする工程と、 第２のレジスト膜を全面に成膜する工程と、 前記第１および第２のレジスト膜を、前記第２のレジス
ト膜が所定の高さに残存するように全面エッチングする
工程と、 前記第２のレジスト膜を除去する工程とを有する、 半導体装置の製造方法。 - 【請求項２】前記第１および第２のレジスト膜を、前記
第２のレジスト膜が所定の高さに残存するように全面エ
ッチングする工程は、ＣＨＦ3 、ＣＦ4 、Ｃ2 Ｆ6 、Ｃ
3 Ｆ8 およびＣ4 Ｆ8 からなる群から選ばれる１種また
は２種以上のフッ素系ガスと酸素ガスを含有する混合ガ
スをエッチングガスとして用いるドライエッチング工程
を有する、 請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第１および第２のレジスト膜を、前記
第２のレジスト膜が所定の高さに残存するように全面エ
ッチングする工程は、ＣＨＦ3 、ＣＦ4 、Ｃ2 Ｆ6 、Ｃ
3 Ｆ8 およびＣ4 Ｆ8 からなる群から選ばれる１種また
は２種以上のフッ素系ガスと酸素ガスを含有する混合ガ
スをアッシングガスとして用い、前記絶縁膜の表面が現
れない高さまで前記第１および第２のレジスト膜をアッ
シングする工程を有する、 請求項１記載の半導体装置の製造方法。 - 【請求項４】前記第２のレジスト膜を除去する工程は、
酸素ガスを用いて前記第２のレジスト膜を除去する工程
を有する、 請求項１記載の半導体装置の製造方法。 - 【請求項５】前記第２のレジスト膜を成膜する工程は、
レジスト樹脂を有機溶剤に溶かしたものを全面に塗布
し、乾燥してレジスト膜を成膜する工程を有する、 請求項１記載の半導体装置の製造方法。 - 【請求項６】前記第１のレジスト膜をマスクとして前記
導電膜をエッチングする工程は、ＢＣｌ3 、ＣＣｌ4 、
Ｃｌ2 、Ｂｒ2 、ＨＣｌ、ＨＢｒまたはこれらの混合ガ
スをエッチングガスとして用いるドライエッチング工程
を有する、 請求項１記載の半導体装置の製造方法。 - 【請求項７】前記絶縁膜は、酸化シリコン膜または不純
物としてリンを含有する酸化シリコン膜である、 請求項１記載の半導体装置の製造方法。 - 【請求項８】前記導電膜は、ポリシリコン、アルミニウ
ム、アルミニウム合金、銅、銅合金、タングステン、タ
ングステン合金、金、金合金またはこれらの組み合わせ
からなる膜である、 請求項１記載の半導体装置の製造方法。 - 【請求項９】前記半導体基板上に絶縁膜を成膜する工程
の後に、前記絶縁膜上にバリアメタル層を形成する工程
をさらに有する、 請求項１記載の半導体装置の製造方法。 - 【請求項１０】前記導電膜を成膜する工程の後に、前記
導電膜上にキャップメタル層を形成する工程をさらに有
する、 請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14130398A JPH11340201A (ja) | 1998-05-22 | 1998-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14130398A JPH11340201A (ja) | 1998-05-22 | 1998-05-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340201A true JPH11340201A (ja) | 1999-12-10 |
Family
ID=15288760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14130398A Pending JPH11340201A (ja) | 1998-05-22 | 1998-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340201A (ja) |
-
1998
- 1998-05-22 JP JP14130398A patent/JPH11340201A/ja active Pending
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