JPH11330356A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH11330356A JPH11330356A JP10124894A JP12489498A JPH11330356A JP H11330356 A JPH11330356 A JP H11330356A JP 10124894 A JP10124894 A JP 10124894A JP 12489498 A JP12489498 A JP 12489498A JP H11330356 A JPH11330356 A JP H11330356A
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- JP
- Japan
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- terminal
- integrated device
- semiconductor integrated
- wiring
- potential
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】耐ノイズ性の高い配線ができる端子配置とする
こと。 【解決手段】電位固定端子２の一方側の隣に電源端子の
高電位側のＶDD端子３、他方側の隣に電源端子の低電位
側のＧＮＤ端子４を配置し、このＶDD端子３の隣に信号
端子１を配置し、信号端子１の隣にＧＮＤ端子を配置す
る。電位固定端子２とＶDD端子３またはＧＮＤ端子４と
配線７で接続し、信号端子１は配線５と接続する。こう
することで、配線５の幅Ｌを大幅に広くして、配線抵抗
を低減し、耐ノイズ性を向上させる。
こと。 【解決手段】電位固定端子２の一方側の隣に電源端子の
高電位側のＶDD端子３、他方側の隣に電源端子の低電位
側のＧＮＤ端子４を配置し、このＶDD端子３の隣に信号
端子１を配置し、信号端子１の隣にＧＮＤ端子を配置す
る。電位固定端子２とＶDD端子３またはＧＮＤ端子４と
配線７で接続し、信号端子１は配線５と接続する。こう
することで、配線５の幅Ｌを大幅に広くして、配線抵抗
を低減し、耐ノイズ性を向上させる。
Description
【０００１】
【発明の属する技術分野】この発明は、多数の端子を有
するＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装され
る、液晶コントローラ・ドライバＩＣなどの半導体集積
装置に関する。
するＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装され
る、液晶コントローラ・ドライバＩＣなどの半導体集積
装置に関する。
【０００２】
【従来の技術】半導体集積装置の例として、液晶コント
ロール・ドライブＩＣについて説明する。この液晶コン
トロール・ドライバＩＣで制御される液晶パネルは、第
１のガラス基板に搭載された液晶コントローラ・ドライ
バＩＣと、金属膜でメッシュ状に配線された第２のガラ
ス基板とが所定の間隔で配置され、金属膜の配線が液晶
コントローラ・ドライバＩＣと接続し、第１と第２のガ
ラス基板間に液晶が充填された構成となっている。
ロール・ドライブＩＣについて説明する。この液晶コン
トロール・ドライバＩＣで制御される液晶パネルは、第
１のガラス基板に搭載された液晶コントローラ・ドライ
バＩＣと、金属膜でメッシュ状に配線された第２のガラ
ス基板とが所定の間隔で配置され、金属膜の配線が液晶
コントローラ・ドライバＩＣと接続し、第１と第２のガ
ラス基板間に液晶が充填された構成となっている。
【０００３】この半導体集積装置は、この半導体集積装
置を駆動する直流の電源端子（高電位側のＶDD端子と低
電位側のＧＮＤ端子）、この電源端子に接続して半導体
集積装置内の各回路にＨレベルまたはＬレベルの固定電
位を与える電位固定端子、この半導体集積装置からＭＰ
Ｕ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）な
どの他の半導体集積装置に信号を伝達するための信号端
子など、多数の端子が具備されている。
置を駆動する直流の電源端子（高電位側のＶDD端子と低
電位側のＧＮＤ端子）、この電源端子に接続して半導体
集積装置内の各回路にＨレベルまたはＬレベルの固定電
位を与える電位固定端子、この半導体集積装置からＭＰ
Ｕ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）な
どの他の半導体集積装置に信号を伝達するための信号端
子など、多数の端子が具備されている。
【０００４】図５は従来の半導体集積装置の端子配置図
である。この端子は、図示されていないＭＰＵなどの他
の半導体集積装置との信号をやり取りするためのの信号
端子２１と、直流電源の高電位側端子であるＶDD端子２
３およびＧＮＤ端子２４で構成される電源端子と、半導
体集積装置２０内の図示されていない各回路に固定電位
（Ｈレベル／ＶDD電位またはＬレベル／ＧＮＤ電位）を
与える電位固定端子２２などで構成されている。従来の
半導体集積装置２０では、信号端子２１、電源端子（Ｖ
DD端子２３、ＧＮＤ端子２４）および電位固定端子２２
はそれぞれでまとまって配置されている。
である。この端子は、図示されていないＭＰＵなどの他
の半導体集積装置との信号をやり取りするためのの信号
端子２１と、直流電源の高電位側端子であるＶDD端子２
３およびＧＮＤ端子２４で構成される電源端子と、半導
体集積装置２０内の図示されていない各回路に固定電位
（Ｈレベル／ＶDD電位またはＬレベル／ＧＮＤ電位）を
与える電位固定端子２２などで構成されている。従来の
半導体集積装置２０では、信号端子２１、電源端子（Ｖ
DD端子２３、ＧＮＤ端子２４）および電位固定端子２２
はそれぞれでまとまって配置されている。
【０００５】図６は図５の各端子と、この端子に接続す
る配線とを示した図である。液晶コントロール・ドライ
バＩＣなどの半導体集積装置が具備する端子は、まとま
って配置され、各端子２１、２２、２３、２４の間隔は
狭い。そのため、これらの端子に接続する配線２５、２
６、２７の間隔は狭くなる。配線２５は信号端子２１に
接続する配線、配線２６はＶDD端子２３およびＧＮＤ端
子２４に接続する配線、配線２７は電位固定端子２２と
ＶDD端子２３またはＧＮＤ端子２４を接続する配線であ
る。
る配線とを示した図である。液晶コントロール・ドライ
バＩＣなどの半導体集積装置が具備する端子は、まとま
って配置され、各端子２１、２２、２３、２４の間隔は
狭い。そのため、これらの端子に接続する配線２５、２
６、２７の間隔は狭くなる。配線２５は信号端子２１に
接続する配線、配線２６はＶDD端子２３およびＧＮＤ端
子２４に接続する配線、配線２７は電位固定端子２２と
ＶDD端子２３またはＧＮＤ端子２４を接続する配線であ
る。
【０００６】
【発明が解決しようとする課題】半導体集積装置の高集
積化が進むと、前記の端子も微細化され、前記した配線
の間隔が益々狭くなり、配線自身も細くなる。配線自体
が細くなると、配線抵抗は高くなる。配線抵抗が高くな
ると、外部からの電気的なノイズが乗りやすく、半導体
集積装置が誤動作し易くなる。特に、ＭＰＵなどと接続
する配線には耐ノイズ性が要求される。また、液晶パネ
ルなどに用いられる半導体集積装置では、電位固定端子
がまとまって配置されると、図６に示すように、電源端
子、ここではＶDD端子２３と、電位固定端子２２との配
線２７ａが、半導体集積装置２０から外れて、図示され
ていないガラス基板上で行うことになり、ガラス基板の
有効活用面積が減少する。そのため、液晶パネルの寸法
が大きくなる。つまり、この半導体集積装置２０を用い
たシステムの寸法が大きくなることを意味する。また、
この半導体集積装置２０の外の配線２８を半導体集積装
置２０内に形成すると、半導体集積装置が大きくなると
いう問題を生ずる。
積化が進むと、前記の端子も微細化され、前記した配線
の間隔が益々狭くなり、配線自身も細くなる。配線自体
が細くなると、配線抵抗は高くなる。配線抵抗が高くな
ると、外部からの電気的なノイズが乗りやすく、半導体
集積装置が誤動作し易くなる。特に、ＭＰＵなどと接続
する配線には耐ノイズ性が要求される。また、液晶パネ
ルなどに用いられる半導体集積装置では、電位固定端子
がまとまって配置されると、図６に示すように、電源端
子、ここではＶDD端子２３と、電位固定端子２２との配
線２７ａが、半導体集積装置２０から外れて、図示され
ていないガラス基板上で行うことになり、ガラス基板の
有効活用面積が減少する。そのため、液晶パネルの寸法
が大きくなる。つまり、この半導体集積装置２０を用い
たシステムの寸法が大きくなることを意味する。また、
この半導体集積装置２０の外の配線２８を半導体集積装
置２０内に形成すると、半導体集積装置が大きくなると
いう問題を生ずる。
【０００７】この発明の目的は、前記の課題を解決し
て、耐ノイズ性が高い配線と、システムの小型化を可能
とする端子配置を行なう半導体集積装置を提供すること
にある。
て、耐ノイズ性が高い配線と、システムの小型化を可能
とする端子配置を行なう半導体集積装置を提供すること
にある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに、他の半導体集積装置と信号の入出力をする信号端
子と、半導体集積装置内の回路をＨレベルもしくはＬレ
ベルの電位に固定するための電位固定端子と、半導体集
積装置内の回路に電力を供給する電源の高電位側のＶDD
端子と電源の低電位側のＧＮＤ端子とを有する半導体集
積装置において、電位固定端子の一方の隣にＶDD端子を
配置し、他方の隣にＧＮＤ端子を配置し、電位固定端子
とＶDD端子もしくはＧＮＤ端子を半導体集積装置内で接
続し、少なくとも信号端子に接続する配線の幅を、信号
端子の幅より広くする構成とする。
めに、他の半導体集積装置と信号の入出力をする信号端
子と、半導体集積装置内の回路をＨレベルもしくはＬレ
ベルの電位に固定するための電位固定端子と、半導体集
積装置内の回路に電力を供給する電源の高電位側のＶDD
端子と電源の低電位側のＧＮＤ端子とを有する半導体集
積装置において、電位固定端子の一方の隣にＶDD端子を
配置し、他方の隣にＧＮＤ端子を配置し、電位固定端子
とＶDD端子もしくはＧＮＤ端子を半導体集積装置内で接
続し、少なくとも信号端子に接続する配線の幅を、信号
端子の幅より広くする構成とする。
【０００９】また、電位固定端子の一方の隣に信号端子
を配置し、他方の隣にＶDD端子もしくはＧＮＤ端子を配
置し、電位固定端子とＶDD端子もしくはＧＮＤ端子を半
導体集積装置内で接続し、少なくとも信号端子に接続す
る配線の幅を、信号端子の幅より広くする構成とすると
よい。前記の他の半導体集積装置とはマイクロプロセッ
サユニット（ＭＰＵ）などの半導体集積装置である。
を配置し、他方の隣にＶDD端子もしくはＧＮＤ端子を配
置し、電位固定端子とＶDD端子もしくはＧＮＤ端子を半
導体集積装置内で接続し、少なくとも信号端子に接続す
る配線の幅を、信号端子の幅より広くする構成とすると
よい。前記の他の半導体集積装置とはマイクロプロセッ
サユニット（ＭＰＵ）などの半導体集積装置である。
【００１０】前記のように、配線の幅を広げることで、
配線抵抗を低減し、耐ノイズ性を向上させることができ
る。また、同一の役割をする端子をまとめない配置する
ことで、半導体集積装置の外で配線する部分を減少させ
て、システムの小型化が図れる。
配線抵抗を低減し、耐ノイズ性を向上させることができ
る。また、同一の役割をする端子をまとめない配置する
ことで、半導体集積装置の外で配線する部分を減少させ
て、システムの小型化が図れる。
【００１１】
【発明の実施の形態】図１はこの発明の第１実施例の半
導体集積装置の端子配置図である。ここで電源端子（Ｖ
DD端子とＧＮＤ端子）、電位固定端子および信号端子の
役割は前記と同じである。電位固定端子２の一方側の隣
に電源端子の高電位側のＶDD端子３、他方側の隣に電源
端子の低電位側のＧＮＤ端子４を配置する。ＶDD端子３
とＧＮＤ端子４の間に信号端子１を配置する。前記の電
位固定端子２は半導体集積装置１０内の図示されていな
い各回路を動作させる上で必要となるＨまたはＬレベル
の電位を与える端子である。前記のように、各回路は、
電位固定端子２の電位は、ＶDD端子３と接続することで
Ｈレベルの電位に固定され、またＧＮＤ端子４と接続す
ることでＬレベルに固定される。これらの端子１、２、
３、４の大きさと間隔はそれぞれ１００μｍ程度であ
る。尚、ＶDD端子３同志、ＧＮＤ端子４同志は図示しな
いが半導体集積装置１０内で接続している。
導体集積装置の端子配置図である。ここで電源端子（Ｖ
DD端子とＧＮＤ端子）、電位固定端子および信号端子の
役割は前記と同じである。電位固定端子２の一方側の隣
に電源端子の高電位側のＶDD端子３、他方側の隣に電源
端子の低電位側のＧＮＤ端子４を配置する。ＶDD端子３
とＧＮＤ端子４の間に信号端子１を配置する。前記の電
位固定端子２は半導体集積装置１０内の図示されていな
い各回路を動作させる上で必要となるＨまたはＬレベル
の電位を与える端子である。前記のように、各回路は、
電位固定端子２の電位は、ＶDD端子３と接続することで
Ｈレベルの電位に固定され、またＧＮＤ端子４と接続す
ることでＬレベルに固定される。これらの端子１、２、
３、４の大きさと間隔はそれぞれ１００μｍ程度であ
る。尚、ＶDD端子３同志、ＧＮＤ端子４同志は図示しな
いが半導体集積装置１０内で接続している。
【００１２】前記した電位固定端子２に接続する半導体
集積装置１０内の各回路とは、ＭＰＵなどの他の半導体
集積装置との信号のやり取りを４ビット制御から８ビッ
ト制御に、または、８ビット制御から４ビット制御に切
り換える回路や、液晶コントローラ・ドライバＩＣなど
の半導体集積装置のデータ出力の転送方向を切り換える
回路などである。
集積装置１０内の各回路とは、ＭＰＵなどの他の半導体
集積装置との信号のやり取りを４ビット制御から８ビッ
ト制御に、または、８ビット制御から４ビット制御に切
り換える回路や、液晶コントローラ・ドライバＩＣなど
の半導体集積装置のデータ出力の転送方向を切り換える
回路などである。
【００１３】図２は図１の端子と接続する配線の配置図
である。電源端子（ＶDD端子３またはＧＮＤ端子４）と
電位固定端子２を配線７で接続することで、信号端子１
に接続する配線５の幅Ｌ（面積）を、信号端子１の幅Ｗ
より大幅に広げることができて、配線抵抗を低減でき
る。具体的には配線５の幅Ｌを信号端子１の幅Ｗの２倍
以上にすることができる。このように、配線５の幅Ｌを
広げて、配線抵抗を低減することで、耐ノイズ性を向上
させることができる。また図２のようにＶDD端子３と電
位固定端子２を接続する配線７を半導体集積装置１０内
で接続して、半導体集積装置１０の外に配置される配線
を無くすることができる。半導体集積装置１０の外で接
続される配線を無くすることで、この半導体集積装置１
０を用いたシステム（液晶パネルなど）の小型化を図る
ことができる。
である。電源端子（ＶDD端子３またはＧＮＤ端子４）と
電位固定端子２を配線７で接続することで、信号端子１
に接続する配線５の幅Ｌ（面積）を、信号端子１の幅Ｗ
より大幅に広げることができて、配線抵抗を低減でき
る。具体的には配線５の幅Ｌを信号端子１の幅Ｗの２倍
以上にすることができる。このように、配線５の幅Ｌを
広げて、配線抵抗を低減することで、耐ノイズ性を向上
させることができる。また図２のようにＶDD端子３と電
位固定端子２を接続する配線７を半導体集積装置１０内
で接続して、半導体集積装置１０の外に配置される配線
を無くすることができる。半導体集積装置１０の外で接
続される配線を無くすることで、この半導体集積装置１
０を用いたシステム（液晶パネルなど）の小型化を図る
ことができる。
【００１４】図３はこの発明の第２実施例の半導体集積
装置の端子配置図である。Ａの位置にある電位固定端子
２を中心として、その回りの端子の配置を説明する。電
位固定端子２の一方側の隣（ここでは右隣）にＶDD端子
３を配置し、このＶDD端子３の隣に信号端子１を配置
し、さらに信号端子１の隣に電位固定端子２を配置す
る。また、他方側の隣（左隣）に信号端子１を配置し、
この信号端子１の隣にＧＮＤ端子４を配置する。
装置の端子配置図である。Ａの位置にある電位固定端子
２を中心として、その回りの端子の配置を説明する。電
位固定端子２の一方側の隣（ここでは右隣）にＶDD端子
３を配置し、このＶDD端子３の隣に信号端子１を配置
し、さらに信号端子１の隣に電位固定端子２を配置す
る。また、他方側の隣（左隣）に信号端子１を配置し、
この信号端子１の隣にＧＮＤ端子４を配置する。
【００１５】また、半導体集積装置１０ａの終端部に配
置されるＢの位置にある電位固定端子１の両隣には電源
端子（ＶDD端子３とＧＮＤ端子４）が配置される。前記
のように、ＶDD端子３同志およびＧＮＤ端子４同志は半
導体集積装置１０ａ内で接続している。このように端子
を配置することで、図１のように、信号端子１の両端に
挟まれたＶDD端子３とＧＮＤ端子４の数を図１の各３個
から各２個に低減できて、図１と比べると半導体集積装
置１０ａを小さくできる。
置されるＢの位置にある電位固定端子１の両隣には電源
端子（ＶDD端子３とＧＮＤ端子４）が配置される。前記
のように、ＶDD端子３同志およびＧＮＤ端子４同志は半
導体集積装置１０ａ内で接続している。このように端子
を配置することで、図１のように、信号端子１の両端に
挟まれたＶDD端子３とＧＮＤ端子４の数を図１の各３個
から各２個に低減できて、図１と比べると半導体集積装
置１０ａを小さくできる。
【００１６】図４は図３の端子と接続する配線の配置図
である。信号端子１の間隔を広くできるので、配線５ａ
の幅Ｌａ（面積）を信号端子１の幅Ｗより大幅に広げる
ことができる。従って、配線５ａの幅Ｌａを広げること
で、配線抵抗を低減できて、耐ノイズ性を向上させるこ
とができる。また図４と同様に、電位固定端子２とＶDD
端子３またはＧＮＤ端子４を半導体集積装置１０ａ内で
配線７ａで接続することで、半導体集積装置１０ａの外
に配置される配線を無くすることができる。この配線を
無くすることで、この半導体集積装置１０ａを用いたシ
ステム（液晶パネルなど）の小型化を図ることができ
る。
である。信号端子１の間隔を広くできるので、配線５ａ
の幅Ｌａ（面積）を信号端子１の幅Ｗより大幅に広げる
ことができる。従って、配線５ａの幅Ｌａを広げること
で、配線抵抗を低減できて、耐ノイズ性を向上させるこ
とができる。また図４と同様に、電位固定端子２とＶDD
端子３またはＧＮＤ端子４を半導体集積装置１０ａ内で
配線７ａで接続することで、半導体集積装置１０ａの外
に配置される配線を無くすることができる。この配線を
無くすることで、この半導体集積装置１０ａを用いたシ
ステム（液晶パネルなど）の小型化を図ることができ
る。
【００１７】
【発明の効果】この発明によれば、半導体集積装置の配
線面積を広げることで、耐ノイズ性を向上できる。ま
た、半導体集積装置の外で形成される配線の数を低減す
ることでこの半導体集積装置を用いたシステムの小型化
を図ることができる。
線面積を広げることで、耐ノイズ性を向上できる。ま
た、半導体集積装置の外で形成される配線の数を低減す
ることでこの半導体集積装置を用いたシステムの小型化
を図ることができる。
【図１】この発明の第１実施例の半導体集積装置の端子
配置図
配置図
【図２】図１の端子と接続する配線の配置図
【図３】図３はこの発明の第２実施例の半導体集積装置
の端子配置図
の端子配置図
【図４】図３の端子と接続する配線の配置図
【図５】従来の半導体集積装置の端子配置図
【図６】図５の各端子と、この端子に接続する配線とを
示した図
示した図
１ 信号端子 ２ 電位固定端子 ３ ＶDD端子 ４ ＧＮＤ端子 ５ 配線 ５ａ 配線 ６ 配線 ７ 配線 ７ａ 配線 １０ 半導体集積装置 １０ａ 半導体集積装置 ２０ 半導体集積装置 ２１ 信号端子 ２２ 電位固定端子 ２３ ＶDD端子 ２４ ＧＮＤ端子 ２５ 配線 ２６ 配線 ２７ 配線 ２７ａ 配線 ２８ 配線 Ｌ 信号端子と接続する配線の幅 Ｗ 信号端子の幅 Ａ 位置 Ｂ 位置
Claims (3)
- 【請求項１】他の半導体集積装置と信号の入出力をする
信号端子と、半導体集積装置内の回路をＨレベルもしく
はＬレベルの電位に固定するための電位固定端子と、半
導体集積装置内の回路に電力を供給する電源の高電位側
のＶDD端子と電源の低電位側のＧＮＤ端子とを有する半
導体集積装置において、 電位固定端子の一方の隣にＶDD端子を配置し、他方の隣
にＧＮＤ端子を配置し、電位固定端子とＶDD端子もしく
はＧＮＤ端子を半導体集積装置内で接続し、少なくとも
信号端子に接続する配線の幅を、信号端子の幅より広く
することを特徴とする半導体集積装置。 - 【請求項２】他の半導体集積装置と信号の入出力をする
信号端子と、半導体集積装置内の回路をＨレベルもしく
はＬレベルの電位に固定するための電位固定端子と、半
導体集積装置内の回路に電力を供給する電源の高電位側
のＶDD端子と電源の低電位側のＧＮＤ端子とを有する半
導体集積装置において、 電位固定端子の一方の隣に信号端子を配置し、他方の隣
にＶDD端子もしくはＧＮＤ端子を配置し、電位固定端子
とＶDD端子もしくはＧＮＤ端子を半導体集積装置内で接
続し、少なくとも信号端子に接続する配線の幅を、信号
端子の幅より広くすることを特徴とする半導体集積装
置。 - 【請求項３】他の半導体集積装置がマイクロプロセッサ
ユニット（ＭＰＵ）であることを特徴とする請求項１ま
たは２に記載の半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124894A JPH11330356A (ja) | 1998-05-07 | 1998-05-07 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124894A JPH11330356A (ja) | 1998-05-07 | 1998-05-07 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330356A true JPH11330356A (ja) | 1999-11-30 |
Family
ID=14896747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10124894A Pending JPH11330356A (ja) | 1998-05-07 | 1998-05-07 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663243B2 (en) | 2005-09-15 | 2010-02-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device comprising pseudo ground pad and related method |
-
1998
- 1998-05-07 JP JP10124894A patent/JPH11330356A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663243B2 (en) | 2005-09-15 | 2010-02-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device comprising pseudo ground pad and related method |
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