JPH11330175A - 半導体装置およびその製造方法ならびに半導体装置のバーンイン方法 - Google Patents
半導体装置およびその製造方法ならびに半導体装置のバーンイン方法Info
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- JPH11330175A JPH11330175A JP13180298A JP13180298A JPH11330175A JP H11330175 A JPH11330175 A JP H11330175A JP 13180298 A JP13180298 A JP 13180298A JP 13180298 A JP13180298 A JP 13180298A JP H11330175 A JPH11330175 A JP H11330175A
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Abstract
(57)【要約】
【課題】 ウエハ状態の半導体装置のバーンインにおけ
る試験時間を短縮できる半導体装置およびその製造方法
ならびに半導体装置のバーンイン方法を提供する。 【解決手段】 ウエハ１に配置されている複数の半導体
チップ２における各々の半導体チップ２の少なくとも２
個以上の半導体チップ２の表面に設置されている同一機
能のパッド３が導電体４で電気的に接続されているもの
である。また、本発明の半導体装置のバーンイン方法
は、ウエハ１に配置されている複数の半導体チップ２に
おける各々の半導体チップ２の少なくとも２個以上の半
導体チップ２の表面に設置されている同一機能のパッド
３が電気的に接続されている導電体４にプローブ針を当
てて、試験を行うものである。
る試験時間を短縮できる半導体装置およびその製造方法
ならびに半導体装置のバーンイン方法を提供する。 【解決手段】 ウエハ１に配置されている複数の半導体
チップ２における各々の半導体チップ２の少なくとも２
個以上の半導体チップ２の表面に設置されている同一機
能のパッド３が導電体４で電気的に接続されているもの
である。また、本発明の半導体装置のバーンイン方法
は、ウエハ１に配置されている複数の半導体チップ２に
おける各々の半導体チップ２の少なくとも２個以上の半
導体チップ２の表面に設置されている同一機能のパッド
３が電気的に接続されている導電体４にプローブ針を当
てて、試験を行うものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法ならびに半導体装置のバーンイン方法に関
し、特に、ウエハ状態の半導体装置のバーンインにおけ
る試験時間を短縮できる半導体装置およびその製造方法
ならびに半導体装置のバーンイン方法に関するものであ
る。
その製造方法ならびに半導体装置のバーンイン方法に関
し、特に、ウエハ状態の半導体装置のバーンインにおけ
る試験時間を短縮できる半導体装置およびその製造方法
ならびに半導体装置のバーンイン方法に関するものであ
る。
【０００２】
【従来の技術】ところで、本発明者は、ウエハ状態の半
導体装置のバーンイン方法について検討した。以下は、
本発明者によって検討された技術であり、その概要は次
のとおりである。
導体装置のバーンイン方法について検討した。以下は、
本発明者によって検討された技術であり、その概要は次
のとおりである。
【０００３】すなわち、ＬＳＩ（Large Scale Integrat
ed Circuit）などの半導体装置のバーンイン方法とし
て、バーンイン装置を使用して、ウエハ状態の半導体装
置である半導体チップの試験（ウエハバーンイン）を行
っている。
ed Circuit）などの半導体装置のバーンイン方法とし
て、バーンイン装置を使用して、ウエハ状態の半導体装
置である半導体チップの試験（ウエハバーンイン）を行
っている。
【０００４】この場合、１枚のウエハには、例えば１９
６個（横方向の一列に１４個の半導体チップが配列され
ており、縦方向の一列に１４個の半導体チップが配列さ
れていることにより、１４個×１４個＝１９６個）の半
導体チップが配列されている。
６個（横方向の一列に１４個の半導体チップが配列され
ており、縦方向の一列に１４個の半導体チップが配列さ
れていることにより、１４個×１４個＝１９６個）の半
導体チップが配列されている。
【０００５】そして、ウエハ状態の半導体装置のバーン
イン方法を行う際に、各々の半導体チップ毎に、その半
導体チップにおけるパッドに電気力を印加している。
イン方法を行う際に、各々の半導体チップ毎に、その半
導体チップにおけるパッドに電気力を印加している。
【０００６】なお、バーンイン技術について記載されて
いる文献としては、例えば１９９１年９月２８日、日刊
工業新聞社発行の「半導体製造装置用語辞典−第２版
−」ｐ２６７〜２７０に記載されているものがある。
いる文献としては、例えば１９９１年９月２８日、日刊
工業新聞社発行の「半導体製造装置用語辞典−第２版
−」ｐ２６７〜２７０に記載されているものがある。
【０００７】
【発明が解決しようとする課題】ところが、前述したウ
エハ状態の半導体装置のバーンイン方法によれば、ウエ
ハ状態の半導体装置のバーンイン方法を行う際に、各々
の半導体チップ毎に、その半導体チップにおけるパッド
に電気力を印加していることにより、各々の半導体チッ
プ毎に１０秒〜２０秒程度の時間が必要となるので、ウ
エハに配置されている全半導体チップ（ウエハ状態の半
導体装置）のバーンインにおける試験時間が極めて増大
し、半導体装置のバーンインにおける試験時間が多く必
要となるという問題点が発生している。
エハ状態の半導体装置のバーンイン方法によれば、ウエ
ハ状態の半導体装置のバーンイン方法を行う際に、各々
の半導体チップ毎に、その半導体チップにおけるパッド
に電気力を印加していることにより、各々の半導体チッ
プ毎に１０秒〜２０秒程度の時間が必要となるので、ウ
エハに配置されている全半導体チップ（ウエハ状態の半
導体装置）のバーンインにおける試験時間が極めて増大
し、半導体装置のバーンインにおける試験時間が多く必
要となるという問題点が発生している。
【０００８】本発明の目的は、ウエハ状態の半導体装置
のバーンインにおける試験時間を短縮できる半導体装置
およびその製造方法ならびに半導体装置のバーンイン方
法を提供することにある。
のバーンインにおける試験時間を短縮できる半導体装置
およびその製造方法ならびに半導体装置のバーンイン方
法を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、（１）本発明の半導体装置は、
ウエハに配置されている複数の半導体チップにおける各
々の半導体チップの少なくとも２個以上の半導体チップ
の表面に設置されている同一機能のパッドが導電体で電
気的に接続されているものである。
ウエハに配置されている複数の半導体チップにおける各
々の半導体チップの少なくとも２個以上の半導体チップ
の表面に設置されている同一機能のパッドが導電体で電
気的に接続されているものである。
【００１２】（２）本発明の半導体装置の製造方法は、
複数の半導体チップを備えているウエハにおける各々の
半導体チップの少なくとも２個以上の半導体チップの表
面に設置されている同一機能のパッドを導電体によって
電気的に接続する製造工程を有するものである。
複数の半導体チップを備えているウエハにおける各々の
半導体チップの少なくとも２個以上の半導体チップの表
面に設置されている同一機能のパッドを導電体によって
電気的に接続する製造工程を有するものである。
【００１３】（３）本発明の半導体装置のバーンイン方
法は、ウエハに配置されている複数の半導体チップにお
ける各々の半導体チップの少なくとも２個以上の半導体
チップの表面に設置されている同一機能のパッドが電気
的に接続されている導電体にプローブ針を当てて、試験
を行うものである。
法は、ウエハに配置されている複数の半導体チップにお
ける各々の半導体チップの少なくとも２個以上の半導体
チップの表面に設置されている同一機能のパッドが電気
的に接続されている導電体にプローブ針を当てて、試験
を行うものである。
【００１４】なお、本明細書において、半導体装置の概
念には最終的な製品である半導体装置はもちろん、いわ
ゆる前工程の最終段階で製造される半導体ウエハをも含
む。
念には最終的な製品である半導体装置はもちろん、いわ
ゆる前工程の最終段階で製造される半導体ウエハをも含
む。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１６】図１は、本発明の一実施の形態である半導
体装置が形成されている半導体チップが配置されている
ウエハの平面の一部を透視的に示す概略平面図である。
図２は、図１におけるＡ−Ａ矢視断面を拡大して示す概
略断面図である。本実施の形態の半導体装置は、複数の
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effe
ct Transistor ）を有する半導体集積回路装置である。
体装置が形成されている半導体チップが配置されている
ウエハの平面の一部を透視的に示す概略平面図である。
図２は、図１におけるＡ−Ａ矢視断面を拡大して示す概
略断面図である。本実施の形態の半導体装置は、複数の
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effe
ct Transistor ）を有する半導体集積回路装置である。
【００１７】図１および図２に示すように、本実施の形
態のウエハ１には、複数のＭＯＳＦＥＴを有する半導体
集積回路装置が形成されている半導体チップ２が、複数
個配置されている。この場合、１枚のウエハ１には、例
えば１９６個（横方向の一列に１４個の半導体チップ２
が配列されており、縦方向の一列に１４個の半導体チッ
プ２が配列されていることにより、１４個×１４個＝１
９６個）の半導体チップ２が配列されている。また、各
々の半導体チップ２の間には、ストリートが配置されて
おり、そのストリートは、ウエハ１を個々の半導体チッ
プ２に分割する際に、ダイシング装置によって、ウエハ
１の表面に引掻き傷をいれるスクライブ部となってい
る。
態のウエハ１には、複数のＭＯＳＦＥＴを有する半導体
集積回路装置が形成されている半導体チップ２が、複数
個配置されている。この場合、１枚のウエハ１には、例
えば１９６個（横方向の一列に１４個の半導体チップ２
が配列されており、縦方向の一列に１４個の半導体チッ
プ２が配列されていることにより、１４個×１４個＝１
９６個）の半導体チップ２が配列されている。また、各
々の半導体チップ２の間には、ストリートが配置されて
おり、そのストリートは、ウエハ１を個々の半導体チッ
プ２に分割する際に、ダイシング装置によって、ウエハ
１の表面に引掻き傷をいれるスクライブ部となってい
る。
【００１８】また、半導体チップ２の中央部には、複数
のボンディングパッドからなるパッド３が配置されてい
る。
のボンディングパッドからなるパッド３が配置されてい
る。
【００１９】さらに、本実施の形態のウエハ１の表面に
は、横方向に配置されている複数の半導体チップ２にお
ける各々の半導体チップ２の表面に設置されている同一
機能のパッド３が導電体４で電気的に接続されている。
は、横方向に配置されている複数の半導体チップ２にお
ける各々の半導体チップ２の表面に設置されている同一
機能のパッド３が導電体４で電気的に接続されている。
【００２０】この場合、導電体４は、半導体装置のバー
ンイン方法を行う際に、プローブ針が当てられて、導電
体４によって電気的に接続されている半導体チップ２が
同時に試験が行われる態様としているための導電体であ
る。
ンイン方法を行う際に、プローブ針が当てられて、導電
体４によって電気的に接続されている半導体チップ２が
同時に試験が行われる態様としているための導電体であ
る。
【００２１】本実施の形態のウエハ１は、ウエハ状の例
えば単結晶シリコンからなるｐ型の半導体基板５の表面
の選択的な領域に素子分離用のフィールド絶縁膜が形成
されており、半導体基板５の活性領域にＭＯＳＦＥＴが
形成されている。
えば単結晶シリコンからなるｐ型の半導体基板５の表面
の選択的な領域に素子分離用のフィールド絶縁膜が形成
されており、半導体基板５の活性領域にＭＯＳＦＥＴが
形成されている。
【００２２】また、半導体基板５の上の半導体チップ２
の領域に多層配線層が形成されている。この場合、半導
体チップ２の領域の多層配線層は、絶縁膜６の上に第１
の配線層７が形成されており、層間絶縁膜８の上に第２
の配線層９が形成されており、絶縁膜１０の表面にプラ
グ１１を介して第２の配線層９と電気的に接続されてい
るパッド３が形成されている。また、パッド３の表面が
露出している表面保護膜としてのパッシベーション膜１
２が形成されており、同一機能のパッド３の表面とパッ
シベーション膜１２の表面に導電体４が形成されてい
る。
の領域に多層配線層が形成されている。この場合、半導
体チップ２の領域の多層配線層は、絶縁膜６の上に第１
の配線層７が形成されており、層間絶縁膜８の上に第２
の配線層９が形成されており、絶縁膜１０の表面にプラ
グ１１を介して第２の配線層９と電気的に接続されてい
るパッド３が形成されている。また、パッド３の表面が
露出している表面保護膜としてのパッシベーション膜１
２が形成されており、同一機能のパッド３の表面とパッ
シベーション膜１２の表面に導電体４が形成されてい
る。
【００２３】次に、本実施の形態の半導体装置のバーン
イン方法を説明する。
イン方法を説明する。
【００２４】まず、本実施の形態の半導体チップ２と導
電体４を有するウエハ１を、エージングにおけるバーン
イン装置にセットした後、ウエハ状態の半導体装置であ
る半導体チップ２の試験（ウエハバーンイン）を行う。
電体４を有するウエハ１を、エージングにおけるバーン
イン装置にセットした後、ウエハ状態の半導体装置であ
る半導体チップ２の試験（ウエハバーンイン）を行う。
【００２５】この場合、ウエハ１に配置されている複数
の半導体チップ２における各々の半導体チップ２におけ
るウエハ１の横方向に配置されている複数の半導体チッ
プ２における各々の半導体チップ２の表面に設置されて
いる同一機能のパッド３が導電体４によって電気的に接
続されていることにより、縦方向の一列における横方向
の半導体チップ２の表面に設置されている同一機能のパ
ッド３が電気的に接続されている導電体４にプローブ針
を当てて、試験を行う。
の半導体チップ２における各々の半導体チップ２におけ
るウエハ１の横方向に配置されている複数の半導体チッ
プ２における各々の半導体チップ２の表面に設置されて
いる同一機能のパッド３が導電体４によって電気的に接
続されていることにより、縦方向の一列における横方向
の半導体チップ２の表面に設置されている同一機能のパ
ッド３が電気的に接続されている導電体４にプローブ針
を当てて、試験を行う。
【００２６】その後、縦方向の二列から最終列までの導
電体４にプローブ針を各々の列に当てて、各々の列の試
験を行う。
電体４にプローブ針を各々の列に当てて、各々の列の試
験を行う。
【００２７】前述した本実施の形態の半導体装置のバー
ンイン方法によれば、ウエハ１における縦方向の各列に
おける横方向の半導体チップ２の表面に設置されている
同一機能のパッド３が電気的に接続されている導電体４
にプローブ針を当てて、試験を行っていることにより、
縦方向の各列における横方向の半導体チップ２である例
えば１４個の半導体チップ２を同時に試験することがで
きるので、例えば１４個という複数個の半導体チップ２
を１個の半導体チップの試験時間である１０秒〜２０秒
程度の時間をもって試験することができる。
ンイン方法によれば、ウエハ１における縦方向の各列に
おける横方向の半導体チップ２の表面に設置されている
同一機能のパッド３が電気的に接続されている導電体４
にプローブ針を当てて、試験を行っていることにより、
縦方向の各列における横方向の半導体チップ２である例
えば１４個の半導体チップ２を同時に試験することがで
きるので、例えば１４個という複数個の半導体チップ２
を１個の半導体チップの試験時間である１０秒〜２０秒
程度の時間をもって試験することができる。
【００２８】したがって、本実施の形態の半導体装置の
バーンイン方法によれば、試験時間を短縮することがで
きることにより、スループットの向上を行うことができ
るので、半導体装置の原価の低減を行うことができる。
バーンイン方法によれば、試験時間を短縮することがで
きることにより、スループットの向上を行うことができ
るので、半導体装置の原価の低減を行うことができる。
【００２９】本実施の形態の半導体装置によれば、ウエ
ハ１に配置されている複数の半導体チップ２における各
々の半導体チップ２におけるウエハ１の横方向に配置さ
れている複数の半導体チップ２における各々の半導体チ
ップ２の表面に設置されている同一機能のパッド３が導
電体４によって電気的に接続されていることにより、半
導体装置のバーンイン方法における試験をする際に、縦
方向の各列における横方向の半導体チップ２である例え
ば１４個の半導体チップ２を同時に試験することができ
る。したがって、試験時間を短縮することができること
により、スループットの向上を行うことができるので、
半導体装置の原価の低減を行うことができる。
ハ１に配置されている複数の半導体チップ２における各
々の半導体チップ２におけるウエハ１の横方向に配置さ
れている複数の半導体チップ２における各々の半導体チ
ップ２の表面に設置されている同一機能のパッド３が導
電体４によって電気的に接続されていることにより、半
導体装置のバーンイン方法における試験をする際に、縦
方向の各列における横方向の半導体チップ２である例え
ば１４個の半導体チップ２を同時に試験することができ
る。したがって、試験時間を短縮することができること
により、スループットの向上を行うことができるので、
半導体装置の原価の低減を行うことができる。
【００３０】次に、本実施の形態の半導体装置の製造方
法を説明する。
法を説明する。
【００３１】まず、ウエハ状の例えば単結晶シリコンか
らなるｐ型の半導体基板５の表面の選択的な領域を熱酸
化してＬＯＣＯＳ（Local Oxidation of Silicon）構造
の酸化シリコン膜からなる素子分離用のフィールド絶縁
膜を形成した後、半導体基板５の活性領域にＭＯＳＦＥ
Ｔを形成する。この製造工程および後述する製造工程は
ウエハ処理をもって行っている。また、ＭＯＳＦＥＴの
形成の際には、先行技術を用いて行っているものであ
る。
らなるｐ型の半導体基板５の表面の選択的な領域を熱酸
化してＬＯＣＯＳ（Local Oxidation of Silicon）構造
の酸化シリコン膜からなる素子分離用のフィールド絶縁
膜を形成した後、半導体基板５の活性領域にＭＯＳＦＥ
Ｔを形成する。この製造工程および後述する製造工程は
ウエハ処理をもって行っている。また、ＭＯＳＦＥＴの
形成の際には、先行技術を用いて行っているものであ
る。
【００３２】すなわち、半導体基板５の表面に例えば酸
化シリコン膜などからなるゲート絶縁膜を形成した後、
ゲート絶縁膜の上にゲート電極を形成した後、半導体基
板５の表面が露出している領域にｎ型の不純物をイオン
注入し、拡散してＭＯＳＦＥＴのソースおよびドレイン
となるｎ型の半導体領域を形成する。
化シリコン膜などからなるゲート絶縁膜を形成した後、
ゲート絶縁膜の上にゲート電極を形成した後、半導体基
板５の表面が露出している領域にｎ型の不純物をイオン
注入し、拡散してＭＯＳＦＥＴのソースおよびドレイン
となるｎ型の半導体領域を形成する。
【００３３】次に、半導体基板５の上に絶縁膜６を形成
する。絶縁膜６は、例えば酸化シリコン膜をＣＶＤ（Ch
emical Vapor Deposition ）法により形成した後、表面
研磨を行いその表面を平坦化処理することにより、平坦
化された絶縁膜６を形成する。平坦化処理は、絶縁膜６
の表面を例えばエッチバック法または化学機械研磨（Ｃ
ＭＰ）法により平坦にする態様を採用することができ
る。
する。絶縁膜６は、例えば酸化シリコン膜をＣＶＤ（Ch
emical Vapor Deposition ）法により形成した後、表面
研磨を行いその表面を平坦化処理することにより、平坦
化された絶縁膜６を形成する。平坦化処理は、絶縁膜６
の表面を例えばエッチバック法または化学機械研磨（Ｃ
ＭＰ）法により平坦にする態様を採用することができ
る。
【００３４】次に、リソグラフィ技術および選択エッチ
ング技術を用いて、絶縁膜６の選択的な領域にスルーホ
ールを形成した後、スルーホールに例えば導電性多結晶
シリコン膜またはタングステンなどの導電性材料を埋め
込んで、半導体チップ２の領域のスルーホールにプラグ
を形成する。
ング技術を用いて、絶縁膜６の選択的な領域にスルーホ
ールを形成した後、スルーホールに例えば導電性多結晶
シリコン膜またはタングステンなどの導電性材料を埋め
込んで、半導体チップ２の領域のスルーホールにプラグ
を形成する。
【００３５】次に、半導体基板５の上に、第１の配線層
７を形成する。この場合、第１の配線層７は、例えばア
ルミニウム層をスパッタリング法を使用して堆積した
後、リソグラフィ技術と選択エッチング技術とを使用し
て、配線パターンを形成している。
７を形成する。この場合、第１の配線層７は、例えばア
ルミニウム層をスパッタリング法を使用して堆積した
後、リソグラフィ技術と選択エッチング技術とを使用し
て、配線パターンを形成している。
【００３６】その後、半導体基板５の上に層間絶縁膜８
を形成する。層間絶縁膜８は、例えば酸化シリコン膜を
ＣＶＤ法により形成した後、表面研磨を行いその表面を
平坦化処理することにより、平坦化された層間絶縁膜８
を形成する。平坦化処理は、層間絶縁膜８の表面を例え
ばエッチバック法またはＣＭＰ法により平坦にする態様
を採用することができる。
を形成する。層間絶縁膜８は、例えば酸化シリコン膜を
ＣＶＤ法により形成した後、表面研磨を行いその表面を
平坦化処理することにより、平坦化された層間絶縁膜８
を形成する。平坦化処理は、層間絶縁膜８の表面を例え
ばエッチバック法またはＣＭＰ法により平坦にする態様
を採用することができる。
【００３７】次に、リソグラフィ技術および選択エッチ
ング技術を用いて、層間絶縁膜８の選択的な領域にスル
ーホールを形成した後、スルーホールに例えばタングス
テンなどの導電性材料を埋め込んで、半導体チップ２の
領域のスルーホールにプラグを形成する。
ング技術を用いて、層間絶縁膜８の選択的な領域にスル
ーホールを形成した後、スルーホールに例えばタングス
テンなどの導電性材料を埋め込んで、半導体チップ２の
領域のスルーホールにプラグを形成する。
【００３８】次に、半導体基板５の上に、第２の配線層
９を形成する。この場合、第２の配線層９は、例えばア
ルミニウム層をスパッタリング法を使用して堆積した
後、リソグラフィ技術と選択エッチング技術とを使用し
て、配線パターンを形成している。
９を形成する。この場合、第２の配線層９は、例えばア
ルミニウム層をスパッタリング法を使用して堆積した
後、リソグラフィ技術と選択エッチング技術とを使用し
て、配線パターンを形成している。
【００３９】その後、半導体基板５の上に絶縁膜１０を
形成する。絶縁膜１０は、例えば酸化シリコン膜をＣＶ
Ｄ法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜１０を形成
する。平坦化処理は、絶縁膜１０の表面を例えばエッチ
バック法またはＣＭＰ法により平坦にする態様を採用す
ることができる。
形成する。絶縁膜１０は、例えば酸化シリコン膜をＣＶ
Ｄ法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜１０を形成
する。平坦化処理は、絶縁膜１０の表面を例えばエッチ
バック法またはＣＭＰ法により平坦にする態様を採用す
ることができる。
【００４０】次に、リソグラフィ技術および選択エッチ
ング技術を用いて、絶縁膜１０の選択的な領域にスルー
ホールを形成した後、スルーホールに例えばタングステ
ンなどの導電性材料を埋め込んで、半導体チップ２の領
域のスルーホールにプラグ１１を形成する。
ング技術を用いて、絶縁膜１０の選択的な領域にスルー
ホールを形成した後、スルーホールに例えばタングステ
ンなどの導電性材料を埋め込んで、半導体チップ２の領
域のスルーホールにプラグ１１を形成する。
【００４１】次に、半導体基板５の上に、例えばアルミ
ニウムからなる配線層を形成した後、リソグラフィ技術
および選択エッチング技術を用いて、半導体チップ２の
領域にパッド３を形成する。その後、必要に応じて、例
えば金からなる薄膜を形成した後、リソグラフィ技術お
よび選択エッチング技術を用いて、半導体チップ２の領
域のパッド３に金薄膜を形成する。
ニウムからなる配線層を形成した後、リソグラフィ技術
および選択エッチング技術を用いて、半導体チップ２の
領域にパッド３を形成する。その後、必要に応じて、例
えば金からなる薄膜を形成した後、リソグラフィ技術お
よび選択エッチング技術を用いて、半導体チップ２の領
域のパッド３に金薄膜を形成する。
【００４２】その後、半導体基板５の上にパッシベーシ
ョン膜１２を形成する。パッシベーション膜１２は、例
えば窒化シリコン膜をＣＶＤ法により形成した後、リソ
グラフィ技術および選択エッチング技術を用いて、パッ
ド３表面のパッシベーション膜１２を選択的に取り除く
作業を行う（図３および図４）。この場合、パッシベー
ション膜１２は、例えば窒化シリコン膜の上に例えば樹
脂膜を積層した積層構造などのパッシベーション膜の態
様とすることができる。
ョン膜１２を形成する。パッシベーション膜１２は、例
えば窒化シリコン膜をＣＶＤ法により形成した後、リソ
グラフィ技術および選択エッチング技術を用いて、パッ
ド３表面のパッシベーション膜１２を選択的に取り除く
作業を行う（図３および図４）。この場合、パッシベー
ション膜１２は、例えば窒化シリコン膜の上に例えば樹
脂膜を積層した積層構造などのパッシベーション膜の態
様とすることができる。
【００４３】次に、半導体チップ２におけるパッド３の
表面に例えばはんだからなる接着剤を付着した後、パッ
ド３の材料とは異なる材料である例えば銅からなる線状
態の導電体４をパッド３の上に配置する。その後、接着
剤の熱処理を行って、接着剤によって、パッド３と導電
体４とを電気的に接続する（図１および図２）。この場
合、例えばはんだからなる接着剤は、パッド３の材料と
は異なる材料からなる接着剤を採用している。
表面に例えばはんだからなる接着剤を付着した後、パッ
ド３の材料とは異なる材料である例えば銅からなる線状
態の導電体４をパッド３の上に配置する。その後、接着
剤の熱処理を行って、接着剤によって、パッド３と導電
体４とを電気的に接続する（図１および図２）。この場
合、例えばはんだからなる接着剤は、パッド３の材料と
は異なる材料からなる接着剤を採用している。
【００４４】なお、パッド３と導電体４とを電気的に接
続する場合の他の態様として、半導体基板５の上に、パ
ッド３の材料とは異なる材料である例えば銅からなる導
電体４をスパッタリング法を使用して堆積した後、リソ
グラフィ技術と選択エッチング技術とを使用して、導電
体４となるパターンを形成する態様など種々の態様とす
ることができる。
続する場合の他の態様として、半導体基板５の上に、パ
ッド３の材料とは異なる材料である例えば銅からなる導
電体４をスパッタリング法を使用して堆積した後、リソ
グラフィ技術と選択エッチング技術とを使用して、導電
体４となるパターンを形成する態様など種々の態様とす
ることができる。
【００４５】また、前述した製造工程において、パッド
３の材料とは異なる材料である例えば銅からなる導電体
４をパッド３の上に配置していることにより、半導体装
置のバーンイン作業を終了した後に、不要となった導電
体４を取り除く際に、パッド３の材料とは異なる材料で
ある例えば銅からなる導電体４であるので、パッド３が
エッチングされるのを防止した状態で、導電体４のみを
選択エッチングする場合、容易な製造工程によって、導
電体４のみを取り除くことができる。
３の材料とは異なる材料である例えば銅からなる導電体
４をパッド３の上に配置していることにより、半導体装
置のバーンイン作業を終了した後に、不要となった導電
体４を取り除く際に、パッド３の材料とは異なる材料で
ある例えば銅からなる導電体４であるので、パッド３が
エッチングされるのを防止した状態で、導電体４のみを
選択エッチングする場合、容易な製造工程によって、導
電体４のみを取り除くことができる。
【００４６】前述した本実施の形態の半導体装置の製造
方法によれば、半導体チップ２におけるパッド３の表面
に例えばはんだからなる接着剤を付着した後、パッド３
の材料とは異なる材料である例えば銅からなる線状態の
導電体４をパッド３の上に配置する。その後、接着剤の
熱処理を行って、接着剤によって、パッド３と導電体４
とを電気的に接続している。また、パッド３と導電体４
とを電気的に接続する場合の他の態様として、半導体基
板５の上に、パッド３の材料とは異なる材料である例え
ば銅からなる導電体４をスパッタリング法を使用して堆
積した後、リソグラフィ技術と選択エッチング技術とを
使用して、導電体４となるパターンを形成する態様など
種々の態様とすることができる。
方法によれば、半導体チップ２におけるパッド３の表面
に例えばはんだからなる接着剤を付着した後、パッド３
の材料とは異なる材料である例えば銅からなる線状態の
導電体４をパッド３の上に配置する。その後、接着剤の
熱処理を行って、接着剤によって、パッド３と導電体４
とを電気的に接続している。また、パッド３と導電体４
とを電気的に接続する場合の他の態様として、半導体基
板５の上に、パッド３の材料とは異なる材料である例え
ば銅からなる導電体４をスパッタリング法を使用して堆
積した後、リソグラフィ技術と選択エッチング技術とを
使用して、導電体４となるパターンを形成する態様など
種々の態様とすることができる。
【００４７】したがって、本実施の形態の半導体装置の
製造方法によれば、製造工程を簡単にできると共に導電
体４を高製造歩留りで製造することができる。
製造方法によれば、製造工程を簡単にできると共に導電
体４を高製造歩留りで製造することができる。
【００４８】また、本実施の形態の半導体装置の製造方
法によれば、パッド３の材料とは異なる材料である例え
ば銅からなる導電体４をパッド３の上に配置しているこ
とにより、半導体装置のバーンイン作業を終了した後
に、不要となった導電体４を取り除く際に、パッド３の
材料とは異なる材料である例えば銅からなる導電体４で
あるので、パッド３がエッチングされるのを防止した状
態で、導電体４のみを選択エッチングする場合、容易な
製造工程によって、導電体４のみを取り除くことができ
る。
法によれば、パッド３の材料とは異なる材料である例え
ば銅からなる導電体４をパッド３の上に配置しているこ
とにより、半導体装置のバーンイン作業を終了した後
に、不要となった導電体４を取り除く際に、パッド３の
材料とは異なる材料である例えば銅からなる導電体４で
あるので、パッド３がエッチングされるのを防止した状
態で、導電体４のみを選択エッチングする場合、容易な
製造工程によって、導電体４のみを取り除くことができ
る。
【００４９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００５０】例えば、前述した実施の形態の半導体装置
における導電体４は、横方向に配置されている複数の半
導体チップ２における各々の半導体チップ２の表面に設
置されている同一機能のパッド３が導電体４で電気的に
接続されているが、導電体４を、各々の前記半導体チッ
プ２の少なくとも２個以上の半導体チップ２の表面に設
置されている同一機能のパッド３が導電体で電気的に接
続されている態様とすることができる。
における導電体４は、横方向に配置されている複数の半
導体チップ２における各々の半導体チップ２の表面に設
置されている同一機能のパッド３が導電体４で電気的に
接続されているが、導電体４を、各々の前記半導体チッ
プ２の少なくとも２個以上の半導体チップ２の表面に設
置されている同一機能のパッド３が導電体で電気的に接
続されている態様とすることができる。
【００５１】また、前述した実施の形態の半導体装置に
おける導電体４は、横方向に配置されている複数の半導
体チップ２における各々の半導体チップ２の表面に設置
されている同一機能のパッド３が導電体４で電気的に接
続されているが、導電体４を、縦方向に配置されている
複数の半導体チップ２における各々の半導体チップ２の
表面に設置されている同一機能のパッド３が導電体４で
電気的に接続されている態様とすることができる。
おける導電体４は、横方向に配置されている複数の半導
体チップ２における各々の半導体チップ２の表面に設置
されている同一機能のパッド３が導電体４で電気的に接
続されているが、導電体４を、縦方向に配置されている
複数の半導体チップ２における各々の半導体チップ２の
表面に設置されている同一機能のパッド３が導電体４で
電気的に接続されている態様とすることができる。
【００５２】さらに、前述した実施の形態の半導体装置
における導電体４は、横方向に配置されている複数の半
導体チップ２における各々の半導体チップ２の表面に設
置されている同一機能のパッド３が導電体４で電気的に
接続されているが、導電体４を、横方向および縦方向に
配置されている複数の半導体チップ２における各々の半
導体チップ２の表面に設置されている同一機能のパッド
３が導電体４で電気的に接続されている態様とすること
ができる。この場合、半導体装置のバーンイン方法にお
ける試験時間を極めて短縮することができる。
における導電体４は、横方向に配置されている複数の半
導体チップ２における各々の半導体チップ２の表面に設
置されている同一機能のパッド３が導電体４で電気的に
接続されているが、導電体４を、横方向および縦方向に
配置されている複数の半導体チップ２における各々の半
導体チップ２の表面に設置されている同一機能のパッド
３が導電体４で電気的に接続されている態様とすること
ができる。この場合、半導体装置のバーンイン方法にお
ける試験時間を極めて短縮することができる。
【００５３】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤＲ
ＡＭ（Dynamic Random Access Memory）またはＳＲＡＭ
（Static Random Access Memory ）などの総パッド数が
多いメモリ系を有する半導体集積回路装置などの半導体
装置およびその製造方法ならびに半導体装置のバーンイ
ン方法に適用できる。
ＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤＲ
ＡＭ（Dynamic Random Access Memory）またはＳＲＡＭ
（Static Random Access Memory ）などの総パッド数が
多いメモリ系を有する半導体集積回路装置などの半導体
装置およびその製造方法ならびに半導体装置のバーンイ
ン方法に適用できる。
【００５４】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴ、ＢｉＣＭＯＳＦＥＴ、バイポーラトランジスタ
などを構成要素とするロジック系などの種々の半導体集
積回路装置などの半導体装置およびその製造方法ならび
に半導体装置のバーンイン方法に適用できる。
ＦＥＴ、ＢｉＣＭＯＳＦＥＴ、バイポーラトランジスタ
などを構成要素とするロジック系などの種々の半導体集
積回路装置などの半導体装置およびその製造方法ならび
に半導体装置のバーンイン方法に適用できる。
【００５５】また、導電体４は除去されなくても良く、
半導体チップ２は残存しても良い。ただし、この場合、
導電体４は１つのパッド３にのみ接続されているか、同
一機能のパッド３に接続されていることを要する。な
お、この場合半導体チップ２間の導電体４は、チップの
スクライブにより切断できる。
半導体チップ２は残存しても良い。ただし、この場合、
導電体４は１つのパッド３にのみ接続されているか、同
一機能のパッド３に接続されていることを要する。な
お、この場合半導体チップ２間の導電体４は、チップの
スクライブにより切断できる。
【００５６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５７】（１）．本発明の半導体装置のバーンイン
方法によれば、ウエハにおける縦方向の各列における横
方向の半導体チップの表面に設置されている同一機能の
パッドが電気的に接続されている導電体にプローブ針を
当てて、試験を行っていることにより、縦方向の各列に
おける横方向の半導体チップである例えば１４個の半導
体チップを同時に試験することができるので、例えば１
４個という複数個の半導体チップを１個の半導体チップ
の試験時間である１０秒〜２０秒程度の時間をもって試
験することができる。
方法によれば、ウエハにおける縦方向の各列における横
方向の半導体チップの表面に設置されている同一機能の
パッドが電気的に接続されている導電体にプローブ針を
当てて、試験を行っていることにより、縦方向の各列に
おける横方向の半導体チップである例えば１４個の半導
体チップを同時に試験することができるので、例えば１
４個という複数個の半導体チップを１個の半導体チップ
の試験時間である１０秒〜２０秒程度の時間をもって試
験することができる。
【００５８】したがって、本発明の半導体装置のバーン
イン方法によれば、試験時間を短縮することができるこ
とにより、スループットの向上を行うことができるの
で、半導体装置の原価の低減を行うことができる。
イン方法によれば、試験時間を短縮することができるこ
とにより、スループットの向上を行うことができるの
で、半導体装置の原価の低減を行うことができる。
【００５９】（２）．本発明の半導体装置によれば、ウ
エハに配置されている複数の半導体チップにおける各々
の半導体チップにおけるウエハの横方向に配置されてい
る複数の半導体チップにおける各々の半導体チップの表
面に設置されている同一機能のパッドが導電体によって
電気的に接続されていることにより、半導体装置のバー
ンイン方法における試験をする際に、縦方向の各列にお
ける横方向の半導体チップである例えば１４個の半導体
チップを同時に試験することができる。したがって、試
験時間を短縮することができることにより、スループッ
トの向上を行うことができるので、半導体装置の原価の
低減を行うことができる。
エハに配置されている複数の半導体チップにおける各々
の半導体チップにおけるウエハの横方向に配置されてい
る複数の半導体チップにおける各々の半導体チップの表
面に設置されている同一機能のパッドが導電体によって
電気的に接続されていることにより、半導体装置のバー
ンイン方法における試験をする際に、縦方向の各列にお
ける横方向の半導体チップである例えば１４個の半導体
チップを同時に試験することができる。したがって、試
験時間を短縮することができることにより、スループッ
トの向上を行うことができるので、半導体装置の原価の
低減を行うことができる。
【００６０】（３）．本発明の半導体装置の製造方法に
よれば、半導体チップにおけるパッドの表面に例えばは
んだからなる接着剤を付着した後、パッドの材料とは異
なる材料である例えば銅からなる線状態の導電体をパッ
ドの上に配置する。その後、接着剤の熱処理を行って、
接着剤によって、パッドと導電体とを電気的に接続して
いる。また、パッドと導電体とを電気的に接続する場合
の他の態様として、半導体基板の上に、パッドの材料と
は異なる材料である例えば銅からなる導電体をスパッタ
リング法を使用して堆積した後、リソグラフィ技術と選
択エッチング技術とを使用して、導電体となるパターン
を形成する態様など種々の態様とすることができる。
よれば、半導体チップにおけるパッドの表面に例えばは
んだからなる接着剤を付着した後、パッドの材料とは異
なる材料である例えば銅からなる線状態の導電体をパッ
ドの上に配置する。その後、接着剤の熱処理を行って、
接着剤によって、パッドと導電体とを電気的に接続して
いる。また、パッドと導電体とを電気的に接続する場合
の他の態様として、半導体基板の上に、パッドの材料と
は異なる材料である例えば銅からなる導電体をスパッタ
リング法を使用して堆積した後、リソグラフィ技術と選
択エッチング技術とを使用して、導電体となるパターン
を形成する態様など種々の態様とすることができる。
【００６１】したがって、本発明の半導体装置の製造方
法によれば、製造工程を簡単にできると共に導電体を高
製造歩留りで製造することができる。
法によれば、製造工程を簡単にできると共に導電体を高
製造歩留りで製造することができる。
【００６２】（４）．本発明の半導体装置の製造方法に
よれば、パッドの材料とは異なる材料である例えば銅か
らなる導電体をパッドの上に配置していることにより、
半導体装置のバーンイン作業を終了した後に、不要とな
った導電体を取り除く際に、パッドの材料とは異なる材
料である例えば銅からなる導電体であるので、パッドが
エッチングされるのを防止した状態で、導電体のみを選
択エッチングする場合、容易な製造工程によって、導電
体のみを取り除くことができる。
よれば、パッドの材料とは異なる材料である例えば銅か
らなる導電体をパッドの上に配置していることにより、
半導体装置のバーンイン作業を終了した後に、不要とな
った導電体を取り除く際に、パッドの材料とは異なる材
料である例えば銅からなる導電体であるので、パッドが
エッチングされるのを防止した状態で、導電体のみを選
択エッチングする場合、容易な製造工程によって、導電
体のみを取り除くことができる。
【図１】本発明の一実施の形態である半導体装置が形成
されている半導体チップが配置されているウエハの平面
の一部を透視的に示す概略平面図である。
されている半導体チップが配置されているウエハの平面
の一部を透視的に示す概略平面図である。
【図２】図１におけるＡ−Ａ矢視断面を拡大して示す概
略断面図である。
略断面図である。
【図３】本発明の一実施の形態である半導体装置の製造
工程を示す概略平面図である。
工程を示す概略平面図である。
【図４】図３におけるＢ−Ｂ矢視断面を拡大して示す概
略断面図である。
略断面図である。
１ ウエハ ２ 半導体チップ ３ パッド ４ 導電体 ５ 半導体基板 ６ 絶縁膜 ７ 第１の配線層 ８ 層間絶縁膜 ９ 第２の配線層 １０ 絶縁膜 １１ プラグ １２ パッシベーション膜
Claims (8)
- 【請求項１】 ウエハに配置されている複数の半導体チ
ップにおける各々の前記半導体チップの少なくとも２個
以上の前記半導体チップの表面に設置されている同一機
能のパッドが導電体で電気的に接続されていることを特
徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、前
記導電体は、ウエハ状態の半導体装置のバーンイン方法
を行う前に形成されており、前記バーンイン方法が終了
した後に、前記導電体が取り除かれていることを特徴と
する半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置であ
って、前記導電体の材料は、前記パッドの材料とは異な
る材料であることを特徴とする半導体装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体装置であって、前記導電体は、前記ウエハに横方向
または縦方向に配置されている複数の半導体チップにお
ける各々の前記半導体チップの表面に設置されている同
一機能のパッドを電気的に接続させていることを特徴と
する半導体装置。 - 【請求項５】 請求項１〜３のいずれか１項に記載の半
導体装置であって、前記導電体は、前記ウエハに配置さ
れている複数の半導体チップにおける各々の前記半導体
チップの表面に設置されている同一機能のパッドを電気
的に接続させていることを特徴とする半導体装置。 - 【請求項６】 複数の半導体チップを備えているウエハ
における各々の前記半導体チップの少なくとも２個以上
の前記半導体チップの表面に設置されている同一機能の
パッドを導電体によって電気的に接続する製造工程を有
することを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法で
あって、前記導電体の材料は、前記パッドの材料とは異
なる材料が使用されて、前記導電体が形成されることを
特徴とする半導体装置の製造方法。 - 【請求項８】 請求項１〜５のいずれか１項に記載の半
導体装置のバーンイン方法であって、ウエハに配置され
ている複数の半導体チップにおける各々の前記半導体チ
ップの少なくとも２個以上の前記半導体チップの表面に
設置されている同一機能のパッドが電気的に接続されて
いる導電体にプローブ針を当てて、試験を行うことを特
徴とする半導体装置のバーンイン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13180298A JPH11330175A (ja) | 1998-05-14 | 1998-05-14 | 半導体装置およびその製造方法ならびに半導体装置のバーンイン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13180298A JPH11330175A (ja) | 1998-05-14 | 1998-05-14 | 半導体装置およびその製造方法ならびに半導体装置のバーンイン方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330175A true JPH11330175A (ja) | 1999-11-30 |
Family
ID=15066462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13180298A Withdrawn JPH11330175A (ja) | 1998-05-14 | 1998-05-14 | 半導体装置およびその製造方法ならびに半導体装置のバーンイン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330175A (ja) |
-
1998
- 1998-05-14 JP JP13180298A patent/JPH11330175A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |