JPH11328046A - 情報処理装置及び記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】本発明は情報処理装置に関し、バス上にパリテ
ィビット等の異常検出／訂正情報を持たない装置におい
て、ＤＭＡ転送を行う場合、既存のアプリケーションや
ホスト側のハードウェアに全く影響を与えることなく、
ＤＭＡ転送データの信頼性を確保できるようにする。 【解決手段】転送データの異常検出／訂正情報を持たな
いバス４上に、Ｉ／Ｏ装置３とホスト２を配置し、Ｉ／
Ｏ装置３にＤＭＡ転送情報を格納するＤＭＡレジスタ１
５を備えて、ホスト２からもアクセス可能にした装置に
おいて、Ｉ／Ｏ装置３は、転送データの訂正子を格納す
る訂正子レジスタ２２を備えると共に、Ｉ／Ｏ装置３か
らホスト２へＤＭＡによりデータ転送を行う際、予め、
前記ＤＭＡ転送データの訂正子を計算して訂正子レジス
タ２２に書き込むＩ／Ｏ装置側訂正子書き込み手段（サ
ブＣＰＵ１２）を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ワークステーショ
ン、パーソナルコンピュータ等の情報処理装置に関す
る。近年、情報処理装置において、既存のＩ／Ｏ装置、
アプリケーションソフト等の資産の継承を実施するた
め、共通のアーキテクチャの情報処理装置を使用するこ
とが増えて来ている。しかしながら、共通アーキテクチ
ャにおいて、バス上にパリティが無いなど、機能、信頼
性面で問題が発生し対策が必要になってきている。この
ため、信頼性の要求される情報処理装置において、転送
データの信頼性を確保するための対策の検討が必要とな
ってきている。

【０００２】

【従来の技術】以下、図に基づいて従来例を説明する。
図１１は従来例の説明図であり、Ａ図は装置構成図、Ｂ
図は例２のデータ配列を示す図、Ｃ図はデータの並べ替
え結果を示す図である。以下、図１１に基づいて従来例
を説明する。なお、以下の説明では、入出力装置を「Ｉ
／Ｏ装置」、ダイレクトメモリアクセス（Direct Memor
y Access）を「ＤＭＡ」、ダイレクトメモリアクセスコ
ントローラ（Direct Memory Access Controller ）を
「ＤＭＡＣ」と記す。また、ＤＭＡによるデータ転送
を、単に「ＤＭＡ転送」とも記す。

【０００３】§１：従来例１の説明 従来、高信頼性が要求される装置であって、かつ、バス
上にパリティビット等のチェック情報が存在しない装置
（例えば、ワークステーション等の情報処理装置）が知
られていた。この装置では、装置本体（例えば、ワーク
ステーション本体）１に、パリティ等のチェック情報が
存在しないバス４が設けてあり、このバス４上に、ホス
ト２とＩ／Ｏ装置（例えば、Ｉ／Ｏカード）３が配置さ
れていた。

【０００４】この場合、ホスト２には、該ホスト２の各
種制御を行うメインＣＰＵ１０と、転送データ等のデー
タを格納するメモリ１１が設けてあり、Ｉ／Ｏ装置３に
は、Ｉ／Ｏ装置３の各種制御を行うサブＣＰＵ１２と、
転送データ等のデータを格納するメモリ１３と、回線制
御を行う回線制御部１４と、ＤＭＡデータ転送を行う際
の情報（転送先、転送元アドレス、転送長、リード／ラ
イトコマンド等）を格納するＤＭＡレジスタ１５と、Ｄ
ＭＡ転送制御を行うＤＭＡＣ１６が設けてある。なお、
バス４は、ＩＳＡ（Industrial Standard Archtecture
）バス（ＡＴバスとも呼ばれている）であり、該バス
４上にパリティビットが存在しない。

【０００５】このような装置において、ホスト２とＩ／
Ｏ装置３との間でデータのＤＭＡ転送を行う場合、従来
例１では、転送データの異常検出／訂正は実施しないで
データ転送を行っていた。例えば、Ｉ／Ｏ装置３からホ
スト２へのＤＭＡ転送（ＤＭＡライト）を行う場合、メ
インＣＰＵ１０が、Ｉ／Ｏ装置３のＤＭＡレジスタ１５
に転送元アドレス、転送先アドレス、転送長、ＤＭＡコ
マンド（リード／ライト）を書き込む。

【０００６】その後、Ｉ／Ｏ装置３のサブＣＰＵ１２
が、ＤＭＡレジスタ１５の内容に基づいてＤＭＡＣ１６
を起動し、該ＤＭＡＣ１６が、転送するためのデータ
（メモリ１３のデータ）をそのまま転送（メモリ１１へ
転送）していた。その結果、ＤＭＡ転送中にデータ化け
が発生しても、データの異常を判断できなかった。従っ
て、金融系のデータなど、高信頼性が必要なデータ転送
には適していなかった。

【０００７】§２：従来例２の説明 従来例２は、前記従来例１と同じ高信頼性が要求される
装置において、バス４上にパリティビットが存在しない
ＩＳＡバスを使用した場合、前記バス４上に配置された
ホスト２とＩ／Ｏ装置３との間の転送データの正当性確
認のため、転送データに対して訂正子を追加したものを
データとして転送し、転送後、追加した訂正子と比較
し、データの正当性を確認する例である。

【０００８】この例では、ＤＭＡ転送を実施した場合、
実際のデータ長よりも転送長を大きくとらなければなら
ず、既存アプリケーションに対してＤＭＡ転送長の変
更、及びデータのソート（訂正子の除去）が必要になっ
ていた。以下、具体例について説明する。

【０００９】バス４にはパリティビットが存在しない場
合、従来例２でのＤＭＡ転送は次のようにして行う。Ｄ
ＭＡリード（メモリ１１のデータをメモリ１３へ転送）
の場合は、予めメインＣＰＵ１０は、ＤＭＡ転送元領域
のＣＲＣ（データの排他的論理和等のコード）を計算
し、転送元データ領域の後に追加し、ホスト２からのＩ
／Ｏアクセス指示によって、Ｉ／Ｏ装置３にＤＭＡ転送
の転送元、転送先アドレス、転送長、ＤＭＡリード指示
を行い、ＣＲＣを含めた転送長でＤＭＡＣ１６にＤＭＡ
リードの起動指示をかける。

【００１０】そして、ホスト２は、ＤＭＡリードが終了
した場合、ホスト２の転送先ＤＭＡ転送領域のデータと
ＣＲＣを計算し、データの正当性を確認する。実際は、
ＤＭＡが同時に複数起動される事が多く、図１１のＢ図
に示したように、メモリ空間にＣＲＣと必要なデータが
混在する。このため、図１１のＣ図に示したように、必
要なデータを並べ替える処理（ソート）を行う。

【００１１】すなわち、図１１のＢ図の例では、データ
の配列は、データ１、ＣＲＣ１、データ２(1) 、データ
２(2) 、ＣＲＣ２、データ３(1) 、データ３(2) 、ＣＲ
Ｃ３、データ４(1) 、データ４(2) 、ＣＲＣ４・・・の
ようになっている。このような配列のデータをＤＭＡ転
送した後、必要なデータを並べ替える。このデータの並
べ替えでは、前記ＣＲＣ１、ＣＲＣ２、ＣＲＣ３、ＣＲ
Ｃ４・・・等を取り除き、必要なデータのみを残して、
図１１のＣ図に示したように配列する。

【００１２】すなわち、並べ替えた後は、データ１、デ
ータ２(1) 、データ２(2) 、データ３(1) 、データ３
(2) 、データ４(1) 、データ４(2) ・・・のように、必
要なデータのみとなっている。このため、ソフトの変更
が必要であったり、或いは、余分な処理が必要となるた
め、装置の性能の低下も招く。

【００１３】

【発明が解決しようとする課題】前記のような従来のも
のにおいては、次のような課題があった。 (1) ：従来例１では、転送データの異常検出／訂正は実
施しないでＤＭＡによるデータ転送を行っていた。従っ
て、ＤＭＡ転送中にデータ化けが発生しても、データの
異常を判断できなかった。このため、金融系のデータな
ど、信頼性が必要なデータ転送には適していなかった。

【００１４】(2) ：従来例２のように、バス上にパリテ
ィチェックビット等のチェック情報が存在しない装置に
おいて、ＤＭＡ転送を実施した場合、実際のデータ長よ
りも転送長を大きくとらなければならず、既存アプリケ
ーションに対してＤＭＡ転送長の変更、及びデータのソ
ート（訂正子の除去）が必要になる。この場合、既存ア
プリケーションがあれば大幅変更が必要になる。また、
訂正子による転送を実施していない旧アプリケーション
は全く使用できない。

【００１５】(3) ：従来例２では、メモリ空間にＣＲＣ
と必要なデータが混在する。このため、必要なデータを
並べ替える処理が必要である。このため、ソフトの変
更、性能の低下も招く。

【００１６】(4) ：従来のＩＳＡバスは、バス上にパリ
ティビットが存在せず、従来例１のＤＭＡ転送時には、
データの異常検出／訂正は実施していなかった。また、
従来例２のように、転送データ自身に訂正子を追加し
て、転送データ＝必要なデータ＋訂正子として転送する
場合もあった。

【００１７】しかしながら、従来例２では、ハードウェ
アの変更は不要であるが、従来例１で使用していたソフ
トウェアや、ファームウェアの資産を活用する場合、Ｄ
ＭＡ転送長が異なる等、性能の低下や、ソフトウェア、
或いはファームウェア全てに大幅な作り直しが発生して
いた。

【００１８】本発明は、このような従来の課題を解決
し、バス上にパリティビット等の異常検出／訂正情報を
持たない装置において、ＤＭＡ転送を行う場合、既存の
アプリケーションや、ホスト側のハードウェアに全く影
響を与えることなく、ＤＭＡ転送データの信頼性を確保
できるようにすると共に、Ｉ／Ｏアクセスにおけるデー
タの異常検出を確実に行うことを目的とする。

【００１９】

【課題を解決するための手段】図１は本発明の原理説明
図である。本発明は前記の目的を達成するため、次のよ
うに構成した。 (1) ：転送データの異常検出／訂正情報を持たないバス
４上に、Ｉ／Ｏ装置３とホスト２を配置し、Ｉ／Ｏ装置
３にＤＭＡ転送情報を格納するＤＭＡレジスタ１５を備
えて、ホスト２からもアクセス可能にした情報処理装置
において、Ｉ／Ｏ装置３は、転送データの訂正子を格納
する訂正子レジスタ２２を備えると共に、Ｉ／Ｏ装置３
からホスト２へＤＭＡによりデータ転送を行う際、予
め、前記ＤＭＡ転送データの訂正子を計算して訂正子レ
ジスタ２２に書き込むＩ／Ｏ装置側訂正子書き込み手段
（サブＣＰＵ１２）を備えている。

【００２０】(2) ：転送データの異常検出／訂正情報を
持たないバス４上に、Ｉ／Ｏ装置３とホスト２を配置
し、Ｉ／Ｏ装置３にＤＭＡ転送情報を格納するＤＭＡレ
ジスタ１５を備えて、ホスト２からもアクセス可能にし
た情報処理装置において、Ｉ／Ｏ装置３は、転送データ
の訂正子を格納する訂正子レジスタ２２を備え、ホスト
２は、ＤＭＡによりホストからＩ／Ｏ装置３へデータ転
送を行う際、予め、前記ＤＭＡ転送データの訂正子を計
算して訂正子レジスタ２２に書き込むホスト側訂正子書
き込み手段（メインＣＰＵ１０）を備えている。

【００２１】(3) ：前記(1) 又は(2) の情報処理装置に
おいて、前記ＤＭＡ転送データの訂正子と異なるテスト
用訂正子を訂正子レジスタ２２に書き込むテスト用訂正
子書き込み手段（メインＣＰＵ１０、又はサブＣＰＵ１
２）と、前記テスト用訂正子書き込み手段が、訂正子レ
ジスタ２２にテスト用訂正子を書き込んだ後、ホスト２
とＩ／Ｏ装置間３でテストＤＭＡ転送を行わせて、ＤＭ
Ａエラーとなるか否かにより、前記(1) 、又は(2) のＤ
ＭＡデータ転送が可能か否かを判断するテストＤＭＡ制
御手段（メインＣＰＵ１０、又はサブＣＰＵ１２）を備
えている。

【００２２】(4) ：前記(3) の情報処理装置において、
ホスト２は、前記テストＤＭＡ制御手段によるテストＤ
ＭＡ転送で、前記ＤＭＡデータ転送が可能と判断した場
合、ホスト２からＩ／Ｏ装置３のＤＭＡレジスタ１５又
は訂正子レジスタ２２に対してＤＭＡ転送情報又は転送
データの訂正子を書き込むホスト２のＩ／Ｏライトシー
ケンスで、ハードウェアにより同一のライトシーケンス
を後続作成する複数ライトシーケンス作成手段（判定回
路２０）を備え、Ｉ／Ｏ装置３は、前記複数の同一ライ
トシーケンスにより複数回に渡り転送されたライトデー
タを比較してエラーか否かを判定するＩ／Ｏ装置側判定
手段（判定回路２１）を備えている。

【００２３】(5) ：前記(3) の情報処理装置において、
ホスト２は、前記テストＤＭＡ制御手段によるテストＤ
ＭＡ転送で、前記ＤＭＡ転送が可能と判断した場合、Ｉ
／Ｏ装置３のＤＭＡレジスタ１５又は訂正子レジスタ２
２からＤＭＡ転送情報又は転送データの訂正子を読み出
すホスト２のＩ／Ｏリードシーケンスで、ハードウェア
により同一のリードシーケンスを後続作成する複数リー
ドシーケンス作成手段（判定回路２０）を備えると共
に、前記複数の同一リードシーケンスにより複数回に渡
り転送されたリードデータを比較してエラーか否かを判
定するホスト側判定手段（判定回路２０）を備えてい
る。

【００２４】(6) ：転送データの異常検出／訂正情報を
持たないバス４上に、Ｉ／Ｏ装置３とホスト２を配置
し、Ｉ／Ｏ装置３にＤＭＡ転送情報を格納するＤＭＡレ
ジスタ１５を備えて、ホスト２からもアクセス可能にし
た情報処理装置に、Ｉ／Ｏ装置３からホスト２へＤＭＡ
によりデータ転送を行う際、予め、転送データの訂正子
を計算してＩ／Ｏ装置の訂正子レジスタ２２に書き込む
手順を実行させるためのプログラムを記録したコンピュ
ータ読み取り可能な記録媒体。

【００２５】（作用）前記構成に基づく本発明の作用
を、図１に基づいて説明する。 (a) ：前記(1) の作用 Ｉ／Ｏ装置側訂正子書き込み手段は、Ｉ／Ｏ装置３から
ホスト２へＤＭＡによりデータ転送（ＤＭＡライト）を
行う際、予め、前記ＤＭＡ転送データの訂正子を計算し
て、訂正子レジスタ２２に書き込む。そして、ＤＭＡ転
送後、ホスト２側が、転送データと訂正子レジスタ２２
内の訂正子を比較し、Ｉ／Ｏ装置３からのデータの正当
性を確認する。

【００２６】このようにすれば、パリティビット等の異
常検出／訂正情報を持たないバス４上に配置されたＩ／
Ｏ装置３が、ホスト２にＤＭＡ転送（ＤＭＡライト）す
る場合、ＤＭＡ転送長の変更がないため、ソフトウェア
の変更が最小で、ＤＭＡ転送データの異常検出／訂正が
可能になる。

【００２７】(b) ：前記(2) の作用 ホスト側訂正子書き込み手段は、ＤＭＡによりホスト２
からＩ／Ｏ装置３へデータ転送（ＤＭＡリード）を行う
際、予め、前記ＤＭＡ転送データの訂正子を計算して訂
正子レジスタ２２に書き込む。そして、ＤＭＡ転送後、
Ｉ／Ｏ装置３が転送データと訂正子レジスタ２２内の訂
正子を比較し、ホスト２側からのデータの正当性を確認
し、結果を訂正子レジスタ２２にライトする。

【００２８】ホスト２側は、訂正子レジスタ２２の結果
をリードすることにより、Ｉ／Ｏ装置３へのＤＭＡ転送
が正常に転送できたかを確認する。従って、ホスト２か
らＩ／Ｏ装置３へのＤＭＡ転送時に、ＤＭＡ長を変更す
ることなく、ＤＭＡリード転送が可能になり、従来のパ
リティビット等の異常検出／訂正情報を持たない装置で
も、データの異常検出／訂正が可能になる。

【００２９】また、Ｉ／Ｏ装置３が訂正子レジスタ２２
を持たない装置でも、アプリケーションが、訂正子レジ
スタ２２の存在を無視すれば、従来と全く変わりないデ
ータ転送が可能であり、旧アプリケーションは、全く変
更無しで従来のＤＭＡリード動作が可能になる。

【００３０】(c) ：前記(3) の作用 テストＤＭＡ制御手段は、テスト用訂正子書き込み手段
が訂正子レジスタ２２にテスト用訂正子を書き込んだ
後、ホスト２とＩ／Ｏ装置３間でテストＤＭＡ転送（Ｄ
ＭＡライト／ＤＭＡリード）を行わせて、ＤＭＡエラー
となるか否かにより、前記(1) 又は(2) のＤＭＡデータ
転送が可能か否かを判断する。

【００３１】すなわち、初期動作時（例えば、電源投入
時）にテストＤＭＡ転送を行い、訂正子レジスタ２２
に、転送データの訂正子と異なるデータをライトし、Ｄ
ＭＡエラーとなるか否かにより、前記(1) 、(2) のＤＭ
Ａデータ転送が可能か否かを認識する。そして、自動的
に、前記(1) 、(2) のＤＭＡ転送が可能な場合は、前記
(1) 、(2) のＤＭＡ転送を実行し、不可能な場合は、従
来のアプリケーションや、ハードウェアの変更無しで従
来のＤＭＡ転送を実施する。

【００３２】このように、前記(1) 、(2) のＤＭＡ転送
が不可能な場合は従来のＤＭＡ転送を行うため、従来の
ＤＭＡ転送しかできない装置でも、ホスト２のアプリケ
ーション、Ｉ／Ｏ装置３のファームウェアに影響を与え
ないため、既存資産の継承が可能である。

【００３３】(d) ：前記(4) の作用 複数ライトシーケンス作成手段は、前記テストＤＭＡ制
御手段によるテストＤＭＡ転送で、前記ＤＭＡデータ転
送が可能と判断した場合、ホスト２からＩ／Ｏ装置３の
ＤＭＡレジスタ１５又は訂正子レジスタ２２に対してＤ
ＭＡ転送情報又は転送データの訂正子を書き込むホスト
２のＩ／Ｏライトシーケンスで、ハードウェアにより同
一のライトシーケンスを後続作成する。そして、Ｉ／Ｏ
装置側判定手段は、前記複数の同一ライトシーケンスに
より複数回に渡り転送されたライトデータを比較してエ
ラーか否かを判定する。

【００３４】このようにすれば、ＤＭＡデータ転送でな
いＩ／Ｏライトアクセス時にも、データ（ＤＭＡ転送情
報や、訂正子）の異常検出が可能となる。 (e) ：前記(5) の作用 複数リードシーケンス作成手段は、テストＤＭＡ制御手
段によるテストＤＭＡ転送で、前記ＤＭＡ転送が可能と
判断した場合、Ｉ／Ｏ装置３のＤＭＡレジスタ１５又は
訂正子レジスタ２２からＤＭＡ転送情報又は転送データ
の訂正子を読み出すホストのＩ／Ｏリードシーケンス
で、ハードウェアにより同一のリードシーケンスを後続
作成する。そして、ホスト側判定手段は、前記複数の同
一リードシーケンスにより複数回に渡り転送されたリー
ドデータを比較してエラーか否かを判定する。

【００３５】このようにすれば、ＤＭＡデータ転送でな
いＩ／Ｏリードアクセス時にも、データ（ＤＭＡ転送情
報や、訂正子）の異常検出が可能となる。 (f) ：前記(6) の作用 前記情報処理装置が、記録媒体のプログラムを読み出し
て実行することにより、Ｉ／Ｏ装置からホストへＤＭＡ
によりデータ転送を行う際、予め、転送データの訂正子
を計算してＩ／Ｏ装置の訂正子レジスタに書き込む。

【００３６】このようにすれば、パリティ等の異常検出
／訂正情報を持たないバス４上に配置されたＩ／Ｏ装置
３が、ホスト２にＤＭＡ転送（ＤＭＡライト）した場
合、ＤＭＡ転送長の変更がないため、ソフトウェアの変
更が最小で、ＤＭＡ転送データの異常検出／訂正が可能
になる。

【００３７】

【発明の実施の形態】以下、発明の実施の形態を図面に
基づいて詳細に説明する。なお、以下の説明では、入出
力装置を「Ｉ／Ｏ装置」、ダイレクトメモリアクセス
（Direct Memory Access）を「ＤＭＡ」、ダイレクトメ
モリアクセスコントローラ（Direct Memory Access Con
troller ）を「ＤＭＡＣ」と記す。

【００３８】§１：装置の説明・・・図２参照 図２は装置の説明図である。図２に示したように、本実
施の形態で使用する装置（例えば、ワークステーション
等の情報処理装置）には、装置本体１と、該装置本体１
に接続されたハードディスク装置（ＨＤＤ）２４、フレ
キシブルディスクドライブ（ＦＤＤ）２５、ＣＤ−ＲＯ
Ｍドライブ２６等が設けてあり、前記装置本体１には、
ホスト２とＩ／Ｏ装置（入出力装置）３が設けてある。

【００３９】そして、ホスト２には、該ホスト２の各種
制御を行うメインＣＰＵ１０と、転送データ等を格納す
るメモリ１１と、転送データが異常か否かを判定する判
定回路２０が設けてある。また、Ｉ／Ｏ装置３には、該
Ｉ／Ｏ装置３の各種制御を行うサブＣＰＵ１２と、転送
データ等を格納するメモリ１３と、回線制御を行う回線
制御部１４と、ＤＭＡ転送情報（転送元アドレス、転送
先アドレス、転送長、リード／ライトコマンド等）を格
納するＤＭＡレジスタ１５と、転送データの訂正子を格
納する訂正子レジスタ２２と、ＤＭＡ転送制御を行うＤ
ＭＡＣ１６と、転送データが異常か否かを判定する判定
回路２１が設けてある。なお、前記バス４は、ＩＳＡ
（Industrial Standard Archtecture ）バスであり、該
バス４上にパリティビット（異常検出／訂正情報）が存
在しない。

【００４０】前記装置において、Ｉ／Ｏ装置３のＤＭＡ
レジスタ１５、及び訂正子レジスタ２２は、ホスト２の
メインＣＰＵ１０がアクセス（リード／ライト）可能な
レジスタである。例えば、メインＣＰＵ１０がＤＭＡレ
ジスタ１５にＤＭＡ転送情報を書き込んだり、或いは、
サブＣＰＵ１２が訂正子レジスタ２２に書き込んだ情報
を、メインＣＰＵ１０が読み出したりすることができる
ようになっている。

【００４１】このような構成の装置において、ホスト２
とＩ／Ｏ装置３との間でＤＭＡ転送を行う。このＤＭＡ
転送では、ホスト２側（メモリ１１）からＩ／Ｏ装置３
側（メモリ１３）へのデータ転送がＤＭＡリードであ
り、Ｉ／Ｏ装置３側（メモリ１３）からホスト２側（メ
モリ１１）へのデータ転送がＤＭＡライトである。

【００４２】そして、前記ＤＭＡ転送（ＤＭＡライト／
リード）を行う場合、本来転送するデータだけでなく、
ＤＭＡ転送先アドレス、転送元アドレス、転送長、ＤＭ
Ａライト／リードコマンド等のＤＭＡ転送情報や、訂正
子のデータも転送する必要がある。但し、前記ＤＭＡ転
送情報や訂正子はＤＭＡによる転送ではない。以下、こ
れらのデータについて転送時の制御（或いは処理）を、
各例について説明する。

【００４３】§２：例１の説明・・・図３参照 図３は例１の説明図であり、Ａ図は装置説明図、Ｂ図は
例１の処理フローチャートである。なお、Ｓ１〜Ｓ５は
各処理ステップを示す。以下、図３に基づいて例１を説
明する。

【００４４】(1) ：例１の処理概要 例１は、Ｉ／Ｏ装置３からホスト２へのＤＭＡデータ転
送（ＤＭＡライト）の例である。この例１では、バス４
上に配置されたＩ／Ｏ装置３が、ホスト２側へＤＭＡ転
送（ＤＭＡライト）を実行する場合、予め、Ｉ／Ｏ装置
３のサブＣＰＵ１２が転送データに対する訂正子を計算
して、その訂正子を訂正子レジスタ２２に書き込む。そ
して、ＤＭＡ転送後、ホスト２のメインＣＰＵ１０が、
転送データと訂正子レジスタ２２内の訂正子を比較し、
Ｉ／Ｏ装置３からのデータの正当性を確認する。

【００４５】すなわち、転送データの異常検出／訂正情
報を持たないバス４上に、Ｉ／Ｏ装置３とホスト２を配
置し、Ｉ／Ｏ装置３からホスト２へＤＭＡによりデータ
転送を行う際、予め、Ｉ／Ｏ装置３のサブＣＰＵ１２
が、転送データの訂正子を計算して訂正子レジスタ２２
に書き込むようにしている。

【００４６】これにより、Ｉ／Ｏ装置３からホスト２側
へのＤＭＡ転送時に、ＤＭＡの転送長を変更することな
くＤＭＡライト転送が可能となり、従来のパリティ等の
異常検出／訂正ビットを持たない装置でも、データの異
常検出／訂正が可能になる。また、Ｉ／Ｏ装置３が訂正
子レジスタ２２を持たない装置でも、アプリケーション
が、訂正子レジスタ２２の存在を無視すれば、従来と変
わらないデータ転送が可能であり、旧アプリケーション
は全く変更無しで従来のＤＭＡライト動作が可能にな
る。

【００４７】(2) ：詳細な説明 以下、図３のＢ図に示した処理フローチャートに基づい
て説明する。先ず、ホスト２のメインＣＰＵ１０からＩ
／Ｏ装置３に対して、ＤＭＡ転送先アドレス、転送元ア
ドレス、ＤＭＡライトコマンド等のＤＭＡ転送情報をＩ
／Ｏ装置３のＤＭＡレジスタ１５にライトする（Ｓ
１）。次に、Ｉ／Ｏ装置３のサブＣＰＵ１２は、ＤＭＡ
レジスタ１５のリードにより、ＤＭＡライトコマンドを
受け付ける（Ｓ２）。

【００４８】次に、サブＣＰＵ１２は、ＤＭＡＣ１６に
ＤＭＡライトを起動する前に、転送元（Ｉ／Ｏ装置３）
メモリ領域の訂正子（メモリ１３に格納されたデータの
訂正子）を計算する。この場合、前記訂正子の計算はハ
ードが自動的に計算しても良い。そして、サブＣＰＵ１
２は、前記計算結果の訂正子を訂正子レジスタ２２にラ
イトし、ＤＭＡライトを起動する（Ｓ３）。

【００４９】その後、Ｉ／Ｏ装置３のサブＣＰＵ１２
は、ＤＭＡＣ１６からの情報によりＤＭＡライトが終了
した事を認識し、ホスト２に対してＤＭＡ終了通知を行
う。この場合、Ｉ／Ｏ装置３のサブＣＰＵ１２は、ホス
ト２に対して割り込みにより前記ＤＭＡ終了通知を行う
（Ｓ４）。次に、ホスト２のメインＣＰＵ１０は、前記
通知によりＤＭＡライトの終了を認識すると、転送先ア
ドレス範囲と、訂正子レジスタ２２のデータを元に計算
を行い、転送データの正当性を確認してＤＭＡライトを
終了する（Ｓ５）。

【００５０】§３：例２の説明・・・図４参照 図４は例２の説明図であり、Ａ図は装置説明図、Ｂ図は
例２の処理フローチャートである。なお、Ｓ２１〜Ｓ２
５は各処理ステップを示す。以下、図４に基づいて例２
を説明する。

【００５１】(1) ：例２の処理概要 例２は、ホスト２からＩ／Ｏ装置３へのＤＭＡデータ転
送（ＤＭＡリード）の例である。ホスト２がバス４上に
配置されたＩ／Ｏ装置３へＤＭＡ転送（ＤＭＡリード）
を実行する場合、予め、ホスト２のメインＣＰＵ１０が
転送データに対する訂正子を用意し、Ｉ／Ｏ装置３の訂
正子レジスタ２２に、転送データの訂正子を計算してラ
イトする。

【００５２】そして、ＤＭＡ転送後、Ｉ／Ｏ装置３のサ
ブＣＰＵ１２が転送データと訂正子レジスタ２２内の訂
正子を比較し、ホスト２側からのデータの正当性を確認
し、結果を訂正子レジスタ２２にライトする。ホスト２
側は、訂正子レジスタ２２の結果により、Ｉ／Ｏ装置３
へのＤＭＡ転送が正常に転送できたかを確認する。

【００５３】すなわち、転送データの異常検出／訂正情
報を持たないバス４上に、Ｉ／Ｏ装置３とホスト２を配
置し、ホスト２のメインＣＰＵ１０は、ＤＭＡによりホ
スト２からＩ／Ｏ装置３へデータ転送を行う際、予め、
ＤＭＡ転送データの訂正子を計算して訂正子レジスタ２
２に書き込む。

【００５４】このようにすれば、ホスト２からＩ／Ｏ装
置３へのＤＭＡ転送時に、ＤＭＡ長を変更することな
く、ＤＭＡリード転送が可能になり、従来のパリティ等
の異常検出／訂正ビットを持たない装置でも、転送デー
タの異常検出／訂正が可能になる。また、Ｉ／Ｏ装置３
が訂正子レジスタ２２を持たない装置でも、アプリケー
ションが、訂正子レジスタ２２の存在を無視すれば、従
来と全く変わりないデータ転送が可能であり、旧アプリ
ケーションは、全く変更無しで従来のＤＭＡリード動作
が可能になる。

【００５５】(2) ：詳細な説明 以下、図４のＢ図に示した処理フローチャートに基づい
て説明する。ホスト２のメインＣＰＵ１０は、ホスト２
からＩ／Ｏ装置３へのＤＭＡ転送（ＤＭＡリード）を実
行する場合、予め、転送データ（メモリ１１内のデー
タ）に対する訂正子を計算し、Ｉ／Ｏ装置３の訂正子レ
ジスタ２２にライトする（Ｓ２１）。次に、ホスト２の
メインＣＰＵ１０は、Ｉ／Ｏ装置３に対してＤＭＡ転送
先アドレス、転送元アドレス、転送長、ＤＭＡリードコ
マンド等のＤＭＡ転送情報をＩ／Ｏ装置３のＤＭＡレジ
スタ１５にライトする（Ｓ２２）。

【００５６】次に、Ｉ／Ｏ装置３のサブＣＰＵ１２は、
ＤＭＡレジスタ１５のリードにより、ＤＭＡリードコマ
ンドを受け付け、ＤＭＡＣ１６にＤＭＡリードを起動す
る（Ｓ２３）。Ｉ／Ｏ装置３は、ＤＭＡＣ１６のステー
タス情報により、ＤＭＡリードが終了した事を認識する
と、ＤＭＡ転送先アドレスと訂正子レジスタ２２の訂正
子を元に計算を行い、データの正当性を確認する。

【００５７】そして、ＤＭＡリードの終了通知と同時
に、訂正子レジスタ２２に前記計算結果を格納して、転
送データの計算結果をホスト２に通知する。この場合、
割り込み等によりホスト２に通知を行う（Ｓ２４）。ホ
スト２のメインＣＰＵ１０は、ＤＭＡリードの終了と訂
正子と訂正子レジスタ２２の計算結果により、データの
正当性を確認し、例２のＤＭＡリードを終了する（Ｓ２
５）。

【００５８】§４：例３の説明・・・図５参照 図５は例３の説明図である。以下、図５に基づいて例３
を説明する。 (1) ：例３の処理概要 例３は、パリティビット等の異常検出／訂正ビットを持
たない装置において、初期動作時（例えば、電源投入
時）にテストＤＭＡ転送を行い、そのテスト結果によ
り、前記例１、例２のようなＤＭＡ転送を行う例であ
る。この場合、初期動作時にテストＤＭＡ転送を行い、
訂正子レジスタ２２に、転送データの訂正子と異なるデ
ータをライトし、ＤＭＡエラーとなるか否かにより、前
記例１、例２のＤＭＡデータ転送が可能か否かを認識す
る。

【００５９】そして、自動的に、前記例１、例２のＤＭ
Ａ転送が可能な場合は、例１、例２のＤＭＡ転送を実行
し、不可能な場合は、従来のアプリケーションや、ハー
ドウェアの変更無しで従来のＤＭＡ転送を実施する。こ
のように、訂正子レジスタ２２にテスト用訂正子を書き
込んだ後、ホスト２とＩ／Ｏ装置３間で、テストデータ
によるテストＤＭＡ転送（ＤＭＡライト／ＤＭＡリー
ド）を行わせて、ＤＭＡエラーとなるか否かにより、前
記例１、例２のＤＭＡデータ転送が可能か否かを判断す
る。

【００６０】そして、自動的に、前記例１、例２のＤＭ
Ａ転送が可能な場合は、例１、例２のＤＭＡ転送を実行
し、不可能な場合は、従来のアプリケーションや、ハー
ドウェアの変更無しで従来のＤＭＡ転送を実施する。こ
のように、前記例１、例２のＤＭＡ転送が不可能な場合
は従来のＤＭＡ転送を行うため、従来のＤＭＡ転送しか
できない装置でも、ホスト２のアプリケーション、Ｉ／
Ｏ装置３のファームウェアに影響を与えないため、既存
資産の継承が可能である。

【００６１】なお、例３では、前記処理により、前記例
１、例２のＤＭＡデータ転送が可能か否かを判断する
が、この処理により、後述する例４、例５のデータ転送
（ＤＭＡ転送ではないデータ転送）が可能か否かも判断
している。従って、前記例４、例５のデータ転送が可能
な場合は、例４、例５のデータ転送を実行し、不可能な
場合は、従来のアプリケーションや、ハードウェアの変
更無しで従来のデータ転送を実施する。

【００６２】(2) ：詳細な説明 例えば、例１の処理を実施の場合、前記訂正子にはＢＣ
Ｃコード（データの排他的論理和）を使用する。また、
ＤＭＡリード時には、Ｉ／Ｏ装置３のサブＣＰＵ１２
は、訂正子レジスタ２２にＩ／Ｏ装置３のサブＣＰＵ１
２が計算した訂正子と、転送元の訂正子をＡＮＤ演算
し、訂正子レジスタ２２に返却する処理を行う。

【００６３】この場合、電源投入時や、リセット時に特
定のデータパターン（例えば、１２４８Ｈ，２４８６
Ｈ）と、その訂正子をＡＡＡＡＨ（３６ＣＥ以外のデー
タ）として、ＤＭＡリードを起動する。この時、例１が
有効なＩ／Ｏ装置３は、訂正子が３６ＣＥＨ以外なの
で、訂正子レジスタ２２には、（３６ＣＥＨ ＥＸ−Ｏ
ＲＡＡＡＡＨ）９Ｃ６４Ｈとなるはずであり、データを
確認する。

【００６４】§５：例４の説明・・・図６〜図８参照 図６は例４の説明図（その１）である。図７は例４の説
明図（その２）であり、Ａ図はホスト側判定回路の説明
図、Ｂ図はタイムチャートである。図８は例４の説明図
（その３）であり、Ａ図はＩ／Ｏ装置側判定回路の説明
図、Ｂ図はタイムチャートである。以下、図６〜図８に
基づいて例４を説明する。

【００６５】(1) ：例４の処理概要 例４は、前記例１、２において、ホスト２がＩ／Ｏ装置
３のＤＭＡレジスタ１５と訂正子レジスタ２２にライト
する時、前記例３の処理により、例１、例２によりＤＭ
Ａ転送が可能と判断した場合に行う処理である。この場
合、ホスト２は、メインＣＰＵ１０のＩ／Ｏライトシー
ケンスからバス４上に同一の２つのＩ／Ｏライトシーケ
ンスを作成し、Ｉ／Ｏ装置３が１回目のデータと２回目
のデータの比較を行う。この処理により、Ｉ／Ｏライト
によるデータ異常を検出する事ができ、Ｉ／Ｏライトデ
ータの異常検出が可能になる。

【００６６】前記のようにして、テストＤＭＡ転送で、
前記例１、例２のＤＭＡデータ転送が可能と判断した場
合、ホスト２からＩ／Ｏ装置３のＤＭＡレジスタ１５又
は訂正子レジスタ２２に対してＤＭＡ転送情報又は転送
データの訂正子を書き込むホスト２のＩ／Ｏライトシー
ケンスで、ハードウェアにより同一のライトシーケンス
を後続作成する。

【００６７】そして、Ｉ／Ｏ装置２のサブＣＰＵ１２
が、複数の同一ライトシーケンスにより２回に渡り転送
されたライトデータを比較してエラーか否かを判定す
る。このようにすれば、ＤＭＡデータ転送でないＩ／Ｏ
ライトアクセス時にも、データ（ＤＭＡ転送情報や、訂
正子）の異常検出が可能となる。なお、前記Ｉ／Ｏライ
トシーケンスでは、２つのＩ／Ｏライトシーケンスを後
続作成しているが、このような例に限らず、３つ以上の
任意数のＩ／Ｏライトシーケンスを作成しても良い。

【００６８】(2) ：詳細な説明 図６に示したように、ホスト２には、メインＣＰＵ１０
とメモリ１１を備えると共に、転送データが異常か否か
を判定するためのハードウェア構成の判定回路２０を備
えている。また、Ｉ／Ｏ装置３には、サブＣＰＵ１２
と、メモリ１３と、ＤＭＡレジスタ１５と、訂正子レジ
スタ２２を備えると共に、転送データが異常か否かを判
定するためのハードウェア構成の判定回路２１を備えて
いる。

【００６９】例４では、前記ホスト２側の判定回路２０
と、Ｉ／Ｏ装置３側の判定回路２１により、転送データ
が異常か否かを判定することで、ホスト２がＩ／Ｏ装置
３にライトするデータの正常性を確認する。以下、ホス
ト２側とＩ／Ｏ装置３側の判定回路について詳細に説明
する。

【００７０】：ホスト側判定回路の説明・・・図７参
照 図７のＡ図に示したように、ホスト２の判定回路２０に
は、Ｉ／Ｏアクセスタイミングを制御するためのハード
構成のＩ／Ｏアクセスタイミング回路２９が設けてあ
る。また、ホスト２には、発振器（ＸＴＡＬ）３０が設
けてあり、この発振器（水晶発振器：ＸＴＡＬ）３０か
ら前記Ｉ／Ｏアクセスタイミング回路２９と、メインＣ
ＰＵ１０にクロック（ＣＬＫ）を供給している。

【００７１】前記のＩ／Ｏアクセスタイミング回路２９
により、メインＣＰＵ１０のＩ／Ｏライトシーケンスか
らバス４上に同一の２つのＩ／Ｏライトシーケンスを作
成し、Ｉ／Ｏ装置３が１回目のデータと２回目のデータ
の比較を行う。この処理により、Ｉ／Ｏライトによるデ
ータ異常を検出する事ができ、Ｉ／Ｏライトデータの異
常検出が可能になる。

【００７２】以下、図７のＢ図を参照しながら動作を説
明する。図７のＢ図において、ａは発振器３０からメイ
ンＣＰＵ１０と判定回路２０に供給されるクロック（Ｃ
ＬＫ）、ｂはホスト２がＩ／Ｏ装置３にライトするデー
タ（Ｉ／Ｏライトデータ）、ｃはメインＣＰＵ１０から
判定回路２０に送出されるＩ／Ｏライト信号（ＩＯＷＣ
信号：Ｉ／Ｏライトコントロール信号）、ｄは１クロッ
クシフト信号（Ｓ１）、ｅは２クロックシフト信号（Ｓ
２）、ｆはＩＯＡＣＫ（Ｉ／Ｏアクノーリッジ信号）、
ｇは１回目のライト信号、ｈは２回目のライト信号、ｉ
はバス４上のＩＯＷ（Ｉ／Ｏライト信号）、ｊはバス４
上のライトデータ、ｋは割り込み信号ＩＲＱ（エラーの
場合）を示す。

【００７３】今、ａのクロックに同期してメインＣＰＵ
１０からＩ／Ｏアクセスタイミング回路２９に対して、
ｃのＩＯＷＣ信号が送出され、メインＣＰＵ１０からバ
ス４上にｂのデータ（Ｉ／Ｏライトデータ）が送出され
たとする。この時、Ｉ／Ｏアクセスタイミング回路２９
内で、前記ＩＯＷＣ信号を１クロック分づつ順次シフト
（遅延）させることで、ｄの１クロックシフト信号（Ｓ
１）を作成し、続いて、ｅの２クロックシフト信号（Ｓ
２）を作成する。これにより、ＩＯＷＣ信号を２つのラ
イト信号に分割する。

【００７４】そして、Ｉ／Ｏアクセスタイミング回路２
９は、前記１クロックシフト信号（Ｓ１）と２クロック
シフト信号（Ｓ２）の論理和演算（ＯＲ）により、ｆの
ＩＯＡＣＫ信号を作成し、メインＣＰＵ１０へ送出す
る。このようにして、メインＣＰＵ１０から出されたＩ
ＯＷＣ信号を後続する２つのライト信号に分割し、Ｉ／
Ｏアクセスタイミング回路２９からバス４上に、後続す
る２つの分割したＩＯＷ（Ｉ／Ｏライト信号）を送出す
る。

【００７５】すなわち、ｇの１回目のライト信号と、ｈ
の２回目のライト信号をバス４に送出することで、バス
４上では、ｉのバス上のＩＯＷ（Ｉ／Ｏライト信号）が
得られる。そして、前記バス４上のＩＯＷと、ｊのバス
上のライトデータにより、Ｉ／Ｏ装置３にデータをライ
トする。このようにしてメインＣＰＵ１０がＩ／Ｏ装置
３にデータをライトするが、この転送データが異常とな
った場合、Ｉ／Ｏ装置３側からｋのＩＲＱ（割り込み信
号）が送られてくる（詳細は後述する）ので、このＩＲ
ＱをメインＣＰＵ１０が受け取ることで、転送データの
異常を認識することができる。

【００７６】：Ｉ／Ｏ装置側判定回路の説明・・・図
８参照 図８のＡ図に示したように、Ｉ／Ｏ装置３の判定回路２
１には、Ｉ／Ｏアクセスタイミングを制御するためのハ
ード構成のＩ／Ｏアクセスタイミング回路３２と、レジ
スタ３５、レジスタ３６と、排他的論理和回路（ＥＸ−
ＯＲ）３３と、ＮＡＮＤ回路（論理積反転回路）３４
と、ＮＯＴ回路（反転回路）４２が設けてある。Ｉ／Ｏ
装置３では、前記判定回路２１により、ホスト２からの
転送データの異常を判定するようになっている。以下、
図８のＢ図を参照しながら詳細な動作を説明する。

【００７７】図８のＢ図において、ａはバス４上のＩＯ
Ｗ（Ｉ／Ｏライト信号）、ｂは１／２回目選択信号（Ｓ
ＥＬ：ＩＯＷの立ち上がりトグルで得られる信号）、ｃ
は１回目ライトパルス（Ｗ１＝ＩＯＷ ｏｒ ＳＥＬの
反転信号）、ｄは２回目ライトパルス（Ｗ２）、ｅはレ
ジスタ３５の出力、ｆはレジスタ３６の出力、ｇは割り
込み信号ＩＲＱ（エラーの場合）を示す。

【００７８】前記のようにしてホスト２がバス４上にＩ
ＯＷ（Ｉ／Ｏライト信号）を送出すると、この信号をＩ
／Ｏ装置３の判定回路２１に取り込む。この場合、Ｉ／
Ｏアクセスタイミング回路３２がａのＩＯＷを取り込
み、ｂの１／２回目選択信号を作成し、この信号により
ｃの１回目ライトパルス（Ｗ１）とｄの２回目ライトパ
ルス（Ｗ２）を作成する。

【００７９】そして、前記１回目ライトパルス（Ｗ１）
はレジスタ３５へ送出し、２回目ライトパルス（Ｗ２）
はレジスタ３６へ送出する。そのため、１回目ライトパ
ルス（Ｗ１）によりレジスタ３５にバス４上のデータが
取り込まれ、２回目ライトパルス（Ｗ２）によりレジス
タ３６にバス４上のデータが取り込まれる。

【００８０】この時、レジスタ３５のデータとレジスタ
３６のデータがＥＸ−ＯＲ３３へ送られ、該ＥＸ−ＯＲ
３３において排他的論理和演算が行われ、その結果の信
号がＮＡＮＤ回路３４へ送られる。そして、ＮＡＮＤ回
路３４において、前記ＥＸ−ＯＲ３３の出力と、前記Ｗ
２からＮＯＴ回路４２により反転された信号との論理積
反転演算が行われ、該ＡＮＤ回路３４の出力をＩＲＱ信
号としてホスト２へ送出する。

【００８１】この場合、レジスタ３５のデータとレジス
タ３６のデータが一致していれば、ＥＸ−ＯＲ３３の出
力はローレベルＬとなり、ＮＡＮＤ回路３４の出力（Ｉ
ＲＱ）はハイレベルＨとなってデータが正常であること
を示す。しかし、レジスタ３５のデータとレジスタ３６
のデータが不一致であれば、ＥＸ−ＯＲ３３の出力はハ
イレベルＨとなり、ＮＡＮＤ回路３４の出力（ＩＲＱ）
はローレベルＬとなってデータが異常（エラー）である
ことを示す。この場合、ＮＡＮＤ回路３４からバス４上
に、ローレベルＬ（エラー）のＩＲＱ信号が送出され、
ホスト２のメインＣＰＵ１０へ割り込みを行う。

【００８２】§６：例５の説明 (1) ：例５の処理概要 例５は、ホスト２がＩ／Ｏ装置３のＤＭＡレジスタ１５
と、訂正子レジスタ２２からデータをリード（Ｉ／Ｏリ
ード）する時、ホスト２では、メインＣＰＵ１０のＩ／
Ｏリードシーケンスからバス４上に同一の２つのＩ／Ｏ
リードシーケンスを後続作成し、ホスト２のメインＣＰ
Ｕ１０が１回目のデータと２回目のデータの比較を行
い、Ｉ／Ｏリードによるデータ異常を検出できるように
した例である。この処理により、Ｉ／Ｏリードアクセス
時にも、転送データ（ＤＭＡ転送情報、訂正子）の異常
検出が可能になる。

【００８３】すなわち、前記例３のテストＤＭＡ転送
で、前記例１、例２のＤＭＡ転送が可能と判断した場
合、Ｉ／Ｏ装置３のＤＭＡレジスタ１５又は訂正子レジ
スタ２２からＤＭＡ転送情報又は転送データの訂正子を
読み出すホスト２のＩ／Ｏリードシーケンスで、ハード
ウェア（判定回路２０）により同一のＩ／Ｏリードシー
ケンスを後続作成する。そして、ホスト２のメインＣＰ
Ｕ１０は、前記複数の同一Ｉ／Ｏリードシーケンスによ
り２回に渡り転送されたリードデータを比較してエラー
か否かを判定する。このようにすれば、ＤＭＡデータ転
送でないＩ／Ｏリードアクセス時にもデータ（ＤＭＡ転
送情報や、訂正子）の異常検出が可能となる。

【００８４】なお、前記Ｉ／Ｏリードシーケンスでは、
２つのＩ／Ｏリードシーケンスを後続作成しているが、
このような例に限らず、３つ以上の任意数のＩ／Ｏリー
ドシーケンスを作成しても良い。

【００８５】(2) ：詳細な説明・・・図１０参照 図１０のＡ図に示したように、ホスト２の判定回路２０
には、Ｉ／Ｏアクセスタイミングを制御するためのハー
ド構成のＩ／Ｏアクセスタイミング回路２９と、レジス
タ３８、レジスタ３９と、ＥＸ−ＯＲ回路（排他的論理
和回路）４０と、ＮＡＮＤ回路（論理積反転回路）４１
と、ＮＯＴ回路（反転回路）４２が設けてある。また、
ホスト２には、発振器（水晶発振器：ＸＴＡＬ）３０が
設けてあり、この発振器３０から前記Ｉ／Ｏアクセスタ
イミング回路２９と、メインＣＰＵ１０にクロック（Ｃ
ＬＫ）を供給している。前記構成により、ホスト２では
前記判定回路２０により、Ｉ／Ｏ装置３からの転送デー
タの異常を判定するようになっている。以下、図１０の
Ｂ図を参照しながら詳細な動作を説明する。

【００８６】図１０のＢ図において、ａは発振器３０か
らメインＣＰＵ１０と判定回路２０に供給されるクロッ
ク（ＣＬＫ）、ｂはメインＣＰＵ１０から判定回路２０
に送出されるＩ／Ｏリード信号（ＩＯＲＣ信号：Ｉ／Ｏ
リードコントロール信号）、ｃは１クロックシフト信号
（Ｓ１）、ｄは２クロックシフト信号（Ｓ２）、ｅはＩ
ＯＡＣＫ信号（Ｉ／Ｏアクノーリッジ信号）、ｆは１回
目リード信号（ＲＲ１＝ＩＯＲＣ ｏｒ Ｓ１の反転信
号）、ｇは２回目リード信号（ＲＲ２＝ＩＯＲＣ ｏｒ
Ｓ２）、ｈはバス４上のＩ／Ｏリード信号（ＩＯＲ＝
１回目リード信号＋２回目リード信号）、ｉはバス４上
のデータ（ＤＡＴＡ１、ＤＡＴＡ２）、ｋは割り込み信
号ＩＲＱ（エラーの場合）を示す。

【００８７】今、ａのクロックに同期してメインＣＰＵ
１０からＩ／Ｏアクセスタイミング回路２９に対してｂ
のＩＯＲＣ信号が送出されると、Ｉ／Ｏアクセスタイミ
ング回路２９内で、前記ＩＯＲＣ信号を１クロック分づ
つ順次シフト（遅延）させ、ｃの１クロックシフト信号
（Ｓ１）、ｄの２クロックシフト信号（Ｓ２）を作成す
る。これにより、ＩＯＲＣ信号を２つに分割する。

【００８８】そして、Ｉ／Ｏアクセスタイミング回路２
９は、前記１クロックシフト信号（Ｓ１）と２クロック
シフト信号（Ｓ２）の信号の論理和演算（ＯＲ）によ
り、ｅのＩＯＡＣＫ信号を作成し、メインＣＰＵ１０へ
送る。このようにして、メインＣＰＵ１０から出された
ＩＯＲＣ信号を２つの信号に分割し、Ｉ／Ｏアクセスタ
イミング回路２９からバス４上に、２つの分割したＩＯ
Ｒ（Ｉ／Ｏリード信号）を送出する。

【００８９】そして、前記２つに分割したＩ／Ｏリード
信号によりＩ／Ｏ装置３から２回に渡りデータをリード
する。すなわち、ｆの１回目リード信号ＲＲ１によりｉ
のＤＡＴＡ１をバス４上に読み出し、ｇの２回目リード
信号ＲＲ２によりｉのＤＡＴＡ２をバス４上に読み出
す。

【００９０】この時、Ｉ／Ｏアクセスタイミング回路２
９から出力されるＲＲ１信号とＲＲ２信号により、バス
４上のデータ（リードデータ）をレジスタ３８、３９に
取り込む。そして、レジスタ３８のデータとレジスタ３
９のデータがＥＸ−ＯＲ回路４０へ送られ、該ＥＸ−Ｏ
Ｒ回路４０において排他的論理和演算が行われ、その結
果の信号がＮＡＮＤ回路４１へ送られる。そして、ＮＡ
ＮＤ回路４１において、前記ＥＸ−ＯＲ回路４０の出力
と、前記ＲＲ２からＮＯＴ回路４２により反転された信
号との論理積演算が行われ、該ＮＡＮＤ回路４１の出力
をＩＲＱ信号としてメインＣＰＵ１０へ送出する。

【００９１】この場合、レジスタ３８のデータとレジス
タ３９のデータが一致していれば、ＥＸ−ＯＲ回路４０
の出力はローレベルＬとなり、ＮＡＮＤ回路４１の出力
（ＩＲＱ）はハイレベルＨとなってデータが正常である
ことを示す。しかし、レジスタ３８のデータとレジスタ
３９のデータが不一致であれば、ＥＸ−ＯＲ回路４０の
出力はハイレベルＨとなり、ＮＡＮＤ回路４１の出力
（ＩＲＱ）はローレベルＬとなってデータが異常（エラ
ー）であることを示す。このようにしてＮＡＮＤ回路４
１の出力を割り込み信号としてメインＣＰＵ１０に対し
て割り込みを行う。

【００９２】§７：具体例による例１〜例５全体の説明
・・・図２参照 以下、図２を参照しながら、具体例による前記例１〜例
５全体の処理を説明する。

【００９３】(1) ：テストＤＭＡ転送時の説明 この具体例では、前記例３のテストＤＭＡ転送により、
前記例１、例２、例４、例５の実施が可能か否かを判定
する。例えば、前記例１の実施として、訂正子にはＢＣ
Ｃコード（データの排他的論理和）を使用する。また、
ＤＭＡリード時には、Ｉ／Ｏ装置３のサブＣＰＵ１２
は、訂正子レジスタ２２に、Ｉ／Ｏ装置３が計算した訂
正子と、転送元の訂正子を論理積演算し、訂正子レジス
タ２２に返却するものとする。

【００９４】電源投入時や、装置のリセット時に、前記
例３で説明したテストＤＭＡ転送を実施するが、この場
合、特定のデータパターン（例えば、１２４８Ｈ，２４
８６Ｈ）と、その訂正子をＡＡＡＡＨ（３６ＣＥ以外の
データ）として、ＤＭＡリードを起動する。この時、前
記例１が有効なＩ／Ｏ装置３は、訂正子が３６ＣＥＨ以
外なので、訂正子レジスタ２２は、（３６ＣＥＨ ＥＯ
Ｒ ＡＡＡＡＨ）９Ｃ６４Ｈとなるはずであり、このデ
ータを確認する。

【００９５】この例では、前記テストＤＭＡ転送によ
り、前記例１、例２、例４、例５の処理が実施可能なＩ
／Ｏ装置３であることをホスト２のメインＣＰＵ１０が
認識する。以下、このテストＤＭＡ転送について、更に
詳細に説明する。

【００９６】(a) ：電源投入時、又はリセット時の１回
目のＤＭＡ転送は、予めテストパターンデータ（１２４
８Ｈ，２４８６Ｈ）と、通常の訂正データ（排他的論理
和＝３６ＣＥＨ）とは異なる訂正子データ（ＡＡＡＡ
Ｈ）をホスト２が用意し、テストＤＭＡリード（説明は
後述する）を行う。

【００９７】(b) ：ＤＭＡ起動後、Ｉ／Ｏ装置３のサブ
ＣＰＵ１２はＤＭＡレジスタ１５に、転送先アドレス
と、転送長を元に、転送済みデータ（１２４８Ｈ，２４
８６Ｈ）と、訂正子レジスタ２２の値（ＡＡＡＡＨ）
を、排他的論理和して（データ検証して）その結果を書
き込み、ホスト２は、訂正子レジスタ２２のデータをリ
ードして、リードした値が９Ｃ６４Ｈ（１２４８Ｈと、
２４８６Ｈと、ＡＡＡＡＨの排他的論理和）である事を
期待する。

【００９８】(c) ：ホスト２は、訂正子レジスタ２２の
値が、９Ｃ６４Ｈである事を確認すると、前記例１、
２、４、５が実行可能な装置と認識する。なお、訂正子
レジスタ２２の値が一致しない場合は、Ｉ／Ｏ装置３が
例１、２、４、５の実行ができない、従来のＩ／Ｏ装置
である為、ホスト２は、従来のＤＭＡを実行する。

【００９９】(d) ：通常のＤＭＡアクセスを行う場合、
ＤＭＡレジスタ１５に、前記例４、５によるＩ／Ｏリー
ド／ライトを行い、Ｉ／Ｏアクセス中にデータが異常の
場合は、前記判定回路２０、２１によりホスト２に割り
込みを上げ、Ｉ／Ｏアクセス中のデータが異常である事
をホスト２のメインＣＰＵ１０に通知する。

【０１００】(e) ：ＤＭＡリード時は、ホスト２のメモ
リ１１に転送元データが用意されており、回線データを
送信する場合のホスト２のメモリデータと、Ｉ／Ｏ装置
３のメモリデータの転送について解明する。そして、Ｄ
ＭＡレジスタ１５に転送元アドレス、転送先アドレス、
転送長をライトし、ホスト２のメインＣＰＵ１０が、転
送元データの排他的論理和を計算し、訂正子レジスタ２
２に結果をライトし、ＤＭＡコマンドをライトする。そ
して、ホスト２は、ＤＭＡリードコマンドを発行する。

【０１０１】(f) ：Ｉ／Ｏ装置３のサブＣＰＵ１２は、
ホスト２のＤＭＡリードコマンドを認識した場合、ＤＭ
ＡＣ１６に対してＤＭＡリードの起動をかけ、ＤＭＡＣ
１６からのＤＭＡ終了ステータスにより、ＤＭＡが終了
した事を認識する。

【０１０２】(g) ：Ｉ／Ｏ装置３のサブＣＰＵ１２は、
転送先アドレスから、転送長分のデータと、訂正子レジ
スタ２２の内容を排他的論理和し、計算結果を訂正子レ
ジスタ２２に書き込み、割り込みによりＤＭＡリードが
終了した事をホスト２に通知する。

【０１０３】(h) ：ホスト２は、Ｉ／Ｏ装置３からの割
り込みによって、ＤＭＡリードが終了した事を認識し、
訂正子レジスタ２２の値が「０」であるか否かを認識す
る。そして、「０」の場合は、ホスト２が計算した訂正
子と、Ｉ／Ｏ装置３が計算した訂正子が一致した事を知
り、ＤＭＡデータ転送が正常に終了した事を認識する。
一致しなかった場合は、ＤＭＡリード時にデータエラー
（データ化け）が発生したとして、ホスト２のメインＣ
ＰＵ１０は、異常処理（システムダウン等）を実行す
る。

【０１０４】(i) ：ＤＭＡライト時は、Ｉ／Ｏ装置３の
メモリデータをホスト２に転送する場合で、回線制御部
１４からＩ／Ｏ装置３のメモリ１３に回線から受信した
データをホスト２に転送する場合である。Ｉ／Ｏ装置３
は、回線制御部１４から受信データがある事を認識する
と、ホスト２に、ＤＭＡライト要求があるとの割り込み
を上げる。ホスト２は、これを受けてＤＭＡレジスタ１
５に、転送元アドレス、転送先アドレス、転送長、ＤＭ
Ａライトコマンドを書き込む。

【０１０５】(j) ：Ｉ／Ｏ装置３はＤＭＡライトコマン
ドを受け取ると、転送元アドレスと、転送長を元に、排
他的論理和を計算し、訂正子レジスタ２２に計算結果を
書き込んだ後、ＤＭＡＣ１６に対してＤＭＡライトを起
動する。

【０１０６】(k) ：Ｉ／Ｏ装置３はＤＭＡＣ１６のステ
ータスにより、ＤＭＡライトが終了した事を認識後、ホ
スト２にＤＭＡライトが終了した事を通知する。 (l) ：ホスト２は割り込みによりＤＭＡライトが終了し
た事を認識し、転送先データと、訂正子レジスタ２２の
値の排他的論理和の値が、「０」であるか否かを確認す
る。「０」の場合は、ホスト２が計算した訂正子と、Ｉ
／Ｏ装置３が計算した訂正子が一致した事を示し、ＤＭ
Ａデータ転送が正常に終了した事を認識する。

【０１０７】一致しなかった場合は、ＤＭＡリード時に
データエラー（データ化け）が発生していたとして、ホ
スト２のメインＣＰＵ１０は、異常処理（システムダウ
ン等）を実行する。

【０１０８】(m) ：なお、本実施の形態では、訂正子を
排他的論理和としたが、ＥＣＣコードを使用した場合
は、エラーデータの訂正も可能である。 (2) ：ＤＭＡ転送情報、及び訂正子のライト／リード時
の説明 ホスト２がＤＭＡレジスタ１５、又は訂正子レジスタ２
２にＩ／Ｏライト（ＤＭＡ転送情報や訂正子のライト）
を行う場合、ホスト２のメインＣＰＵ１０のＩ／Ｏライ
トシーケンスからバス４上に同一の２つのＩ／Ｏライト
シーケンスを作成し、Ｉ／Ｏ装置３のサブＣＰＵ１２が
１回目のデータと２回目のデータの比較を行い、Ｉ／Ｏ
ライトによるデータ異常がある場合は、ホスト２のメイ
ンＣＰＵ１０に割り込みを上げ、異常検出する。

【０１０９】また、ホスト２がＤＭＡレジスタ１５、又
は訂正子レジスタ２２に対してＩ／Ｏリード（ＤＭＡ転
送情報や訂正子のリード）を行う場合、ホスト２側のメ
インＣＰＵ１０のＩ／Ｏリードシーケンスからバス４上
に同一の２つのＩ／Ｏリードシーケンスを作成し、ホス
ト２側が１回目のデータと２回目のデータの比較を行
い、Ｉ／Ｏリードによるデータ異常がある場合は、割り
込みを上げて異常を通知する。以下、Ｉ／Ｏアクセスは
全て同様に行うものとする。

【０１１０】(3) ：ＤＭＡライト時の説明 Ｉ／Ｏ装置３がＤＭＡライトを行う場合、ホスト２は、
Ｉ／ＯアクセスによりＤＭＡレジスタ１５に、ＤＭＡ転
先、及び転送元のメモリ転送アドレス、転送長、ＤＭＡ
コマンドを格納する。Ｉ／Ｏ装置３は、ＤＭＡ転送開始
前に、予めＤＭＡ転送元データの訂正子を計算して訂正
子レジスタ２２に書き込み、ＤＭＡＣ１６にＤＭＡライ
トを起動する。

【０１１１】Ｉ／Ｏ装置３はＤＭＡＣ１６のステータス
により、ＤＭＡが終了した事を認識すると、ホスト２に
対してＤＭＡ転送終了の割り込みを通知する。その後、
ホスト２は転送先データと訂正子レジスタ２２のリード
内容を元に、計算を行って転送データの正当性を確認す
る。ホスト２は、この計算結果により、転送データに異
常があったかをホスト２は認識できる。

【０１１２】(4) ：ＤＭＡリード時の説明 Ｉ／Ｏ装置３がＤＭＡリードを行う場合、ホスト２側は
Ｉ／Ｏアクセスにより、ＤＭＡレジスタ１５にＤＭＡの
転送先、及び転送元のメモリ転送アドレス、転送長、Ｄ
ＭＡコマンドを格納する。この時、ホスト２側は、予め
転送元のＤＭＡ転送データの訂正子を訂正子レジスタ２
２にライトする。

【０１１３】Ｉ／Ｏ装置３は、ＤＭＡＣ１６に対してＤ
ＭＡリードを起動する。Ｉ／Ｏ装置３は、ＤＭＡＣ１６
のステータスによりＤＭＡリードが終了した事を認識す
ると、転送先データと訂正子レジスタ２２の内容を元に
計算する。Ｉ／Ｏ装置３側は、前記計算結果により転送
データに異常があった場合、ホスト２側に対して異常割
り込みを発生させる。また、ＤＭＡ転送終了が正常であ
つた場合は、正常割り込みとして通知する事ができる。

【０１１４】§８：記録媒体とプログラムの説明 前記装置が行う前記例１〜例５の処理は、装置本体１内
のホスト２、及びＩ／Ｏ装置３が、メインＣＰＵ１０、
或いはサブＣＰＵ１２内のプログラムを実行することに
より行うが、このような例に限らず、次のようにしても
実現できる。

【０１１５】例えば、装置本体１にはハードディスク装
置２４が設けてあり、このハードディスク装置２４の記
録媒体（ハードディスク）に、前記例１〜例５の処理を
実現するためのプログラムやその他のデータを格納して
おく。そして、前記例１〜例５の処理を行う場合は、例
えば、メインＣＰＵ１０の制御によりハードディスク装
置２４の記録媒体に格納されている前記プログラムやデ
ータを読み出して、一旦、メモリ１１、及びメモリ１３
に格納する。

【０１１６】その後、メインＣＰＵ１０、及びサブＣＰ
Ｕ１２がメモリ１１、メモリ１３に格納してあるプログ
ラムの内、必要なプログラムから順次読み出して実行す
ることにより、前記例１〜例５の処理を行う。なお、前
記ハードディスク装置２４の記録媒体に格納するプログ
ラムは、次のようにして記録（記憶）する。

【０１１７】：フレキシブルディスク（フロッピィデ
ィスク）に格納されているプログラム（他の装置で作成
したプログラムデータ）を、装置本体１に接続したフレ
キシブルディスクドライブ（ＦＤＤ）２５により読み取
り、ハードディスク装置２４の記録媒体（ハードディス
ク）に格納する。

【０１１８】：光磁気ディスク、或いはＣＤ−ＲＯＭ
等の記憶媒体に格納されているデータを、装置本体１の
ドライブ装置（ＣＤ−ＲＯＭドライブ２６等）により読
み取り、ハードディスク装置２４の記録媒体（ハードデ
ィスク）に格納する。

【０１１９】：ＬＡＮ等の通信回線を介して他の装置
から伝送されたプログラム等のデータを、ホスト２が通
信制御部（図示省略）を介して受信し、そのデータをハ
ードディスク装置２４の記録媒体（ハードディスク）に
格納する。

【０１２０】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) ：バス上にパリティビット等の異常検出／訂正情報
を持たない装置において、該バス上に配置されたホスト
とＩ／Ｏ装置との間でＤＭＡ転送を行う場合、ＤＭＡ転
送長の変更無しで訂正子付ＤＭＡ転送が可能となり、Ｄ
ＭＡ転送データの信頼性が向上する。

【０１２１】(2) ：本発明のＤＭＡ転送が不要な場合
は、ホストのアプリケーション、Ｉ／Ｏ装置のファーム
ウェアが、訂正子を全く意識しないため、本発明によら
ないで開発した既存のアプリケーションや、ハードウェ
アに全く影響を受けずに、既存資産（ハードウェア／ソ
フトウェア）の継承が可能となる。

【０１２２】(3) ：本発明によるＤＭＡデータ転送の機
能の有無が自動的に識別できるので、従来のアプリケー
ションや、Ｉ／Ｏ装置のファームウェアを全く変更せず
に動作が可能である。

【０１２３】(4) ：Ｉ／Ｏ装置のレジスタ（ＤＭＡレジ
スタ、訂正子レジスタ）のリード／ライト（ＤＭＡ転送
データ以外のデータのリード／ライト）においても、デ
ータ転送時の異常データの検出が可能となり、レジスタ
アクセスにおいてのデータの信頼性が向上する。

【０１２４】前記効果の他、各請求項に対応して次のよ
うな効果がある。 (5) ：請求項１では、Ｉ／Ｏ装置側訂正子書き込み手段
はＩ／Ｏ装置からホストへＤＭＡによりデータ転送（Ｄ
ＭＡライト）を行う際、予め、ＤＭＡ転送データの訂正
子を計算して訂正子レジスタに書き込む。そして、ＤＭ
Ａ転送後、ホストが転送データと訂正子レジスタ内の訂
正子を比較し、Ｉ／Ｏ装置からのデータの正当性を確認
する。

【０１２５】このようにすれば、パリティビット等の異
常検出／訂正情報を持たないバス上に配置されたＩ／Ｏ
装置がホストにＤＭＡ転送（ＤＭＡライト）した場合、
ＤＭＡ転送長の変更がないため、ソフトウェアの変更が
最小で、ＤＭＡ転送データの異常検出／訂正が可能にな
る。

【０１２６】(6) ：請求項２では、ホスト側訂正子書き
込み手段はＤＭＡによりホストからＩ／Ｏ装置へデータ
転送（ＤＭＡリード）を行う際、予め、前記ＤＭＡ転送
データの訂正子を計算して訂正子レジスタに書き込む。
そして、ＤＭＡ転送後、Ｉ／Ｏ装置が転送データと訂正
子レジスタ内の訂正子を比較し、ホスト側からのデータ
の正当性を確認し、結果を訂正子レジスタにライトす
る。

【０１２７】ホスト側は訂正子レジスタの結果により、
Ｉ／Ｏ装置へのＤＭＡ転送が正常に転送できたかを確認
する。従って、ホストからＩ／Ｏ装置へのＤＭＡ転送時
に、ＤＭＡ長を変更することなく、ＤＭＡリード転送が
可能になり、従来のパリティ等の異常検出／訂正ビット
を持たない装置でも、データの異常検出／訂正が可能に
なる。

【０１２８】また、Ｉ／Ｏ装置が訂正子レジスタを持た
ない装置でも、アプリケーションが、訂正子レジスタの
存在を無視すれば、従来と全く変わりないデータ転送が
可能であり、旧アプリケーションは、全く変更無しで従
来のＤＭＡリード動作が可能になる。

【０１２９】(7) ：請求項３では、テストＤＭＡ制御手
段はテスト用訂正子書き込み手段が訂正子レジスタにテ
スト用訂正子を書き込んだ後、ホストとＩ／Ｏ装置間で
テストＤＭＡ転送（ＤＭＡライト／ＤＭＡリード）を行
わせて、ＤＭＡエラーとなるか否かにより、前記請求項
１、または請求項２のＤＭＡデータ転送が可能か否かを
判断する。

【０１３０】すなわち、初期動作時（例えば、電源投入
時）にテストＤＭＡ転送を行い、訂正子レジスタに、転
送データの訂正子と異なるデータをライトし、ＤＭＡエ
ラーとなるか否かにより、前記請求項１、２のＤＭＡデ
ータ転送が可能か否かを認識する。そして、自動的に、
前記請求項１、２のＤＭＡ転送が可能な場合は、請求項
１、２のＤＭＡ転送を実行し、不可能な場合は、従来の
アプリケーションや、ハードウェアの変更無しで従来の
ＤＭＡ転送を実施する。

【０１３１】このように、前記請求項１、２のＤＭＡ転
送が不可能な場合は従来のＤＭＡ転送を行うため、従来
のＤＭＡ転送しかできない装置でも、ホストのアプリケ
ーション、Ｉ／Ｏ装置のファームウェアに影響を与えな
いため、既存資産の継承が可能である。

【０１３２】(8) ：請求項４では、複数ライトシーケン
ス作成手段はテストＤＭＡ制御手段によるテストＤＭＡ
転送でＤＭＡデータ転送が可能と判断した場合、ホスト
からＩ／Ｏ装置のＤＭＡレジスタ又は訂正子レジスタに
対してＤＭＡ転送情報又は転送データの訂正子を書き込
むホストのＩ／Ｏライトシーケンスで、ハードウェアに
より同一のライトシーケンスを後続作成する。そして、
Ｉ／Ｏ装置側判定手段は、前記複数の同一ライトシーケ
ンスにより複数回に渡り転送されたライトデータを比較
してエラーか否かを判定する。

【０１３３】このようにすれば、ＤＭＡデータ転送でな
いＩ／Ｏライトアクセス時にも、データ（ＤＭＡ転送情
報や、訂正子）の異常検出が可能となる。 (9) ：請求項５では、複数リードシーケンス作成手段は
テストＤＭＡ制御手段によるテストＤＭＡ転送で、ＤＭ
Ａ転送が可能と判断した場合、Ｉ／Ｏ装置のＤＭＡレジ
スタ又は訂正子レジスタからＤＭＡ転送情報又は転送デ
ータの訂正子を読み出すホストのＩ／Ｏリードシーケン
スで、ハードウェアにより同一のリードシーケンスを後
続作成する。そして、ホスト側判定手段は、前記複数の
同一リードシーケンスにより複数回に渡り転送されたリ
ードデータを比較してエラーか否かを判定する。

【０１３４】このようにすれば、ＤＭＡデータ転送でな
いＩ／Ｏリードアクセス時にも、データ（ＤＭＡ転送情
報や、訂正子）の異常検出が可能となる。 (10)：請求項６では、情報処理装置が記録媒体のプログ
ラムを読み出して実行することにより、Ｉ／Ｏ装置から
ホストへＤＭＡによりデータ転送を行う際、予め、転送
データの訂正子を計算してＩ／Ｏ装置の訂正子レジスタ
に書き込む。

【０１３５】このようにすれば、パリティ等の異常検出
／訂正情報を持たないバス上に配置されたＩ／Ｏ装置
が、ホストにＤＭＡ転送（ＤＭＡライト）した場合、Ｄ
ＭＡ転送長の変更がないため、ソフトウェアの変更が最
小で、ＤＭＡ転送データの異常検出／訂正が可能にな
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施の形態における装置の説明図であ
る。

【図３】本発明の実施の形態における例１の説明図であ
る。

【図４】本発明の実施の形態における例２の説明図であ
る。

【図５】本発明の実施の形態における例３の説明図であ
る。

【図６】本発明の実施の形態における例４の説明図（そ
の１）である。

【図７】本発明の実施の形態における例４の説明図（そ
の２）である。

【図８】本発明の実施の形態における例４の説明図（そ
の３）である。

【図９】本発明の実施の形態における例５の説明図（そ
の１）である。

【図１０】本発明の実施の形態における例５の説明図
（その２）である。

【図１１】従来例の説明図である。

【符号の説明】

１ 装置本体 ２ ホスト ３ Ｉ／Ｏ装置（入出力装置） ４ バス １０ メインＣＰＵ １１、１３ メモリ １２ サブＣＰＵ １４ 回線制御部 １５ ＤＭＡレジスタ １６ ＤＭＡＣ（ダイレクトメモリアクセスコントロー
ラ） ２０、２１ 判定回路 ２２ 訂正子レジスタ ２４ ＨＤＤ（ハードディスク装置） ２５ ＦＤＤ（フレキシブルディスクドライブ） ２６ ＣＤ−ＲＯＭドライブ ２９、３２ Ｉ／Ｏアクセスタイミング回路 ３０ 発振器 ３３、４０ ＥＸ−ＯＲ回路（排他的論理和回路） ３４、４１ ＮＡＮＤ回路（論理積反転回路） ３５、３６、３８、３９ レジスタ ４２ ＮＯＴ回路（反転回路）

Claims (6)

【特許請求の範囲】
1. 【請求項１】転送データの異常検出／訂正情報を持たな
   いバス上に、Ｉ／Ｏ装置とホストを配置し、前記Ｉ／Ｏ
   装置にＤＭＡ転送情報を格納するＤＭＡレジスタを備え
   て、ホストからもアクセス可能にした情報処理装置にお
   いて、 前記Ｉ／Ｏ装置は、転送データの訂正子を格納する訂正
   子レジスタを備えると共に、 Ｉ／Ｏ装置からホストへＤＭＡによりデータ転送を行う
   際、予め、前記ＤＭＡ転送データの訂正子を計算して前
   記訂正子レジスタに書き込むＩ／Ｏ装置側訂正子書き込
   み手段を備えていることを特徴とした情報処理装置。
2. 【請求項２】転送データの異常検出／訂正情報を持たな
   いバス上に、Ｉ／Ｏ装置とホストを配置し、前記Ｉ／Ｏ
   装置にＤＭＡ転送情報を格納するＤＭＡレジスタを備え
   て、ホストからもアクセス可能にした情報処理装置にお
   いて、 前記Ｉ／Ｏ装置は、転送データの訂正子を格納する訂正
   子レジスタを備え、 前記ホストは、ＤＭＡによりホストからＩ／Ｏ装置へデ
   ータ転送を行う際、予め、前記ＤＭＡ転送データの訂正
   子を計算して前記訂正子レジスタに書き込むホスト側訂
   正子書き込み手段を備えていることを特徴とした情報処
   理装置。
3. 【請求項３】前記ＤＭＡ転送データの訂正子と異なるテ
   スト用訂正子を前記訂正子レジスタに書き込むテスト用
   訂正子書き込み手段と、 前記テスト用訂正子書き込み手段が、前記訂正子レジス
   タにテスト用訂正子を書き込んだ後、前記ホストとＩ／
   Ｏ装置間でテストＤＭＡ転送を行わせて、ＤＭＡエラー
   となるか否かにより、前記ＤＭＡデータ転送が可能か否
   かを判断するテストＤＭＡ制御手段を備えていることを
   特徴とした請求項１又は２記載の情報処理装置。
4. 【請求項４】前記ホストは、前記テストＤＭＡ制御手段
   によるテストＤＭＡ転送で、前記ＤＭＡデータ転送が可
   能と判断した場合、ホストからＩ／Ｏ装置のＤＭＡレジ
   スタ又は訂正子レジスタに対してＤＭＡ転送情報又は転
   送データの訂正子を書き込むホストのＩ／Ｏライトシー
   ケンスで、ハードウェアにより同一のライトシーケンス
   を後続作成する複数ライトシーケンス作成手段を備え、 前記Ｉ／Ｏ装置は、前記複数の同一ライトシーケンスに
   より複数回に渡り転送されたライトデータを比較してエ
   ラーか否かを判定するＩ／Ｏ装置側判定手段を備えてい
   ることを特徴とした請求項３記載の情報処理装置。
5. 【請求項５】前記ホストは、前記テストＤＭＡ制御手段
   によるテストＤＭＡ転送で、前記ＤＭＡ転送が可能と判
   断した場合、Ｉ／Ｏ装置のＤＭＡレジスタ又は訂正子レ
   ジスタからＤＭＡ転送情報又は転送データの訂正子を読
   み出すホストのＩ／Ｏリードシーケンスで、ハードウェ
   アにより同一のリードシーケンスを後続作成する複数リ
   ードシーケンス作成手段を備えると共に、 前記複数の同一リードシーケンスにより複数回に渡り転
   送されたリードデータを比較してエラーか否かを判定す
   るホスト側判定手段を備えていることを特徴とした請求
   項３記載の情報処理装置。
6. 【請求項６】転送データの異常検出／訂正情報を持たな
   いバス上に、Ｉ／Ｏ装置とホストを配置し、前記Ｉ／Ｏ
   装置にＤＭＡ転送情報を格納するＤＭＡレジスタを備え
   て、ホストからもアクセス可能にした情報処理装置に、 Ｉ／Ｏ装置からホストへＤＭＡによりデータ転送を行う
   際、予め、転送データの訂正子を計算してＩ／Ｏ装置の
   訂正子レジスタに書き込む手順を実行させるためのプロ
   グラムを記録したコンピュータ読み取り可能な記録媒
   体。