JPH11327959A - Method and device for monitoring abnormality of processor - Google Patents
Method and device for monitoring abnormality of processorInfo
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- JPH11327959A JPH11327959A JP10153860A JP15386098A JPH11327959A JP H11327959 A JPH11327959 A JP H11327959A JP 10153860 A JP10153860 A JP 10153860A JP 15386098 A JP15386098 A JP 15386098A JP H11327959 A JPH11327959 A JP H11327959A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はプロセッサあるいは
中央処理装置（以下、ＣＰＵという。）の監視方法及び
装置に係り、特にウォッチドックタイマを用いたＣＰＵ
の異常監視方法及び装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and apparatus for monitoring a processor or a central processing unit (hereinafter referred to as a CPU), and more particularly to a CPU using a watchdog timer.
The present invention relates to an abnormality monitoring method and apparatus.
【０００２】[0002]
【従来の技術】ＣＰＵ暴走監視に使用されるウォッチド
ックタイマは、一般に、ＣＰＵが正常動作している場合
にはＣＰＵから定期的に入力するリセット信号によって
タイムアウトが回避され、そのリセット信号が所定時間
を過ぎても入力しない場合にはタイムアウトして異常検
出信号を発生する。このようなウォッチドックタイマ
は、例えば、特開平３−２１４２４３号公報や特開平２
−１２０９４３号公報に開示されている。2. Description of the Related Art In general, a watchdog timer used for monitoring a runaway of a CPU avoids timeout by a reset signal periodically input from the CPU when the CPU is operating normally, and the reset signal is output for a predetermined time. If an input is not made after this time, a timeout occurs and an abnormality detection signal is generated. Such a watchdog timer is disclosed in, for example, JP-A-3-214243 and JP-A-2
-120943.
【０００３】他の方式として、ウォッチドックタイマの
リセットをＣＰＵによるタスク実行の前或いは後に実行
する方式も一般的に採用されている。更に、タスクに優
先順位を付け、最優先のタスクが所定回数実行される間
に最も優先度の低いタスクが実行されるという方式で
は、最も優先順位の低いタスクによってウォッチドック
タイマのリセットを実行するという方法が採用されてい
る。As another method, a method of resetting a watchdog timer before or after a task is executed by a CPU is generally adopted. Further, in a method in which tasks are prioritized, and the task with the lowest priority is executed while the task with the highest priority is executed a predetermined number of times, the watchdog timer is reset by the task with the lowest priority. That method is adopted.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、ウォッ
チドックタイマのタイムアウト時間をタスクの実行時間
に依存して決定する方式では、ソフトウェアが正常に動
作している限りウォッチドッグタイマのタイムアウトを
回避しなくてはならないために、処理時間の最も長いタ
スクに合わせてタイムアウト時間を設定する必要があっ
た。このために、処理時間の短いタスクを実行中にＣＰ
Ｕが暴走した場合でも、ＣＰＵの暴走を検出するのは、
処理時間の最も長いタスクの処理時間が経過した後とな
り、ＣＰＵ暴走の検出が遅れてしまうという問題があっ
た。However, in the method in which the timeout time of the watchdog timer is determined depending on the execution time of the task, the timeout of the watchdog timer cannot be avoided as long as the software operates normally. Therefore, it was necessary to set the timeout time according to the task with the longest processing time. For this reason, during execution of a task with a short processing time, the CP
Even if U runs out of control, it detects the runaway of CPU
There is a problem that the detection of the CPU runaway is delayed after the processing time of the task having the longest processing time has elapsed.
【０００５】このような問題を解決する方法としては、
ウォッチドッグタイマのタイムアウトをＣＰＵに対する
バスエラーとし、バスエラーの例外処理としてウォッチ
ドッグタイマのリセットを実行することが考えられる。
これにより、ウォッチドッグタイマのタイムアウト時間
を処理時間の最も長いタスクの処理時間に合わせて設定
することを回避することができる。[0005] As a method of solving such a problem,
It is conceivable that the timeout of the watchdog timer is regarded as a bus error with respect to the CPU, and resetting of the watchdog timer is performed as exception processing of the bus error.
This makes it possible to avoid setting the timeout time of the watchdog timer in accordance with the processing time of the task having the longest processing time.
【０００６】しかしながら、ＣＰＵが命令フェッチバス
サイクルを実行中にウォッチドッグタイマのタイムアウ
トが発生した場合、ＣＰＵの中には命令フェッチバスサ
イクルをバスエラーで終了した時に、その命令を実際に
使用する迄、その例外処理を延期するものがある。この
ようなＣＰＵでは、ウォッチドッグタイマのタイムアウ
トを確実に認識することが不可能となる。However, if the watchdog timer times out while the CPU is executing an instruction fetch bus cycle, some CPUs will terminate the instruction fetch bus cycle with a bus error until the instruction is actually used. Some postpones its exception handling. With such a CPU, it is impossible to reliably recognize the timeout of the watchdog timer.
【０００７】本発明の目的は、上記の問題点を鑑みてな
されたものであり、ソフトウェアに依存することなく、
ＣＰＵの異常を速やかに且つ確実に検出することが可能
な方法及びその装置を提供することにある。[0007] The object of the present invention has been made in view of the above-mentioned problems, and has been made without relying on software.
An object of the present invention is to provide a method and a device capable of quickly and reliably detecting an abnormality of a CPU.
【０００８】[0008]
【課題を解決するための手段】本発明によるプロセッサ
の異常監視装置は、割り込み処理を実行可能なプロセッ
サからのリセット信号によってリセットされてカウント
を開始し、カウント値が第１設定値に達した時に第１タ
イムアウト信号を発生する第１カウント手段と、第１タ
イムアウト信号によって割り込み信号を生成しプロセッ
サへ出力する割り込み生成手段と、割り込み信号のタイ
ミングでカウントを開始しリセット信号に従ってリセッ
トされ、カウント値が第２設定値に達した時に第２タイ
ムアウト信号を発生する第２カウント手段と、第２タイ
ムアウト信号によってアラーム信号を生成するアラーム
信号生成手段と、からなることを特徴とする。An apparatus for monitoring abnormality of a processor according to the present invention is reset by a reset signal from a processor capable of executing interrupt processing and starts counting, and when the count value reaches a first set value. First counting means for generating a first time-out signal, interrupt generating means for generating an interrupt signal by the first time-out signal and outputting the signal to the processor, counting at the timing of the interrupt signal, resetting according to the reset signal, and resetting the count value It is characterized by comprising a second counting means for generating a second time-out signal when the second set value is reached, and an alarm signal generating means for generating an alarm signal by the second time-out signal.
【０００９】本発明によるプロセッサの異常監視方法
は、プロセッサがリセット信号を発生する毎にカウント
を初期値から開始し、そのカウント値が第１設定値に達
した時に第１タイムアウト信号を発生し、第１タイムア
ウト信号によって割り込み信号を生成し、割り込み信号
のタイミングでカウントを開始し、そのカウント値が第
２設定値に達するまで前記リセット信号が発生しなかっ
た場合に第２タイムアウト信号を発生し、第２タイムア
ウト信号によってアラーム信号を生成する、ことを特徴
とする。In the processor abnormality monitoring method according to the present invention, each time the processor generates a reset signal, it starts counting from an initial value, and when the count value reaches a first set value, generates a first timeout signal. An interrupt signal is generated by a first timeout signal, counting is started at the timing of the interrupt signal, and a second timeout signal is generated when the reset signal is not generated until the count value reaches a second set value, An alarm signal is generated by the second timeout signal.
【００１０】第１カウント手段の第１タイムアウト信号
によって割り込みが発生し、その割り込み発生によって
第２カウント手段がカウントを開始し、第２所定値に達
するまでリセット信号が発生しなければ、プロセッサの
異常と判断してアラーム信号が生成される。従って、第
１カウント手段が第１設定値に達して第１タイムアウト
信号が発生しても、プロセッサが正常動作している限り
は、リセット信号の発生によって第２カウント手段は第
２設定値に達するまでにリセットされる。An interrupt is generated by the first time-out signal of the first counting means, and the second counting means starts counting by the generation of the interrupt. If the reset signal is not generated until the second predetermined value is reached, the processor malfunctions. And an alarm signal is generated. Therefore, even if the first count means reaches the first set value and the first timeout signal is generated, as long as the processor is operating normally, the reset signal causes the second count means to reach the second set value. Reset by
【００１１】このために、第１カウント手段の第１設定
値を最も長い処理時間を有するタスクに依存して設定す
る必要がなく、例えば最も実行頻度の多いタスクの処理
時間を考慮して設定することができる。このために、ソ
フトウエアに依存することなくプロセッサの異常を検出
することができる。For this reason, it is not necessary to set the first setting value of the first counting means depending on the task having the longest processing time. For example, the first setting value is set in consideration of the processing time of the most frequently executed task. be able to. For this reason, it is possible to detect the abnormality of the processor without depending on the software.
【００１２】更に、割り込み信号とリセット信号とによ
って第２カウント手段が起動及びリセットされ、第２カ
ウント手段の第２タイムアウト信号に従ってアラーム信
号が生成されるために、第１設定値及び第２設定値の和
に相当する時間経過後にプロセッサの異常を検出するこ
とができる。第１設定値を最も長い処理時間を有するタ
スクに依存して設定する必要がなく、第２設定値は所定
のタスクの処理時間より長い適当な時間に設定すればよ
いから、速やかにＣＰＵの異常を検出することが可能と
なる。Further, since the second counting means is started and reset by the interrupt signal and the reset signal, and the alarm signal is generated according to the second timeout signal of the second counting means, the first set value and the second set value are set. Can be detected after a lapse of time corresponding to the sum of. It is not necessary to set the first set value depending on the task having the longest processing time, and the second set value may be set to an appropriate time longer than the processing time of the predetermined task. Can be detected.
【００１３】[0013]
【発明の実施の形態】図１は本発明によるＣＰＵ暴走監
視装置の一実施形態を示すブロック図である。本実施形
態は、ＣＰＵ１０１にウォッチドッグタイマ１０２及び
割込タイマ１０３が接続され、更にリードオンリメモリ
（ＲＯＭ）１０４にはＣＰＵ１０１が実行するソフトウ
エアが格納されている。また、割り込みタイマ１０３に
は、上位装置あるいはアラーム装置（図示せず）が接続
されており、アラーム信号によって適切なアラームを発
生させてオペレータへＣＰＵの暴走を通報することがで
きる。FIG. 1 is a block diagram showing an embodiment of a CPU runaway monitoring device according to the present invention. In this embodiment, a watchdog timer 102 and an interrupt timer 103 are connected to a CPU 101, and a read-only memory (ROM) 104 stores software to be executed by the CPU 101. Further, a host device or an alarm device (not shown) is connected to the interrupt timer 103, and an appropriate alarm can be generated by an alarm signal to notify the operator of a runaway of the CPU.
【００１４】後述するように、ＣＰＵ１０１はタスク終
了あるいは開始時にウォッチドッグタイマリセット信号
ＳRSTをウォッチドックタイマ１０２及び割込タイマ１
０３へ出力するが、それが所定の時間内に出力されない
場合には、ウォッチドックタイマ１０２はタイムアウト
して割り込み信号ＳINTを発生し、ＣＰＵ１０１及び割
込タイマ１０３へ出力する。これにより、ＣＰＵ１０１
のバスサイクルとは非同期に動作するウォッチドッグタ
イマ１０２のタイムアウトを、確実にＣＰＵ１０１へ通
知することができる。ウォッチドッグタイマの割込信号
ＳINTの発生によって動作を開始する割り込みタイマ１
０３は、所定の時間内にＣＰＵ１０１の割り込み応答処
理によるウォッチドックタイマリセットが行なわれない
場合にはアラーム信号を発生する。これによって、ユー
ザはＣＰＵが暴走しているので正常処理が行なえない状
態にあることを知る。As will be described later, the CPU 101 sends a watchdog timer reset signal SRST at the end or start of a task to the watchdog timer 102 and the interrupt timer 1.
However, if it is not output within a predetermined time, the watchdog timer 102 times out, generates an interrupt signal SINT , and outputs it to the CPU 101 and the interrupt timer 103. Thereby, the CPU 101
, The CPU 101 can be reliably notified of the timeout of the watchdog timer 102 that operates asynchronously with the bus cycle. Interrupt timer 1 that starts operation upon generation of watchdog timer interrupt signal SINT
03 generates an alarm signal when the watchdog timer is not reset by the interrupt response process of the CPU 101 within a predetermined time. As a result, the user knows that the CPU is running away and normal processing cannot be performed.
【００１５】更に詳細に説明すると、図１に示すよう
に、ウォッチドックタイマ１０２はカウンタ２０１、割
込生成部２０２及び割込応答監視部２０３からなる。カ
ウンタ２０１は、ウォッチドッグタイマリセット信号Ｓ
RSTによってカウントを開始し、任意に設定されたカウ
ント値に達するとタイムアウト信号ＳT1を割込生成部２
０２へ出力する。また、割込応答監視部２０３は、１）
ウォッチドックタイマのタイムアウトにより割り込みを
発生していること、及び、２）バスサイクル制御信号Ｓ
BCをＣＰＵ１０１から入力してウォッチドックタイマ割
り込みに対する割り込み応答を示していること、を監視
し、いずれも真であれば割込解除信号ＳIRLを割り込み
生成部２０２へ出力する。More specifically, as shown in FIG. 1, the watchdog timer 102 includes a counter 201, an interrupt generation unit 202, and an interrupt response monitoring unit 203. The counter 201 receives the watchdog timer reset signal S
The count is started by the RST , and when the count value reaches an arbitrarily set value, the timeout signal ST1 is output to the interrupt generation unit 2.
02 is output. Also, the interrupt response monitoring unit 203 includes 1)
That an interrupt is generated due to the timeout of the watchdog timer, and 2) the bus cycle control signal S
BC is input from the CPU 101 to indicate that it indicates an interrupt response to the watchdog timer interrupt, and if both are true, an interrupt release signal S IRL is output to the interrupt generation unit 202.
【００１６】割り込みタイマ１０３はカウンタ２０４及
びアラーム生成部２０５からなる。カウンタ２０４は割
り込み生成部２０２から出力されるウォッチドッグタイ
マの割込信号ＳINTによってカウントを開始し、カウン
ト値が任意に設定された値に到達すると、タイムアウト
信号ＳT2をアラーム生成部２０５へ出力する。また、カ
ウンタ２０４はＣＰＵ１０１が出力するウォッチドッグ
タイマリセット信号ＳRSTによってリセットされる。ア
ラーム生成部２０５は、タイムアウト信号ＳT2を入力す
ると、アラーム信号を出力する。例えば、別個のアラー
ム装置を設けておき、アラーム信号を受信するとオペレ
ータにＣＰＵの暴走を報知する。The interrupt timer 103 comprises a counter 204 and an alarm generator 205. Counter 204 starts counting interrupt signal S INT watchdog timer output from the interrupt generation unit 202, when the count value reaches the optionally set values, outputs a time-out signal S T2 to the alarm generator 205 I do. The counter 204 is reset by a watchdog timer reset signal SRST output from the CPU 101. Upon receiving the timeout signal ST2 , the alarm generation unit 205 outputs an alarm signal. For example, a separate alarm device is provided, and when an alarm signal is received, the operator is notified of the CPU runaway.
【００１７】本実施形態のＣＰＵ１０１は割り込み例外
処理機能を有し、ＲＯＭ１０４に格納されたソフトウェ
アを実行することで種々のタスクを実現する。ＲＯＭ１
０４に格納されたソフトウェアには、ウォッチドッグタ
イマ１０２のタイムアウトによる割り込みレベルに対応
する割り込み例外処理が定義されている。この割り込み
例外処理の内容はウォッチドッグタイマのリセットを実
行するものとする。The CPU 101 of the present embodiment has an interrupt exception handling function, and realizes various tasks by executing software stored in the ROM 104. ROM1
In the software stored in 04, interrupt exception processing corresponding to the interrupt level due to the timeout of the watchdog timer 102 is defined. It is assumed that the contents of the interrupt exception processing execute the reset of the watchdog timer.
【００１８】図２及び図３は、ＣＰＵが正常動作してい
る場合の本実施形態の動作例を示すタイミングチャート
であり、図３は図２における時刻ｔ６〜ｔ７を拡大した
詳細なタイミングチャートである。図２（ａ）はＣＰＵ
１０１による割り込み例外処理、（ｂ）はＣＰＵ１０１
から出力されるウォッチドッグタイマリセット信号Ｓ
RST、（ｃ）はＣＰＵ１０１により実行される複数のタス
ク、（ｄ）はカウンタ２０１のカウント値の推移、
（ｅ）はウォッチドッグタイマの割込信号ＳINT、
（ｆ）はカウンタ２０４のカウント値の推移、をそれぞ
れ示す。また、図３（ａ）はＣＰＵ１０１による割り込
み例外処理、（ｂ）はＣＰＵ１０１から出力されるウォ
ッチドッグタイマリセット信号ＳRST、（ｃ）はＣＰＵ
１０１により実行されるタスクＥ、（ｄ）はウォッチド
ックタイマの割込信号ＳINT、（ｅ）はウォッチドッグ
タイマの割込解除信号ＳIRL、（ｆ）はバスサイクル制
御信号ＳBC、をそれぞれ示す。以下、説明を簡単にする
ために、ＣＰＵ１０１が実行するタスクＡ〜Ｄはウォッ
チドッグタイマ１０２のカウンタ２０１に設定されたタ
イムアウト時間よりも処理時間が短く、タスクＥは長い
ものと仮定する。FIGS. 2 and 3 are timing charts showing an operation example of the present embodiment when the CPU is operating normally. FIG. 3 is a detailed timing chart enlarging time t6 to t7 in FIG. is there. FIG. 2A shows a CPU.
Exception exception processing by CPU 101, (b) CPU 101
Timer reset signal S output from
RST, (c) a plurality of tasks executed by the CPU 101, (d) transition of the count value of the counter 201,
(E) is the watchdog timer interrupt signal S INT ,
(F) shows the transition of the count value of the counter 204. FIG. 3A shows an interrupt exception process by the CPU 101, FIG. 3B shows a watchdog timer reset signal S RST output from the CPU 101, and FIG.
Task E executed by 101, (d) a watchdog timer interrupt signal S INT , (e) a watchdog timer interrupt release signal S IRL , (f) a bus cycle control signal S BC , respectively Show. Hereinafter, for the sake of simplicity, it is assumed that the tasks A to D executed by the CPU 101 have a processing time shorter than the timeout time set in the counter 201 of the watchdog timer 102, and the task E is longer.
【００１９】図２（ｃ）に示すように、ＣＰＵ１０１は
時刻ｔ０〜ｔ１の間にタスクＤを実行し、時刻ｔ１〜ｔ
２の間にタスクＢを、時刻ｔ２〜ｔ３の間にタスクＡ
を、時刻ｔ３〜ｔ４の間にタスクＣを、時刻ｔ４〜ｔ５
の間にタスクＢを、それぞれ実行し、これらのタスクは
カウンタ２０１に設定されたタイムアウト時間よりも処
理時間が短いために、カウンタ２０１のカウント値がタ
イムアウト値に達する以前にタスクが終了し、リセット
信号ＳRSTが出力されるので、ウォッチドッグタイマ割
り込みは発生しない。As shown in FIG. 2C, the CPU 101 executes the task D between times t0 and t1, and executes the tasks D between times t1 and t1.
2 and task A during time t2 to t3.
And a task C between times t3 and t4, and a time t4 and t5
During the execution of the task B, the processing time of each of these tasks is shorter than the timeout time set in the counter 201. Therefore, the tasks are terminated before the count value of the counter 201 reaches the timeout value, and the tasks are reset. Since the signal S RST is output, no watchdog timer interrupt occurs.
【００２０】しかしながら、時刻ｔ５から実行されるタ
スクＥは処理時間が長いので、図２（ｄ）に示すよう
に、時刻ｔ６でカウンタ２０１のカウント値がタイムア
ウト値に達し、タイムアウト信号ＳT1が割り込み生成部
２０２へ出力される。これによって、図２（ｅ）及び図
３（ｄ）に示すように、割り込み生成部２０２はウォッ
チドッグタイマ割込信号ＳINTをアクティブにする。However, since the processing time of the task E executed from the time t5 is long, as shown in FIG. 2D, the count value of the counter 201 reaches the timeout value at the time t6, and the timeout signal ST1 is interrupted. Output to the generation unit 202. Thereby, as shown in FIGS. 2E and 3D, the interrupt generation unit 202 activates the watchdog timer interrupt signal SINT .
【００２１】図３（ｆ）に示すように、ウォッチドッグ
タイマ割込信号ＳINTがバスサイクル制御信号ＳBCの通
常バスサイクル＃５においてアクティブになったとする
と、ここでは２サイクル経過後のバスサイクル＃Ａにお
いて割り込み応答サイクルを実行する。これによって、
図２（ｃ）及び図３（ｃ）に示すように、タスクＥが中
断され、図２（ｆ）に示すように割り込みタイマ１０３
のカウンタ２０４がカウントを開始する。同時に、ＣＰ
Ｕ１０１はタスクＥを中断し、図２（ａ）及び図３
（ａ）に示すように割り込み例外処理に入る。As shown in FIG. 3F, assuming that the watchdog timer interrupt signal SINT becomes active in the normal bus cycle # 5 of the bus cycle control signal SBC , here, the bus cycle after two cycles have elapsed. At #A, an interrupt response cycle is executed. by this,
As shown in FIG. 2C and FIG. 3C, the task E is interrupted, and as shown in FIG.
Counter 204 starts counting. At the same time, CP
U101 interrupts task E, and FIG. 2 (a) and FIG.
As shown in (a), an interrupt exception process starts.
【００２２】続いて、図３（ｄ）及び（ｅ）に示すよう
に、バスサイクル＃Ａの終了時に、割り込み応答監視部
２０３は割込解除信号ＳIRLを割り込み生成部２０２へ
出力し、これによって割り込み生成部２０２はウォッチ
ドッグタイマ割込信号ＳINTをインアクティブ（不活
性）に変化させる。この場合のソフトウエアに定義され
るウォッチドックタイマ割り込みに対する例外処理の中
で実行されるバスサイクルを割り込み応答サイクルと２
バスサイクルとすると、ＣＰＵ１０１は２バスサイクル
経過後の時刻ｔ７において割り込み例外処理を終了し、
ウォッチドックタイマリセット信号ＳRSTを出力すると
共に中断していたタスクＥを再開する。同時に、図２
（ｆ）に示すように、割り込みタイマ１０３のカウンタ
２０４も時刻ｔ７でリセットされる。従って、カウンタ
２０４に設定されるタイムアウト値は、ＣＰＵ１０１の
割り込み例外処理の処理時間より長い適当な値に設定し
ておけばよい。Subsequently, as shown in FIGS. 3D and 3E, at the end of the bus cycle #A, the interrupt response monitor 203 outputs an interrupt release signal S IRL to the interrupt generator 202, Accordingly, the interrupt generation unit 202 changes the watchdog timer interrupt signal S INT to inactive (inactive). In this case, the bus cycle executed in the exception processing for the watchdog timer interrupt defined by the software is defined as an interrupt response cycle and an interrupt response cycle.
Assuming a bus cycle, the CPU 101 ends interrupt exception handling at time t7 after two bus cycles have elapsed,
The watchdog timer reset signal SRST is output, and the suspended task E is resumed. At the same time, FIG.
As shown in (f), the counter 204 of the interrupt timer 103 is also reset at time t7. Therefore, the timeout value set in the counter 204 may be set to an appropriate value longer than the processing time of the interrupt exception processing of the CPU 101.
【００２３】図４は、ＣＰＵが暴走した場合の本実施形
態の動作例を示すタイミングチャートである。同図
（ａ）〜（ｆ）は図２と同様であり、（ｇ）はアラーム
生成部２０５から出力されるアラーム信号の状態を示
す。ここでは、タスクＤ、Ｂ及びＡまでは正常に動作
し、これらのタスクはカウンタ２０１に設定されたタイ
ムアウト時間よりも処理時間が短いために、カウンタ２
０１のカウント値がタイムアウト値に達する以前に終了
する。従って、タスク終了時にリセット信号ＳRSTが出
力されウォッチドッグタイマ割り込みは発生しない。FIG. 4 is a timing chart showing an operation example of the present embodiment when the CPU goes out of control. 2A to 2F are the same as FIG. 2, and FIG. 2G shows the state of the alarm signal output from the alarm generator 205. Here, the tasks D, B, and A operate normally, and since these tasks have a processing time shorter than the timeout time set in the counter 201, the counter 2
It ends before the count value of 01 reaches the timeout value. Therefore, the reset signal SRST is output at the end of the task, and no watchdog timer interrupt occurs.
【００２４】続いて、時刻ｔ３から実行されるタスクＣ
の実行中に暴走したと仮定する。図３（ｄ）に示すよう
に、カウンタ２０１のカウント値がタイムアウト値に達
する時刻ｔX迄の間にタスクＣから次のタスクに移行す
ることがなく、時刻ｔXでカウンタ２０１のカウント値
がタイムアウト値に達し、タイムアウト信号ＳT1が割り
込み生成部２０２へ出力される。これによって、同図
（ｅ）に示すように、割り込み生成部２０２はウォッチ
ドッグタイマ割込信号ＳINTをアクティブにする。Subsequently, task C executed from time t3
Suppose you runaway during the execution of. As shown in FIG. 3 (d), until time t X the count value of the counter 201 reaches a timeout value without transition from the task C to the next task, the count value of the counter 201 at time t X is When the timeout value is reached, the timeout signal ST1 is output to the interrupt generation unit 202. Thereby, as shown in FIG. 9E, the interrupt generation unit 202 activates the watchdog timer interrupt signal SINT .
【００２５】ウォッチドッグタイマ割込信号ＳINTがア
クティブになることで、同図（ｆ）に示すように割り込
みタイマ１０３のカウンタ２０４がカウントを開始す
る。この時、ＣＰＵ１０１は制御不能状態であるため
に、ウォッチドッグタイマ割込信号ＳINTがアクティブ
になっても割り込み例外処理に移行することもできな
い。従って、リセット信号ＳRSTを出力することができ
ず、割り込みタイマ１０３のカウンタ２０４は、同図
（ｆ）に示すように、時刻ｔYでタイムアウト値に達し
てしまう。タイムアウト値に達した時点ｔYでカウンタ
２０４はタイムアウト信号ＳT2をアラーム生成部２０５
へ出力し、それによってアラーム生成部２０５はアラー
ム信号をアクティブにして、該当ソフトウェアの暴走が
上位装置或いはオペレータに通報されることになる。When the watchdog timer interrupt signal SINT becomes active, the counter 204 of the interrupt timer 103 starts counting as shown in FIG. At this time, since the CPU 101 is in the control impossible state, even if the watchdog timer interrupt signal SINT becomes active, the CPU 101 cannot shift to the interrupt exception processing. Therefore, the reset signal S RST cannot be output, and the counter 204 of the interrupt timer 103 reaches the timeout value at time t Y , as shown in FIG. At time t Y when the time-out value is reached, the counter 204 outputs the time-out signal ST 2 to the alarm generation unit 205.
Then, the alarm generation unit 205 activates the alarm signal, and the runaway of the software is notified to the host device or the operator.
【００２６】上記実施形態では、複数のタスクを実行す
るＣＰＵに対して、１つのウォッチドッグタイマにより
ＣＰＵの暴走監視を行なう場合を説明したが、本発明は
それに限定されることはなく、例えば、複数のタスクと
同数のウォッチドッグタイマを有し、且つ１つのタスク
に対して、１つのウォッチドッグタイマを対応させるこ
とにより、複数のウォッチドッグタイマに、それぞれ異
なるタイムアウト時間を設定することも可能である。例
えば、図２におけるタスクＡに対応したウォッチドック
タイマには期間ｔ２〜ｔ３より長い適当なタイムアウト
時間を設定し、タスクＢに対応したウォッチドックタイ
マには期間ｔ１〜ｔ２より長い適当なタイムアウト時間
を設定するというようにタスク毎にタイムアウト時間を
設定しておけば、タスクごとに暴走を監視することがで
き、適切な処置をとることが可能となる。In the above-described embodiment, the case where the runaway monitoring of the CPU is performed by one watchdog timer for the CPU executing a plurality of tasks has been described. However, the present invention is not limited to this. By having the same number of watchdog timers as a plurality of tasks, and associating one watchdog timer with one task, it is also possible to set different timeout periods for a plurality of watchdog timers. is there. For example, in the watchdog timer corresponding to the task A in FIG. 2, an appropriate timeout period longer than the period t2 to t3 is set, and in the watchdog timer corresponding to the task B, an appropriate timeout period longer than the period t1 to t2 is set. If a time-out period is set for each task such as setting, runaway can be monitored for each task, and appropriate measures can be taken.
【図１】本発明によるＣＰＵ暴走監視装置の一実施形態
を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a CPU runaway monitoring device according to the present invention.
【図２】ＣＰＵが正常動作している場合の本実施形態の
動作例を示すタイミングチャートである。FIG. 2 is a timing chart showing an operation example of the present embodiment when a CPU operates normally.
【図３】図２における時刻ｔ６〜ｔ７を拡大したより詳
細なタイミングチャートである。FIG. 3 is a more detailed timing chart enlarging time t6 to t7 in FIG. 2;
【図４】ＣＰＵが暴走した場合の本実施形態の動作例を
示すタイミングチャートである。FIG. 4 is a timing chart showing an operation example of the present embodiment when the CPU runs away.
１０１ ＣＰＵ １０２ ウォッチドッグタイマ １０３ 割り込みタイマ １０４ ＲＯＭ ２０１ カウンタ ２０２ 割り込み生成部 ２０３ 割り込み応答監視部 ２０４ カウンタ ２０５ アラーム生成部 101 CPU 102 Watchdog timer 103 Interrupt timer 104 ROM 201 Counter 202 Interrupt generation unit 203 Interrupt response monitoring unit 204 Counter 205 Alarm generation unit
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１０年８月１９日[Submission date] August 19, 1998
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】発明の詳細な説明[Correction target item name]
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明はプロセッサあるいは
中央処理装置（以下、ＣＰＵという。）の監視方法及び
装置に係り、特にウォッチドックタイマを用いたＣＰＵ
の異常監視方法及び装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and apparatus for monitoring a processor or a central processing unit (hereinafter referred to as a CPU), and more particularly to a CPU using a watchdog timer.
The present invention relates to an abnormality monitoring method and apparatus.
【０００２】[0002]
【従来の技術】ＣＰＵ暴走監視に使用されるウォッチド
ックタイマは、一般に、ＣＰＵが正常動作している場合
にはＣＰＵから定期的に入力するリセット信号によって
タイムアウトが回避され、そのリセット信号が所定時間
を過ぎても入力しない場合にはタイムアウトして異常検
出信号を発生する。このようなウォッチドックタイマ
は、例えば、特開平３−２１４２４３号公報や特開平２
−１２０９４３号公報に開示されている。2. Description of the Related Art In general, a watchdog timer used for monitoring a runaway of a CPU avoids timeout by a reset signal periodically input from the CPU when the CPU is operating normally, and the reset signal is output for a predetermined time. If an input is not made after this time, a timeout occurs and an abnormality detection signal is generated. Such a watchdog timer is disclosed in, for example, JP-A-3-214243 and JP-A-2
-120943.
【０００３】他の方式として、ウォッチドックタイマの
リセットをＣＰＵによるタスク実行の前或いは後に実行
する方式も一般的に採用されている。更に、タスクに優
先順位を付け、最優先のタスクが所定回数実行される間
に最も優先度の低いタスクが実行されるという方式で
は、最も優先順位の低いタスクによってウォッチドック
タイマのリセットを実行するという方法が採用されてい
る。As another method, a method of resetting a watchdog timer before or after a task is executed by a CPU is generally adopted. Further, in a method in which tasks are prioritized, and the task with the lowest priority is executed while the task with the highest priority is executed a predetermined number of times, the watchdog timer is reset by the task with the lowest priority. That method is adopted.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、ウォッ
チドックタイマのタイムアウト時間をタスクの実行時間
に依存して決定する方式では、ソフトウェアが正常に動
作している限りウォッチドッグタイマのタイムアウトを
回避しなくてはならないために、処理時間の最も長いタ
スクに合わせてタイムアウト時間を設定する必要があっ
た。このために、処理時間の短いタスクを実行中にＣＰ
Ｕが暴走した場合でも、ＣＰＵの暴走を検出するのは、
処理時間の最も長いタスクの処理時間が経過した後とな
り、ＣＰＵ暴走の検出が遅れてしまうという問題があっ
た。However, in the method in which the timeout time of the watchdog timer is determined depending on the execution time of the task, the timeout of the watchdog timer cannot be avoided as long as the software operates normally. Therefore, it was necessary to set the timeout time according to the task with the longest processing time. For this reason, during execution of a task with a short processing time, the CP
Even if U runs out of control, it detects the runaway of CPU
There is a problem that the detection of the CPU runaway is delayed after the processing time of the task having the longest processing time has elapsed.
【０００５】このような問題を解決する方法としては、
ウォッチドッグタイマのタイムアウトをＣＰＵに対する
バスエラーとし、バスエラーの例外処理としてウォッチ
ドッグタイマのリセットを実行することが考えられる。
これにより、ウォッチドッグタイマのタイムアウト時間
を処理時間の最も長いタスクの処理時間に合わせて設定
することを回避することができる。[0005] As a method of solving such a problem,
It is conceivable that the timeout of the watchdog timer is regarded as a bus error with respect to the CPU, and resetting of the watchdog timer is performed as exception processing of the bus error.
This makes it possible to avoid setting the timeout time of the watchdog timer in accordance with the processing time of the task having the longest processing time.
【０００６】しかしながら、ＣＰＵが命令フェッチバス
サイクルを実行中にウォッチドッグタイマのタイムアウ
トが発生した場合、ＣＰＵの中には命令フェッチバスサ
イクルをバスエラーで終了した時に、その命令を実際に
使用する迄、その例外処理を延期するものがある。この
ようなＣＰＵでは、ウォッチドッグタイマのタイムアウ
トを確実に認識することが不可能となる。However, if the watchdog timer times out while the CPU is executing an instruction fetch bus cycle, some CPUs will terminate the instruction fetch bus cycle with a bus error until the instruction is actually used. Some postpones its exception handling. With such a CPU, it is impossible to reliably recognize the timeout of the watchdog timer.
【０００７】本発明の目的は、上記の問題点を鑑みてな
されたものであり、ソフトウェアに依存することなく、
ＣＰＵの異常を速やかに且つ確実に検出することが可能
な方法及びその装置を提供することにある。[0007] The object of the present invention has been made in view of the above-mentioned problems, and has been made without relying on software.
An object of the present invention is to provide a method and a device capable of quickly and reliably detecting an abnormality of a CPU.
【０００８】[0008]
【課題を解決するための手段】本発明によるプロセッサ
の異常監視装置は、割り込み処理を実行可能なプロセッ
サからのリセット信号によってリセットされてカウント
を開始し、カウント値が第１設定値に達した時に第１タ
イムアウト信号を発生する第１カウント手段と、第１タ
イムアウト信号によって割り込み信号を生成しプロセッ
サへ出力する割り込み生成手段と、割り込み信号のタイ
ミングでカウントを開始しリセット信号に従ってリセッ
トされ、カウント値が第２設定値に達した時に第２タイ
ムアウト信号を発生する第２カウント手段と、第２タイ
ムアウト信号によってアラーム信号を生成するアラーム
信号生成手段と、からなることを特徴とする。An apparatus for monitoring abnormality of a processor according to the present invention is reset by a reset signal from a processor capable of executing interrupt processing and starts counting, and when the count value reaches a first set value. First counting means for generating a first time-out signal, interrupt generating means for generating an interrupt signal by the first time-out signal and outputting the signal to the processor, counting at the timing of the interrupt signal, resetting according to the reset signal, and resetting the count value It is characterized by comprising a second counting means for generating a second time-out signal when the second set value is reached, and an alarm signal generating means for generating an alarm signal by the second time-out signal.
【０００９】本発明によるプロセッサの異常監視方法
は、プロセッサがリセット信号を発生する毎にカウント
を初期値から開始し、そのカウント値が第１設定値に達
した時に第１タイムアウト信号を発生し、第１タイムア
ウト信号によって割り込み信号を生成し、割り込み信号
のタイミングでカウントを開始し、そのカウント値が第
２設定値に達するまで前記リセット信号が発生しなかっ
た場合に第２タイムアウト信号を発生し、第２タイムア
ウト信号によってアラーム信号を生成する、ことを特徴
とする。In the processor abnormality monitoring method according to the present invention, each time the processor generates a reset signal, it starts counting from an initial value, and when the count value reaches a first set value, generates a first timeout signal. An interrupt signal is generated by a first timeout signal, counting is started at the timing of the interrupt signal, and a second timeout signal is generated when the reset signal is not generated until the count value reaches a second set value, An alarm signal is generated by the second timeout signal.
【００１０】第１カウント手段の第１タイムアウト信号
によって割り込みが発生し、その割り込み発生によって
第２カウント手段がカウントを開始し、第２所定値に達
するまでリセット信号が発生しなければ、プロセッサの
異常と判断してアラーム信号が生成される。従って、第
１カウント手段が第１設定値に達して第１タイムアウト
信号が発生しても、プロセッサが正常動作している限り
は、リセット信号の発生によって第２カウント手段は第
２設定値に達するまでにリセットされる。An interrupt is generated by the first time-out signal of the first counting means, and the second counting means starts counting by the generation of the interrupt. If the reset signal is not generated until the second predetermined value is reached, the processor malfunctions. And an alarm signal is generated. Therefore, even if the first count means reaches the first set value and the first timeout signal is generated, as long as the processor is operating normally, the reset signal causes the second count means to reach the second set value. Reset by
【００１１】このために、第１カウント手段の第１設定
値を最も長い処理時間を有するタスクに依存して設定す
る必要がなく、例えば最も実行頻度の多いタスクの処理
時間を考慮して設定することができる。このために、ソ
フトウエアに依存することなくプロセッサの異常を検出
することができる。For this reason, it is not necessary to set the first setting value of the first counting means depending on the task having the longest processing time. For example, the first setting value is set in consideration of the processing time of the most frequently executed task. be able to. For this reason, it is possible to detect the abnormality of the processor without depending on the software.
【００１２】更に、割り込み信号とリセット信号とによ
って第２カウント手段が起動及びリセットされ、第２カ
ウント手段の第２タイムアウト信号に従ってアラーム信
号が生成されるために、第１設定値及び第２設定値の和
に相当する時間経過後にプロセッサの異常を検出するこ
とができる。第１設定値を最も長い処理時間を有するタ
スクに依存して設定する必要がなく、第２設定値は所定
のタスクの処理時間より長い適当な時間に設定すればよ
いから、速やかにＣＰＵの異常を検出することが可能と
なる。Further, since the second counting means is started and reset by the interrupt signal and the reset signal, and the alarm signal is generated according to the second timeout signal of the second counting means, the first set value and the second set value are set. Can be detected after a lapse of time corresponding to the sum of. It is not necessary to set the first set value depending on the task having the longest processing time, and the second set value may be set to an appropriate time longer than the processing time of the predetermined task. Can be detected.
【００１３】[0013]
【発明の実施の形態】図１は本発明によるＣＰＵ暴走監
視装置の一実施形態を示すブロック図である。本実施形
態は、ＣＰＵ１０１にウォッチドッグタイマ１０２及び
割込タイマ１０３が接続され、更にリードオンリメモリ
（ＲＯＭ）１０４にはＣＰＵ１０１が実行するソフトウ
エアが格納されている。また、割り込みタイマ１０３に
は、上位装置あるいはアラーム装置（図示せず）が接続
されており、アラーム信号によって適切なアラームを発
生させてオペレータへＣＰＵの暴走を通報することがで
きる。FIG. 1 is a block diagram showing an embodiment of a CPU runaway monitoring device according to the present invention. In this embodiment, a watchdog timer 102 and an interrupt timer 103 are connected to a CPU 101, and a read-only memory (ROM) 104 stores software to be executed by the CPU 101. Further, a host device or an alarm device (not shown) is connected to the interrupt timer 103, and an appropriate alarm can be generated by an alarm signal to notify the operator of a runaway of the CPU.
【００１４】後述するように、ＣＰＵ１０１はタスク終
了あるいは開始時にウォッチドッグタイマリセット信号
ＳRSTをウォッチドックタイマ１０２及び割込タイマ１
０３へ出力するが、それが所定の時間内に出力されない
場合には、ウォッチドックタイマ１０２はタイムアウト
して割り込み信号ＳINTを発生し、ＣＰＵ１０１及び割
込タイマ１０３へ出力する。これにより、ＣＰＵ１０１
のバスサイクルとは非同期に動作するウォッチドッグタ
イマ１０２のタイムアウトを、確実にＣＰＵ１０１へ通
知することができる。ウォッチドッグタイマの割込信号
ＳINTの発生によって動作を開始する割り込みタイマ１
０３は、所定の時間内にＣＰＵ１０１の割り込み応答処
理によるウォッチドックタイマリセットが行なわれない
場合にはアラーム信号を発生する。これによって、ユー
ザはＣＰＵが暴走しているので正常処理が行なえない状
態にあることを知る。As will be described later, the CPU 101 sends a watchdog timer reset signal SRST at the end or start of a task to the watchdog timer 102 and the interrupt timer 1.
However, if it is not output within a predetermined time, the watchdog timer 102 times out, generates an interrupt signal SINT , and outputs it to the CPU 101 and the interrupt timer 103. Thereby, the CPU 101
, The CPU 101 can be reliably notified of the timeout of the watchdog timer 102 that operates asynchronously with the bus cycle. Interrupt timer 1 that starts operation upon generation of watchdog timer interrupt signal SINT
03 generates an alarm signal when the watchdog timer is not reset by the interrupt response process of the CPU 101 within a predetermined time. As a result, the user knows that the CPU is running away and normal processing cannot be performed.
【００１５】更に詳細に説明すると、図１に示すよう
に、ウォッチドックタイマ１０２はカウンタ２０１、割
込生成部２０２及び割込応答監視部２０３からなる。カ
ウンタ２０１は、ウォッチドッグタイマリセット信号Ｓ
RSTによってカウントを開始し、任意に設定されたカウ
ント値に達するとタイムアウト信号ＳT1を割込生成部２
０２へ出力する。また、割込応答監視部２０３は、１）
ウォッチドックタイマのタイムアウトにより割り込みを
発生していること、及び、２）バスサイクル制御信号Ｓ
BCをＣＰＵ１０１から入力してウォッチドックタイマ割
り込みに対する割り込み応答を示していること、を監視
し、いずれも真であれば割込解除信号ＳIRLを割り込み
生成部２０２へ出力する。More specifically, as shown in FIG. 1, the watchdog timer 102 includes a counter 201, an interrupt generation unit 202, and an interrupt response monitoring unit 203. The counter 201 receives the watchdog timer reset signal S
The count is started by the RST , and when the count value reaches an arbitrarily set value, the timeout signal ST1 is output to the interrupt generation unit 2.
02 is output. Also, the interrupt response monitoring unit 203 includes 1)
That an interrupt is generated due to the timeout of the watchdog timer, and 2) the bus cycle control signal S
BC is input from the CPU 101 to indicate that it indicates an interrupt response to the watchdog timer interrupt, and if both are true, an interrupt release signal S IRL is output to the interrupt generation unit 202.
【００１６】割り込みタイマ１０３はカウンタ２０４及
びアラーム生成部２０５からなる。カウンタ２０４は割
り込み生成部２０２から出力されるウォッチドッグタイ
マの割込信号ＳINTによってカウントを開始し、カウン
ト値が任意に設定された値に到達すると、タイムアウト
信号ＳT2をアラーム生成部２０５へ出力する。また、カ
ウンタ２０４はＣＰＵ１０１が出力するウォッチドッグ
タイマリセット信号ＳRSTによってリセットされる。ア
ラーム生成部２０５は、タイムアウト信号ＳT2を入力す
ると、アラーム信号を出力する。例えば、別個のアラー
ム装置を設けておき、アラーム信号を受信するとオペレ
ータにＣＰＵの暴走を報知する。The interrupt timer 103 comprises a counter 204 and an alarm generator 205. Counter 204 starts counting interrupt signal S INT watchdog timer output from the interrupt generation unit 202, when the count value reaches the optionally set values, outputs a time-out signal S T2 to the alarm generator 205 I do. The counter 204 is reset by a watchdog timer reset signal SRST output from the CPU 101. Upon receiving the timeout signal ST2 , the alarm generation unit 205 outputs an alarm signal. For example, a separate alarm device is provided, and when an alarm signal is received, the operator is notified of the CPU runaway.
【００１７】本実施形態のＣＰＵ１０１は割り込み例外
処理機能を有し、ＲＯＭ１０４に格納されたソフトウェ
アを実行することで種々のタスクを実現する。ＲＯＭ１
０４に格納されたソフトウェアには、ウォッチドッグタ
イマ１０２のタイムアウトによる割り込みレベルに対応
する割り込み例外処理が定義されている。この割り込み
例外処理の内容はウォッチドッグタイマのリセットを実
行するものとする。The CPU 101 of the present embodiment has an interrupt exception handling function, and realizes various tasks by executing software stored in the ROM 104. ROM1
In the software stored in 04, interrupt exception processing corresponding to the interrupt level due to the timeout of the watchdog timer 102 is defined. It is assumed that the contents of the interrupt exception processing execute the reset of the watchdog timer.
【００１８】図２及び図３は、ＣＰＵが正常動作してい
る場合の本実施形態の動作例を示すタイミングチャート
であり、図３は図２における時刻ｔ６〜ｔ７を拡大した
詳細なタイミングチャートである。図２（ａ）はＣＰＵ
１０１による割り込み例外処理、（ｂ）はＣＰＵ１０１
から出力されるウォッチドッグタイマリセット信号Ｓ
RST、（ｃ）はＣＰＵ１０１により実行される複数のタス
ク、（ｄ）はカウンタ２０１のカウント値の推移、
（ｅ）はウォッチドッグタイマの割込信号ＳINT、
（ｆ）はカウンタ２０４のカウント値の推移、をそれぞ
れ示す。また、図３（ａ）はＣＰＵ１０１による割り込
み例外処理、（ｂ）はＣＰＵ１０１から出力されるウォ
ッチドッグタイマリセット信号ＳRST、（ｃ）はＣＰＵ
１０１により実行されるタスクＥ、（ｄ）はウォッチド
ックタイマの割込信号ＳINT、（ｅ）はウォッチドッグ
タイマの割込解除信号ＳIRL、（ｆ）はバスサイクル制
御信号ＳBC、をそれぞれ示す。以下、説明を簡単にする
ために、ＣＰＵ１０１が実行するタスクＡ〜Ｄはウォッ
チドッグタイマ１０２のカウンタ２０１に設定されたタ
イムアウト時間よりも処理時間が短く、タスクＥは長い
ものと仮定する。FIGS. 2 and 3 are timing charts showing an operation example of the present embodiment when the CPU is operating normally. FIG. 3 is a detailed timing chart enlarging time t6 to t7 in FIG. is there. FIG. 2A shows a CPU.
Exception exception processing by CPU 101, (b) CPU 101
Timer reset signal S output from
RST, (c) a plurality of tasks executed by the CPU 101, (d) transition of the count value of the counter 201,
(E) is the watchdog timer interrupt signal S INT ,
(F) shows the transition of the count value of the counter 204. FIG. 3A shows an interrupt exception process by the CPU 101, FIG. 3B shows a watchdog timer reset signal S RST output from the CPU 101, and FIG.
Task E executed by 101, (d) a watchdog timer interrupt signal S INT , (e) a watchdog timer interrupt release signal S IRL , (f) a bus cycle control signal S BC , respectively Show. Hereinafter, for the sake of simplicity, it is assumed that the tasks A to D executed by the CPU 101 have a processing time shorter than the timeout time set in the counter 201 of the watchdog timer 102, and the task E is longer.
【００１９】図２（ｃ）に示すように、ＣＰＵ１０１は
時刻ｔ０〜ｔ１の間にタスクＤを実行し、時刻ｔ１〜ｔ
２の間にタスクＢを、時刻ｔ２〜ｔ３の間にタスクＡ
を、時刻ｔ３〜ｔ４の間にタスクＣを、時刻ｔ４〜ｔ５
の間にタスクＢを、それぞれ実行し、これらのタスクは
カウンタ２０１に設定されたタイムアウト時間よりも処
理時間が短いために、カウンタ２０１のカウント値がタ
イムアウト値に達する以前にタスクが終了し、リセット
信号ＳRSTが出力されるので、ウォッチドッグタイマ割
り込みは発生しない。As shown in FIG. 2C, the CPU 101 executes the task D between times t0 and t1, and executes the tasks D between times t1 and t1.
2 and task A during time t2 to t3.
And a task C between times t3 and t4, and a time t4 and t5
During the execution of the task B, the processing time of each of these tasks is shorter than the timeout time set in the counter 201. Therefore, the tasks are terminated before the count value of the counter 201 reaches the timeout value, and the tasks are reset. Since the signal S RST is output, no watchdog timer interrupt occurs.
【００２０】しかしながら、時刻ｔ５から実行されるタ
スクＥは処理時間が長いので、図２（ｄ）に示すよう
に、時刻ｔ６でカウンタ２０１のカウント値がタイムア
ウト値に達し、タイムアウト信号ＳT1が割り込み生成部
２０２へ出力される。これによって、図２（ｅ）及び図
３（ｄ）に示すように、割り込み生成部２０２はウォッ
チドッグタイマ割込信号ＳINTをアクティブにする。However, since the processing time of the task E executed from the time t5 is long, as shown in FIG. 2D, the count value of the counter 201 reaches the timeout value at the time t6, and the timeout signal ST1 is interrupted. Output to the generation unit 202. Thereby, as shown in FIGS. 2E and 3D, the interrupt generation unit 202 activates the watchdog timer interrupt signal SINT .
【００２１】図３（ｆ）に示すように、ウォッチドッグ
タイマ割込信号ＳINTがバスサイクル制御信号ＳBCの通
常バスサイクル＃５においてアクティブになったとする
と、ここでは２サイクル経過後のバスサイクル＃Ａにお
いて割り込み応答サイクルを実行する。これによって、
図２（ｃ）及び図３（ｃ）に示すように、タスクＥが中
断され、図２（ｆ）に示すように割り込みタイマ１０３
のカウンタ２０４がカウントを開始する。同時に、ＣＰ
Ｕ１０１はタスクＥを中断し、図２（ａ）及び図３
（ａ）に示すように割り込み例外処理に入る。As shown in FIG. 3F, assuming that the watchdog timer interrupt signal SINT becomes active in the normal bus cycle # 5 of the bus cycle control signal SBC , here, the bus cycle after two cycles have elapsed. At #A, an interrupt response cycle is executed. by this,
As shown in FIG. 2C and FIG. 3C, the task E is interrupted, and as shown in FIG.
Counter 204 starts counting. At the same time, CP
U101 interrupts task E, and FIG. 2 (a) and FIG.
As shown in (a), an interrupt exception process starts.
【００２２】続いて、図３（ｄ）及び（ｅ）に示すよう
に、バスサイクル＃Ａの終了時に、割り込み応答監視部
２０３は割込解除信号ＳIRLを割り込み生成部２０２へ
出力し、これによって割り込み生成部２０２はウォッチ
ドッグタイマ割込信号ＳINTをインアクティブ（不活
性）に変化させる。この場合のソフトウエアに定義され
るウォッチドックタイマ割り込みに対する例外処理の中
で実行されるバスサイクルを割り込み応答サイクルと２
バスサイクルとすると、ＣＰＵ１０１は２バスサイクル
経過後の時刻ｔ７において割り込み例外処理を終了し、
ウォッチドックタイマリセット信号ＳRSTを出力すると
共に中断していたタスクＥを再開する。同時に、図２
（ｆ）に示すように、割り込みタイマ１０３のカウンタ
２０４も時刻ｔ７でリセットされる。従って、カウンタ
２０４に設定されるタイムアウト値は、ＣＰＵ１０１の
割り込み例外処理の処理時間より長い適当な値に設定し
ておけばよい。Subsequently, as shown in FIGS. 3D and 3E, at the end of the bus cycle #A, the interrupt response monitor 203 outputs an interrupt release signal S IRL to the interrupt generator 202, Accordingly, the interrupt generation unit 202 changes the watchdog timer interrupt signal S INT to inactive (inactive). In this case, the bus cycle executed in the exception processing for the watchdog timer interrupt defined by the software is defined as an interrupt response cycle and an interrupt response cycle.
Assuming a bus cycle, the CPU 101 ends interrupt exception handling at time t7 after two bus cycles have elapsed,
The watchdog timer reset signal SRST is output, and the suspended task E is resumed. At the same time, FIG.
As shown in (f), the counter 204 of the interrupt timer 103 is also reset at time t7. Therefore, the timeout value set in the counter 204 may be set to an appropriate value longer than the processing time of the interrupt exception processing of the CPU 101.
【００２３】図４は、ＣＰＵが暴走した場合の本実施形
態の動作例を示すタイミングチャートである。同図
（ａ）〜（ｆ）は図２と同様であり、（ｇ）はアラーム
生成部２０５から出力されるアラーム信号の状態を示
す。ここでは、タスクＤ、Ｂ及びＡまでは正常に動作
し、これらのタスクはカウンタ２０１に設定されたタイ
ムアウト時間よりも処理時間が短いために、カウンタ２
０１のカウント値がタイムアウト値に達する以前に終了
する。従って、タスク終了時にリセット信号ＳRSTが出
力されウォッチドッグタイマ割り込みは発生しない。FIG. 4 is a timing chart showing an operation example of the present embodiment when the CPU goes out of control. 2A to 2F are the same as FIG. 2, and FIG. 2G shows the state of the alarm signal output from the alarm generator 205. Here, the tasks D, B, and A operate normally, and since these tasks have a processing time shorter than the timeout time set in the counter 201, the counter 2
It ends before the count value of 01 reaches the timeout value. Therefore, the reset signal SRST is output at the end of the task, and no watchdog timer interrupt occurs.
【００２４】続いて、時刻ｔ３から実行されるタスクＣ
の実行中に暴走したと仮定する。図３（ｄ）に示すよう
に、カウンタ２０１のカウント値がタイムアウト値に達
する時刻ｔX迄の間にタスクＣから次のタスクに移行す
ることがなく、時刻ｔXでカウンタ２０１のカウント値
がタイムアウト値に達し、タイムアウト信号ＳT1が割り
込み生成部２０２へ出力される。これによって、同図
（ｅ）に示すように、割り込み生成部２０２はウォッチ
ドッグタイマ割込信号ＳINTをアクティブにする。Subsequently, task C executed from time t3
Suppose you runaway during the execution of. As shown in FIG. 3 (d), until time t X the count value of the counter 201 reaches a timeout value without transition from the task C to the next task, the count value of the counter 201 at time t X is When the timeout value is reached, the timeout signal ST1 is output to the interrupt generation unit 202. Thereby, as shown in FIG. 9E, the interrupt generation unit 202 activates the watchdog timer interrupt signal SINT .
【００２５】ウォッチドッグタイマ割込信号ＳINTがア
クティブになることで、同図（ｆ）に示すように割り込
みタイマ１０３のカウンタ２０４がカウントを開始す
る。この時、ＣＰＵ１０１は制御不能状態であるため
に、ウォッチドッグタイマ割込信号ＳINTがアクティブ
になっても割り込み例外処理に移行することもできな
い。従って、リセット信号ＳRSTを出力することができ
ず、割り込みタイマ１０３のカウンタ２０４は、同図
（ｆ）に示すように、時刻ｔYでタイムアウト値に達し
てしまう。タイムアウト値に達した時点ｔYでカウンタ
２０４はタイムアウト信号ＳT2をアラーム生成部２０５
へ出力し、それによってアラーム生成部２０５はアラー
ム信号をアクティブにして、該当ソフトウェアの暴走が
上位装置或いはオペレータに通報されることになる。When the watchdog timer interrupt signal SINT becomes active, the counter 204 of the interrupt timer 103 starts counting as shown in FIG. At this time, since the CPU 101 is in the control impossible state, even if the watchdog timer interrupt signal SINT becomes active, the CPU 101 cannot shift to the interrupt exception processing. Therefore, the reset signal S RST cannot be output, and the counter 204 of the interrupt timer 103 reaches the timeout value at time t Y , as shown in FIG. At time t Y when the time-out value is reached, the counter 204 outputs the time-out signal ST 2 to the alarm generation unit 205.
Then, the alarm generation unit 205 activates the alarm signal, and the runaway of the software is notified to the host device or the operator.
【００２６】上記実施形態では、複数のタスクを実行す
るＣＰＵに対して、１つのウォッチドッグタイマにより
ＣＰＵの暴走監視を行なう場合を説明したが、本発明は
それに限定されることはなく、例えば、複数のタスクと
同数のウォッチドッグタイマを有し、且つ１つのタスク
に対して、１つのウォッチドッグタイマを対応させるこ
とにより、複数のウォッチドッグタイマに、それぞれ異
なるタイムアウト時間を設定することも可能である。例
えば、図２におけるタスクＡに対応したウォッチドック
タイマには期間ｔ２〜ｔ３より長い適当なタイムアウト
時間を設定し、タスクＢに対応したウォッチドックタイ
マには期間ｔ１〜ｔ２より長い適当なタイムアウト時間
を設定するというようにタスク毎にタイムアウト時間を
設定しておけば、タスクごとに暴走を監視することがで
き、適切な処置をとることが可能となる。In the above-described embodiment, the case where the runaway monitoring of the CPU is performed by one watchdog timer for the CPU executing a plurality of tasks has been described. However, the present invention is not limited to this. By having the same number of watchdog timers as a plurality of tasks, and associating one watchdog timer with one task, it is also possible to set different timeout periods for a plurality of watchdog timers. is there. For example, in the watchdog timer corresponding to the task A in FIG. 2, an appropriate timeout period longer than the period t2 to t3 is set, and in the watchdog timer corresponding to the task B, an appropriate timeout period longer than the period t1 to t2 is set. If a time-out period is set for each task such as setting, runaway can be monitored for each task, and appropriate measures can be taken.
【００２７】[0027]
【発明の効果】以上説明したように、本発明によれば、
第１カウント手段の第１タイムアウト信号によって割り
込みが発生し、その割り込み発生によって第２カウント
手段がカウントを開始し、第２所定値に達するまでリセ
ット信号が発生しなければ、プロセッサの異常と判断し
てアラーム信号が生成される。従って、第１カウント手
段が第１設定値に達して第１タイムアウト信号が発生し
ても、プロセッサが正常動作している限りは、リセット
信号の発生によって第２カウント手段は第２設定値に達
するまでにリセットされる。As described above, according to the present invention,
An interrupt is generated by the first time-out signal of the first counting means, and the second counting means starts counting by the generation of the interrupt. If the reset signal is not generated until the second predetermined value is reached, it is determined that the processor is abnormal. An alarm signal is generated. Therefore, even if the first count means reaches the first set value and the first timeout signal is generated, as long as the processor is operating normally, the reset signal causes the second count means to reach the second set value. Reset by
【００２８】このために、第１カウント手段の第１設定
値を最も長い処理時間を有するタスクに依存して設定す
る必要がなく、例えば最も実行頻度の多いタスクの処理
時間を考慮して設定することができる。このために、ソ
フトウエアに依存することなくプロセッサの異常を検出
することができる。For this reason, it is not necessary to set the first setting value of the first counting means depending on the task having the longest processing time. For example, the first setting value is set in consideration of the processing time of the task with the highest execution frequency. be able to. For this reason, it is possible to detect the abnormality of the processor without depending on the software.
【００２９】更に、割り込み信号とリセット信号とによ
って第２カウント手段が起動及びリセットされ、第２カ
ウント手段の第２タイムアウト信号に従ってアラーム信
号が生成されるために、第１設定値及び第２設定値の和
に相当する時間経過後にプロセッサの異常を検出するこ
とができる。第１設定値を最も長い処理時間を有するタ
スクに依存して設定する必要がなく、第２設定値は所定
のタスクの処理時間より長い適当な時間に設定すればよ
いから、速やかにＣＰＵの異常を検出することが可能と
なる。 ─────────────────────────────────────────────────────
Further, the second count means is started and reset by the interrupt signal and the reset signal, and the alarm signal is generated in accordance with the second timeout signal of the second count means, so that the first set value and the second set value are set. Can be detected after a lapse of time corresponding to the sum of. It is not necessary to set the first set value depending on the task having the longest processing time, and the second set value may be set to an appropriate time longer than the processing time of the predetermined task. Can be detected. ────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１１年４月５日[Submission date] April 5, 1999
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００１[Correction target item name] 0001
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００１】[0001]
【発明の属する技術分野】本発明はプロセッサあるいは
中央処理装置（以下、ＣＰＵという。）の監視方法及び
装置に係り、特に、割り込み処理を実行可能なＣＰＵに
対するウォッチドックタイマを用いた異常監視方法及び
装置に関する。The present invention relates to a processor or central processing unit relates to the monitoring method and apparatus (hereinafter, referred to as CPU.), In particular, the interrupt processing in the executable CPU
The present invention relates to an abnormality monitoring method and apparatus using a watchdog timer.
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００２[Correction target item name] 0002
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００２】[0002]
【従来の技術】ＣＰＵ暴走監視に使用されるウォッチド
ックタイマは、一般に、ＣＰＵが正常動作している場合
にはＣＰＵから定期的に入力する（タイマ）リセット信
号によってタイムアウトが回避され、そのリセット信号
が所定時間を過ぎても入力しない場合にはタイムアウト
して異常検出信号を発生する。このようなウォッチドッ
クタイマは、例えば、特開平３−２１４２４３号公報や
特開平２−１２０９４３号公報に開示されている。2. Description of the Related Art In general, a watchdog timer used for monitoring a CPU runaway avoids a timeout by a (timer) reset signal periodically input from the CPU when the CPU is operating normally. If the input is not made within a predetermined time, a timeout occurs and an abnormality detection signal is generated. Such a watchdog timer is disclosed in, for example, JP-A-3-214243 and JP-A-2-120943.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００８[Correction target item name] 0008
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００８】[0008]
【課題を解決するための手段】本発明によるプロセッサ
の異常監視装置は、割り込み処理を実行可能なプロセッ
サからのリセット信号によってリセットされてカウント
を開始し、カウント値が第１設定値に達した時に第１タ
イムアウト信号を発生する第１カウント手段と、前記第
１タイムアウト信号によって割り込み信号を生成し、前
記プロセッサへ出力する割り込み生成手段と、前記プロ
セッサからの割り込み応答信号によって、前記割り込み
生成手段による割り込みを解除する割込解除手段と、前
記リセット信号に従ってリセットされ、前記割り込み信
号のタイミングでカウントを開始し、カウント値が第２
設定値に達した時に第２タイムアウト信号を発生する第
２カウント手段と、前記第２タイムアウト信号によって
アラーム信号を生成するアラーム信号生成手段とを有
し、前記プロセッサは、正常動作時には、前記割り込み
信号によって前記リセット信号の出力を含む所定のタス
ク処理を実行し、前記割り込み信号に対する割り込み応
答信号を発生することを特徴とする。An apparatus for monitoring abnormality of a processor according to the present invention is reset by a reset signal from a processor capable of executing interrupt processing and starts counting, and when the count value reaches a first set value. a first counting means for generating a first time-out signal, and the interrupt generating means for generating an interrupt signal by said first time-out signal, and outputs it to the processor, the pro
According to the interrupt response signal from the processor, the interrupt
Interrupt release means for releasing the interrupt by the generation means;
Reset in accordance with the reset signal, and starts counting at the timing of the interrupt signal.
Yes second counting means for generating a second time-out signal when reaching the set value, the alarm signal generating means for generating an alarm signal by said second time-out signal
When the processor is operating normally, the
A predetermined task including the output of the reset signal
Execute the interrupt processing to respond to the interrupt signal.
Generating an answer signal .
【手続補正５】[Procedure amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００９】本発明によるプロセッサの異常監視方法
は、プロセッサがタイマリセット信号を発生する毎にカ
ウントを初期値から開始し、そのカウント値が第１設定
値に達した時に第１タイムアウト信号を発生し、第１タ
イムアウト信号によって割り込み信号を生成し、割り込
み信号のタイミングでカウントを開始し、そのカウント
値が第２設定値に達するまで前記リセット信号が発生し
なかった場合に第２タイムアウト信号を発生し、第２タ
イムアウト信号によってアラーム信号を生成する、こと
を特徴とする。In the processor abnormality monitoring method according to the present invention, each time the processor generates a timer reset signal, it starts counting from an initial value, and generates a first timeout signal when the count value reaches a first set value. An interrupt signal is generated by a first timeout signal, counting is started at the timing of the interrupt signal, and a second timeout signal is generated when the reset signal is not generated until the count value reaches a second set value. , An alarm signal is generated by the second timeout signal.
【手続補正６】[Procedure amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１２[Correction target item name] 0012
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１２】特に、割り込み信号とリセット信号とによ
って第２カウント手段が起動及びリセットされ、第２カ
ウント手段の第２タイムアウト信号に従ってアラーム信
号が生成されるために、第１設定値及び第２設定値の和
に相当する時間経過後にはプロセッサの異常を検出する
ことができる。第１設定値を最も長い処理時間を有する
タスクに依存して設定する必要がなく、第２設定値は所
定のタスクの処理時間より長い適当な時間に設定すれば
よいから、速やかにＣＰＵの異常を検出することが可能
となる。In particular , since the second counting means is started and reset by the interrupt signal and the reset signal, and the alarm signal is generated according to the second timeout signal of the second counting means, the first set value and the second set value are set. After a lapse of time corresponding to the sum of the above, an abnormality of the processor can be detected. It is not necessary to set the first set value depending on the task having the longest processing time, and the second set value may be set to an appropriate time longer than the processing time of the predetermined task. Can be detected.
Claims (8)
異常監視装置において、 前記プロセッサからのリセット信号によってリセットさ
れてカウントを開始し、カウント値が第１設定値に達し
た時に第１タイムアウト信号を発生する第１カウント手
段と、 前記第１タイムアウト信号によって割り込み信号を生成
し、前記プロセッサへ出力する割り込み生成手段と、 前記割り込み信号のタイミングでカウントを開始し、前
記リセット信号に従ってリセットされ、カウント値が第
２設定値に達した時に第２タイムアウト信号を発生する
第２カウント手段と、 前記第２タイムアウト信号によってアラーム信号を生成
するアラーム信号生成手段と、 からなることを特徴とするプロセッサの異常監視装置。1. An abnormality monitoring apparatus for a processor capable of executing interrupt processing, wherein the processor is reset by a reset signal from the processor to start counting, and generates a first timeout signal when the count value reaches a first set value. A first counting unit that generates an interrupt signal according to the first timeout signal and outputs the interrupt signal to the processor; and a counter that starts counting at the timing of the interrupt signal and is reset according to the reset signal. An abnormality monitoring device for a processor, comprising: second counting means for generating a second timeout signal when the second set value is reached; and alarm signal generating means for generating an alarm signal based on the second timeout signal. .
つのタスク処理が終了する毎に前記リセット信号を発生
することを特徴とする請求項１記載のプロセッサの異常
監視装置。2. The processor according to claim 1, wherein during normal operation,
2. The abnormality monitoring device for a processor according to claim 1, wherein the reset signal is generated every time one task process is completed.
記割り込み信号によって所定のタスク処理を実行し、前
記割り込み信号に対する割り込み応答信号を発生するこ
とを特徴とする請求項１又は２記載のプロセッサの異常
監視装置。3. The processor according to claim 1, wherein during normal operation, the processor executes a predetermined task process in accordance with the interrupt signal and generates an interrupt response signal to the interrupt signal. Monitoring device.
によって、前記割り込み生成手段による割り込みを解除
する割込解除手段を更に有することを特徴とする請求項
３記載のプロセッサの異常監視装置。4. The processor abnormality monitoring device according to claim 3, further comprising an interrupt canceling unit for canceling an interrupt by said interrupt generating unit in response to an interrupt response signal from said processor.
異常監視方法において、 前記プロセッサがリセット信号を発生する毎にカウント
を初期値から開始し、そのカウント値が第１設定値に達
した時に第１タイムアウト信号を発生し、 前記第１タイムアウト信号によって割り込み信号を生成
し、 前記割り込み信号のタイミングでカウントを開始し、そ
のカウント値が第２設定値に達するまで前記リセット信
号が発生しなかった場合に第２タイムアウト信号を発生
し、 前記第２タイムアウト信号によってアラーム信号を生成
する、 ことを特徴とするプロセッサの異常監視方法。5. An abnormality monitoring method for a processor capable of executing interrupt processing, wherein a count is started from an initial value each time the processor generates a reset signal, and the first count is set when the count value reaches a first set value. A time-out signal is generated, an interrupt signal is generated by the first time-out signal, a count is started at the timing of the interrupt signal, and the reset signal is not generated until the count value reaches a second set value. A method for monitoring an abnormality of a processor, comprising: generating a second timeout signal; and generating an alarm signal according to the second timeout signal.
つのタスクの処理が終了する毎に前記リセット信号を発
生することを特徴とする請求項５記載のプロセッサの異
常監視方法。6. The processor according to claim 1, wherein during normal operation,
6. The method according to claim 5, wherein the reset signal is generated each time the processing of one task is completed.
記割り込み信号によって所定の割り込み例外処理を実行
し、前記割り込み信号に対する割り込み応答信号を発生
することを特徴とする請求項５又は６記載のプロセッサ
の異常監視方法。7. The processor according to claim 5, wherein during normal operation, the processor executes a predetermined interrupt exception process in response to the interrupt signal and generates an interrupt response signal to the interrupt signal. Abnormality monitoring method.
によって、前記プロセッサに対する割り込みを解除する
ことを特徴とする請求項７記載のプロセッサの異常監視
方法。8. The processor abnormality monitoring method according to claim 7, wherein an interrupt to said processor is released by an interrupt response signal from said processor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153860A JPH11327959A (en) | 1998-05-19 | 1998-05-19 | Method and device for monitoring abnormality of processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153860A JPH11327959A (en) | 1998-05-19 | 1998-05-19 | Method and device for monitoring abnormality of processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11327959A true JPH11327959A (en) | 1999-11-30 |
Family
ID=15571694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10153860A Pending JPH11327959A (en) | 1998-05-19 | 1998-05-19 | Method and device for monitoring abnormality of processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11327959A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100722476B1 (en) | 2005-12-02 | 2007-05-28 | 엘지노텔 주식회사 | Watchdog apparatus with error log creation function and the method thereof |
| CN112612636A (en) * | 2020-12-22 | 2021-04-06 | 浙江中控技术股份有限公司 | Control method of hardware watchdog and watchdog system |
-
1998
- 1998-05-19 JP JP10153860A patent/JPH11327959A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100722476B1 (en) | 2005-12-02 | 2007-05-28 | 엘지노텔 주식회사 | Watchdog apparatus with error log creation function and the method thereof |
| CN112612636A (en) * | 2020-12-22 | 2021-04-06 | 浙江中控技术股份有限公司 | Control method of hardware watchdog and watchdog system |
| CN112612636B (en) * | 2020-12-22 | 2023-05-05 | 浙江中控技术股份有限公司 | Control method of hardware watchdog and watchdog system |
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