JPS6389941A - Monitor and control equipment for microprocessor applied equipment - Google Patents

Monitor and control equipment for microprocessor applied equipment

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JPS6389941A
JPS6389941A JP61234301A JP23430186A JPS6389941A JP S6389941 A JPS6389941 A JP S6389941A JP 61234301 A JP61234301 A JP 61234301A JP 23430186 A JP23430186 A JP 23430186A JP S6389941 A JPS6389941 A JP S6389941A
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signal
circuit
stop detection
power
reset
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Kentaro Tokikuni
時国 健太郎
Fujio Amamiya
雨宮 不二雄
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Nippon Telegraph and Telephone Corp
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Abstract

PURPOSE:To perform simultaneous control for initialization, an urgent processing, and restart-up, by using the interruption input terminal of a CPU commonly for a power source abnormal disconnection signal and a stop detection monitoring timing signal, and the reset input terminal for initialization signals at the times of applying a power source and detecting the stop of the power source. CONSTITUTION:The CPU (a), when accepting an interruption signal E at the interruption input terminal (d), refers the power source abnormal disconnection signal C supplied from a power source abnormal disconnection signal supplying circuit (h) as an interruption processing. And when the signal C is set in an ON state, a prescribed urgent processing is executed. Also, when it is set in an OFF state, a stop detection reset signal F is outputted to a stop detection circuit (c). Also, when the initialization signal B from a first OR circuit (k) being inputted to the rest input terminal (e) of the CPU (a), is turned ON, a stop detection holding signal H being inputted from a state holding circuit (i) is referred. When the signal H is set at the On state, the output of the reset signal is outputted to the stop detecting circuit (c), and also, a signal J to cut off a power source circuit (f) is outputted, and when it is set in the OFF state, a regular operation is started.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサ応用機器において、起動
時のマイクロプロセッサシステムの初期設定、動作中の
電源断時の緊急処理、雑音等による動作停止時の再起動
の3つの機能・動作に関する、効率的な監視・制御を可
能にした監視制御装置に関するものである。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention is applicable to microprocessor-applied equipment, including initial settings of a microprocessor system at startup, emergency processing when power is cut off during operation, and operation stoppage due to noise, etc. The present invention relates to a monitoring and control device that enables efficient monitoring and control of three functions and operations for restarting a computer.

〔従来の技術〕[Conventional technology]

近年、事務機器や通信機器をはじめ、機器類に広範にマ
イクロプロセッサが応用されている。これら機器の使用
環境もまた広範であり、振動、雑音、電源等、必ずしも
十分な環境下で使用されない場合も多い。
In recent years, microprocessors have been widely applied to equipment such as office equipment and communication equipment. The environments in which these devices are used are also wide-ranging, and in many cases they are not necessarily used in environments with adequate vibration, noise, power supply, etc.

このような環境において、これら機器類に発生する故障
のかなりの部分が、マイクロプロセッサの暴走や、その
動作停止である。こうした故障の際、使用者が故障に気
付いた場合は、人手により電源を一部オフした後、再び
オンとすることで、機器類のパワーオンリセット機能に
より回復させ・ることができる。しかし、無人動作中で
ある場合などには、重大な事故あるいはいたずらな消耗
・浪費を引き起こすこともある。このような問題を解決
するため、環境に対する耐力の強化とあわせて、動作停
止時の再起動等の機能追加が必要である。
In such an environment, a significant portion of failures that occur in these devices are due to runaway microprocessors or malfunctions of the microprocessors. In the event of such a failure, if the user notices the failure, he or she can recover by manually turning off part of the power and then turning it back on again using the power-on reset function of the equipment. However, when operating unmanned, it may cause serious accidents or unnecessary wear and waste. In order to solve such problems, it is necessary to strengthen the resistance against the environment and add functions such as restarting when the operation stops.

・第3図に、動作停止時の再起動方法の一般的概念をブ
ロック図で示す。同図を参照して動作概要を説明すると
、中央処理装置(CPU)aの割込入力端子dに、タイ
マ回路すより一定周期で割込みを行い、(CPU)aは
割込み処理として正常動作信号を発生し、これを停止検
出回路Cへ送出するようにしておき、停止検出回路Cで
は正常動作信号が跡絶えた場合にCPUのリセット入力
端子eに対しリセット信号を送出することによりシステ
ムを再起動するものである。
- Figure 3 shows a block diagram of the general concept of the restart method when operation is stopped. To explain the outline of the operation with reference to the same figure, the timer circuit issues an interrupt to the interrupt input terminal d of the central processing unit (CPU) a at a constant cycle, and the (CPU) a sends a normal operation signal as an interrupt process. The stop detection circuit C restarts the system by sending a reset signal to the reset input terminal e of the CPU when the normal operation signal disappears. It is something to do.

次に、第4図(a)に、主電源投入時のシステム初期設
定方法を、(b)に動作中の電源異常断の対処方法を、
各々示す。
Next, Fig. 4(a) shows how to initialize the system when the main power is turned on, and Fig. 4(b) shows how to deal with an abnormal power cut during operation.
Each is shown.

前者では、電源回路fの一部を構成するパワーオンリセ
ット回路gにより、電源投入時のリセット信号が初期設
定信号(イ)として(CPU)aのリセット端子eに入
力され、システムの初期設定が行われる。後者では、電
源回路fの一部を構成する電源異常検出回路りにより、
動作中の電源異常断の信号(つ)が(CPU)aの割込
み端子dに入力され、CPUは緊急処理を実行する。
In the former, a power-on reset circuit g that constitutes a part of the power supply circuit f inputs a reset signal when the power is turned on as an initial setting signal (a) to the reset terminal e of the (CPU) a, and initializes the system. It will be done. In the latter case, the power supply abnormality detection circuit that constitutes a part of the power supply circuit f,
A signal indicating an abnormal power outage during operation is input to the interrupt terminal d of (CPU) a, and the CPU executes emergency processing.

さて、第3図の回路動作の実現にあたり、(CPU)a
の割込入力端子dは、常時割込受付可能(非マスク)で
あることが必須であるが、通常この端子は1個のみであ
り、しかも通常は、第4図(b)に示したとおり動作中
の電源異常断時に重要データのセーブや入出力部のフェ
ールセーフ処理を行うための緊急割込み用としてすでに
使用されているので、この機能と端子を共用しかつその
後の動作を区別する必要がある。
Now, in realizing the circuit operation shown in Figure 3, (CPU) a
It is essential that the interrupt input terminal d of the interrupt input terminal d is always capable of accepting interrupts (non-masked), but there is normally only one such terminal, and moreover, there is usually only one, as shown in Fig. 4(b). It is already used as an emergency interrupt to save important data and perform fail-safe processing of the input/output section in the event of a power failure during operation, so it is necessary to share this function and the terminal and distinguish the subsequent operation. be.

さらに、CPUのリセット入力端子eについても第4図
(a)に示したとおり通常は使用開始時の主電源投入の
際のシステム全体の初期設定(パワーオンリセット)用
に使用されているので、これも端子の共用となりその後
の動作を区別する必要がある場合には、何らかの機能追
加が必要である。
Furthermore, as shown in Figure 4(a), the reset input terminal e of the CPU is normally used for initializing the entire system (power-on reset) when the main power is turned on at the beginning of use. In this case, the terminals are also shared, and if it is necessary to distinguish subsequent operations, some kind of function must be added.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来より、起動時のシステム初期設定、動作中の電源異
常断時の緊急処理、雑音等による動作停止時の再起動の
各方法については、各々個別に取扱われてきたが、これ
ら3機能を同時に実現しようとする場合は、3機能に関
する識別制御機能の追加が必要となる。
Traditionally, the initial system settings at startup, emergency processing when the power supply is abnormally cut off during operation, and restarting when operation stops due to noise, etc. have been handled separately, but these three functions can be performed simultaneously. If this is to be realized, it will be necessary to add identification control functions for the three functions.

本発明は、マイクロプロセッサ応用機器において、これ
ら3機能を同時に実現すること、を解決すべき問題点と
している。従って本発明の目的は、マイクロプロセッサ
応用機器において、従来は個別に制御されてきた起動時
のシステム初期設定、動作中の電源異常断時の緊急処理
、雑音等による動作停止時の再起動の3機能の同時制御
を可能とするマイクロプロセッサ応用機器の監視制御装
置を提供することにある。
The problem to be solved by the present invention is to simultaneously realize these three functions in a microprocessor-applied device. Therefore, the purpose of the present invention is to perform three functions in microprocessor-applied equipment: initial system settings at startup, which have conventionally been individually controlled; emergency processing when the power supply is abnormally cut off during operation; and restart when operation stops due to noise, etc. An object of the present invention is to provide a monitoring and control device for microprocessor-applied equipment that enables simultaneous control of functions.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、中央処理装置の最優先非マスク割込み端子を
動作停止検出動作の契機となる監視タイミング信号と動
作中の電源異常断時の緊急処理のための契機となる電源
異常断信号の2信号で共用し、割込み処理でその要因の
区別を行い各々要因に応じた動作をさせるよう監視制御
すること、および中央処理装置のリセット入力端子を機
器電源投入時の電源投入初期設定信号と停止検出回路に
よる停止検出初期設定信号で共用し、その区別を中央処
理装置リセット後に停止検出保持信号を参照して行うこ
と、および停止検出回路は一旦中央処理装置の動作停止
を検出すると、動作再開後中央処理装置から与えられる
停止検出リセント信号を受けるまで停止検出保持信号を
保持するようにすることを、問題点解決のための主要な
特徴とする。
The present invention uses the highest priority non-masked interrupt terminal of the central processing unit to receive two signals: a monitoring timing signal that triggers an operation stop detection operation, and an abnormal power disconnection signal that triggers emergency processing in the event of an abnormal power disconnection during operation. In addition, the reset input terminal of the central processing unit can be used as a power-on initial setting signal when the equipment is powered on, and as a stop detection circuit. The stop detection initial setting signal is shared by the CPU, and the distinction is made by referring to the stop detection holding signal after the central processing unit is reset.Once the stop detection circuit detects that the central processing unit has stopped operating, the central processing The main feature for solving the problem is to hold the stop detection holding signal until receiving the stop detection recent signal given from the device.

そしてリセット入力端子と常時最優先割込入力端子を備
えた中央処理装置を含み、電源回路を付属させたマイク
ロプロセッサ応用機器において、一定周期で監視タイミ
ング信号を出力するタイマ回路と、該タイマ回路からの
監視タイミング信号により動作を開始し、前記中央処理
装置からの停止検出リセット信号が或る定められた時間
内に到達しない場合に、停止検出初期設定信号を出力す
ると共に、該停止検出初期設定信号を前記停止検出リセ
ット信号が入力されるまで保持するための状態保持回路
を備えていて、該状態保持回路より前記中央処理装置に
対して停止検出保持信号を出力する停止検出回路と、前
記電源回路の内部にあるパワーオンリセット回路から、
電源投入時に出力される電源投入初期設定信号と前記停
止検出回路から出力される停止検出初期設定信号との論
理和を求めてその結果を初期設定信号として前記中央処
理装置のリセット入力端子に対して出力する第1のオア
回路と、前記タイマ回路より出力される監視タイミング
信号と前記電源回路の内部にある電源異常検出回路から
、電源回路より供給中の電力が停止したときに、出力さ
れる電源異常断信号との論理和を求めてその結果を割込
み信号として前記中央処理装置の割込入力端子に対して
出力する第2のオア回路と、前記電源異常検出回路から
の電源異常断信号を中央処理装置へも供給する電源異常
断信号供給回路と、を具備する。
In a microprocessor-applied device that includes a central processing unit equipped with a reset input terminal and a constant top-priority interrupt input terminal, and is attached with a power supply circuit, a timer circuit that outputs a monitoring timing signal at a constant cycle, and a starts operation according to a monitoring timing signal of the central processing unit, and outputs a stop detection initial setting signal when the stop detection reset signal from the central processing unit does not arrive within a certain predetermined time, and also outputs the stop detection initial setting signal. a stop detection circuit for holding the stop detection reset signal until the stop detection reset signal is input, and outputting the stop detection holding signal from the state holding circuit to the central processing unit; and the power supply circuit. From the power-on reset circuit inside the
The power-on initial setting signal that is output when the power is turned on and the stop detection initial setting signal that is output from the stop detection circuit are logically summed, and the result is used as an initial setting signal to be sent to the reset input terminal of the central processing unit. A first OR circuit outputs, a monitoring timing signal outputted from the timer circuit, and a power abnormality detection circuit inside the power supply circuit, which outputs power when the power being supplied from the power supply circuit stops. a second OR circuit that calculates a logical sum with the abnormality disconnection signal and outputs the result as an interrupt signal to the interrupt input terminal of the central processing unit; and a power supply abnormality signal supply circuit that also supplies the power supply to the processing device.

〔作用〕[Effect]

前記中央処理装置は、その割込入力端子に割込信号を受
付けたときは、割込処理、として、前記電源異常断信号
供給回路から供給される電源異常断信号を参照して該信
号がオン(有効)であれば、定められた緊急゛処理を、
オフであれば停止検出リセット信号を前記停止検出回路
に対して出力し、またそのリセット入力端子に入力され
ている前記第1のオア回路からの初期設定信号がオン(
有効)となったときは、前記状態保持回路から入力され
る停止検出保持信号を参照して該信号がオンであれば、
停止検出リセット信号を前記停止検出回路に対して出力
すると共に、電源回路切断のための信号を出力し、オフ
であれば通常動作を開始する。
When the central processing unit receives an interrupt signal at its interrupt input terminal, the central processing unit performs interrupt processing by turning on the signal by referring to the power abnormality disconnection signal supplied from the power abnormality disconnection signal supply circuit. If (valid), the specified emergency processing will be carried out.
If it is off, a stop detection reset signal is output to the stop detection circuit, and the initial setting signal from the first OR circuit input to its reset input terminal is turned on (
When it becomes valid), it refers to the stop detection holding signal input from the state holding circuit and if the signal is on,
A stop detection reset signal is output to the stop detection circuit, and a signal for disconnecting the power supply circuit is output, and if it is off, normal operation is started.

従来は、機器電源投入時の初期設定、動作中の電源異常
断時の緊急処理、中央処理装置の動作停止検出と再起動
、の3機能は個別に扱われており、これら3機能の同時
実現の具体例はなく、また単純に3機能を実現しようと
しても、先に述べたように中央処理装置の入力端子の制
限により不可能であった。
Previously, three functions were handled individually: initial settings when turning on the power to equipment, emergency processing when the power supply is abnormally cut off during operation, and detection and restart of central processing unit operation, and it is now possible to realize these three functions simultaneously. There is no concrete example of this, and even if an attempt was made to simply implement the three functions, it would be impossible due to the limitations of the input terminals of the central processing unit, as described above.

〔実施例〕〔Example〕

次に図を参照して本発明の詳細な説明する。 The present invention will now be described in detail with reference to the drawings.

第1図は本発明の一実施例を示すブロック図である。同
図において、aは中央処理装置でdはその割込入力端子
(最優先、非マスク)、eはリセット入力端子である。
FIG. 1 is a block diagram showing one embodiment of the present invention. In the figure, a is a central processing unit, d is its interrupt input terminal (highest priority, non-masked), and e is a reset input terminal.

bはタイマ回路であって、ある一定周期毎に監視タイミ
ング信号(1)を発生し該信号は停止検出回路Cとオア
回路jに接続される。停止検出回路Cは中央処理袋Wa
との間のバスインタフェースBSを介して停止検出リセ
ット信号(力)が入力されるとともに、内部の状態保持
回路iから停止検出保持信号(り)を出力する。
A timer circuit b generates a monitoring timing signal (1) at certain regular intervals, and this signal is connected to a stop detection circuit C and an OR circuit j. Stop detection circuit C is central processing bag Wa
A stop detection reset signal (power) is inputted via the bus interface BS between the terminals and the stop detection holding signal (ri) is output from the internal state holding circuit i.

停止検出回路Cは、中央処理装置aからの停止検出リセ
ット信号(力)が跡絶えたことによりその動作停止を知
り、オア回路kに対して停止検出初期設定信号(キ)を
出力するとともに、内部の状態保持回路iを動作させて
、中央処理装置aの初期設定が終わり中央処理装置aに
より状態保持回路iからの停止検出保持信号(り)が参
照されるまでこれを保持する。
The stop detection circuit C knows that its operation has stopped because the stop detection reset signal (power) from the central processing unit a has disappeared, and outputs a stop detection initial setting signal (K) to the OR circuit k. The internal state holding circuit i is operated to hold the stop detection holding signal (ri) from the state holding circuit i until the initial setting of the central processing unit a is completed and the central processing unit a refers to the stop detection holding signal (ri) from the state holding circuit i.

fは電源回路であって、その内部回路である電源異常検
出回路りからは、システム動作中における電源異常時に
電源異常断信号(つ)が、一方はバスインタフェースB
Sを介して中央処理装置aに入力され、もう一方はオア
回路jに直接入力される。また、内部回路であるパワー
オンリセット回路gからは、電源投入時に電源投入初期
設定信号(ケ)がオア回路kに対して出力される。
f is a power supply circuit, and its internal circuit, the power supply abnormality detection circuit, outputs a power supply abnormality disconnection signal (x) when a power supply abnormality occurs during system operation;
The other signal is input to the central processing unit a via S, and the other signal is directly input to the OR circuit j. Further, the power-on reset circuit g, which is an internal circuit, outputs a power-on initial setting signal (k) to the OR circuit k when the power is turned on.

なお、中央処理装置aからはバスインクフェースBSを
介して電源回路fに対して、電源自動切断のための電源
切指示信号(コ)が出力される。
Note that the central processing unit a outputs a power-off instruction signal (k) for automatic power-off to the power supply circuit f via the bus interface BS.

オア回路jは、タイマ回路すからの監視タイミング信号
と、電源異常検出回路fからの電源異常断信号(つ)の
論理和を求め、これを割込信号(オ)として中央処理語
Waの最優先・非マスク割込入力端子dに対して出力す
る。オア回路には、停止検出回路Cからの停止検出初期
設定信号(キ)と、パワーオンリセット回路gからの電
源投入初期設定信号(ケ)の論理和を求め、これを初期
設定信号(イ)として中央処理装置aのリセット入力端
子eに対して出力する。
The OR circuit j calculates the logical sum of the monitoring timing signal from the timer circuit S and the power supply abnormality disconnection signal (two) from the power supply abnormality detection circuit f, and uses this as an interrupt signal (O) to output the highest value of the central processing word Wa. Output to priority/non-masked interrupt input terminal d. The OR circuit calculates the logical sum of the stop detection initial setting signal (k) from the stop detection circuit C and the power-on initial setting signal (k) from the power-on reset circuit g, and converts this into the initial setting signal (a). It is output to the reset input terminal e of the central processing unit a.

第2図は、第1図に示した本発明の実施例(構成)にお
いて、目的とする機能を得るための監視・制御方法を説
明するためのフローチャートであって、(a)は、中央
処理装置aの停止検出のための監視フローである。
FIG. 2 is a flowchart for explaining a monitoring and control method for obtaining a desired function in the embodiment (configuration) of the present invention shown in FIG. This is a monitoring flow for detecting a stoppage of device a.

タイマ回路すより一定の周期の監視タイミング信号(1
)は、オア回路jを介して電源異常検出回路りからの電
源異常断信号(つ)と論理和をとった後に中央処理装置
aの割込み入力端子dに割込み信号(オ)として入力さ
れる。この割込み入力信号(オ)により、中央処理装置
aは割込みベクトルで指定された割込み処理の実行を開
始する。
A monitoring timing signal (1
) is logically summed with the power supply abnormality disconnection signal (X) from the power supply abnormality detection circuit via the OR circuit j, and then input as an interrupt signal (O) to the interrupt input terminal d of the central processing unit a. In response to this interrupt input signal (O), the central processing unit a starts executing the interrupt process specified by the interrupt vector.

まず゛、割込み要因が電源異常断信号(つ)によるもの
か監視タイミング信号(1)によるものかの区別を、バ
スインタフェースBSを介して電源異常断信号(つ)を
参照することにより実行する。
First, it is determined whether the interrupt factor is due to the abnormal power interruption signal (2) or the monitoring timing signal (1) by referring to the abnormal power interruption signal (2) via the bus interface BS.

参照の結果、要因が前者であれば、電源異常であるから
これに応じた緊急処理ヘジャンプしその処理を実行し、
要因が後者であれば、バスインタフェースBSを介して
停止検出リセット信号(力)を停止検出回路Cに対して
出力する動作を実行したあと割込処理実行を終了し、中
断していた本来の処理へ復帰する。
As a result of the reference, if the cause is the former, it is a power failure, so jump to the corresponding emergency process and execute that process.
If the cause is the latter, the interruption processing is terminated after outputting the stop detection reset signal (force) to the stop detection circuit C via the bus interface BS, and the original processing that was interrupted is resumed. Return to.

この時、停止検出回路Cの動作は、監視タイミング信号
入力より一定時間内に中央処理装置aからの停止検出リ
セット信号(力)が到達すれば、停止検出初期設定信号
(キ)および停止検出保持信号(り)を発生せず、逆に
停止検出リセット信号(力)が到達しない場合は該2信
号を発生させる。
At this time, if the stop detection reset signal (force) from the central processing unit a arrives within a certain period of time after the input of the monitoring timing signal, the stop detection circuit C operates to generate the stop detection initial setting signal (K) and hold the stop detection. If the stop detection reset signal (force) does not arrive, the two signals are generated.

なお、停止検出保持信号(り)を発生する状態保持回路
iは、初期設定信号によって停止検出回路Cを含む全系
が初期設定されると停止検出初期設定信号(キ)を消失
してしまい、初期設定後、初期設定の要因の判定が不能
となるため、これを可能とするためのものである。また
、状態保持回路iのリセットは、停止検出リセット信号
(力)による。
Note that the state holding circuit i that generates the stop detection holding signal (ri) loses the stop detection initial setting signal (k) when the entire system including the stop detection circuit C is initialized by the initial setting signal. This is to make it possible since it is impossible to determine the cause of the initial settings after the initial settings. Further, the state holding circuit i is reset by a stop detection reset signal (force).

第2図(b)は、初期設定制御フローである。FIG. 2(b) is an initial setting control flow.

初期設定の契機は、機器を使用するために電源を投入(
手動でも、自動でもよい)した場合と、前述の第2図(
a)のフローにより中央処理装置の動作停止が検出され
た場合である。
The initial settings are triggered when you turn on the power to use the device (
(can be done manually or automatically), and when the above-mentioned figure 2 (
This is a case where the operation stoppage of the central processing unit is detected according to the flow of a).

この初期設定の要因によって、以降の動作を以下のよう
に区別するため、ハード上で初期設定を実行後、中央処
理装置aは停止検出保持信号(り)を参照する。参照の
結果、停止検出保持信号(り)がオフの場合は正常な電
源の投入とみなせるので通常動作を開始する。該信号が
オンの場合は、中央処理装置aの動作停止とみなせるの
で、停止検出リセット信号(力)を出力して停止検出回
路C及び状態保持回路iをリセットした後、機器の使用
者に対し音や表示メツセージ等で警報を発生し、これを
一定時間実行後、電源回路fに対して電源切指示信号(
コ)を出力し、これによりシステムの電源が自動的に断
となる。
In order to differentiate the subsequent operations as follows depending on the factors of this initial setting, after executing the initial setting on the hardware, the central processing unit a refers to the stop detection holding signal (ri). As a result of the reference, if the stop detection holding signal (RI) is off, it can be assumed that the power has been turned on normally, and normal operation is started. If this signal is on, it can be considered that the operation of the central processing unit a has stopped, so after outputting the stop detection reset signal (power) and resetting the stop detection circuit C and the state holding circuit i, Generates an alarm with a sound or display message, etc., and after executing this for a certain period of time, sends a power-off instruction signal (
), which automatically turns off the system power.

なお、割込み信号の要因の判定に際し、電源異常断信号
(つ)の代わりに監視タイミング信号(1)を参照する
方法も可能である。
Note that when determining the cause of the interrupt signal, it is also possible to refer to the monitoring timing signal (1) instead of the power supply abnormality cutoff signal (2).

以上のような構成と、これを機能させる監視・制御方法
をとることによって、中央処理装置の唯一の最優先割込
入力端子を電源異常断信号と停止検出用監視タイミング
信号で共用し、かつどちらによる割込みかの判別を可能
としており、さらに中央処理装置の唯一のリセット入力
端子を電源投入時の初期設定信号と停止検出時の初期設
定信号で共用し、かつどちらによるリセットかの判別を
可能としており、その結果、マイクロプロセッサ応用機
器においてその起動時のシステム初期設定、動作中の電
源断時の緊急処理、雑音等による動作停止時の再起動の
3機能を有効に機能させることができ、従来できなかっ
た3機能の監視・制御が可能となった。
By adopting the above configuration and the monitoring and control method that makes it function, the only highest priority interrupt input terminal of the central processing unit can be shared by the power supply abnormality disconnection signal and the monitoring timing signal for stop detection, and it is possible to In addition, the only reset input terminal of the central processing unit is shared by the initial setting signal at power-on and the initial setting signal at the time of stop detection, and it is possible to determine which one is causing the reset. As a result, it is possible to effectively perform three functions in microprocessor-applied equipment: initial system settings at startup, emergency processing when power is cut off during operation, and restart when operation stops due to noise, etc. It has become possible to monitor and control three functions that were previously impossible.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によって1つのマイクロプ
ロセッサ応用機器において、その起動時のシステム初期
設定、動作中の電源断時の緊急処理、雑音等による動作
停止時の再起動の各機能を同時に実現することができる
ようになり、システム(機器)の安全性向上に有効であ
る。
As explained above, the present invention simultaneously realizes, in a single microprocessor-applied device, the following functions: initial system settings at startup, emergency processing when power is cut off during operation, and restart when operation stops due to noise, etc. This is effective in improving the safety of the system (equipment).

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例を示すブロック図、第2図は
本発明の実施例における監視・制御フロー図、第3図は
従来の動作停止時の再起動方法概念図、第4図は従来の
システム初期設定、電源異常断対処方法概念図、である
。 符号の説明 a・・・中央処理装置、b・・・タイマ回路、C・・・
停止検出回路、d・・・割込み入力端子、e・・・リセ
ット入力端子、f・・・電源回路、g・・・パワーオン
リセット回路、h・・・電源異常検出回路、i・・・状
態保持回路、j、k・・・オア回路、(ア)・・・正常
動作信号、(イ)・・・初期設定信号、(つ)・・・電
源異常断信号、(1)・・・監視タイミング信号、(オ
)・・・割込み信号、(力)・・・停止検出リセット信
号、(キ)・・・停止検出初期設定信号、(り)・・・
停止検出保持信号、(ケ)・・・電源投入初期設定信号
、(コ)・・・電源切指示信号。
Fig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is a monitoring/control flow diagram in the embodiment of the present invention, Fig. 3 is a conceptual diagram of a conventional restart method when operation is stopped, and Fig. 4 is a conceptual diagram of the conventional system initial settings and how to deal with power failure. Explanation of symbols a...Central processing unit, b...Timer circuit, C...
Stop detection circuit, d... Interrupt input terminal, e... Reset input terminal, f... Power supply circuit, g... Power-on reset circuit, h... Power supply abnormality detection circuit, i... Status Holding circuit, j, k...OR circuit, (A)...Normal operation signal, (B)...Initial setting signal, (T)...Power supply abnormality cutoff signal, (1)...Monitoring Timing signal, (o)...Interrupt signal, (force)...stop detection reset signal, (ki)...stop detection initial setting signal, (ri)...
Stop detection holding signal, (k)...Power-on initial setting signal, (k)...Power-off instruction signal.

Claims (1)

【特許請求の範囲】 1)リセット入力端子と常時最優先割込入力端子を備え
た中央処理装置を含み、電源回路を付属させたマイクロ
プロセッサ応用機器において、一定周期で監視タイミン
グ信号を出力するタイマ回路と、該タイマ回路からの監
視タイミング信号により動作を開始し、前記中央処理装
置からの停止検出リセット信号が或る定められた時間内
に到達しない場合に、停止検出初期設定信号を出力する
と共に、該停止検出初期設定信号を前記停止検出リセッ
ト信号が入力されるまで保持するための状態保持回路を
備えていて、該状態保持回路より前記中央処理装置に対
して停止検出保持信号を出力する停止検出回路と、前記
電源回路の内部にあるパワーオンリセット回路から、電
源投入時に出力される電源投入初期設定信号と前記停止
検出回路から出力される停止検出初期設定信号との論理
和を求めてその結果を初期設定信号として前記中央処理
装置のリセット入力端子に対して出力する第1のオア回
路と、前記タイマ回路より出力される監視タイミング信
号と前記電源回路の内部にある電源異常検出回路から、
電源回路より供給中の電力が停止したときに、出力され
る電源異常断信号との論理和を求めてその結果を割込み
信号として前記中央処理装置の割込入力端子に対して出
力する第2のオア回路と、前記電源異常検出回路からの
電源異常断信号を中央処理装置へも供給する電源異常断
信号供給回路と、を具備し、 前記中央処理装置は、その割込入力端子に割込信号を受
付けたときは、割込処理として、前記電源異常断信号供
給回路から供給される電源異常断信号を参照して該信号
がオン(有効)であれば、定められた緊急処理を、オフ
であれば停止検出リセット信号を前記停止検出回路に対
して出力し、またそのリセット入力端子に入力されてい
る前記第1のオア回路からの初期設定信号がオン(有効
)となったときは、前記状態保持回路から入力される停
止検出保持信号を参照して該信号がオンであれば、停止
検出リセット信号を前記停止検出回路に対して出力する
と共に、電源回路切断のための信号を出力し、オフであ
れば通常動作を開始するようにしたことを特徴とするマ
イクロプロセッサ応用機器の監視制御装置。
[Claims] 1) A timer that outputs a monitoring timing signal at a constant cycle in a microprocessor-applied device that includes a central processing unit equipped with a reset input terminal and a constant top priority interrupt input terminal and is attached with a power supply circuit. circuit and a monitoring timing signal from the timer circuit to start operation, and if the stop detection reset signal from the central processing unit does not arrive within a predetermined time, output a stop detection initial setting signal and at the same time , comprising a state holding circuit for holding the stop detection initial setting signal until the stop detection reset signal is input, and outputting the stop detection holding signal from the state holding circuit to the central processing unit. A detection circuit and a power-on reset circuit inside the power supply circuit calculate the logical sum of a power-on initial setting signal output when the power is turned on and a stop detection initial setting signal output from the stop detection circuit. a first OR circuit that outputs the result as an initial setting signal to the reset input terminal of the central processing unit; a monitoring timing signal output from the timer circuit; and a power supply abnormality detection circuit within the power supply circuit;
A second controller that calculates a logical sum with a power abnormality disconnection signal that is output when the power being supplied from the power supply circuit stops, and outputs the result as an interrupt signal to the interrupt input terminal of the central processing unit. an OR circuit, and a power abnormality disconnection signal supply circuit that also supplies an abnormal power disconnection signal from the power abnormality detection circuit to a central processing unit, and the central processing unit receives an interrupt signal at its interrupt input terminal. is received, as an interrupt process, the abnormal power failure signal supplied from the abnormal power failure signal supply circuit is referenced, and if the signal is on (valid), the specified emergency process is turned off. If so, a stop detection reset signal is output to the stop detection circuit, and when the initial setting signal from the first OR circuit input to the reset input terminal is turned on (valid), the stop detection reset signal is output to the stop detection circuit. Referring to a stop detection holding signal inputted from the state holding circuit, if the signal is on, outputting a stop detection reset signal to the stop detection circuit and outputting a signal for disconnecting the power supply circuit; A monitoring and control device for microprocessor-applied equipment, characterized in that it starts normal operation if it is off.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0243663U (en) * 1988-09-19 1990-03-26
JPH04261393A (en) * 1991-01-17 1992-09-17 Mitsubishi Electric Corp Inverter
JP2009044215A (en) * 2007-08-06 2009-02-26 Nippon Dempa Kogyo Co Ltd Pll synthesizer circuit

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