JPH11317718A - デ―タ多重化装置 - Google Patents

Abstract

(57)【要約】 【課題】 パック・パケット処理と多重化を行うのに、
大量の高速データ転送処理が必要なバスと、ＣＰＵ処理
部の演算・制御処理バスとがバスを共有するため、高性
能・高速のバス幅の広いＣＰＵ処理部コアを用いなけれ
ばならない。そのためＬＳＩ化すると１）消費電力が非
常に高い、２）ＣＰＵ処理部コアの選択の幅が狭い、
３）チップ面積が増大する、という問題を有していた。 【解決手段】 本発明に係るデータ多重化装置２２は、
入力されてくる上記各圧縮データの添付情報を検出し、
該添付情報から上記映像圧縮データ及び音声圧縮データ
を多重化する順を決定する制御演算処理バス１８と、入
力されてくる各データを順次メモリ１１に転送し、上記
制御演算処理バス１８からの多重化の順にメモリ１１か
ら出力するデータ処理バス１７とに分ける構成を採り、
ＣＰＵ処理部１４の効率を改善したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像・音声・情報
などの圧縮データをリアルタイムで１つのストリームデ
ータに多重化するデータ多重化装置に関するものであ
る。

【０００２】

【従来の技術】図４は、従来のデータ多重化装置の構成
及びその周辺の構成を示すブロック図である。従来のデ
ータ多重化装置２２は、図４に示すように、ビデオ入力
回路２、オーディオ入力回路５、出力回路７、ビデオヘ
ッダ検出回路９、オーディオヘッダ検出回路１０、ＣＰ
Ｕ処理部１４、ワークメモリ１９、およびデータバス２
０から構成される。

【０００３】ビデオエンコーダ１は、映像信号をリアル
タイムでＭＰＥＧ（Moving PictureImage Coding Exper
ts Group ）圧縮し、映像信号の圧縮データを上記ビデ
オ入力回路２と上記ビデオヘッダ検出回路９とに出力す
る。オーディオエンコーダ１６は、音声信号をリアルタ
イムで圧縮し、音声信号の圧縮データを上記オーディオ
入力回路５と上記ヘッダ検出回路１０とに出力する。

【０００４】ビデオ入力回路２はビデオエンコーダ１と
データバス２０との間に配置され、映像圧縮されたデー
タを一時的に貯えるメモリをもつ。ビデオヘッダ検出回
路９はビデオエンコーダ１とデータバス２０との間に配
置され、圧縮データに添付されているヘッダコードを検
出しそれに続く情報を一時蓄積する。オーディオ入力回
路５はオーディオエンコーダ１６とデータバス２０との
間に配置され、音声圧縮されたデータを一時的に貯える
メモリをもつ。オーディオヘッダ検出回路１０はオーデ
ィオエンコーダ１６とデータバス２０との間に配置さ
れ、圧縮データに添付されているヘッダコードを検出し
それに続く情報を一時蓄積する。ＣＰＵ処理部１４はデ
ータバス２０に接続され、多重化演算、データ転送制御
などを行うものである。ワークメモリ１９はデータバス
２０に接続され、ＣＰＵ処理部１４の作業領域及び実際
の多重化処理を行うものである。データバス２０は映像
信号および音声信号の各圧縮データとＣＰＵ処理部１４
の処理データを共有する。出力回路７は多重化データを
出力するものである。

【０００５】次に、このように構成されたデータ多重化
装置の動作を説明する。映像信号はビデオエンコーダ１
によりＭＰＥＧ２フォーマットに従って圧縮され、コー
ドデータが出力される。同時に音声信号はオーディオエ
ンコーダ１６により各フォーマット（ＭＰＥＧレイヤ
２，又はＡＣ３など）に従って圧縮されコードデータが
出力される。なお、映像と音声のコードデータは、オー
ディオサンプリング周波数、映像フレーム周波数などの
違いや圧縮にかかる時間の差によりコード出力のタイミ
ングは必ずしも同期しない。

【０００６】ビデオエンコーダ１の出力はビデオ入力回
路２とビデオヘッダ検出回路９に入力され、またオーデ
ィオエンコーダ１６の出力はオーディオ入力回路５とオ
ーディオヘッダ検出回路１０にそれぞれ入力される。多
重化されるデータはビデオ入力回路２とオーディオ入力
回路５の内部メモリに一時的に格納される。そして、格
納されると同時にビデオヘッダ検出回路９とオーディオ
ヘッダ検出回路１０によりヘッダコードを検出し、続く
情報を内部メモリに格納する。ＣＰＵ処理部１４はビデ
オヘッダ検出回路９，オーディオヘッダ検出回路１０の
内部メモリに格納された情報をもとにパック・パケット
ヘッダを作成し、ビデオ・オーディオの多重化演算と出
力順の作成を行う。更にこの演算結果に基づきビデオ入
力回路２とオーディオ入力回路５上の内部メモリからデ
ータを抜き取ってワークメモリ１９に転送し、制御を行
いつつワークメモリ１９上でパック・パケットヘッダと
データとを合成し、出力フォーマットに合ったパック・
パケット化を行う。

【０００７】次にワークメモリ１９上で合成された多重
化データを多重化の出力順に合わせて出力回路７を通し
て出力される。ＣＰＵ処理部１４は、上記処理を行うと
ともに、データバス２０が各入力データ転送、出力デー
タ転送、データ作成処理時の転送などに使われる状態を
モニタし、データ同士の衝突が起こらないように常に調
停制御を行っている。また、各入力データ転送、出力デ
ータ転送、データ作成処理時の転送には、転送のデータ
量、開始、終了という制御についてもＣＰＵ処理部１４
が担当している。このような動作により、データ多重化
装置２２は映像・音声のデータを多重化する。

【０００８】

【発明が解決しようとする課題】ところで、映像圧縮デ
ータ・音声圧縮データなどに対し、リアルタイムで出力
フォーマットに合わせたパック・パケット処理と多重化
を行うのに、上記従来例のようなデータ多重化装置２２
では、データバス２０が、大量の高速データ転送処理が
必要なバスと、ＣＰＵ処理部１４の演算・制御処理バス
とを共有している。そのため、演算・制御の処理量の大
きさに関係なく、大量の高速データ転送処理を行うため
に、高性能・高速のバス幅の広いＣＰＵ処理部コアを用
いなければならない。そして、このような構成をＬＳＩ
化すると、 １）周波数が高いため消費電力が非常に高くなる、 ２）ＣＰＵ処理部コアの選択の幅が狭い、 ３）チップ面積が増大しコストがアップする、という問
題を有している。更にバス共通の思想で構成されたＬＳ
Ｉでは、大量の高速データ転送処理のバス占有が高いこ
とより、 ４）記録メディア（ＤＶＤ〔Digital Video Disk〕、Ｍ
Ｄ〔Mini Disk 〕、ＭＯ〔Magneto-Optical Disk〕な
ど）特有のフォーマット対応が困難であり、 ５）データ多重符号化・復号化を時間多重で処理する同
時記録再生機能を持つセットシステムへの対応ができな
い、という問題も共に有している。

【０００９】本発明はかかる問題点を解決するためにな
されたもので、１）低消費電力で、２）ＣＰＵ選択の自
由度が広く、３）ローコストな、データ多重化装置を提
供することを目的としている。

【００１０】

【課題を解決するための手段】本発明の請求項１に係る
データ多重化装置は、映像圧縮データ、音声圧縮デー
タ、及び添付情報を１つのストリームデータに多重化す
るデータ多重化装置において、入力されてくる上記各圧
縮データの添付情報を検出し、該添付情報から上記映像
圧縮データ及び音声圧縮データを多重化する順を決定す
る制御演算処理バスと、入力されてくる上記各データを
順次メモリに転送し、上記制御演算処理バスからの多重
化の順にメモリから出力するデータ処理バスとを有する
ことを特徴とするものである。

【００１１】本発明の請求項２に係るデータ多重化装置
は、上記請求項１に記載のデータ多重化装置において、
上記データ処理バスは、データ多重化装置に入力された
データを、出力するフォーマット長に合わせて映像、音
声、情報に分けて一時的に蓄積する、かつ出力フォーマ
ット用の添付情報を付加する作業領域をかねた、外付け
メモリと、上記外付けメモリへ映像データを転送するの
に適した入力内蔵メモリを持つビデオ入力回路と、上記
外付けメモリへ音声データを転送するのに適した１オー
ディオフレーム以上を蓄積できる内蔵メモリを持つオー
ディオ入力回路と、多重化されたデータを上記外付けメ
モリから外部に転送するのに適した出力内蔵メモリを持
つ多重化出力回路と、上記外付けメモリ、上記ビデオ入
力回路、上記オーディオ入力回路、及び上記多重化出力
回路をバス接続し、上記制御演算処理バスからの多重化
の順を示す制御テーブルに従って上記多重化出力回路へ
のデータの転送を時間多重制御するバス制御回路とを有
することを特徴とするものである。

【００１２】本発明の請求項３に係るデータ多重化装置
は、上記請求項１に記載のデータ多重化装置において、
上記制御演算処理バスは、入力されてくる映像圧縮デー
タに添付されてくるヘッダコードを検出し、該ヘッダコ
ードに続く圧縮データに関する情報を転送するビデオヘ
ッダ検出回路と、入力されてくる音声圧縮データに添付
されてくるヘッダコードを検出し、該ヘッダコードに続
く圧縮データに関する情報を転送するオーディオヘッダ
検出回路と、上記ビデオヘッダ検出回路および上記オー
ディオヘッダ検出回路に接続され、これらビデオヘッダ
検出回路およびオーディオヘッダ検出回路が転送した情
報を格納する内蔵メモリと、上記内蔵メモリに格納され
た情報を読み込み、この情報をもとに多重化演算及びデ
ータ転送制御演算を行うＣＰＵ処理部と、上記ＣＰＵ処
理部の演算結果である制御テーブルの書き込みと読み出
しが可能なメモリとを有することを特徴とするものであ
る。

【００１３】本発明の請求項４に係るデータ多重化装置
は、上記請求項１に記載のデータ多重化装置において、
上記データ処理バスのバス幅を３２ビットとし、上記制
御演算処理バスのバス幅を１６ビットとし、上記データ
処理バスと上記制御演算処理バスとの接続部分に、該制
御演算処理バスに有するメモリとしてデュアルポートＲ
ＡＭを配置したことを特徴とするものである。

【００１４】本発明の請求項５に係るデータ多重化装置
は、映像圧縮データ、音声圧縮データ、及び添付情報を
１つのストリームデータに多重化するデータ多重化装置
において、入力されてくる上記各圧縮データの添付情報
を検出し、該添付情報から上記映像圧縮データ及び音声
圧縮データの多重化を行う順序を決定すると共に、一度
に複数個の多重化順序を計算し、その計算結果を複数個
の多重化テーブルに設定するＣＰＵ処理部を有する制御
演算処理バスと、入力されてくる上記各データを順次メ
モリに転送し、上記制御演算処理バスにおける，複数個
の多重化順序が書き込まれた上記多重化テーブルの内容
に基づき、複数の多重化データが順次外部へ時間多重化
出力されるように、上記複数個の多重化テーブルを順次
制御する外部転送多重化テーブル制御回路を有するデー
タ処理バスとを備えることを特徴とするものである。

【００１５】本発明の請求項６に係るデータ多重化装置
は、上記請求項５に記載のデータ多重化装置において、
上記データ処理バスにおける、上記各圧縮データを多重
化した多重化データを外部へ出力する出力回路は、多重
化データの各データ内の情報を主に示すパック・パケッ
トヘッダが格納されたヘッダレジスタと、該多重化デー
タに上記パック・パケットヘッダを添付すべき位置を検
出し、上記ヘッダレジスタに設定されたパック・パケッ
トヘッダを出力して、多重化された各データにその外部
へ出力するフォーマットに合わせてパック・パケットヘ
ッダを添付するパック・パケットヘッダ添付回路とを有
することを特徴とするものである。

【００１６】本発明の請求項７に係るデータ多重化装置
は、上記請求項６に記載のデータ多重化装置において、
上記データ処理バスは、データ多重化装置に入力された
上記各データを出力するフォーマット長に合わせて映
像、音声、情報に分けて一時的に蓄積すると共に該各デ
ータのデータ内の情報を主に示すパック・パケットヘッ
ダを一時的に蓄積する、かつ外部へ出力する各データの
パック・パケットヘッダとデータ部との合成を行う作業
領域をかねた、外付けメモリを有し、上記出力回路は、
上記外付けメモリ上でパック・パケットヘッダとデータ
部との合成を行い、該パック・パケットヘッダとデータ
部とを合わせたフォーマットで外部へ出力するか、また
は上記パック・パケットヘッダ添付回路にてパック・パ
ケットヘッダとデータ部とを合成して外部へ出力するか
を選択するパック・パケットヘッダ添付回路制御スイッ
チを有することを特徴とするものである。

【００１７】本発明の請求項８に係るデータ多重化装置
は、上記請求項６に記載のデータ多重化装置において、
上記パック・パケットヘッダ添付回路にて出力するパッ
ク・パケットヘッダの設定を行う上記ヘッダレジスタの
数は、複数個持つものであることを特徴とするものであ
る。

【００１８】本発明の請求項９に係るデータ多重化装置
は、上記請求項８に記載のデータ多重化装置において、
上記外部転送多重化テーブル制御回路にて順次制御でき
る多重化テーブルの数は、上記パック・パケットヘッダ
添付回路にて出力するパック・パケットヘッダの設定を
行う上記ヘッダレジスタの数と同数であることを特徴と
するものである。

【００１９】本発明の請求項１０に係るデータ多重化装
置は、上記請求項９に記載のデータ多重化装置におい
て、上記外部転送多重化テーブル制御回路にて順次制御
できる多重化テーブルの数と、パック・パケットヘッダ
添付回路にて出力するパック・パケットヘッダの設定を
行うヘッダレジスタの数とは、８個であることを特徴と
するものである。

【００２０】

【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１におけるデータ多重化装置の構成及びその
周辺の構成を示すブロック図である。本実施の形態１に
おけるデータ多重化装置２２は、図１に示すように、入
力されたデータを出力フォーマットに合わせて転送処理
することを主とするデータ処理バス１８と、映像・音声
の圧縮データに添付されている情報を検出・解析し、多
重化・ヘッダ作成・データ転送制御などを決定する制御
演算処理バス１７とを備えるものである。ビデオエンコ
ーダ１は映像信号をリアルタイムでＭＰＥＧ２圧縮し、
圧縮した１ビデオフレーム分のデータを貯えられるもの
であり、オーディオエンコーダ１６は音声信号をリアル
タイムで圧縮するものである。

【００２１】上記データ処理バス１８においては、ビデ
オ入力回路２、バスコントロール回路４、オーディオ入
力回路５、出力回路７、外付けメモリ１１を有する。ビ
デオ入力回路２は映像圧縮されたデータの一部を貯えら
れるバッファメモリ３を内蔵する。バスコントロール回
路４はビデオ入力回路２、オーディオ入力回路５、出力
回路７、外付けメモリ１１に接続しこれらのデータの時
間多重を制御するものである。オーディオ入力回路５は
音声圧縮されたデータを１オーディオフレーム以上貯え
られるバッファメモリ６を内蔵する。出力回路７は多重
化データを出力するものであり、多重化されたデータを
出力するために一時的に貯えるバッファメモリ８を内蔵
する。外付けメモリ１１は映像データ、音声データを出
力フォーマット長に合わせて映像・音声・情報の領域に
わけて格納し、格納したデータとパック・パケットヘッ
ダとを合成するものである。

【００２２】上記制御演算処理バス１７においては、映
像信号のビデオヘッダ検出回路９、音声信号のオーディ
オヘッダ検出回路１０、内部メモリ１２、ＣＰＵ処理部
１４、および該ＣＰＵ処理部１４の演算結果である制御
テーブルの書込みと読み出しが可能なメモリとしてのデ
ュアルポートＲＡＭ１３，１５を有する。

【００２３】ビデオヘッダ検出回路９は、映像圧縮デー
タに添付されているヘッダコードを検出しそれに続く情
報を複写転送するものである。オーディオヘッダ検出回
路１０は、音声圧縮データに添付されているヘッダコー
ドを検出しそれに続く情報を複写転送するものである。
内部メモリ１２は、ビデオヘッダ検出回路９、オーディ
オヘッダ検出回路１０により複写転送されるデータを格
納するものである。ＣＰＵ処理部１４は、内部メモリ１
２に格納されたデータをもとに多重化演算、データ転送
制御などを行うものである。内蔵デュアルポートＲＡＭ
１３は、ＣＰＵ処理部１４の演算・制御結果を直接書き
込み、かつその演算・制御結果をバスコントロール回路
４から直接読むことが可能なＲＡＭである。内蔵デュア
ルポートＲＡＭ１５は、ＣＰＵ処理部１４からのデータ
を書込み、かつそのデータを外付けメモリ１１へ転送す
るＲＡＭである。

【００２４】図２は、データ多重化装置に映像・音声の
圧縮データを入力し、出力フォーマット化、すなわち、
パック・パケット化されて出力されるまでを示した図で
あって、図２（ａ）はビデオエンコーダ１，オーディオ
エンコーダ１６における映像・音声のエンコーダ出力を
示す図であり、図２（ｂ）はビデオ入力回路２，オーデ
ィオ入力回路５に一時的に格納されるデータを示す図で
あり、図２（ｃ）はデータ多重化装置の外付けメモリ１
１でのデータを示す図であり、図２（ｄ）は出力回路７
から出力される多重化データを示す図である。

【００２５】図２（ｂ）におけるｎはビデオエンコーダ
１からビデオ入力回路２が引き抜くデータ量、ｋはバス
コントロール回路４によって制御されてオーディオ入力
回路５内のバッファメモリ６から転送できるデータ量、
ｍは上記ｎ，ｋが何回で出力フォーマット長（パック・
パケット長）を満たすかを示す回数である。図２（ｃ）
におけるｊは、出力フォーマットヘッダ長（パック・パ
ケットヘッダ長）を示し、ｅ，ｆ，ｇは外付けメモリ１
１に格納されている出力フォーマット化（パック・パケ
ット化）されたデータの先頭アドレスを示し、Ｈ，Ｒは
外付けメモリ１１上の出力フォーマットヘッダを除いた
格納できるデータの先頭を示している。

【００２６】次に、以上のように構成されたデータ多重
化装置の動作を図１、２を用いて説明する。まずデータ
処理バス１８における動作を説明する。ビデオ入力回路
２は、ビデオエンコーダ１の圧縮作業が終了したのを確
認して図２（ａ）に示すような１ビデオフレーム分の圧
縮されたデータを格納したメモリより、図２（ｂ）に示
すｎだけをビデオ入力回路２内のバッファメモリ３に格
納する。ビデオ入力回路２内のバッファメモリ３に格納
されたビデオデータは、バスコントロール回路４の転送
優先順位に基づき、図２（ｃ）に示すように、バスコン
トロール回路４を経由して外付けメモリ１１内の出力フ
ォーマット長Ｔで規格化されたデータが格納できるビデ
オアドレスＨを先頭にして外付けメモリ１１に格納され
る。次にビデオ入力回路２はビデオエンコーダ１から次
のｎだけを転送格納して上記同様な制御を受けて外付け
メモリ１１のＨ＋ｎのアドレスを先頭としてデータを格
納する。これらの動作を繰り返して出力フォーマットを
埋めて行く。また１ビデオフレーム分のデータがなくな
るまで前述の動作を繰り返し行い外付けメモリ１１に格
納して行く。ここにおけるｎは１Ｂ単位で可変可能に設
計され、バスコントロール回路４により与えられてい
る。

【００２７】映像データと並行してオーディオ入力回路
５はオーディオエンコーダ１６の圧縮作業の終了をモニ
タしており、圧縮作業が終了し次第、図２（ａ）に示す
ような１オーディオフレーム分のデータをオーディオエ
ンコーダ１６よりオーディオ入力回路５内のバッファメ
モリ６に１オーディオフレーム全てを転送して格納す
る。オーディオ入力回路５内のバッファメモリ６に格納
されたオーディオデータは、バスコントロール回路４に
制御されて、図２（ｂ）に示すｋだけがバスコントロー
ル回路４の転送優先順位に基づき、図２（ｃ）に示すよ
うに、バスコントロール回路４を経由して外付けメモリ
１１内の出力フォーマット長Ｔで規格化されたオーディ
オアドレスＲを先頭にして格納される。次のｋはバスコ
ントロール回路４に制御されて外付けメモリ１１のＲ＋
ｋのアドレスを先頭とし、データを格納され出力フォー
マットが埋まるまでこれらの動作を繰り返して行く。ま
た、ここにおけるｋは１Ｂ単位で可変可能に設計され、
バスコントロール回路４により与えられている。

【００２８】ここにおいて映像・音声の圧縮データは外
付けメモリ１１内に別々に格納され、またそれぞれは出
力フォーマット長Ｔのうち出力ヘッダ（パック・パケッ
トヘッダ）の部分を除いて圧縮データで埋められる。次
に後述する制御演算処理バス１７の内蔵デュアルポート
ＲＡＭ１５を経由してＣＰＵ処理部１４で作成されるパ
ック・パケットヘッダが外付けメモリ１１のパック・パ
ケットヘッダを格納するアドレスｅ，ｇが先頭になるよ
うに書き込まれる。これにより、図２（ｄ）に示す出力
フォーマットが完成する。

【００２９】最後に多重化の出力においてバスコントロ
ール回路４は、制御演算処理バス１７の内蔵デュアルポ
ートＲＡＭ１３に書き込まれるＣＰＵ処理部１４で作成
される多重化順テーブルに従って外付けメモリ１１から
出力フォーマットを選択して、その出力フォーマットの
先頭アドレスｅ，ｇから出力回路７への転送量ｓだけを
出力回路７内のバッファメモリ８に格納する。さらに出
力回路７は、データ多重化処理装置につながる外部装置
からの要求を受け多重化データを出力する。バッファメ
モリ８に格納されたデータが全て外部装置へ出力される
とバスコントロール回路４は順次に転送量ｓだけを外付
けメモリ１１から出力回路７内のバッファメモリ８に格
納し外部装置へ出力する動作を繰り返す。なお、ビデ
オ、オーディオ、出力、出力ヘッダの外付けメモリ１１
への格納作業は同時に発生する可能性がありバスコント
ロール回路４の転送優先順位に従い、内部バスを時間多
重している。

【００３０】このように、データ処理バス１８は、ＣＰ
Ｕ処理部１４から多重化順テーブルを入力するだけで、
バスコントロール回路４が完全にデータ処理バス１８を
制御できる構成であるので、図３に示した従来のデータ
多重化装置のように転送開始、転送終了といった転送制
御におけるＣＰＵ処理部とのやりとりの制約がなくな
る。このことにより、バスの時間多重に余裕が生まれ、
データ処理バス１８の駆動周波数を低く抑えることがで
き、その結果として消費電力も下げることが可能であ
る。

【００３１】次に制御演算処理バス１７における動作を
説明する。ビデオデータはデータ処理バス１８に入力さ
れるとともに、制御演算処理バス１７のビデオヘッダ検
出回路９、オーディオヘッダ検出回路１０にも入力され
る。ビデオヘッダ検出回路９、オーディオヘッダ検出回
路１０は圧縮データに添付されているヘッダコードを検
出しそれに続く情報を複写・蓄積する。さらに蓄積され
たデータは内部メモリ１２に転送される。ここで内部メ
モリ１２はデュアルポートＲＡＭを採用しているため、
ＣＰＵ処理部１４のバスアクセスとは無関係に転送で
き、ＣＰＵ処理部１４は現在行っている処理を止める必
要がない。ＣＰＵ処理部１４は内部メモリ１２に転送格
納されたデータをもとに、多重化演算、パック・パケッ
トヘッダ作成、データ転送制御などを行い、その結果の
多重化演算、データ転送制御は内蔵デュアルポートＲＡ
Ｍ１３に直接書込み、パック・パケットヘッダは内蔵デ
ュアルポートＲＡＭ１５に直接書き込む。書き込まれた
データはデータ処理バス１８のバスコントロール回路４
が独自のサイクルで読み込み、実際のデータを出力フォ
ーマットに合わせて処理することになる。

【００３２】このように、ＣＰＵ処理部１４としては一
連の処理を止めることなく行うことが可能となり、ＣＰ
Ｕ処理部１４の処理量を低減できる。このため駆動の周
波数をも下げることが可能となり低消費電力となる。ま
た更にＣＰＵ処理部１４として、１ランク下のＣＰＵ処
理コアを採用することも可能になり、ＬＳＩ化する場合
チップ面積が小さくなりコストを下げることができる。
また、ＣＰＵ処理部１４から見れば、入力が内部メモリ
１２であり、出力が内蔵デュアルポートＲＡＭ１３，１
５である，というように、入出力ともにＲＡＭを介して
いるため、ＬＳＩ化するときに何らカスタマイズしたコ
アを使用することなく、従来からある汎用マイコンコア
をＣＰＵ処理部として使用でき、またその他の処理（複
雑なフォーマットやシステムマイコンの機能）を取り入
れるためにコアの変更が必要になった場合も、入出力が
ＲＡＭであるため、そのＲＡＭアドレスやバス幅を変更
するのみでこれに簡単に対処でき、開発の効率をアップ
し、リスクを低減できる。

【００３３】既述のように、本実施の形態１によるデー
タ多重化装置では、データ処理バスと制御演算処理バス
を完全に分離して動作させることが可能なため、ＣＰＵ
処理部１４の稼動効率をアップすると同時に、データ処
理の制御効率をもアップさせることができ、また従来と
異なり制御演算処理バスに大量の高速データが流れない
ため、ＣＰＵ処理部１４のバス幅を自由に設定でき、駆
動の周波数をも下げて、低消費電力とすることが可能と
なる。

【００３４】一方、本実施の形態１によるデータ多重化
装置において、データ処理バス１８のバス幅を３２ビッ
ト、制御演算処理バス１７のＣＰＵ処理部１４に１６ビ
ットの汎用マイコンコアを採用したデータ多重化装置と
するとき、ＣＰＵ処理部１４で作成されたデータを内蔵
デュアルポートＲＡＭ１３，１５が出力するので、双方
のバス幅を意識することなくデータのやり取りを行うこ
とができる。このため、ＣＰＵ処理部１４を１６ビット
の汎用マイコンコアを使って容易に実現することが可能
になり、ＣＰＵ処理部１４を３２ビットの汎用マイコン
コアを使用する場合と比較して回路規模を抑えることが
でき、コストを抑えたデータ多重化装置を実現すること
が可能となる。また、ＣＰＵ処理部１４のバス幅を１６
ビットにすることにより消費電力を抑えることが可能と
なる。

【００３５】実施の形態２．図３は、本発明の実施の形
態２におけるデータ多重化装置の構成及びその周辺の構
成を示すブロック図である。本実施の形態２におけるデ
ータ多重化装置は、データ処理バス１８と、制御演算処
理バス１７とを備えているが、図３において符号１〜
３，５，６，９〜１８は、上記実施の形態１において図
１に示した符号のものと対応する。

【００３６】バスコントロール回路１０１は、ビデオ入
力回路２、オーディオ入力回路５、出力回路１０３、外
付けメモリ１１に接続し、ＣＰＵ処理部１４の演算・制
御結果が書き込まれた内蔵デュアルポートＲＡＭ１３内
の複数個の多重化テーブル１３０の内容を読み取り、バ
スに接続されている各ブロック間のデータ転送の調停を
行いながらデータの時分割転送制御を行うものである。

【００３７】外部転送用テーブル制御回路１０２は、上
記バスコントロール回路１０１内部に備えられており、
ＣＰＵ処理部１４の多重化出力の演算結果が書き込まれ
る内蔵デュアルポートＲＡＭ１３の複数個の多重化テー
ブル１３０を順次制御し、各多重化テーブル１３０の内
容に従って、上記外付けメモリ１１から上記出力回路１
０３へのデータ転送を順次制御するものである。

【００３８】出力回路１０３は、多重化データを出力す
るものであり、多重化されたデータを一時的に貯えるバ
ッファメモリ８と、該出力回路１０３において多重化後
のパケットのデータ部とパック・パケットヘッダとの合
成を行う場合に使用するパック・パケットヘッダ添付回
路１０４と、上記パック・パケットヘッダ添付回路１０
４の有効または無効の切り換えを行うためのパック・パ
ケットヘッダ添付回路制御スイッチ１０５とを備える。

【００３９】ヘッダレジスタ１０６は、上記パック・パ
ケットヘッダ添付回路１０４の内部に備えられており、
パック・パケットヘッダ添付回路１０４にてヘッダを添
付する場合にパック・パケットヘッダの内容を格納する
複数個のレジスタであり、パック・パケットヘッダ添付
回路制御スイッチ１０５を有効にするとパック・パケッ
トヘッダ添付回路１０４にて外部へ出力する各パケット
の先頭を検出すると複数個のヘッダレジスタ１０６の中
から順次パック・パケットヘッダを出力するものであ
る。

【００４０】次に、以上のように構成されたデータ多重
化装置１００のパック・パケットヘッダの作成処理から
外部へのパケットデータを出力するまでのＣＰＵ処理部
１４及び出力回路１０３の動作を図３を用いて説明す
る。なお、図３のデータ多重化装置１００において、上
記ビデオ入力回路２及びオーディオ入力回路５から上記
外付けメモリ１１へのデータ転送、及びその後の上記外
付けメモリ１１から出力回路１０３へのデータ転送方法
は、図１及び図２で示した上記実施の形態１のものと同
動作である。ただし、パック・パケットヘッダとパケッ
トのデータ部との合成は、図１、図２で示した実施の形
態１の方法に加えて、新たに出力回路１０３にて合成す
る方法をも用いられ、これについては後述する。

【００４１】まず、ＣＰＵ処理部１４は、図１、図２で
示した実施の形態１と同様に、ヘッダ検出回路９，１０
からのヘッダ検出情報を認識すると、ヘッダ検出回路
９，１０より内部メモリ１２に複写転送された各データ
の情報をもとに、複数個のパケットの多重化順序を計算
し、今回検出したデータをパケット化するための、複数
個のパック・パケットヘッダを内部メモリ１２上に作成
する。そして、次に内部メモリ１２上に作成した複数個
のパック・パケットヘッダをヘッダレジスタ１０６へ書
き込む処理を行う。

【００４２】次に、図１、図２で示した実施の形態１と
同様に、上記映像圧縮データ及び音声圧縮データが外付
けメモリ１１上に転送されているので、外付けメモリ１
１から出力回路１０３へのデータ転送するための情報
を、先に計算した複数個のパケットの多重化順序の計算
結果をもとに、デュアルポートＲＡＭ１３の複数個の多
重化テーブル１３０に出力回路１０３へ転送する順番に
上記多重化順序の計算結果を書き込む。すると、上記バ
スコントロール回路１０１が上記デュアルポートＲＡＭ
１３の多重化テーブルに書き込まれた情報に従い、順次
上記外付けメモリ１１から出力回路１０３へデータの転
送を制御することとなる。

【００４３】このように、ＣＰＵ処理部１４としては、
パック・パケットヘッダの作成から出力回路１０３への
データ転送設定を一度に複数個のパケット分をまとめて
処理することが可能となり、一度に１つのパケットを処
理する場合に各パケット毎に同じレジスタへのリード／
ライトや同じ計算をしなければならないなどのオーバー
ヘッドを削減することができる。例えば、１つのパケッ
トサイズがプログラムストリームＰＳの約１／１０と小
さいトランスポートストリームＴＳのような場合、１つ
のパケット毎にパック・パケットヘッダの作成処理か
ら、出力回路１０３へのデータ転送設定処理までをリア
ルタイムに行おうとすると、トランスポートストリーム
ＴＳのパケットサイズがプログラムストリームＰＳと比
較して約１／１０と小さいため、約１／１０の短時間の
間にパック・パケットヘッダの作成から、出力回路への
データ転送設定までの処理を行わなければならず、これ
を実現するにはプログラムストリームＰＳなどのパケッ
トを処理する時に比べ約１０倍の処理量が必要になる。
しかし、本実施の形態２のように、一度に複数個のパケ
ットの処理が可能になれば、一度に１つのパケットを作
成する場合のオーバーヘッドを削減することができ、Ｃ
ＰＵ処理部１４の処理量を大幅に下げることが可能とな
る。

【００４４】次に、上記出力回路１０３にてパック・パ
ケットヘッダ添付回路１０４によるヘッダ添付動作につ
いて説明する。パック・パケットヘッダ添付回路１０４
にてパック・パケットヘッダとパケットのデータ部との
合成を行う場合、外部へ出力されるパケットデータは、
外付けメモリ１１上でパック・パケットヘッダを除いた
形で順次構成され、そして、上述したようにデュアルポ
ートＲＡＭ１３の多重化出力の順序を示す多重化テーブ
ルに従いバスコントロール回路１０１によって出力回路
１０３へ転送される。この場合、パック・パケットヘッ
ダ添付回路１０４では、外付けメモリ１１より転送され
たパック・パケットヘッダの付いていない各パケットデ
ータの先頭を検出し、ヘッダレジスタ１０６に設定され
た複数のパック・パケットヘッダを順次出力する。パッ
ク・パケットヘッダの出力が終了すると、外付けメモリ
１１より転送されたパケットのデータ部の出力を行う。

【００４５】このように、パック・パケットヘッダとパ
ケットデータ部との合成をパック・パケットヘッダ添付
回路１０４にて行うようにすれば、実施の形態１でパッ
ク・パケットヘッダとパケットデータ部との合成を外付
けメモリ１１上で行う場合に、デュアルポートＲＡＭ１
５上で作成したパック・パケットヘッダを上記バスコン
トロール回路１０１にて外付けメモリ１１へ転送するた
めの制御設定を行う必要がなくなり、特にパック・パケ
ットヘッダのサイズが小さい場合にはその制御設定時に
発生するオーバーヘッドを効果的に削減することができ
る。また、上記デュアルポートＲＡＭ１５から外付けメ
モリ１１へのパック・パケットヘッダ転送時にバスを使
用することがなくなり、その分他のデータ転送にバスを
使用することができる。すなわち、トランスポートスト
リームＴＳのようにパック・パケットヘッダのサイズが
小さい場合、パック・パケットヘッダをデュアルポート
ＲＡＭ１５から外付けメモリ１１へ上記バスコントロー
ル回路１０１にて転送するための制御設定のオーバーヘ
ッドは非常に大きい。そこで、トランスポートストリー
ムＴＳのようにパック・パケットヘッダサイズが小さい
場合にはパック・パケットヘッダ添付回路１０４にてパ
ック・パケットヘッダとパケットデータ部との合成を行
うことが有効になる。

【００４６】次に、上記出力回路１０３にてパック・パ
ケットヘッダ添付回路制御スイッチ１０５の切り換え動
作について説明する。パック・パケットヘッダ添付回路
制御スイッチ１０５は、出力回路１０３でパック・パケ
ットヘッダとパケットデータ部との合成を行うためのパ
ック・パケットヘッダ添付回路１０４を有効にするか、
あるいは無効にするかを切り換えるスイッチである。

【００４７】パック・パケットヘッダサイズがプログラ
ムストリームＰＳのように大きい場合は、パック・パケ
ットヘッダ添付回路１０４にてパック・パケットヘッダ
を添付すると、パック・パケットヘッダサイズが大きい
ため、ヘッダレジスタ１０６を構成する回路規模が非常
に大きくなり、ひいてはデータ多重化装置１００の回路
規模が増大することになる。

【００４８】そこで、プログラムストリームＰＳのよう
にパック・パケットヘッダサイズが大きいものは、パッ
ク・パケットヘッダ添付回路制御スイッチ１０５を無効
にして、パック・パケットヘッダとパケットデータ部と
の合成を、図１、図２で示す実施の形態１と同様に上記
外付けメモリ１１上で行い、一方、トランスポートスト
リームＴＳのようにパック・パケットヘッダサイズが小
さい場合は、パック・パケットヘッダ添付回路制御スイ
ッチ１０５を有効にして、パック・パケットヘッダとパ
ケットデータ部との合成をパック・パケットヘッダ添付
回路１０４にて行うようにする。

【００４９】このように、パック・パケットヘッダのサ
イズによってパック・パケットヘッダ添付回路制御スイ
ッチ１０５を切り換えることにより、ストリームの種類
によってＣＰＵ処理部１４の処理量が増大することや、
データ多重化装置１００自体の回路規模が増大すること
を防ぐことができる。

【００５０】一方、上記実施の形態２において、上記外
部転送多重化テーブル制御回路１０２にて順次制御でき
る多重化テーブル１３０の数と、上記パック・パケット
ヘッダ添付回路１０４にて出力するパック・パケットヘ
ッダの設定を行う上記ヘッダレジスタ１０６の数とを同
数にすれば、ＣＰＵ処理部１４としては、パック・パケ
ットヘッダの作成からヘッダレジスタ１０６に設定する
までのヘッダ処理と、多重化の順序を計算し出力回路１
０３へのデータ転送設定を多重化テーブル１３０に行う
までの多重化計算及び出力設定処理を、同じパケット数
分行うことができるため、上記外部転送多重化テーブル
制御回路１０２と上記パック・パケットヘッダ添付回路
１０４の回路規模を最適化することができ、ＬＳＩ化し
た場合に回路規模を抑えることができ、コストを下げる
ことを可能にする。

【００５１】また、上記外部転送多重化テーブル制御回
路１０２にて順次制御できる多重化テーブル１３０の数
と、パック・パケットヘッダ添付回路１０４にて出力す
るパック・パケットヘッダの設定を行うヘッダレジスタ
１０６の数とを、いずれも８個にすれば、ＣＰＵ処理部
１４の負担を抑え回路規模を不要に増大することを防
ぎ、プログラムストリームＰＳのようにパック・パケッ
トヘッダサイズが大きいストリームや、トランスポート
ストリームＴＳのようにパケットサイズが小さいストリ
ームにおいても、ストリームに応じたＣＰＵ処理部１４
の処理方法をとることにより、ＣＰＵ処理部１４の処理
量を増大させることなく処理することができ、低消費電
力で回路規模の小さいデータ多重化装置を実現すること
が可能になる。

【００５２】

【発明の効果】以上のように、請求項１の発明によれ
ば、映像圧縮データ、音声圧縮データ、及び添付情報を
１つのストリームデータに多重化するデータ多重化装置
において、入力されてくる上記各圧縮データの添付情報
を検出し、該添付情報から上記映像圧縮データ及び音声
圧縮データを多重化する順を決定する制御演算処理バス
と、入力されてくる上記各データを順次メモリに転送
し、上記制御演算処理バスからの多重化の順にメモリか
ら出力するデータ処理バスとを有することを特徴とする
ものであり、これにより、データ処理バスと制御演算処
理バスを完全に分離して動作させることが可能なため、
ＣＰＵ処理部の稼動効率をアップすると同時に、データ
処理の制御効率もアップさせることができ、また従来と
異なり、制御演算処理バスに大量の高速データが流れな
いため、ＣＰＵ処理部のバス幅を自由に設定でき、駆動
の周波数をも下げて、低消費電力のものを実現すること
が可能となるという効果がある。

【００５３】また、請求項２の発明によれば、請求項１
に記載のデータ多重化装置において、上記データ処理バ
スは、データ多重化装置に入力されたデータを、出力す
るフォーマット長に合わせて映像、音声、情報に分けて
一時的に蓄積する、かつ出力フォーマット用の添付情報
を付加する作業領域をかねた、外付けメモリと、上記外
付けメモリへ映像データを転送するのに適した入力内蔵
メモリを持つビデオ入力回路と、上記外付けメモリへ音
声データを転送するのに適した１オーディオフレーム以
上を蓄積できる内蔵メモリを持つオーディオ入力回路
と、多重化されたデータを上記外付けメモリから外部に
転送するのに適した出力内蔵メモリを持つ多重化出力回
路と、上記外付けメモリ、上記ビデオ入力回路、上記オ
ーディオ入力回路、及び上記多重化出力回路をバス接続
し、上記制御演算処理バスからの多重化の順を示す制御
テーブルに従って上記多重化出力回路へのデータの転送
を時間多重制御するバス制御回路とを有することを特徴
とするものであり、これにより、ＣＰＵ処理部から多重
化順テーブルを入力するだけで、バスコントロール回路
が完全にデータ処理バスを制御でき、従来のように転送
開始、転送終了といった転送制御におけるＣＰＵ処理部
とのやりとりの制約がなくなり、このことにより、バス
の時間多重に余裕が生まれ、データ処理バスとしての駆
動周波数を低く抑えることができ、全体として消費電力
も下げることが可能となるという効果がある。

【００５４】また、請求項３の発明によれば、請求項１
に記載のデータ多重化装置において、上記制御演算処理
バスは、入力されてくる映像圧縮データに添付されてく
るヘッダコードを検出し、該ヘッダコードに続く圧縮デ
ータに関する情報を転送するビデオヘッダ検出回路と、
入力されてくる音声圧縮データに添付されてくるヘッダ
コードを検出し、該ヘッダコードに続く圧縮データに関
する情報を転送するオーディオヘッダ検出回路と、上記
ビデオヘッダ検出回路および上記オーディオヘッダ検出
回路に接続され、これらビデオヘッダ検出回路およびオ
ーディオヘッダ検出回路が転送した情報を格納する内蔵
メモリと、上記内蔵メモリに格納された情報を読み込
み、この情報をもとに多重化演算及びデータ転送制御演
算を行うＣＰＵ処理部と、上記ＣＰＵ処理部の演算結果
である制御テーブルの書き込みと読み出しが可能なメモ
リとを有することを特徴とするものであり、これによ
り、ＣＰＵ処理部としては一連の処理を止めることなく
行うことが可能となり、ＣＰＵ処理部の処理量を更に低
減でき、このため駆動の周波数をより下げることが可能
となり低消費電力となり、かつＣＰＵ処理部を現状の１
ランク下の汎用マイコンコアを採用することも可能にな
り、ＬＳＩ化する場合チップ面積が小さくなりコストを
下げることができるという効果がある。また、ＣＰＵ処
理部の入出力は共に書き込みと読み出しが可能なメモリ
を介しているため、ＬＳＩ化するときに何らカスタマイ
ズしたコアを使用することなく、従来からある汎用マイ
コンコアをＣＰＵ処理部として使用でき、またその他処
理（複雑なフォーマットやシステムマイコンの機能）を
取り入れるためにコアの変更が必要になった場合も、入
出力が上記メモリであるため、そのメモリのアドレスや
バス幅を変更するのみでこれに簡単に対処でき、開発の
効率をアップとリスクの低減を図れるという効果があ
る。

【００５５】また、請求項４の発明によれば、請求項１
に記載のデータ多重化装置において、上記データ処理バ
スのバス幅を３２ビットとし、上記制御演算処理バスの
バス幅を１６ビットとし、上記データ処理バスと上記制
御演算処理バスとの接続部分に、該制御演算処理バスに
有するメモリとしてデュアルポートＲＡＭを配置したこ
とを特徴とするものであり、これにより、ＣＰＵ処理部
で作成されたデータを上記デュアルポートＲＡＭが出力
するので、双方のバス幅を意識することなく、データの
やり取りができ、処理効率を全く落とすことなく接続す
ることが可能となるという効果がある。

【００５６】請求項５の発明によれば、映像圧縮デー
タ、音声圧縮データ、及び添付情報を１つのストリーム
データに多重化するデータ多重化装置において、入力さ
れてくる上記各圧縮データの添付情報を検出し、該添付
情報から上記映像圧縮データ及び音声圧縮データの多重
化を行う順序を決定すると共に、一度に複数個の多重化
順序を計算し、その計算結果を複数個の多重化テーブル
に設定するＣＰＵ処理部を有する制御演算処理バスと、
入力されてくる上記各データを順次メモリに転送し、上
記制御演算処理バスにおける，複数個の多重化順序が書
き込まれた上記多重化テーブルの内容に基づき、複数の
多重化データが順次外部へ時間多重化出力されるよう
に、上記複数個の多重化テーブルを順次制御する外部転
送多重化テーブル制御回路を有するデータ処理バスとを
備えることを特徴とするものである。これにより、ＣＰ
Ｕ処理部としては、一度に複数個分のパケットの多重化
する順序を計算し、外付けメモリから出力回路へのデー
タ転送設定を複数個分のパケットをまとめて処理するこ
とが可能となり、一度に１つのパケットを処理する場合
に毎回同じレジスタへのリード／ライトや同じ計算をし
なければならないなどのオーバヘッドを削減することが
でき、その分他の処理を行うことが可能になり全体とし
てＣＰＵ処理部の処理量を抑えることができ、かつデー
タ多重化装置の駆動周波数を下げることができるから消
費電力を抑えることを可能とするという効果がある。

【００５７】請求項６の発明によれば、請求項５に記載
のデータ多重化装置において、上記データ処理バスにお
ける、上記各圧縮データを多重化した多重化データを外
部へ出力する出力回路は、多重化データの各データ内の
情報を主に示すパック・パケットヘッダが格納されたヘ
ッダレジスタと、該多重化データに上記パック・パケッ
トヘッダを添付すべき位置を検出し、上記ヘッダレジス
タに設定されたパック・パケットヘッダを出力して、多
重化された各データにその外部へ出力するフォーマット
に合わせてパック・パケットヘッダを添付するパック・
パケットヘッダ添付回路とを有することを特徴とするも
のである。これにより、パック・パケットヘッダとパケ
ットデータ部との合成を外付けメモリ上で行うとき、パ
ック・パケットヘッダサイズが小さいために発生するパ
ック・パケットヘッダをデュアルポートＲＡＭ上から外
付けメモリ上へ転送するための制御設定のオーバヘッド
を削減することができ、また、デュアルポートＲＡＭか
ら外付けメモリへのパック・パケットヘッダ転送時にバ
スを使用することがなくなり、その時間を他のデータ転
送にバスを使用することができる。具体的には、トラン
スポートストリームＴＳのように、パック・パケットヘ
ッダサイズが小さい場合にパック・パケットヘッダをデ
ュアルポートＲＡＭ上から外付けメモリ上へ転送するた
めの制御設定時のオーバヘッドを削減することができ、
その分ＣＰＵ処理部の駆動周波数を下げることができ、
かつデータ多重化装置の駆動周波数を下げて消費電力を
下げることができるという効果がある。

【００５８】請求項７の発明によれば、請求項６に記載
のデータ多重化装置において、上記データ処理バスは、
データ多重化装置に入力された上記各データを出力する
フォーマット長に合わせて映像、音声、情報に分けて一
時的に蓄積すると共に該各データのデータ内の情報を主
に示すパック・パケットヘッダを一時的に蓄積する、か
つ外部へ出力する各データのパック・パケットヘッダと
データ部との合成を行う作業領域をかねた、外付けメモ
リを有し、上記出力回路は、上記外付けメモリ上でパッ
ク・パケットヘッダとデータ部との合成を行い、該パッ
ク・パケットヘッダとデータ部とを合わせたフォーマッ
トで外部へ出力するか、または上記パック・パケットヘ
ッダ添付回路にてパック・パケットヘッダとデータ部と
を合成して外部へ出力するかを選択するパック・パケッ
トヘッダ添付回路制御スイッチを有することを特徴とす
るものである。これにより、プログラムストリームＰＳ
のように、パック・パケットヘッダサイズが大きいもの
は、パック・パケットヘッダとパケットデータ部との合
成を外付けメモリ上で行い、トランスポートストリーム
ＴＳのようにパック・パケットヘッダサイズが小さい場
合はパック・パケットヘッダとパケットデータ部との合
成をパック・パケットヘッダ添付回路にて行うように選
択することができ、ストリームの構造に応じた処理を行
うことができるため、ストリームの種類によってＣＰＵ
処理部の処理量が増大する、つまり駆動周波数が上がり
消費電力が増加することや、データ多重化装置の回路規
模が増大することを防ぐことができ、また、ＬＳＩ化す
る場合においても回路規模を抑えることができコストを
下げることを可能にするという効果がある。

【００５９】請求項８の発明によれば、請求項６に記載
のデータ多重化装置において、上記パック・パケットヘ
ッダ添付回路にて出力するパック・パケットヘッダの設
定を行う上記ヘッダレジスタの数は、複数個持つもので
あることを特徴とするものである。これにより、ＣＰＵ
処理部としては、パック・パケットヘッダの作成からパ
ック・パケットヘッダのレジスタ設定を一度に複数のパ
ケット分をまとめて処理することが可能となり、一度に
１つのパケットのパック・パケットヘッダを処理する場
合に毎回同じレジスタへのリード／ライトや同じ計算を
しなければならないなどのオーバヘッドを削減すること
ができる。このパック・パケットヘッダの作成からヘッ
ダレジスタ設定までの処理量を下げることにより、その
分他の処理を行うことが可能となり、ＣＰＵ処理部の処
理量を抑えることができ、かつデータ多重化装置の駆動
周波数を下げて消費電力を抑えることを可能にするとい
う効果がある。

【００６０】請求項９の発明によれば、請求項８に記載
のデータ多重化装置において、上記外部転送多重化テー
ブル制御回路にて順次制御できる多重化テーブルの数
は、上記パック・パケットヘッダ添付回路にて出力する
パック・パケットヘッダの設定を行う上記ヘッダレジス
タの数と同数であることを特徴とするものである。これ
により、ＣＰＵ処理部としては、パック・パケットヘッ
ダの作成からヘッダレジスタに設定するまでのヘッダ処
理と、多重化の順序を計算し出力回路へのデータ転送設
定を多重化テーブルに行うまでの多重化計算及び出力設
定処理を、同じパケット数分行うことができるため、上
記外部転送多重化テーブル制御回路と上記パック・パケ
ットヘッダ添付回路の回路規模を最適化することがで
き、ＬＳＩ化した場合に回路規模を抑えることができ、
かつコストを下げることを可能にするという効果があ
る。

【００６１】請求項１０の発明によれば、請求項９に記
載のデータ多重化装置において、上記外部転送多重化テ
ーブル制御回路にて順次制御できる多重化テーブルの数
と、パック・パケットヘッダ添付回路にて出力するパッ
ク・パケットヘッダの設定を行うヘッダレジスタの数と
は、８個であることを特徴とするものである。これによ
り、データ多重化装置のＣＰＵ処理部の負担を抑えて回
路規模を不要に増大することを防ぎ、プログラムストリ
ームＰＳのようにパック・パケットヘッダサイズが大き
いストリームや、トランスポートストリームＴＳのよう
にパケットサイズが小さいストリームにおいても、スト
リームに応じたＣＰＵ処理部の処理方法を選択すること
により、ＣＰＵ処理部の処理量を増大させることなく処
理することができ、かつ低消費電力で回路規模の小さい
データ多重化装置を実現することが可能になるという効
果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるデータ多重化装置
の構成及びその周辺の構成を示すブロック図である。

【図２】本発明の実施の形態１によるデータ多重化装置
に映像・音声の圧縮データを入力し、出力フォーマット
化するまでを説明する図である。

【図３】本発明の実施の形態２によるデータ多重化装置
の構成及びその周辺の構成を示すブロック図である。

【図４】従来のデータ多重化装置の構成及びその周辺の
構成を示すブロック図である。

【符号の説明】

１ ビデオエンコーダ ２ ビデオ入力回路 ３ バッファメモリ ４ バスコントロール ５ オーディオ入力回路 ６ バッファメモリ ７ 出力回路 ８ バッファメモリ ９ ビデオヘッダ検出回路 １０ オーディオヘッダ検出回路 １１ 外付けメモリ １２ ヘッダ情報格納用内蔵デュアルポートＲＡＭ １３ 多重化制御データ格納用内蔵デュアルポートＲＡ
Ｍ １４ ＣＰＵ処理部 １５ パック・パケットヘッダ格納内蔵デュアルポート
ＲＡＭ １６ オーディオエンコーダ １７ データ処理バス １８ 制御演算処理バス １９ ワークメモリ ２０ バス ２２ データ多重化装置 １００ データ多重化装置 １０１ パスコントロール回路 １０２ 外部転送多重化テーブル制御回路 １０３ 出力回路 １０４ パック・パケットヘッダ添付回路 １０５ パック・パケットヘッダ添付回路制御スイッチ １０６ ヘッダレジスタ １３０ 多重化テーブル

Claims (10)

【特許請求の範囲】
1. 【請求項１】 映像圧縮データ、音声圧縮データ、及び
   添付情報を１つのストリームデータに多重化するデータ
   多重化装置において、 入力されてくる上記各圧縮データの添付情報を検出し、
   該添付情報から上記映像圧縮データ及び音声圧縮データ
   を多重化する順を決定する制御演算処理バスと、 入力されてくる上記各データを順次メモリに転送し、上
   記制御演算処理バスからの多重化の順にメモリから出力
   するデータ処理バスとを有することを特徴とするデータ
   多重化装置。
2. 【請求項２】 請求項１に記載のデータ多重化装置にお
   いて、 上記データ処理バスは、 データ多重化装置に入力されたデータを、出力するフォ
   ーマット長に合わせて映像、音声、情報に分けて一時的
   に蓄積する、かつ出力フォーマット用の添付情報を付加
   する作業領域をかねた、外付けメモリと、 上記外付けメモリへ映像データを転送するのに適した入
   力内蔵メモリを持つビデオ入力回路と、 上記外付けメモリへ音声データを転送するのに適した１
   オーディオフレーム以上を蓄積できる内蔵メモリを持つ
   オーディオ入力回路と、 多重化されたデータを上記外付けメモリから外部に転送
   するのに適した出力内蔵メモリを持つ多重化出力回路
   と、 上記外付けメモリ、上記ビデオ入力回路、上記オーディ
   オ入力回路、及び上記多重化出力回路をバス接続し、上
   記制御演算処理バスからの多重化の順を示す制御テーブ
   ルに従って上記多重化出力回路へのデータの転送を時間
   多重制御するバス制御回路とを有することを特徴とする
   データ多重化装置。
3. 【請求項３】 請求項１に記載のデータ多重化装置にお
   いて、 上記制御演算処理バスは、 入力されてくる映像圧縮データに添付されてくるヘッダ
   コードを検出し、該ヘッダコードに続く圧縮データに関
   する情報を転送するビデオヘッダ検出回路と、 入力されてくる音声圧縮データに添付されてくるヘッダ
   コードを検出し、該ヘッダコードに続く圧縮データに関
   する情報を転送するオーディオヘッダ検出回路と、 上記ビデオヘッダ検出回路および上記オーディオヘッダ
   検出回路に接続され、これらビデオヘッダ検出回路およ
   びオーディオヘッダ検出回路が転送した情報を格納する
   内蔵メモリと、 上記内蔵メモリに格納された情報を読み込み、この情報
   をもとに多重化演算及びデータ転送制御演算を行うＣＰ
   Ｕ処理部と、 上記ＣＰＵ処理部の演算結果である制御テーブルの書き
   込みと読み出しが可能なメモリとを有することを特徴と
   するデータ多重化装置。
4. 【請求項４】 請求項１に記載のデータ多重化装置にお
   いて、 上記データ処理バスのバス幅を３２ビットとし、 上記制御演算処理バスのバス幅を１６ビットとし、 上記データ処理バスと上記制御演算処理バスとの接続部
   分に、該制御演算処理バスに有するメモリとしてデュア
   ルポートＲＡＭを配置したことを特徴とするデータ多重
   化装置。
5. 【請求項５】 映像圧縮データ、音声圧縮データ、及び
   添付情報を１つのストリームデータに多重化するデータ
   多重化装置において、 入力されてくる上記各圧縮データの添付情報を検出し、
   該添付情報から上記映像圧縮データ及び音声圧縮データ
   の多重化を行う順序を決定すると共に、一度に複数個の
   多重化順序を計算し、その計算結果を複数個の多重化テ
   ーブルに設定するＣＰＵ処理部を有する制御演算処理バ
   スと、 入力されてくる上記各データを順次メモリに転送し、上
   記制御演算処理バスにおける，複数個の多重化順序が書
   き込まれた上記多重化テーブルの内容に基づき、複数の
   多重化データが順次外部へ時間多重化出力されるよう
   に、上記複数個の多重化テーブルを順次制御する外部転
   送多重化テーブル制御回路を有するデータ処理バスとを
   備えることを特徴とするデータ多重化装置。
6. 【請求項６】 請求項５に記載のデータ多重化装置にお
   いて、 上記データ処理バスにおける、上記各圧縮データを多重
   化した多重化データを外部へ出力する出力回路は、 多重化データの各データ内の情報を主に示すパック・パ
   ケットヘッダが格納されたヘッダレジスタと、 該多重化データに上記パック・パケットヘッダを添付す
   べき位置を検出し、上記ヘッダレジスタに設定されたパ
   ック・パケットヘッダを出力して、多重化された各デー
   タにその外部へ出力するフォーマットに合わせてパック
   ・パケットヘッダを添付するパック・パケットヘッダ添
   付回路とを有することを特徴とするデータ多重化装置。
7. 【請求項７】 請求項６に記載のデータ多重化装置にお
   いて、 上記データ処理バスは、データ多重化装置に入力された
   上記各データを出力するフォーマット長に合わせて映
   像、音声、情報に分けて一時的に蓄積すると共に該各デ
   ータのデータ内の情報を主に示すパック・パケットヘッ
   ダを一時的に蓄積する、かつ外部へ出力する各データの
   パック・パケットヘッダとデータ部との合成を行う作業
   領域をかねた、外付けメモリを有し、 上記出力回路は、上記外付けメモリ上でパック・パケッ
   トヘッダとデータ部との合成を行い、該パック・パケッ
   トヘッダとデータ部とを合わせたフォーマットで外部へ
   出力するか、または上記パック・パケットヘッダ添付回
   路にてパック・パケットヘッダとデータ部とを合成して
   外部へ出力するかを選択するパック・パケットヘッダ添
   付回路制御スイッチを有することを特徴とするデータ多
   重化装置。
8. 【請求項８】 請求項６に記載のデータ多重化装置にお
   いて、 上記パック・パケットヘッダ添付回路にて出力するパッ
   ク・パケットヘッダの設定を行う上記ヘッダレジスタの
   数は、複数個持つものであることを特徴とするデータ多
   重化装置。
9. 【請求項９】 請求項８に記載のデータ多重化装置にお
   いて、 上記外部転送多重化テーブル制御回路にて順次制御でき
   る多重化テーブルの数は、上記パック・パケットヘッダ
   添付回路にて出力するパック・パケットヘッダの設定を
   行う上記ヘッダレジスタの数と同数であることを特徴と
   するデータ多重化装置。
10. 【請求項１０】 請求項９に記載のデータ多重化装置に
    おいて、 上記外部転送多重化テーブル制御回路にて順次制御でき
    る多重化テーブルの数と、パック・パケットヘッダ添付
    回路にて出力するパック・パケットヘッダの設定を行う
    ヘッダレジスタの数とは、８個であることを特徴とする
    データ多重化装置。