JPH11307755A - 電子シャッタ及びイメージ・ラグ削除に関するアクティブｂｉｃｍｏｓピクセルのオペレーションの新しいオペレーション方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】能動式画素センサの電荷の流動を制御し、映像
ラグ消去する電子シャッタ及びリセットの方法を提供す
る。 【解決手段】ホトダイオード４２０を光量子が衝撃して
アノードに電荷が生成され、その電荷をドレインがアノ
ードに接続され、ゲートに制御回路を接続したＭＯＳト
ランジスタ４１５が増巾回路に流し、或は阻止するシャ
ッターとして働く、又、一方ホトダイオードのアノード
は別な寄生ＭＯＳトランジスタのソースに接続し、リセ
ット回路にゲートが接続したこの寄生ＭＯＳトランジス
タが起動することによりアノード電位はリセットしてホ
トダイオードの残留電荷は消去され能動式画素センサの
映像ラグを消去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は電子回路及び半導
体デバイスに於いて、入射光を光の振幅を代表する電子
信号に変換するホトセンサ(photosensor) 又は、画素セ
ンサ(pixel sensor)に関し、特に、電子シャッタ及び映
像ラグ(image lag) の解消を規制するホトセンサ又は画
素センサの操作に関する。

【０００２】

【従来の技術】従来映像回路は二次元アレイのホトセン
サを含み、各ホトセンサは映像の一つの画素で組成され
る。物体から放射または反射される光エネルギーは前記
ホトセンサアレイをを衝撃し、検出器によって光エネル
ギーが電子信号に転換され、映像回路が各検出器をスキ
ャンすることで電子信号を読出し、外部回路の処理を介
して映像の電子信号を後の表示に用いられる。一般に最
も使用されるシングルチップ映像技術は電荷結合デバイ
ス(CCD, charged couple device)カメラである。半導体
基板内に集積された検出器の電位ウェルに発生する電荷
を介して操作されるＣＣＤは、半導体基板の表面に位置
したゲートの電圧によって電位ウェルの深度を制御し、
ゲート上の電圧を制御することにより電荷を半導体基板
表面に沿って検出点に移動させ、電荷は増幅されて映像
の電子信号となる。

【０００３】近代のＭＯＳプロセス技術は、ＣＣＤ構成
内の電荷転送を許容することにより完璧な効果をビデオ
レートで完成してある。しかし、電荷が基板表面に沿っ
て移動する場合、この蓄積された電荷の一部分が流失す
る。各電位ウェルに蓄積される電荷が移動されてフレー
ム時間毎に検出される。一般的に、この時間は３０−６
０frams/sec.程度となる。しかし、このＣＣＤ技術にも
リミットが有る。光衝撃にて発生された電荷は、前記検
出と増幅前に直接移送される。このプロセスに於ける効
率が悪いので、デバイスのゲイン（電子出力と入射光線
の比率）が１より小さくなって、各電位ウェルに蓄積さ
れる電荷値を制限する。なお、検出しうる最小電荷値
は、検出増幅器のノイズの上に於いて検出増幅器が検出
しうる値である故、最大検出電荷値は、物理的に生成
し、且つ、ウェルの一つから近傍の他ウェル内に移動で
きる電荷値のみに制限される。

【０００４】このＣＣＤダイナミックレンジの制限を克
服する為、ホトトランジスタを用いた入射光検出が行わ
れる。USP 5,260,592(Mead et al.)、 USP 5,324,958(Me
adet al.)及びChi 等がProceeding of Inter-national
Conference on VLSI technology,system and applicati
ons,Taipei,Taiwan,June 1997に提出された第82号文献
「容量結合のバイポーラ操作を用いた能動画素の高解像
度ＣＭＯＳ映像体(AHigh Resolution CMOS Imager With
Active Pixel Using Capacitively Coupled BiPolar O
peration) 」に開示される高解像度映像体は、図1a，1
b，1cに示す簡単な構成であり、此れ等の画素構成は典
型的なプロセス技術によって製作され、この製作技術は
典型的なＣＭＯＳロジック技術でもある。Ｐ基板5 内に
Ｎ形不純物を注入してＮウェル10を形成し、半導体基板
の表面に電界酸化物20を成長させて画素の領域を規制
し、電界酸化物20内にＰ形不純物を注入してホトトラン
ジスタＱ1 60のＰベース15を形成する。Ｎウェルに電源
ソースの電圧源を接続してホトトランジスタＱ1 60のコ
レクタとし、Ｐベース15の表面にゲート酸化物の薄層を
成長させて、コンデンサ C65の容量誘電体30を形成す
る。なお、Ｐベース15の上にポリシリコン層35を堆積し
てコンデンサC65 の第２電極板を成す。短時間の再酸化
によって酸化スペーサを形成した後、Ｎ形不純物の注入
によりホトトランジスタＱ160 のエミッタ25を形成し、
Ｐベース15を浮遊させ、電位はコンデンサ C65と結合す
るＶ_row によって決定される。なお、ポリシリコン層は
行能動化電圧回路Ｖ_row 62に接続され、行能動化電圧回
路Ｖ_row62がホトトランジスタＱ1 60を能動化し、ホト
トランジスタＱ1 60が蓄積した電荷の転送を行う。

【０００５】第２の絶縁材料、例えば、二酸化珪素等を
半導体基板の表面に堆積して誘電体40を形成し、金属層
45をバイポーラトランジスタＱ1 60のエミッタ25のコン
タクト50と接触させる。前記金属層45は検出増幅器70と
の内部接続(interconnection) を行う。ＣＭＯＳトラン
ジスタの形成に前記プロセスが利用できることは明らか
である。例えば、ポリシリコン35をＣＭＯＳトランジス
タのゲート形成に用いられ、エミッタ25を形成するＮ形
注入物は、ソース或いはドレインエリアの形成に用いら
れうる。前記ＣＣＤに使用された製作プロセスが、バイ
ポーラ画素とＣＭＯＳトランジスタの製造に於いて両者
間の共通性を有することは大きなメリットでもある。外
部の反射または放射による光エネルギー量子Ｌ1 105 は
Ｐベースの能動領域17に衝撃し、コレクタ・ベース接合
部12とエミッタ・ベース接合部22付近で吸収されて電子
・正孔対を生成する。前記電子・正孔対は、最も近いｐ
−ｎ接合部に蓄積され、少数キャリアがコレクタ・ベー
ス接合部12またはエミッタ・ベース接合部22に蓄積され
てベース電流と成り、このベース電流にトランジスタの
電流利得が乗積されてコレクタ電流と成る。トランジス
タＱ160 のエミッタ25の信号電流Ｉ_SC100 は、光エネル
ギー量子の光子105 が電子・正孔対に転換された時に生
成するベース電流と前記コレクタ電流との合計である。
前記信号電流Ｉ_SC 100は、検出増幅器70に伝送されて引
き続き処理を行う。

【０００６】図1dを参照してホトトランジスタ画素構成
の操作を説明する。積分期間102内の行能動化電圧回路
Ｖ_row 62は所定電位を保持することによって、トランジ
スタＱ1 60のエミッタ・ベース接合部22の逆バイアスを
成し、この状態に於いて、光量子105 が電子・正孔対に
転換した時に生成する電流をコンデンサ C65に蓄積す
る。積分期間102 に生成する電荷値を読み取る場合、行
能動化電圧回路Ｖ_row 62はその読取り時間104 中、電位
を高レベルにし、Ｐベースの電位はＶ_row 62の容量結合
により上升し、エミッタ25に対して正バイアスとなり、
トランジスタＱ160のベース15にコンデンサ C65の電荷
を流してエミッタ電流、即ち、信号電流Ｉ _SC 100を形成
する。

【０００７】なお、ホトダイオードとＭＯＳトランジス
タを仕込んだその他の構造に付いては、E.FossumのProc
eedings of International Conferenceon VLSI-Technol
ogy, Systems,andApplications, Taipei, Taiwan, June
1997 に於ける第B1号文献の「ＣＭＯＳに於ける映像捕
捉回路（Image Capture Circuit in CMOS)」 に開示され
る。受動画素回路は、ホトダイオードとＭＯＳパストラ
ンジスタを具え、ホトダイオードで入射光を電荷に変換
し、電荷がＭＯＳパストランジスタを通過して電荷集積
増幅器に伝送されることを阻止し、能動画素回路は、ホ
トダイオードとＭＯＳパストランジスタ及び電荷集積増
幅器の緩衝増幅装置(buffer amp.) となるソース追尾装
置(source follower) を具え、リセット信号によって能
動するＭＯＳトランジスタを能動画素回路に組込み、ホ
トダイオードをリセットする電子シャッタとして用いら
れ、電子遮蔽時間は、リセット信号によって能動するＭ
ＯＳトランジスタの能動時間によって調整され、固定フ
レーム時間内に於いてホトダイオードの露出時間(expos
ure time) を調整し、ホトダイオードに於ける映像光子
によって生成する電子の蓄積合計時間を調整する。

【０００８】図1a，1b，及び図1cに掲示される能動式バ
イポーラ画素は、Chi の記述するＣＭＯＳ画素回路と比
較して、より高い感度と簡略化された画素レイアウト及
び低い製造コスト等のメリットを有する。しかし、バイ
ポーラ能動画素には、焦点ぼけと映像ラグの問題がある
故、図1a，1b，及び図1cに掲示される能動式バイポーラ
画素は、能動式バイポーラ画素センサのフレームレート
修正がなければ、電子シャッタとして使用することはで
きない。図２を参照して焦点ぼけ現象を以下に説明す
る。画素アレイ〔画素Ａ80−画素Ｘ85〕に於いて、ホト
ダイオードＱ1 60a に光量子Ｌ1 105 が衝撃して生成す
る電荷を画素行Ａ80が蓄積する時、行能動化電圧回路Ｖ
_row は低レベルに於いて、ホトダイオードＱ1 60a のエ
ミッタ・ベース接合を逆バイアスにしてコンデンサＣ65
a に電荷を蓄積し、またこの時点に於いて、他の画素行
Ｘ85を読出してコンデンサＣ65b の電荷レベルを検出す
る。

【０００９】若し、画素Ａ80を衝撃する光量子のエネル
ギーが十分に大きい場合、電荷はホトダイオードＱ1 60
a のエミッタ・ベース接合部をバイアスし、それにより
オーバーフロー電流Ｉ_ofc 95が列間接続90に流れる。検
出増幅器オーバーフロー電流Ｉ_ofc 95と信号電流Ｉ_SCの
和となり、電流Ｉ_tot 110 を検出する。よって、読み取
られた画素（画素Ｘ85）は、その有るべき輝度以上の輝
度により映像の焦点ぼけ現象を引き起こす。図３に映像
ラグの原因を説明する。図３に於いて、最終フレームの
画素Ｘ200 は、図示の現状フレーム時間前のフレーム時
間に於いて読出され、行能動化電圧回路Ｖ_row が高レベ
ルから低レベル185 となって、エミッタがコンデンサＣ
165 の結合により、前記Ｐベースを逆バイアスになす。

【００１０】映像集積のスタート時点に於ける画素行の
諸画素のＰベース電位は異なるが、読取作業に於いて読
出が開始してＶ_row が高レベルから低レベル（パルス高
さ）に変換した時、Ｐベースに於ける電位の降下量（Δ
Ｖ_B ）は、 ΔＶ_B ＝（パルス高さ）×（結合比） となり、 コンデンサＣ165 の結合比（γ）は、 γ ＝Ｃ／（Ｃ＋Ｃ_BE＋Ｃ_BC） で定義される。 式中：Ｃ_BEは、Ｑ1 160 のベース・エミッタ結合容量、
Ｃ_BCは、Ｑ1 160 のベース・コレクタ結合容量である。 なお、Ｐベースの電位は、Ｖ_row 及び結合比（γ）で制
御され、コンデンサＣ165 からの電荷転送が未完全であ
る故、トランジスタＱ1 160 のエミッタに残留(residu
e) 電流210 を生成する。

【００１１】前記残留電流210 の第２部分が、前記読取
り作業に於いて、Ｐベースに残留するトランジスタＱ1
160 のベース・エミッタ結合部の注入電子の少数残留キ
ャリア電荷となる。Ｐベースに残留する電荷が、電流ゲ
インとともにトランジスタＱ1 160 のエミッタに向かっ
て流れ、現状読取り時間に検出された信号電流215に加
わって、移動物体または明るい物体の後を追尾すること
により映像の幻影となる。前記残留電荷は、再結合また
はＰペースの少数キャリア流失によって、一定時間後に
は消失するも、前記映像ラグの時間は、約少数キャリア
の再結合ライフタイム（100ms ）である故、数フレーム
継続することもある。Ｐベースに不純物を添加すること
で再結合時間の短縮を図るライフタイムキラーには、結
合間の漏洩電流が増加する問題があって、映像の感度劣
化となる。

【００１２】USP 5,097,305 (Mead et al.) に開示する
光センサは、ホトトランジスタと前記ホトトランジスタ
のベースに結合するコンデンサを具え、パストランジス
タをホトトランジスタのエミッタに接続することで選択
的に信号電流と検出増幅器とを結合している。また、US
P 5,288,988 (Hashimo et al.)は、図1a，1b及び1cに類
似した光センサ回路を記述し、光変換セルにＭＯＳトラ
ンジスタを結合させ、ＭＯＳトランジスタを能動化させ
ることによって、ホトトランジスタのベースに於ける残
留電荷を除去して残留電流の生成を防ぐ。USP 5,576,76
3 (Ackland et al.)は、ＣＭＯＳシングルポリシリコン
能動式画素を開示する。前記ＣＭＯＳ能動式画素は、半
導体基板上に設けられて、前記基板と共に入射する光エ
ネルギーが生成する電荷キャリアの生成と蓄積用のホト
サイト(photo site)と、ホトゲート(photo gate)と、ト
ランスファトランシスタ及び出力回路とリセット回路を
具え、前記トランスファトランシスタのゲートと、ホト
ゲートは、半導体基板上に堆積する単層ポリシリコンに
よって定義される。なお、前記トランスファトランシス
タのソースは基板のドープ領域に於いて、結合・拡散に
よりホトゲートとトランスファトランシスタとの間に電
子結合で形成され、前記結合・拡散において、ホトゲー
ト下方のホトサイトに蓄積する信号を出力回路への転送
を行う。前記シングルポリシリコン能動式画素は、トラ
ンスファトランジスタを画素の低い操作電圧（例えば、
０Ｖ）にバイアスすることで動作する。この作動モード
の結果は、シングルポリシリコン能動画素の構造長所に
よりクロックまたは結合駆動回路構成を必要とせずにト
ランスファトランジスタが刻時(clocked) されたように
同一タイミングとなる。なお、トランスファゲートの刻
時を避けた作動手法に於いて、ダブルポリシリコン能動
式画素に映像ラグが発生する傾向はほとんどない。

【００１３】USP 5,512,950(Watanabe et al.)に、ソリ
ッドステー電荷結合素子(CCD:charge-coupled device)
映像装置およびソリッドステーＣＣＤ映像装置の駆動方
法が開示され、電子遮蔽の機能が掲示される。このＣＣ
Ｄ映像体は、その受光部に高度の強光を入射しても過電
荷現象になることはない。電子遮蔽の作動導入は、所定
電圧を基板に印加して受光部の電荷を消去することで行
い、電圧印加は、水平ブランキング周期内に行う。USP
5,629,049 (Kim) には、各ホトセンシティブウェル(pho
to-sensitive well)にオーバフロードレイン(overflow
drain)が高度に集中して形成されたＣＣＤ形ソリッドス
テー映像ピックアップが、開示されている。そして、高
集積度不純物層をＰＮＰＮ構成の最上層に形成して、オ
ーバフロー阻止のドレインとしている。この構成は、オ
ーバフローと電子遮蔽の低電圧状態に於ける作動を可能
にし、チップとして実現される。

【００１４】

【課題を解決するための手段】本発明の目的は、能動式
画素センサに衝撃する光エネルギー量子を制限する能動
式画素センサ内の電子シャッタを提供することである。
本発明の更の目的は、能動式画素センサアレイに於ける
能動式画素センサの映像ラグ消去の方法を提供すること
である。前記及びその他の目的を達成するため、本発明
に、能動式画素センサの電子シャッタに関する二つの方
法と、能動式画素センサアレイ内の能動式画素センサの
映像ラグの消去方法を以下に記述する。前記能動式画素
センサは、ホトダイオードと、ＭＯＳトランジスタと、
バイポーラトランジスタ及び寄生ＭＯＳトランジスタを
備え、電源装置の電圧源に接続されたカソード及びアノ
ードを具える前記ホトダイオードの前記アノードに光量
子が衝撃してホトダイオード内に電荷を生成する。前記
ＭＯＳトランジスタのドレインは、前記ホトダイオード
のアノードに接続され、ゲートにセンサ制御回路を接続
し、該センサ制御回路は、選択的にＭＯＳトランジスタ
を能動または非能動にすることでＭＯＳトランジスタに
電荷が流動することを阻止または許容し、前記バイポー
ラトランジスタにより、電荷を増幅して電子信号が生成
する。前記バイポーラトランジスタのコレクタは電源供
給装置に接続され、ベースは前記ＭＯＳトランジスタの
ソースに連結し、前記ＭＯＳトランジスタが能動化され
た時に電荷の蓄積を行う。また、前記バイポーラトラン
ジスタのエミッタは電子信号が外部回路に出力しうるよ
うに外部回路に接続される。前記寄生ＭＯＳトランジス
タは、前記ホトダイオードのアノードを寄生ＭＯＳトラ
ンジスタのドレインとして有し、能動式画素センサアレ
イに於ける行能動式画素センサに近接する能動式画素セ
ンサのホトダイオードのアノードをソースとする。前記
寄生ＭＯＳトランジスタのゲートはリセット回路に接続
され、該リセット回路で寄生ＭＯＳトランジスタを起動
することにより、アノード電位を参照電位にリセットし
て、前記ホトダイオードからの残留電荷を消去すること
で能動式画素センサの映像ラグを解消する。

【００１５】能動式画素センサによる電子閉鎖の第１の
方法は、第１の時間周期に於ける能動式画素センサの読
取に始まり、ＭＯＳトランジスタの電荷がバイポーラト
ランジスタのベースに流れ、バイポーラトランジスタの
増幅によって作動を完成し、また、第２の時間周期に於
いて能動式画素センサは非能動化され、リセット回路の
起動によりリセットパルスを寄生ＭＯＳトランジスタの
ゲートに出力して導通(turn on) させることにより、ア
ノード電位をリセットしてアノードに蓄積された電荷を
消去する。第２の時間周期の終わりは、能動式画素セン
サのリセットによって完成される。第３の時間周期に於
いて、能動式画素センサを集積モードに維持し、ＭＯＳ
トランジスタ及び寄生ＭＯＳトランジスタを非能動化す
ることにより、ホトダイオード内に電荷を蓄積して能動
式画素センサの集積を完成する。前記の各ステップを後
続のフレーム周期に於いて重複することで映像は生成さ
れる。

【００１６】第１の時間周期中の読取りに始まる能動式
画素センサの電子閉鎖の第２の方法は、先ず、ＭＯＳト
ランジスタを起動して電荷をバイポーラトランジスタの
ベースに流すと共に、電荷を増幅して、読取りを開始す
る。なお、能動式画素センサは、第２の時間周期に於い
て非能動化され、第３の時間周期中にリセット回路を起
動し、寄生ＭＯＳトランジスタのゲートを所定電位にす
ると共に休止(sleep) の状態に入る。アノード電位はリ
セットされ、アノードからの蓄積電荷は消去される。な
お、休止状態の終わりと第４の時間周期に、ＭＯＳトラ
ンジスタおよび寄生ＭＯＳトランジスタは非能動化さ
れ、ホトダイオード内に電荷を蓄積して能動式画素セン
サの集積が完成され、後続のフレーム周期に於いて前記
の各ステップを繰り返し、映像を生成する。

【００１７】映像遅れの解消方法は、第１の時間内にＭ
ＯＳトランジスタを能動化して電荷がホトダイオードか
らバイポーラトランジスタのベースに流れることを許容
することから始まる。前記電荷は外部回路が読取れるよ
うに増幅され、リセット回路と、制御用寄生ＭＯＳトラ
ンジスタを介して寄生ＭＯＳトランジスタに接続される
リセットベース電圧源を第１の電圧レベルに維持するこ
とにより寄生ＭＯＳトランジスタを能動不可にし、第２
の時間内に能動式画素センサを休止状態にしてホトダイ
オードのアノードに電荷が蓄積することを防ぎ、リセッ
ト回路を起動して寄生ＭＯＳトランジスタのゲート電極
に第２の電圧レベルを印加して寄生ＭＯＳトランジスタ
を能動化することにより電荷の蓄積を完成する。然る
後、リセットベース電圧源を第３の電圧レベルに維持
し、ＭＯＳトランジスタと、ホトダイオードのアノード
及び寄生ＭＯＳトランジスタを介して、バイポーラトラ
ンジスタのベースに残留する少数残留キャリアをリセッ
ト電圧源に抽出し、第３の時間内に寄生ＭＯＳトランジ
スタを非能動化すると共にリセットベース電圧源を参照
電圧レベルに戻し、ホトダイオードのアノード電圧を参
照電圧レベルに維持する。第４の時間内にＭＯＳトラン
ジスタを非能動化してアノードにホトダイオードのアノ
ード内の電荷の蓄積を開始することにより１映像フレー
ムを完成する。なお、後続のフレーム周期に於いて前記
の各ステップを繰り返すことで、映像が生成される。

【００１８】

【発明の実施の形態】図4a，4b及び4cを参照して本発明
の能動式画素検出器の構造を以下に述べる。本デバイス
の構成は、典型的なシリコンウェーハのＰベース305 か
ら始まる。Ｐベース305 の表面をマスキングして、Ｎ不
純物を注入することによりＮウェル310 を形成し、絶縁
エリアまたは電界酸化物315 を成長させて能動式画素セ
ルエリアを規制し、能動式画素センサセルのエリアをホ
トマスキングしてホトダイオードＤ1 420 のＰアノード
330 を定義し、Ｐ形不純物を注入することによりＰアノ
ード330 を形成する。Ｎウェルは電源Ｖ_CCと接続してホ
トダイオードＤ1 420 のカソードを成す。能動式画素セ
ンサセルのエリア内の第２のエリアをホトマスキングし
てバイポーラトランジスタＱ1 420 のＰベース320 エリ
アを規制し、Ｐ形不純物の注入によってＰベース320 を
形成する。Ｐベース320 の第３のエリアをマスキング
し、Ｎ形不純物を注入してバイポーラトランジスタＱ1
420 のエミッタ325 を形成する。なお、バイポーラトラ
ンジスタＱ1 420 のコレクタにＮウェル310 が用いられ
る。

【００１９】前記バイポーラトランジスタＱ1 420 のＰ
ベース320 とホトダイオードＤ1420 のＰアノード330
がＭＯＳトランジスタＭ1 415 のソースとコレクタをそ
れぞれ形成し、ゲート酸化層340 をソース320 及びドレ
イン330 間のチャネルエリア337 の上方に成長させ、ポ
リシリコンマテリアル335 をゲート酸化層340 の上に堆
積してエッチングすることによりＭＯＳトランジスタＭ
1 315 のゲートを形成する。半導体基板の表面に絶縁物
を堆積して誘電物350 を形成し、Ｎ⁺ エミッタ325 の接
点327 を誘電物350 内の開口部に形成する。なお、金属
層355 を堆積してトランジスタＭ1 410 のエミッタ325
と検出増幅器425 とを連結する。検出増幅器425 は、能
動式画素センサアレイの外部回路である。ＭＯＳトラン
ジスタＭ1410 のゲート電極を形成するポリシリコンマ
テリアル335 は行能動化回路Ｖ_row416 に接続して検出
器制御回路を形成する。以上に示すプロセスのステップ
は、ＣＭＯＳトランジスタの製造にも使用しうる。例え
ば、ポリシリコンマテリアル335 でのＣＭＯＳトランジ
スタのゲートを形成し、また、エミツタ325 のＮ形注入
物はソースとドレインエリアの形成に用いられうる。Ｃ
ＣＤの製造プロセスと比較して、バイポーラ画素とＣＭ
ＯＳトランジスタの製造に於ける両者間の適合性には大
きなメリットがある。

【００２０】図4dを参照して、以下に能動式画素センサ
セルの動作原理の説明をする。ダイオードＤ1 420 のＰ
アノード330 に衝撃した光量子Ｌ334 は、図1a，1b及び
1cに記述するホトトランジスタＱ1 60にエネルギーを提
供して電子・正孔対を生成し、ホトダイオードＤ1 420
のＰアノードに正孔が移動し、電子はホトダイオードＤ
1 420 のカソード（Ｎウェル310 ）に蓄積され、電源Ｖ
_CCを経て転送される。この正電を帯びる正孔は、ホトダ
イオードＤ1 420 のＰアノードに蓄積して電位487 を逐
次増加させ、行能動化回路Ｖ_row 415 が、高電位から低
電位に変更してＰ・ＭＯＳトランジスタＭ1 415 を導通
にし、光量子Ｌ334 （映像）によって生成する電荷Ｑ_S
494 は、Ｐアノードの電位Ｖ_p-anode で表示され、トラ
ンジスタＱ1 410 のＰベース320 に流れてベース電流Ｉ
_b1417 を形成する。ベース電流Ｉ_B1417 は、トランジス
タＱ1 410 の増幅により信号電流Ｉ_SC412 を形成し、信
号電流を検出した後、行能動化回路Ｖ_row 416 は低電位
485 に回復する。この時、ホトダイオードＤ1 420 のＰ
ベース320 に剰余電荷Ｑ496 が残留するが、ホトダイオ
ードＤ1 420 のＰベース320 は、後述するリセット操作
によって所定電位にリセットされる。

【００２１】図５を参照して本発明の能動式画素センサ
の画素映像ぼけを解消する操作原理を以下に説明する。
画素Ａ430 と画素Ｘ435 は、能動式画素センサアレイに
於ける二つの能動式画素センサであって、同一の列460
と共通の検出増幅器426 に接続される。画素Ａ430 の能
動化制御は、行能動化回路Ｖ_rowa460 が内部連結線Rowa
450を介して制御し、画素Ｘ435 は、行能動化回路Ｖ
_rowx445 が内部連結線Rowx 455を介して制御する。行能
動化回路Ｖ_rowa450 が高電位422 になり、画素Ａ430 は
積分時間489 内にある。この時点に於いて、画素Ｘ435
のホトダイオードＤ1 420bを光量子Ｌ2 470 が衝撃して
生成する蓄積電荷が読出されれば、行能動化回路Ｖ_rowx
455 が低電位477 になってＰ・ＭＯＳトランジスタＭ1
415bを導通にし、画素Ｘ435 のトランジスタＱ1 410bの
エミッタから信号電流Ｉ_SC412bが出力される。

【００２２】上記の場合、ホトダイオードＤ1 420aを衝
撃する光量子が如何に強烈であっても、図２内に示すオ
ーバーフロー電流Ｉ_ofc 95がなく、ＰＭＯＳトランジス
タＭ1 415aが作用しない故、前記トランジスタＱ1 410a
には電流が流れない。それは、光量子Ｌ1 465 の強烈作
用により正孔がＰアノードに蓄集積されてＰアノードの
電位を急速上升させ、ホトダイオードを正バイアス傾向
にするので、ホトダイオードのカソードに接続された電
源Ｖ_CCにオーバーフロー電流が流出するからである。よ
って、トータル電流Ｉ_TOT 413 には関係のない残留部分
がなく、信号電流Ｉ_SC 412b のみで構成され、検出増幅
器425 で適宜な電流が入力しうるため、映像ぼけの形成
防止が可能となる。図4a, 4b, 4cと4dを参照してリセッ
ト作用を説明する。ゲート酸化層340 が成長して形成す
る絶縁物365 の上に第２のポリシリコン360 を堆積し、
リセットポリシリコン360 はリセット回路Ｖ_reset に接
続され、低電位480 を前記リセット回路Ｖ_reset に印加
することでポリシリコン360 をリセットさせ、近接する
能動式画素検出器によって形成される寄生ＭＯＳトラン
ジスタを導通にして全てのＰアノードを同一の電位にリ
セットする。寄生ＭＯＳトランジスタとリセット作用の
詳細は、以下の図6a, 6b及び6cで説明する。

【００２３】図6a, 6b及び6cに於いて行及び列構成の能
動式画素センサアレイに於ける行上の三つの能動式画素
センサ500a，500b, 500cを示す。前記各能動式画素セン
サ500a，500b,500c のＰ・ＭＯＳトランジスタＭ1 515
a, 515b, 515cのゲート電極505a, 505b,505c は、共通
の行ポリシリコン335 により行能動化回路Ｖ_row に連結
され、リセットポリシリコン360 と各能動式画素検出器
500a，500b, 500cのリセットポリシリコン360 を相互接
続し、なお、リセット制御回路Ｖ_reset 535 に接続され
る。周縁結合エリア520 は、行能動式画素センサの末端
に於いてＰ形不純物を半導体基板305 に注入して形成さ
れ、前記周縁結合エリア520 はバイアス電源Ｖ_P+330 に
接続する。なお、ゲート酸化層が成長して形成する酸化
層365 がリセットポリシリコン層360 とＰアノード330
a,330b, 330c を隔離する。

【００２４】各Ｐアノード330a, 330b, 330cを各能動式
画素センサ500a, 500b, 500cのＰＭＯＳトランジスタＭ
1 515a, 515b, 515cのドレイン／ソースとし、リセット
回路Ｖ_reset 530 のバイアスが低電位である場合、各能
動式画素センサ500a, 500b, 500cの各Ｐ・ＭＯＳトラン
ジスタＭ1 515a, 515b, 515cを導通にして、全てのＰア
ノード330a, 330b,330c の電位を周縁結合エリアと同一
電位のバイアス電源Ｖ_P+530 にリセットする。Ｖ_T 注入
物535 を寄生ＭＯＳトランジスタＰ1 550 のチャネルエ
リアに位置させることにより、寄生ＭＯＳトランジスタ
Ｐ1 550 のしきい電位を所望値に設定する。前記注入物
は、寄生ＭＯＳトランジスタがエンハンスメント(enhan
cement) 形又はデプレッション(depletion) 形ＭＯＳト
ランジスタであるかによって、Ｎ形不純物またはＰ形不
純物に決定する。

【００２５】寄生トランジスタＰ1 550 の動作は、従来
技術で述べるように、行の全てのＰアノードの電位をバ
イアス電位Ｖ_P+530 の周縁結合エリアと等しくすること
で映像ラグの部分解消が可能である。図4cと4dで示すよ
うに、読取周期に於いて映像電荷Ｑ_S 494 は、Ｐベース
に流れてベース電流を形成し、トランジスタＱ1 410 の
Ｐベースを正バイアスにしてバイポーラトランジスタの
動作起動を行い、映像電荷Ｑ_S 494 が形成するベース電
流が増幅されてエミッタ電流Ｉ_SCとなって検出増幅器42
5 に流れ、検出増幅器425 に蓄積される電荷、即ち、増
幅された映像電荷Ｑ_S 494 は、ホトダイオードＤ1 420
に衝撃した光量子Ｌ1 334 の振幅(amplitude) 表示に用
いられる。なお、前記ホトダイオードＤ1 420 のアノー
ド面積をバイポーラトランジスタＱ1 410 のベースより
も大きくなるように設定したことは、注入された少数キ
ヤリア（エミッタから注入される電子）を、バイポーラ
トランジスタＱ1 410 のベースに拘束して、Ｐ・ＭＯＳ
トランジスタからホトダイオードＤ1 420 のアノードに
逆流することを無くすためのホトダイオードＤ1 420 の
アノード電圧との同じ電圧を、バイポーラトランジスタ
Ｑ1 410 のベースに具えるためである。これにより、バ
イポーラトランジスタＱ1 410 のベースに残留する未再
結合電荷は非常に少なくなり、なお、前記リセット操作
を行うことにより、映像ラグ現象を無視してもよい程度
迄に低減しうる。

【００２６】能動式画素センサの電子閉鎖は、図4dの積
集時間486 内に蓄積される電荷に制御され、図4dに示す
フレーム周期475 と読取周期491 は、能動式画素センサ
のスキャンニングの同期を保証する故、調整されない。
図4c，4d及び6cと同じように、図７を参照して、能動式
画素センサの電子閉鎖の第１の実施例を以下に説明す
る。前記読取周期491 に於いて行能動回路Ｖ_row 416 を
低電圧レベルにしてＰ・ＭＯＳトランジスタＭ1 415 を
作動させ、ホトダイオードＤ1 420 のアノードに蓄積し
た電荷をバイポーラトランジスタＱ1 410 のベースに流
し、前記外部回路により増幅・読取する。低電圧レベル
は、ほぼ電源装置電圧源のネガチブ電圧 -Ｖ_CCに相当
し、読出時間はｔ₁700からｔ₂705となる。

【００２７】なお、ｔ₂705に於いて行能動回路Ｖ_row 41
6 を高電圧レベル（約０Ｖ）にしてＰ・ＭＯＳトランジ
スタＭ1 415 をオフにし、能動式画素センサをｔ₂705か
らｔ₃710の間休止状態に保持する。時間ｔ₃710に於い
て、リセット制御回路Ｖ_reset 535 から寄生Ｐ−ＭＯＳ
トランジスタＰ1 550a，550b及び550cのゲートにパルス
信号を出力して、ゲートを低電圧レベルにすることで寄
生Ｐ−ＭＯＳトランジスタＰ1 550a，550b及び550cを起
動し、ホトダイオードＤ1 520a, 520b及び520cのアノー
ドに蓄積した電荷をリセットバイアス電圧源Ｖ_P+に転送
して、ホトダイオードＤ1 520a, 520b及び520cのアノー
ドをリセットする。リセットバイアス電圧源Ｖ_P+の電圧
は約０Ｖ程度である。

【００２８】ｔ₃710及びｔ₄720の間に於けるパルスのリ
セット幅は、ホトダイオードＤ1520a、520b及び520cの
アノードに蓄積する電荷の消去に必要とする100ns から
1ms 程度である。積集時間は、ｔ₄720に於いてリセット
制御回路を高電圧レベル（約０Ｖ）に戻した後にスター
トされ、ｔ₄720と次のフレーム読取周期の開始時間ｔ₅7
25の間が積集時間となる。なお、積集時間489 を制御し
て電子閉鎖を行う為、フレーム周期475 のｔ₃710に於い
てリセット制御回路Ｖ_reset 535 のパルス位置を調整す
る。固定されたフレーム周期に於いて、休止時間730 を
短くすることは、積集時間489 を長くすることであっ
て、電子シャッタをより長い露出期間のために開放する
こととなり、また、休止時間730 を長くすることは、積
集時間489 を短くすることであって、露出期間を短くす
る。

【００２９】図８を参照して、能動式画素センサの電子
閉鎖の第２の実施例を図4c，4d及び6cと同じように、以
下に説明する。第２実施例の読取周期491 は前記第１の
実施例と同じである。時間ｔ₆800からｔ₇805の時間周期
に於いて行能動回路Ｖ_row 416 をを低電圧レベルにして
Ｐ・ＭＯＳトランジスタＭ1 415 を作動させ、前のフレ
ーム時間内に蓄積した電荷を前記バイポーラトランジス
タＱ1 410 のベースに流す。ｔ₈810に於いて、寄生Ｐ−
ＭＯＳトランジスタＰ1 550a，550b及び550cのゲート電
極の電圧レベルをリセット制御回路Ｖ_reset 535 にて低
電圧レベル、即ち、電源装置電圧源のネガチブ電圧 -Ｖ
_CCにして寄生Ｐ−ＭＯＳトランジスタＰ1550a，550b及
び550cを導通させ、光量子Ｌ 334a,334b及び334cが能動
式画素センサ500a,500b 及び500cを衝撃することによっ
て電荷を生成し、蓄積されることを防ぐ。

【００３０】なお、ｔ₉815に於いて、リセット制御回路
が寄生Ｐ−ＭＯＳトランジスタＰ1 550a，550b及び550c
のゲート電極電圧レベルを高電圧レベル（約０Ｖ）に
し、ホトダイオードＤ1 520a, 520b及び520cのアノード
に光量子Ｌ 334a,334b及び334cから生成した電荷を蓄積
し、ｔ₁₀820 に積集を終了して次のフレーム周期の読取
時間をスタートする。ｔ₉815の時間位置は、ｔ₈810に関
連し、ｔ₁₀820 が電子遮蔽量を決定する。休止時間830
の短縮はｔ₉815をｔ₈810に近づかせることで行われ、積
集時間489が長くなって、電子シャッタの開放期間を長
くし、逆に、ｔ₉815をｔ₁₀820 に近づかせば、休止時間
830 が長くなり、フレーム周期475 が一定であるため、
積集時間489 の短縮となって電子シャッタの開放期間が
短くなる。

【００３１】図6a,6b 及び6cに示す行能動式画素センサ
のリセット作動は、映像ラグの現象をその最小限度に抑
え、図９に開示する能動式画素センサの操作方法は、能
動式画素センサアレイ内の映像ラグ現象を解消する。な
お、読取期間930 及び休止期間940 のオーバーラッピン
グと、リセットベース電圧源Ｖ_P+525 を低レベル化する
ことによって、図4cに示されるバイポーラトランジスタ
Ｑ1 410 のベースから残留キャリアを抽出することで映
像ラグ現象が解消されうる。図4c及び図6cに於いて示す
ように、行能動回路Ｖ_row 416 にてＰ・ＭＯＳトランジ
スタＭ1 415 のゲートを低レベルにすることから、能動
式画素センサの映像ラグ解消操作がスタートされる。先
ず、Ｐ・ＭＯＳトランジスタＭ1 415 を導通にし、前の
積集時間内に、ホトダイオードＤ1 420 のアノードに蓄
積した電荷をバイポーラトランジスタＱ1 410 のベース
に伝送する。前記電荷は増幅されて前記外部回路で読み
取られる。

【００３２】時間ｔ₁₂910 に於いて、リセット制御回路
Ｖ_reset 535 が寄生Ｐ・ＭＯＳトランジスタＰ1 550a,5
50b 及び550cのゲートの電圧レベルを低電圧レベルに
し、電源装置電圧源のマイナス電圧-V_CC程度にし、リセ
ットバイアス電圧源V _P+ 525を所定電圧レベル（約−１
Ｖ）にすることにより、バイポーラトランジスタＱ1510
a,510b,510cのベース・エミッタ接合部をやや逆バイア
スにし、バイポーラトランジスタＱ1 510a,510b,510cの
逆バイアスベース電流は、バイポーラトランジスタＱ1
510a,510b,510cのベース領域に残留する少数キャリアを
抽出し、時間ｔ ₁₁とｔ₁₂の間に於いて読取りを行う。ｔ
₁₃915 に於いて、Ｐ・ＭＯＳトランジスタＭ1 415 のゲ
ートを行能動回路が高電位（約０Ｖ）にしてＰ・ＭＯＳ
トランジスタＭ1 415 をオフにし、リセットバイアス電
圧源V _P+ 525は、元の参照電圧レベル（約０Ｖ）に戻
し、ホトダイオードＤ1 520a,520b 及び520cのアノード
は、元の参照電圧レベル（約０Ｖ）に戻る。

【００３３】なお、ｔ₁₄920 に於いて、リセット制御回
路Ｖ_reset の電圧レベルを高電圧レベル（約０Ｖ）にし
て、寄生Ｐ・ＭＯＳトランジスタＰ1 550a,550b 及び55
0cをオフにし、積集時間489 にホトダイオードＤ1 520
a,520b 及び520cのアノードが電荷の蓄積を開始する。
ｔ₁₃915 からｔ₁₄920 迄の時間周期は、約1ns から10ns
程度となるが、作動の決定的バラメータにならない。時
間ｔ₁₅925 に１フレーム時間周期475 が完成され、次の
フレーム周期の読取期間に於いて、センサが積集時間48
9 に蓄積された電荷を読取る。前記バイポーラトランジ
スタＱ1 510a,510b,510cのベース領域に残留する少数キ
ャリアの抽出は、休止時間940 の長短で保証される。相
応するＰＮＰバイポーラトランジスタとＮＭＯＳトラン
ジスタ具えた画素は、シリコンマテリアルの極性を反転
して注入することによって容易に完成しうる。よって、
作動バイアスも同じように反転することが可能である。

【００３４】以上の記述によって、本発明の好ましい実
施例を掲示したが、前記記述は、本発明を拘束するもの
ではない。この方面の技術に精通した者が、本発明の主
旨と範囲内に於いて各種の変更と修飾を行うことができ
る故、本発明の保護すべき範囲は、明細書に記載する特
許請求の範囲を基準とする。

【図面の簡単な説明】

【図１ａ】 従来のホトセンサセルの平面図。

【図１ｂ】 従来のホトセンサセルの半導体基板断面
図。

【図１ｃ】 図1aと1bに示された従来ホトセンサセルの
回路図。

【図１ｄ】 図1aと1bに示された従来ホトセンサセルの
タイミング図。

【図２】 従来技術のオーバーフロー電流による映像ぼ
けを説明するホトセンサアレイセルの２セルを示した回
路図。

【図３】 従来技術の残留電流によって発生する映像ラ
グを説明するホトセンサアレイセル回路図。

【図４ａ】 本発明の能動式画素検出器の平面図。

【図４ｂ】 本発明の能動式画素検出器の半導体基板断
面図。

【図４ｃ】 図4aと4bに示された本発明の能動式画素セ
ンサセルの回路図。

【図４ｄ】 本発明の能動式画素センサアレイセルのタ
イミング図。

【図５】 本発明の能動式画素センサアレイセルのオー
バーフロー電流解消を説明するための２セルを示した回
路図。

【図６ａ】 本発明の能動式画素センサアレイセルの３
セルデバイスの平面図。

【図６ｂ】 本発明の能動式画素センサアレイセルの３
セルデバイスの断面図。

【図６ｃ】 本発明の能動式画素センサアレイセルに於
いて映像ラグを減少するホトダイオードのリセット操作
を説明する回路図。

【図７】 能動式画素センサに関する電子的シャッタを
提供するための、本発明の方法の第１の実施形態のタイ
ミングダイアグラムである。

【図８】 能動式ピクセルに関する電子的シャッタを提
供するための、本発明の方法の第２の実施形態のタイミ
ングダイアグラムである。

【図９】 能動式ピクセルセンサに関する、映像ラグを
除去するための本発明の方法のタイミングダイアグラム
である。

【符号の説明】

３０５ Ｐベース ３１０ Ｎウェル ３１５ 酸化物 ３２０ Ｐベース ３２５ エミッタ ３３０ Ｐアノード ３４０ ゲート酸化層 ３５０ 誘電物 ４１０ トランジスタ ４１５ ＭＯＳトランジスタ ４２０ ホトダイオード ４２６ 検出増幅器 ４３０ 画素 ４３５ 画素 ４４５ 能動化回路 ４５０ 能動化回路 ４６０ 能動化回路 ４７５ フレーム周期 ４８６ 積集時間 ４９１ 読取周期 ４９４ 電荷 ４９６ 剰余電荷 ５００ 能動式画素検出器 ５０５ ゲート電極 ５２０ 周縁結合エリア ５３０ バイアス電源 ５３５ リセット制御回路 ５５０ 寄生トランジスタ ７３０ 休止時間

Claims (10)

【特許請求の範囲】
1. 【請求項１】 能動式画素センサによって検出される光
   量の制限を行う能動式画素センサの電子閉鎖の方法に於
   いて、前記能動式画素センサは、 電源供給装置に接続されたカソードおよび光量子が衝撃
   して電荷を生成するアノードを具えるホトダイオード
   と、 前記ホトダイオードの前記アノードに接続したドレイン
   と、ソース及び検出器制御回路に接続するゲートとを具
   え、選択的にＭＯＳトランジスタを能動化または非能動
   化することにより、前記電荷を該ＭＯＳトランジスタに
   流すＭＯＳトランジスタと、 前記電源供給装置に連結したコレクタと、前記ＭＯＳト
   ランジスのソースに接続して能動時に電荷を蓄積するベ
   ース及び外部回路に接続して前記電子信号を外部回路に
   転送するエミッタとを有し、前記電荷を増幅することに
   よって、前記電子信号を生成するバイポーラトランジス
   タ 及び前記ホトダイオードのアノードをドレインと
   し、能動式画素センサアレイに於ける行能動式画素セン
   サに近接した能動式センサの前記ホトダイオードのアノ
   ードをソースにし、ゲートをリセット回路に接続して導
   通することにより、前記ホトダイオードのアノードの電
   位をリセットすることによって、前記能動式画素センサ
   上の映像ラグを防ぐ寄生ＭＯＳトランジスタとを備え、 (a) 第１の時間周期に於いて、能動式画素センサの読取
   りにより前記ＭＯＳトランジスタを能動化し、前記バイ
   ポーラトランジスタのベースに電荷が流れることを許容
   するとともに、前記バイポーラトランジスで前記電荷を
   増幅し、 (b) 第２の時間周期内に、前記能動式画素センサを非能
   動化して、 (c) 第２の時間周期の終わりに、前記能動式画素センサ
   をリセットして、リセット回路をオンにすることによ
   り、リセットパルスを前記寄生ＭＯＳトランジスタのゲ
   ートに出力し、前記寄生ＭＯＳトランジスタを導通する
   ことでアノードの電圧レベルをリセットして、前記アノ
   ードからの蓄積電荷を消去し、 (d) 第３の時間周期に、前記ＭＯＳトランジスタと前記
   寄生ＭＯＳトランジスタを非能動化することによって前
   記ホトダイオードに蓄積する電荷を前記能動式画素セン
   サに蓄積し、 (e) なお、後続のフレーム周期で前記ステップを繰り返
   すことによって、映像を生成するステップを具えたこと
   を特徴とする能動式画素センサの電子閉鎖方法。
2. 【請求項２】 前記能動式画素センサが検出する光量の
   電子閉鎖は、所定のフレーム周期に於いて、第３の時間
   周期に関連する第２の時間周期を調整することで制御す
   ることを特徴とする請求項１に記載の能動式画素センサ
   の電子閉鎖方法。
3. 【請求項３】 前記リセットパルスの長さを約100ns か
   ら1 μs の間に設定したことを特徴とする請求項１に記
   載の能動式画素センサの電子閉鎖方法。
4. 【請求項４】 能動式画素センサによって検出される光
   量の制限を行う前記能動式画素センサの電子閉鎖の方法
   に於いて、前記能動式画素センサは、電源供給装置に接
   続されたカソードおよび光量子が衝撃して電荷を生成す
   るアノードを具えるホトダイオードと、前記ホトダイオ
   ードの前記アノードに接続したドレインと、ソース及び
   センサ制御回路に接続するゲートとを具え、前記センサ
   制御回路が選択的にＭＯＳトランジスタを能動化または
   非能動化することにより、前記電荷を前記ＭＯＳトラン
   ジスタに流すＭＯＳトランジスタと、前記電源供給装置
   に連結したコレクタ、前記ＭＯＳトランジスのソースに
   接続して能動時に電荷を蓄積するベース及び外部回路に
   接続して電子信号を前記外部回路に転送するエミッタと
   を有し、前記電荷を増幅することによって、前記電子信
   号を生成するバイポーラトランジス 及び前記ホトダイ
   オードのアノードをドレインとし、能動式画素センサア
   レイに於ける行能動式画素センサに近接した前記能動式
   センサの前記ホトダイオードのアノードをソースにし、
   ゲートをリセット回路に接続して導通させることによ
   り、前記ホトダイオードのアノードの電位をリセットす
   ることにより前記能動式画素センサ上の映像ラグを防ぐ
   寄生ＭＯＳトランジスタとを備え、 (a) 第１の時間周期に於いて、前記能動式画素センサの
   読取りにより前記ＭＯＳトランジスを能動化し、前記バ
   イポーラトランジスタのベースに電荷が流れることを許
   容するとともに、前記電荷を増幅し、 (b) 第２の時間周期内に、前記能動式画素センサを非能
   動化し、 (c) 第３の時間周期に於いて、前記能動式画素センサを
   休止状態にし、前記リセット回路を能動化することで前
   記寄生ＭＯＳトランジスタのゲートに所定電圧レベルを
   出力して、前記アノードの電圧レベルをリセットするこ
   とにより、前記アノードからのあらゆる蓄積電荷を除去
   し、 (d) 第３の時間周期に、前記ＭＯＳトランジスタと前記
   寄生ＭＯＳトランジスタを非能動化することによって前
   記ホトダイオードに蓄積する電荷を前記能動式画素セン
   サに蓄積し、 (e) なお、後続のフレーム周期で前記ステップを繰り返
   すことによって、映像を生成するステップを具えたこと
   を特徴とする能動式画素センサの電子閉鎖方法。
5. 【請求項５】 前記能動式画素センサが検出する光量の
   電子閉鎖は、所定のフレーム周期に於いて、第３の時間
   周期に関連する第２の時間周期を調整することで制御す
   ることを特徴とする請求項４に記載の能動式画素センサ
   の電子閉鎖方法。
6. 【請求項６】 能動式画素センサアレイ内の能動式画素
   映像ラグの解消に於いて、前記能動式画素センサは、 電源供給装置に接続されたカソードおよび光量子が衝撃
   して電荷を生成するアノードを具えるホトダイオード
   と、 前記ホトダイオードのアノードに接続したドレインと、
   ソース及びセンサ制御回路に接続するゲートとを具え、
   前記センサ制御回路が選択的にＭＯＳトランジスタを能
   動化または非能動化することにより、前記電荷を前記Ｍ
   ＯＳトランジスタに流すＭＯＳトランジスタと、 前記電源供給装置に連結したコレクタ、前記ＭＯＳトラ
   ンジスのソースに接続して能動時に電荷を蓄積するベー
   ス及び外部回路に接続して電子信号を前記外部回路に転
   送するエミッタとを有し、前記電荷を増幅することによ
   って、前記電子信号を生成するバイポーラトランジス
   及び前記ホトダイオードのアノードをドレインとし、前
   記能動式画素センサアレイに於ける行能動式画素センサ
   に近接した前記能動式センサの前記ホトダイオードのア
   ノードをソースにし、ゲートをリセット回路に接続して
   導通させることにより、前記ホトダイオードのアノード
   の電位をリセットして前記能動式画素センサ上の映像ラ
   グを防ぐ寄生ＭＯＳトランジスタとを備え、 (a) 第１の時間周期に於いて、前記能動式画素センサを
   能動化させ、前記ホトダイオードからの電荷が前記バイ
   ポーラトランジスのベースに流れることを許容するとと
   もに、前記外部回路が読み取れるように増幅し、 (b) 前記寄生ＭＯＳトランジスタが能動化されていない
   時の第１電圧レベルに於いて、制御用寄生ＭＯＳトラン
   ジスタと前記寄生ＭＯＳトランジスタのソースを接続し
   て、前記リセット回路とリセットバイアス電圧源を持続
   し、 (c) 第２の時間内に、前記能動式画素センサを休止状態
   にして前記ホトダイオードのアノードに電荷が蓄積する
   ことを防ぎ、前記リセット回路の能動化を介して第２の
   電圧レベルを前記寄生ＭＯＳトランジスタのゲートに出
   力して、前記寄生ＭＯＳトランジスタを能動化させ、 (d) なお、リセットバイアス電圧源を第３の電圧レベル
   に設定して、前記バイポーラトランジスタのベースか
   ら、前記ＭＯＳトランジスタと、前記ホトダイオードの
   アノード及び前記寄生ＭＯＳトランジスタとを介して、
   前記リセット電圧源に残留する少数キャリアを抽出し、 (e) 第３の時間に、前記寄生ＭＯＳトランジスタを非能
   動化すると共に、前記リセットバイアス電圧源を参照電
   圧レベルに戻して、前記ホトダイオードのアノードを参
   照電圧レベルに設置し、 (f) 第４の時間に、前記ＭＯＳトランジスタを非能動化
   してアノードに前記ホトダイオードのアノード内の電荷
   を蓄積して映像の１フレームを完成し、 (g) 後続のフレームに於いて前記ステップを繰り返すこ
   とで映像を完成するステップを具えたことを特徴とする
   能動式画素映像ラグの解消方法。
7. 【請求項７】 前記ＭＯＳトランジスタを能動化する第
   ４の電圧レベルは、前記ＭＯＳトランジスタのゲートに
   於ける電源装置のネガチブ値であることを特徴とする請
   求項６に記載の能動式画素映像ラグの解消方法。
8. 【請求項８】 第３の電圧レベルを印加することによっ
   て、前記バイポーラトランジスタのベースとエミッタの
   結合部を逆バイアスにした少数残留キャリアの抽出を特
   徴とする請求項６に記載の能動式画素映像ラグの解消方
   法。
9. 【請求項９】 前記第２の電圧レベルが前記電源装置電
   圧源のネガチブ値であることを特徴とする請求項６に記
   載の能動式画素映像ラグの解消方法。
10. 【請求項10】 前記参照電圧レベルが０Ｖであることを
    特徴とする請求項６に記載の能動式画素映像ラグの解消
    方法。