JPH11289043A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路装置
に関する。The present invention relates to a semiconductor integrated circuit device.
【０００２】[0002]
【従来の技術】近年、半導体集積回路に搭載される半導
体素子数は増加し、それに伴いその端子数も増大してい
ることから、その端子に対応すべくパッケージ面積を増
大させることなく実装密度向上させるために多数の外部
へ引き出すリードを持った半導体集積回路装置に対する
要望が強まっている。このような要望に応えるものとし
て、図７〜９に示すような絶縁物を介してリードフレー
ムを多層にした半導体集積回路装置が提案されている。
図７は従来用いられている半導体集積回路装置の平面図
で、図８は図７のＥ−Ｆ部における断面図である。さら
に図９は図７のＧ−Ｈ部における内部構造が理解できる
ように描いた断面図である。これらの図によればアイラ
ンド部３に半導体チップ２をマウントし互いに絶縁物５
で絶縁された第一の外部リード６及び第二の外部リード
７に半導体チップ２のボンディングパッド１４からボン
ディング線４で結線し、封止材１により樹脂封入されて
いる。2. Description of the Related Art In recent years, the number of semiconductor elements mounted on a semiconductor integrated circuit has increased, and the number of terminals has increased accordingly. Therefore, the packaging density has been increased without increasing the package area to accommodate the terminals. There is an increasing demand for a semiconductor integrated circuit device having a large number of leads leading to the outside. In order to meet such a demand, there has been proposed a semiconductor integrated circuit device having a multi-layered lead frame via an insulator as shown in FIGS.
FIG. 7 is a plan view of a conventional semiconductor integrated circuit device, and FIG. 8 is a cross-sectional view taken along a line EF in FIG. Further, FIG. 9 is a sectional view drawn so that the internal structure in the GH section of FIG. 7 can be understood. According to these figures, a semiconductor chip 2 is mounted on an island portion 3 and insulators 5 are attached to each other.
Are connected to the first external lead 6 and the second external lead 7 insulated by the bonding wire 4 from the bonding pad 14 of the semiconductor chip 2, and are sealed with resin by the sealing material 1.
【０００３】[0003]
【発明が解決しようとする課題】ところが、この半導体
集積回路装置では、第一の外部リード６と第二の外部リ
ード７が絶縁物５によって互いに絶縁されている。この
ため半導体チップ以外で互いのリードを結線したりＧＮ
Ｄライン、電源ラインの発振や電位ドロップを抑制する
ための強化ラインを半導体集積回路装置上で実現するの
は不可能であった。従って、実装ボード上で端子間の結
線やＧＮＤライン、電源ラインの強化を行うことが必要
となり、実装密度向上の阻害要因となっていた。However, in this semiconductor integrated circuit device, the first external lead 6 and the second external lead 7 are insulated from each other by the insulator 5. For this reason, it is necessary to connect the leads of each other other than the semiconductor chip,
It has been impossible to realize, on a semiconductor integrated circuit device, an enhanced line for suppressing the oscillation and potential drop of the D line and the power supply line. Therefore, it is necessary to strengthen the connection between the terminals, the GND line, and the power supply line on the mounting board, which is a hindrance to the improvement of the mounting density.
【０００４】[0004]
【課題を解決するための手段】本発明はこのような従来
の半導体集積回路装置の構造に改良を加え、リードを結
線する配線層や、ＧＮＤライン・電源ラインの発振、電
位ドロップを抑制するための強化ラインが内部に形成さ
れた、実装密度向上を可能とする半導体集積回路装置を
提供するものである。The present invention improves the structure of such a conventional semiconductor integrated circuit device and suppresses oscillation and potential drop of a wiring layer for connecting leads, GND lines and power supply lines. The present invention provides a semiconductor integrated circuit device having a reinforcing line formed therein and capable of improving the mounting density.
【０００５】すなわち本発明によれば、半導体チップを
備えた絶縁性基板と、該半導体チップに接続する第一の
外部リードおよび第二の外部リードとを備えた半導体集
積回路装置であって、第一の外部リードと第二の外部リ
ードとの間に、プリント基板層と、該プリント基板層を
挟む絶縁層とを有し、該絶縁層には、それぞれ該絶縁層
の表面から裏面に貫通する金属膜が形成され、該プリン
ト基板層には配線層が形成され、該金属膜および該配線
層により、第一の外部リードと第二の外部リードとが接
続されたことを特徴とする半導体集積回路装置が提供さ
れる。That is, according to the present invention, there is provided a semiconductor integrated circuit device comprising: an insulating substrate having a semiconductor chip; and first and second external leads connected to the semiconductor chip. A printed circuit board layer and an insulating layer sandwiching the printed circuit board layer between the one external lead and the second external lead, and each of the insulating layers penetrates from the front surface to the back surface of the insulating layer. A semiconductor integrated circuit, wherein a metal film is formed, a wiring layer is formed on the printed board layer, and a first external lead and a second external lead are connected by the metal film and the wiring layer. A circuit device is provided.
【０００６】本発明の半導体集積回路装置は、第一、第
二の外部リード間を分離するプリント基板層中に、第
一、第二の外部リード間を結線する配線層が形成されて
いる。第一、第二の外部リードは通常、図１に示すよう
に四辺形の各辺に多数配列されており、図２のように多
層断面構造を有している。これら複数の第一、第二の外
部リードのうち、所望のリード間が配線層により結線さ
れる。配線層は通常、複数設けられ、複数の外部リード
間が結線される。In the semiconductor integrated circuit device of the present invention, a wiring layer for connecting the first and second external leads is formed in a printed circuit board layer separating the first and second external leads. Usually, a large number of first and second external leads are arranged on each side of a quadrilateral as shown in FIG. 1 and have a multilayer sectional structure as shown in FIG. Of the plurality of first and second external leads, desired leads are connected by a wiring layer. Usually, a plurality of wiring layers are provided, and a plurality of external leads are connected.
【０００７】本発明によれば、配線層を半導体集積回路
装置の外部の実装ボード上に形成する必要がなくなり、
実装密度の向上を図ることができる。また、プリント基
板層中に配線層が設けられているため、任意の外部リー
ド間を、レイアウト上の大きな制約を受けることなく容
易に結線することができる。According to the present invention, it is not necessary to form a wiring layer on a mounting board outside a semiconductor integrated circuit device.
The mounting density can be improved. In addition, since the wiring layer is provided in the printed circuit board layer, it is possible to easily connect any external leads without significant restrictions on layout.
【０００８】また本発明によれば、一方の面に第一の半
導体チップを備え、他方の面に第二の半導体チップを備
えた絶縁性基板と、該第一の半導体チップに接続する第
一の外部リードおよび該第二の半導体チップに接続する
第二の外部リードを備えた半導体集積回路装置であっ
て、第一の外部リードと第二の外部リードとの間に、プ
リント基板層と、該プリント基板層を挟む絶縁層とを有
し、該絶縁層には、それぞれ該絶縁層の表面から裏面に
貫通する金属膜が形成され、該プリント基板層には配線
層が形成され、該金属膜および該配線層により、第一の
外部リードと第二の外部リードとが接続されたことを特
徴とする半導体集積回路装置が提供される。Further, according to the present invention, an insulating substrate having a first semiconductor chip on one surface and a second semiconductor chip on the other surface, and a first semiconductor chip connected to the first semiconductor chip. A semiconductor integrated circuit device comprising an external lead and a second external lead connected to the second semiconductor chip, between the first external lead and the second external lead, a printed circuit board layer, An insulating layer sandwiching the printed board layer, a metal film penetrating from the front surface to the back surface of the insulating layer is formed on the insulating layer, and a wiring layer is formed on the printed board layer; A semiconductor integrated circuit device is provided, wherein the first external lead and the second external lead are connected by the film and the wiring layer.
【０００９】この発明によれば、一つの半導体集積回路
装置に２種の半導体チップを搭載し、互いの端子間を半
導体集積回路装置内部で任意に結線することが可能なた
め、従来のように実装ボード上に２種の半導体集積回路
装置を搭載する必要がなくなる。このため、実装層密度
をより一層、向上させることができる。According to the present invention, two types of semiconductor chips are mounted on one semiconductor integrated circuit device, and the terminals can be arbitrarily connected within the semiconductor integrated circuit device. There is no need to mount two types of semiconductor integrated circuit devices on the mounting board. For this reason, the mounting layer density can be further improved.
【００１０】上述した半導体集積回路装置において、前
記プリント基板層は複数の層からなり、これらの層にそ
れぞれ第一の外部リードと第二の外部リードとを接続す
る配線層が設けられた構成とすることもできる。これに
より、外部リード間を結線する際のレイアウト上の自由
度がさらに向上する。In the above-described semiconductor integrated circuit device, the printed board layer is composed of a plurality of layers, and each of these layers is provided with a wiring layer for connecting a first external lead and a second external lead. You can also. Thereby, the degree of freedom in layout when connecting the external leads is further improved.
【００１１】また本発明によれば、上記半導体集積回路
装置において、前記プリント基板層に、さらに強化パタ
ーン層が設けられたことを特徴とする半導体集積回路装
置が提供される。According to the present invention, there is provided the semiconductor integrated circuit device, wherein the printed circuit board layer is further provided with a reinforcing pattern layer.
【００１２】強化パターン層とは、ＧＮＤラインもしく
は電源ラインの発振、または電位ドロップを抑制するた
めの強化ラインをいう。本発明によれば、このような強
化ラインを半導体集積回路装置の外部の実装ボード上に
形成する必要がなくなり、さらに実装密度の向上を図る
ことができる。The reinforcing pattern layer refers to a reinforcing line for suppressing the oscillation of a GND line or a power supply line or a potential drop. According to the present invention, it is not necessary to form such a reinforcing line on a mounting board outside the semiconductor integrated circuit device, and it is possible to further improve the mounting density.
【００１３】強化パターンを設けた上記半導体集積回路
装置において、前記プリント基板層は複数の層からな
り、これらの層にそれぞれ、（ａ）第一の外部リードと
第二の外部リードとを接続する配線層、および／または
（ｂ）強化パターン層が設けられた構成とすることもで
きる。このような構成とすれば、レイアウト上の自由度
がさらに向上する。In the above-mentioned semiconductor integrated circuit device provided with a reinforcing pattern, the printed circuit board layer is composed of a plurality of layers, and (a) a first external lead and a second external lead are connected to these layers, respectively. A configuration in which a wiring layer and / or (b) a reinforcing pattern layer is provided can also be employed. With such a configuration, the degree of freedom in layout is further improved.
【００１４】[0014]
【発明の実施の形態】以下、本発明の好ましい実施形態
を実施例により説明する。図１〜５は、本発明の一実施
例を示した図であり、図１は半導体集積回路装置の平面
図であり図２は図１のＡ−Ｂ部分における断面図であ
る。図３〜５は図１のＣ−Ｄ部分における内部構造が理
解できるように描いた断面図である。すなわち、図３は
封止樹脂を取り除いて上方から見た場合の平面図であ
り、図４はプリント基板層部分の断面図である。また、
図５は封止樹脂を取り除いて下方から見た場合の平面図
である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to examples. 1 to 5 show an embodiment of the present invention. FIG. 1 is a plan view of a semiconductor integrated circuit device, and FIG. 2 is a cross-sectional view taken along a line AB in FIG. 3 to 5 are cross-sectional views drawn so that the internal structure in the CD section of FIG. 1 can be understood. That is, FIG. 3 is a plan view when the sealing resin is removed and viewed from above, and FIG. 4 is a cross-sectional view of a printed circuit board layer portion. Also,
FIG. 5 is a plan view when the sealing resin is removed and viewed from below.
【００１５】まず図２を参照して説明する。本実施例で
は、アイランド部３に異種の第一の半導体チップ２及び
第二の半導体チップ１３を搭載している。それぞれの半
導体チップは、ボンディングパッド１４よりアルミニウ
ムまたは金からなるボンディング線４によって第一の外
部リード６または第二の外部リード７に結線している。
なお、第一の外部リード６及び第二の外部リード７はそ
れぞれ複数設けられ、図１のように半導体集積回路装置
の各辺に多数配置されている。First, a description will be given with reference to FIG. In this embodiment, the first semiconductor chip 2 and the second semiconductor chip 13 of different types are mounted on the island portion 3. Each semiconductor chip is connected to the first external lead 6 or the second external lead 7 from the bonding pad 14 by a bonding wire 4 made of aluminum or gold.
A plurality of first external leads 6 and a plurality of second external leads 7 are provided, and a large number are arranged on each side of the semiconductor integrated circuit device as shown in FIG.
【００１６】図２に示すように、第一の外部リード６と
第二の外部リード７との間には、プリント基板層１０
と、これを上下から挟む第一の絶縁基板層８および第二
の絶縁基板層９が配置されている。プリント基板層１０
は、エポキシ樹脂、ポリイミド樹脂などの絶縁体を基材
とする。第一の絶縁基板層８の所定箇所には表面から裏
面に貫通する第一の金属膜１１が設けられ、同様に第二
の絶縁基板層９にも第二の金属膜１２が設けられてい
る。金属膜１１、１２の材料は、導電性の良好なもので
あれば特に制限はなく、たとえば銅、銅合金などを用い
ることができる。As shown in FIG. 2, a printed circuit board layer 10 is provided between the first external lead 6 and the second external lead 7.
And a first insulating substrate layer 8 and a second insulating substrate layer 9 sandwiching this from above and below. Printed circuit board layer 10
Uses an insulator such as an epoxy resin or a polyimide resin as a base material. A first metal film 11 penetrating from a front surface to a back surface is provided at a predetermined portion of the first insulating substrate layer 8, and a second metal film 12 is similarly provided on the second insulating substrate layer 9. . The material of the metal films 11 and 12 is not particularly limited as long as it has good conductivity. For example, copper, a copper alloy, or the like can be used.
【００１７】さらに、図４に示すようにプリント基板層
１０にプリント配線１５が形成されており、これによっ
て前述の第一の金属膜１１および第二の金属膜１２を介
し第一の外部リード６と第二の外部リード７とが接続さ
れている。また、プリント基板層１０にはＧＮＤライン
もしくは電源ラインの発振、または電位ドロップを抑制
するための強化パターン１６が形成されている。Further, as shown in FIG. 4, a printed wiring 15 is formed on the printed circuit board layer 10, whereby the first external lead 6 is formed via the first metal film 11 and the second metal film 12 described above. And the second external lead 7 are connected. Further, on the printed circuit board layer 10, a reinforcement pattern 16 for suppressing oscillation of a GND line or a power supply line or a potential drop is formed.
【００１８】以上のように、半導体チップ２と半導体チ
ップ１３それぞれのボンディングパッド１４からアルミ
ニウム又は金のボンディング線４を介し第一の外部リー
ド６、第二の外部リード７に接続される。さらに第一の
金属膜１１、第二の金属膜１２、およびプリント配線１
５を介して、第一の外部リード６および第二の外部リー
ド７が接続される。ＧＮＤ端子または電源端子も同様
に、強化パターン１６に接続される（図４）。なお本実
施例の半導体集積回路装置は、通常の半導体集積回路装
置の製造方法と同様の方法により作製することができ
る。第一の外部リード６と第二の外部リード７の間の積
層部分は、まずプリント基板層１０に所定の回路パター
ンを形成した後、その上部および下部に絶縁層８、９を
形成し、これらを挟むように外部リードを配置すること
により作製することができる。As described above, the bonding pads 14 of the semiconductor chip 2 and the semiconductor chip 13 are connected to the first external lead 6 and the second external lead 7 via the aluminum or gold bonding wire 4. Further, the first metal film 11, the second metal film 12, and the printed wiring 1
The first external lead 6 and the second external lead 7 are connected via 5. Similarly, the GND terminal or the power terminal is connected to the reinforcing pattern 16 (FIG. 4). The semiconductor integrated circuit device according to the present embodiment can be manufactured by a method similar to a method for manufacturing a normal semiconductor integrated circuit device. The laminated portion between the first external lead 6 and the second external lead 7 is formed by first forming a predetermined circuit pattern on the printed circuit board layer 10 and then forming insulating layers 8 and 9 on the upper and lower portions thereof. It can be manufactured by arranging external leads so as to sandwich.
【００１９】本実施例の半導体集積回路装置は上述のよ
うな構造を有するため、装置外部で端子間の結線を行っ
たり強化ラインを設ける必要がないため、従来のものに
比べ実装密度の向上を図ることができる。Since the semiconductor integrated circuit device of this embodiment has the above-described structure, it is not necessary to connect terminals or provide a reinforcing line outside the device. Can be planned.
【００２０】上記実施例では、２種類の異種の半導体チ
ップを搭載しているが、外部リードが多層になっている
ものであれば、一種類の半導体チップ搭載型の半導体集
積回路装置にも適用できる。図６にその断面構造を示
す。In the above embodiment, two kinds of different types of semiconductor chips are mounted. However, as long as the external leads have a multilayer structure, the present invention can be applied to one type of semiconductor chip mounted type semiconductor integrated circuit device. it can. FIG. 6 shows the cross-sectional structure.
【００２１】また上記実施例では、プリント基板層を挟
む絶縁層として、第一の絶縁基板層８及び第二の絶縁基
板層９を用いているが、プリント基板層１０表面に形成
されたエポキシ樹脂、ポリイミド樹脂などの絶縁樹脂等
を絶縁層とすることもできる。すなわちプリント基板層
１０に直接絶縁樹脂等をコーティングし、この絶縁樹脂
中に金属膜を設けた構造とすることもできる。Further, in the above embodiment, the first insulating substrate layer 8 and the second insulating substrate layer 9 are used as insulating layers sandwiching the printed substrate layer, but the epoxy resin formed on the surface of the printed substrate layer 10 is used. Alternatively, an insulating resin such as a polyimide resin can be used as the insulating layer. That is, a structure in which an insulating resin or the like is directly coated on the printed board layer 10 and a metal film is provided in the insulating resin may be adopted.
【００２２】さらに、本発明ではプリント基板層１０は
一層のみの構造となっているが、これらを電源パターン
層、ＧＮＤパターン層、配線パターン層に分離して多層
にした構造とすることもできる。Further, in the present invention, the printed circuit board layer 10 has a single-layer structure, but these may be separated into a power supply pattern layer, a GND pattern layer, and a wiring pattern layer to form a multilayer structure.
【００２３】[0023]
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、内部に配線層や強化パターン層が設けら
れている。このため、従来、半導体実装ボード上で端子
間を接続するために設けていたプリント配線及び半導体
集積回路装置の発振や電位ドロップを抑制するために設
けた強化パターン等が不要となり、実装層密度を大幅に
向上させることができる。As described above, the semiconductor integrated circuit device of the present invention has a wiring layer and a reinforced pattern layer provided therein. For this reason, the printed wiring conventionally provided for connecting the terminals on the semiconductor mounting board and the reinforcing pattern provided for suppressing the oscillation and potential drop of the semiconductor integrated circuit device are not required, and the mounting layer density is reduced. It can be greatly improved.
【００２４】また、一つの半導体集積回路装置に２種の
半導体チップを搭載し、互いの端子間を半導体集積回路
装置内部で任意に結線することが可能なため、従来のよ
うに実装ボード上に２種の半導体集積回路装置を搭載す
る必要がなくなる。このため、実装層密度をより一層、
向上させることができる。Further, two types of semiconductor chips are mounted on one semiconductor integrated circuit device, and the terminals can be arbitrarily connected inside the semiconductor integrated circuit device. There is no need to mount two types of semiconductor integrated circuit devices. For this reason, the mounting layer density can be further increased.
Can be improved.
【図１】本発明の半導体装置の平面図である。FIG. 1 is a plan view of a semiconductor device of the present invention.
【図２】本発明の半導体装置のＡ−Ｂ断面図である。FIG. 2 is a cross-sectional view taken along a line AB of the semiconductor device of the present invention.
【図３】本発明の半導体装置のＣ−Ｄ部分の内部構造を
示す図（１）である。FIG. 3 is a diagram (1) showing an internal structure of a CD section of the semiconductor device of the present invention.
【図４】本発明の半導体装置のＣ−Ｄ部分の内部構造を
示す図（２）である。FIG. 4 is a diagram (2) showing an internal structure of a CD section of the semiconductor device of the present invention.
【図５】本発明の半導体装置のＣ−Ｄ部分の内部構造を
示す図（３）である。FIG. 5 is a diagram (3) showing the internal structure of the CD section of the semiconductor device of the present invention;
【図６】本発明の半導体装置の縦断面図である。FIG. 6 is a longitudinal sectional view of the semiconductor device of the present invention.
【図７】従来の半導体装置の平面図である。FIG. 7 is a plan view of a conventional semiconductor device.
【図８】従来の半導体装置のＥ−Ｆ断面図である。FIG. 8 is a sectional view taken along line EF of a conventional semiconductor device.
【図９】従来の半導体装置のＧ−Ｈ部分の内部構造を示
す図である。FIG. 9 is a diagram showing an internal structure of a GH portion of a conventional semiconductor device.
１ 封止材 ２ 第一の半導体チップ ３ アイランド部 ４ ボンディング線 ５ 絶縁物 ６ 第一の外部リード ７ 第二の外部リード ８ 第一の絶縁基板層 ９ 第二の絶縁基板層 １０ プリント基板層 １１ 第一の金属膜 １２ 第二の金属膜 １３ 第二の半導体チップ １４ ボンディングパッド １５ プリント配線 １６ 強化パターン DESCRIPTION OF SYMBOLS 1 Sealant 2 First semiconductor chip 3 Island part 4 Bonding wire 5 Insulator 6 First external lead 7 Second external lead 8 First insulating substrate layer 9 Second insulating substrate layer 10 Printed substrate layer 11 First metal film 12 Second metal film 13 Second semiconductor chip 14 Bonding pad 15 Printed wiring 16 Reinforcement pattern
Claims (8)
半導体チップに接続する第一の外部リードおよび第二の
外部リードとを備えた半導体集積回路装置であって、第
一の外部リードと第二の外部リードとの間に、プリント
基板層と、該プリント基板層を挟む絶縁層とを有し、該
絶縁層には、それぞれ該絶縁層の表面から裏面に貫通す
る金属膜が形成され、該プリント基板層には配線層が形
成され、該金属膜および該配線層により、第一の外部リ
ードと第二の外部リードとが接続されたことを特徴とす
る半導体集積回路装置。1. A semiconductor integrated circuit device comprising: an insulating substrate having a semiconductor chip; and a first external lead and a second external lead connected to the semiconductor chip, wherein the first external lead is A printed circuit board layer and an insulating layer sandwiching the printed circuit board layer between the second external lead, and a metal film penetrating from the front surface to the back surface of the insulating layer is formed on the insulating layer. A semiconductor integrated circuit device, wherein a wiring layer is formed on the printed board layer, and a first external lead and a second external lead are connected by the metal film and the wiring layer.
り、これらの層にそれぞれ第一の外部リードと第二の外
部リードとを接続する配線層が設けられたことを特徴と
する請求項１に記載の半導体集積回路装置。2. The printed circuit board layer comprising a plurality of layers, each of which is provided with a wiring layer for connecting a first external lead and a second external lead. 3. The semiconductor integrated circuit device according to 1.
ーン層が設けられたことを特徴とする請求項１に記載の
半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein a reinforcement pattern layer is further provided on the printed board layer.
り、これらの層にそれぞれ、（ａ）第一の外部リードと
第二の外部リードとを接続する配線層、および／または
（ｂ）強化パターン層が設けられたことを特徴とする請
求項３に記載の半導体集積回路装置。4. The printed circuit board layer comprises a plurality of layers, each of which comprises (a) a wiring layer for connecting a first external lead and a second external lead, and / or (b) reinforcement. 4. The semiconductor integrated circuit device according to claim 3, wherein a pattern layer is provided.
他方の面に第二の半導体チップを備えた絶縁性基板と、
該第一の半導体チップに接続する第一の外部リードおよ
び該第二の半導体チップに接続する第二の外部リードを
備えた半導体集積回路装置であって、第一の外部リード
と第二の外部リードとの間に、プリント基板層と、該プ
リント基板層を挟む絶縁層とを有し、該絶縁層には、そ
れぞれ該絶縁層の表面から裏面に貫通する金属膜が形成
され、該プリント基板層には配線層が形成され、該金属
膜および該配線層により、第一の外部リードと第二の外
部リードとが接続されたことを特徴とする半導体集積回
路装置。5. A semiconductor device comprising: a first semiconductor chip on one surface;
An insulating substrate provided with a second semiconductor chip on the other surface,
A semiconductor integrated circuit device comprising a first external lead connected to the first semiconductor chip and a second external lead connected to the second semiconductor chip, wherein the first external lead and the second external lead A metal film that penetrates from a front surface to a back surface of the insulating layer, the metal film being formed between the printed circuit board layer and the insulating layer sandwiching the printed circuit board layer between the leads; A semiconductor integrated circuit device, wherein a wiring layer is formed in a layer, and a first external lead and a second external lead are connected by the metal film and the wiring layer.
り、これらの層にそれぞれ第一の外部リードと第二の外
部リードとを接続する配線層が設けられたことを特徴と
する請求項５に記載の半導体集積回路装置。6. A printed circuit board layer comprising a plurality of layers, each of which is provided with a wiring layer for connecting a first external lead and a second external lead. 3. The semiconductor integrated circuit device according to 1.
ーン層が設けられたことを特徴とする請求項５に記載の
半導体集積回路装置。7. The semiconductor integrated circuit device according to claim 5, wherein a reinforcement pattern layer is further provided on said printed board layer.
り、これらの層にそれぞれ、（ａ）第一の外部リードと
第二の外部リードとを接続する配線層、および／または
（ｂ）強化パターン層が設けられたことを特徴とする請
求項７に記載の半導体集積回路装置。8. The printed circuit board layer includes a plurality of layers, each of which includes (a) a wiring layer for connecting a first external lead and a second external lead, and / or (b) reinforcement. The semiconductor integrated circuit device according to claim 7, wherein a pattern layer is provided.
Priority Applications (1)
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|---|---|---|---|
| JP8879098A JP3053013B2 (en) | 1998-04-01 | 1998-04-01 | Semiconductor integrated circuit device |
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| JP8879098A JP3053013B2 (en) | 1998-04-01 | 1998-04-01 | Semiconductor integrated circuit device |
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| JP8879098A Expired - Lifetime JP3053013B2 (en) | 1998-04-01 | 1998-04-01 | Semiconductor integrated circuit device |
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| Country | Link |
|---|---|
| JP (1) | JP3053013B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086454A (en) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | Semiconductor device and semiconductor device unit |
| JP2010114401A (en) * | 2008-11-04 | 2010-05-20 | Powertech Technology Inc | Interconnect structure of leadframe, and interconnect method of leadframe |
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-
1998
- 1998-04-01 JP JP8879098A patent/JP3053013B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086454A (en) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | Semiconductor device and semiconductor device unit |
| JP4545537B2 (en) * | 2004-09-17 | 2010-09-15 | 富士通セミコンダクター株式会社 | Semiconductor device and semiconductor device unit |
| US7777350B2 (en) | 2007-07-31 | 2010-08-17 | Elpida Memory, Inc. | Semiconductor stack package having wiring extension part which has hole for wiring |
| JP2010114401A (en) * | 2008-11-04 | 2010-05-20 | Powertech Technology Inc | Interconnect structure of leadframe, and interconnect method of leadframe |
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