JPH11282699A - データ伝送保護方法およびデータ伝送装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 簡単な回路構成にて、ＣＰＵ暴走時に、デー
タ伝送ユニットへの誤ったデータの書き込みを禁止する
こと。 【解決手段】 ＣＰＵバス３０を介して複数のデータ伝
送ユニット２１〜２３を制御するために送出する各種の
外部パラメータ情報ａ０に、特定コードを付加して送出
する機能を制御回路部１０内部のＣＰＵ１１に持たせ
る。外部パラメータ情報ａ０の受け側であるデータ伝送
ユニット２１〜２２の内部に、外部パラメータ情報ａ０
に付加された特定コードをデコードするデコーダと、外
部パラメータ情報ａ０を一時的に保持する第１のレジス
タと、特定コードのデコード信号で、第１のレジスタに
保持されているデータをラッチする第２のレジスタと備
えた、パラメータバスデコード回路４０を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ伝送保護方
法に関し、特に、中央処理装置（ＣＰＵ）を用いてシス
テム制御する制御回路部から、ＣＰＵバスを介して複数
のデータ伝送ユニットに各種の外部パラメータ情報を伝
送するデータ伝送装置におけるデータ伝送保護方法に関
する。

【０００２】

【従来の技術】ＣＰＵを備えた制御回路部と複数のデー
タ伝送ユニットとがＣＰＵバスを介して接続されている
データ伝送装置が知られている。このようなデータ伝送
装置では、制御回路部から複数のデータ伝送ユニットに
対して、ＣＰＵバスを介して、各種の外部パラメータ情
報を送出している。そして、各データ伝送ユニットで
は、これらの情報から各種パラメータの設定を行ってい
る。

【０００３】ところで、ＣＰＵが暴走等の異常な状態に
陥ってから復旧作業が行われるまでの間、およびＣＰＵ
が異常状態になった直後から異常を検出までの時間にお
いて、ＣＰＵの暴走により意図しない不定パラメータが
データ伝送ユニットに書き込まれるおそれがある。

【０００４】このようなことを防止する為の先行技術と
して、例えば、特開平２−４１５３９号公報（以下、第
１の先行技術と呼ぶ）には、ＣＰＵが暴走したことを検
出するまでの時間に外部装置に対する信号制御部や半導
体メモリ部に書き込みが行われないようにした「ＣＰＵ
暴走時の書き込み禁止方式」が開示されている。

【０００５】次に、図７を参照して、この第１の先行技
術に開示された情報処理装置について説明する。図示の
情報処理装置は、ＣＰＵ５０、不揮発性記憶部５１、半
導体メモリ部４２、および外部に対する信号制御部５３
とを備えている。不揮発性記憶部５１、半導体メモリ部
４２、および外部に対する信号制御部５３は、共通のバ
スによってＣＰＵ５０に接続されている。さらに、情報
処理装置は、ＣＰＵ５０の暴走を監視するための暴走監
視タイマ部５４と、半導体メモリ部５２および外部に対
する信号制御部５３への書き込みを制御する書き込み禁
止制御回路５５とを備えている。

【０００６】図８に書き込み禁止制御回路５５の構成を
示す。書き込み禁止制御回路５５は、アドレスデコーダ
６０、アンド（ＡＮＤ）回路６１、データデコーダ６
２、フリップフロップ回路６３、およびオア（ＯＲ）回
路６４を有する。

【０００７】次に、図７を参照して、第１の先行技術の
動作について説明する。

【０００８】ＣＰＵ５０の暴走監視タイマ部５４は、内
蔵するカウンタ（図示せず）によりクロックをカウント
している。そして、所定の周期内でアクセスしている場
合には正常状態と認識して何も信号の出力を行わない。
これに対して、所定の周期内でアクセスされない場合は
リセット信号を出力してＣＰＵ５０を停止させている。

【０００９】半導体メモリ部５３と外部に対する信号制
御部５３への書き込みを行う際には、規定アドレスに規
定データを書き込まなければならないように設定してい
る。そして、書き込み禁止制御回路５５によって規定手
順通りの書き込みが行われない場合には、半導体メモリ
部５２、外部に対する信号制御部５３へ書き込み信号を
出力しないようにしている。

【００１０】また、書き込み禁止制御回路５５が、ＣＰ
Ｕ５０が規定アドレスに規定データを書き込む動作をし
ても、不揮発性記憶部５１、暴走監視タイマ部５４以外
を１度アクセスすると、再度書き込み禁止状態になるよ
うに設定することで、ＣＰＵ５０が暴走したことを検出
してからリセットされるまでの間に半導体メモリ部５
２、外部に対する信号制御部５３への誤ったデータの書
き込みを禁止している。

【００１１】また、本発明に関連する他の先行技術とし
て、特開平４−８８４４８号公報（以下、第２の先行技
術と呼ぶ）には、ＣＰＵから発生される書き込み禁止信
号を無効として揮発性のメモリの特定のエリアの書き込
み禁止とすることにより、ＣＰＵの暴走によるプログラ
ムの破壊を防止するようにした「プログラムエリアの保
護装置」が開示されている。この第２の先行技術は、プ
ログラムを不揮発性メモリから揮発性メモリ（ＲＡＭ）
のプログラムエリアにロードすることにより動作するシ
ステムにおける、プログラムエリアの保護装置に関する
発明であり、信号発生手段と、書き込み禁止手段と、制
御手段とを具備している。信号発生手段は、ＣＰＵによ
ってセットされると特性の信号を発生し、且つこのＣＰ
Ｕによってはリセットされない。書き込み禁止手段は、
この信号発生手段から発生される特定の信号によりＣＰ
Ｕから発生される書き込み信号を無効として揮発性のメ
モリの特定のエリアを書き込み禁止にする。制御手段
は、ＣＰＵのプログラムロード処理後、このＣＰＵによ
り書き込み禁止手段をセット状態にする。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
た上記第１の先行技術には、共通のＣＰＵバスを使用す
る場合において、図８に示すように、書き込み禁止回路
の構成が複雑なため、データの書き込み禁止処理をする
手順が多くなるという問題がある。

【００１３】すなわち、第１の先行技術における書き込
み制御手順は、次のようにして行われる。ＣＰＵ５０
が正常に動作していることを判断する特定コードの識
別。特定コードをデコードし、／ライト信号Ｂのマス
クを解除する。書き込み先のアドレスを指定し、セレ
クト信号を出力する。データの書き込み。／ライト
信号Ｂをマスクする。

【００１４】したがって、本発明の課題は、簡単な回路
構成にて、ＣＰＵ暴走時、リセット等の復旧作業がされ
る迄の間において、データ伝送ユニットへの誤ったデー
タの書き込みを禁止することにある。

【００１５】本発明の他の課題は、簡単な回路構成に
て、ＣＰＵ暴走時、ＣＰＵ暴走直後からＣＰＵ暴走を検
出する迄の時間において、データ伝送ユニットへの誤っ
たデータの書き込みを禁止することにある。

【００１６】尚、第２の先行技術は、ＣＰＵ暴走時に、
揮発性のメモリの特定のエリアへのデータの書き込みを
禁止する技術思想を開示するのみで、データ伝送ユニッ
トへの誤ったデータの書き込みを禁止する技術思想とは
異なるものである。

【００１７】

【課題を解決するための手段】本発明の第１の態様によ
れば、ＣＰＵを含む制御回路部と、該制御回路部にＣＰ
Ｕバスを介して接続される複数のデータ伝送ユニットと
を備えたデータ伝送装置におけるデータ伝送保護方法で
あって、前記制御回路部は、前記ＣＰＵが正常に動作し
ている間は特定コードを含む外部パラメータ情報を前記
複数のデータ伝送ユニットへ前記ＣＰＵバスを介して伝
送し、前記複数のデータ伝送ユニットの各々は、前記外
部パラメータ情報が前記特定コードを含むときにのみ、
当該データ伝送ユニットに設定された前記外部パラメー
タ情報を取り込んで、そのその取り込んだパラメータ情
報を外部へ出力することを特徴とするデータ伝送保護方
法が得られる。

【００１８】また、本発明の第２の態様によれば、ＣＰ
Ｕを含む制御回路部と、該制御回路部にＣＰＵバスを介
して接続される複数のデータ伝送ユニットとを備えたデ
ータ伝送装置に於いて、前記制御回路部は、前記ＣＰＵ
が正常に動作している間は特定コードを含む外部パラメ
ータ情報を前記複数のデータ伝送ユニットへ前記ＣＰＵ
バスを介して伝送する手段と、前記複数のデータ伝送ユ
ニットへ前記外部パラメータ情報を書き込むための外部
書き込み信号を送出する手段とを備え、前記複数のデー
タ伝送ユニットの各々は、前記外部書き込み信号に応答
して、前記外部パラメータ情報を取り込んで、第１の保
持したパラメータ情報を出力する第１のレジスタと、前
記外部パラメータ情報が前記特定コードを含むか否かを
判断して、前記特定コードを含むときのみ書き込み許可
信号を出力する許可信号出力手段と、前記書き込み許可
信号が出力されている間のみ、前記第１の保持したパラ
メータ情報を取り込んで、第２の保持したパラメータ情
報を出力する第２のレジスタとを含む、ことを特徴とす
るデータ伝送装置が得られる。

【００１９】上記した構成から理解されるように、本発
明では、データの書き込み信号をデータ伝送ユニット毎
に分け、書き込み先を選択するアドレスデコーダを削除
することで書き込み禁止回路を簡略化する。

【００２０】ＣＰＵバスを介して複数のデータ伝送ユニ
ットを制御するために送出する各種の外部パラメータ情
報に、特定コードを付加して送出する機能を制御回路内
部のＣＰＵに持たせている。そして、外部パラメータ情
報の受け側であるデータ伝送ユニットの内部に、外部パ
ラメータ情報に付加された特定コードをデコードするデ
コーダと、外部パラメータ情報を一時的に保持する第１
のレジスタと、特定コードのデコード信号で、第１のレ
ジスタに保持されているデータをラッチする第２のレジ
スタとを設ける。

【００２１】正常動作時においては、外部パラメータ情
報内の特定コードがデコードされて初めてパラメータ情
報を第２のレジスタに取り込み、ＣＰＵが暴走して際に
は、特定コードの付加が行われず暴走により発生する不
定パラメータのデータ伝送ユニットへの書き込みを防止
し、ＣＰＵが暴走する直前のパラメータ情報を保持する
ことで、ＣＰＵが暴走してからリセットされるまでの時
間にデータ伝送の品質が保てる。

【００２２】本発明が従来技術と異なる点は、書き込み
禁止回路の簡略化により、書き込み手順が少なくなるこ
とである。また、装置のコストを削減できるという利点
もある。

【００２３】すなわち、本発明による書き込み手順は次
の通りである。第１のレジスタに外部パラメータ情報
を一時的に保持する。特定パターンをデコードし、書
き込み信号を出力する。第２のレジスタにデータを取
り込む。

【００２４】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。

【００２５】図１を参照して、本発明の一実施の形態に
よるデータ伝送保護方法が適用されるデータ伝送装置に
ついて説明する。

【００２６】図示のデータ伝送装置は、制御回路部１０
と、第１乃至第３のデータ伝送ユニット２１、２２、２
３とを有し、これら第１乃至第３のデータ伝送ユニット
２１〜２３は、ＣＰＵバス３０を介して制御回路部１０
に接続されている。

【００２７】制御回路部１０は、ＣＰＵ１１を内蔵し、
一方、第１乃至第３のデータ伝送ユニット２１〜２３の
各々は、パラメータバスデコード回路４０を内蔵してい
る。各データ伝送ユニット２１〜２３は、外部に対する
信号制御部として働き、パラメータバスデコード回路４
０は、書き込み禁止制御回路として働く。

【００２８】制御回路部１０は、第１乃至第３のデ−タ
伝送ユニット２１〜２３の各々を制御するための各種の
外部パラメータ情報ａ０を送出する。この外部パラメー
タ情報ａ０には、ＣＰＵ１１の状態を認識するための特
定コードが付加されている。また、ＣＰＵ１１は、それ
ぞれ、第１乃至第３のデータ伝送ユニット２１〜２３
へ、この各種の外部パラメータ情報ａ０を第１乃至第３
のデータ伝送ユニット２１〜２３に書き込むための第１
乃至第３の外部書き込み信号ｂ１，ｂ２，ｂ３を送出す
る。

【００２９】図２に各データ伝送ユニット２１〜２３に
内蔵されるパラメータバスデコード回路４０の構成を示
す。図示のパラメータバスデコード回路４０は、第１の
デコーダ（ＤＥＣ１）４１と、第１のレジスタ（ＲＥＧ
１）４２と、第２のレジスタ（ＲＥＣ２）４３と、第２
のデコーダ（ＤＥＣ２）４４とを有する。

【００３０】第１のデコーダ４１は、制御回路部１０か
ら送出されてきた外部パラメータ情報ａ０に付加された
上記特定コードをデコードして、書き込み許可信号とし
て内部書き込み信号ｃ１を出力する。第１のレジスタ４
２は、ＣＰＵ１１から送出されてきた外部書き込み信号
ｂ１，ｂ２，ｂ３に応答して、制御回路部１０から送出
されてきた外部パラメータ情報ａ０を取り込み、第１の
保持したパラメータ情報ａ１を出力する。第２のレジス
タ４３は、第１のデコーダ４１から出力される内部書き
込み信号ｃ１に応答して、第１の保持したパラメータ情
報ａ１を取り込み、第２の保持したパラメータ情報ａ２
を出力する。第２のデコーダ４４は、第２の保持したパ
ラメータ情報ａ２をデコードして、そのデコードした結
果をデータ伝送ユニットの外部へ出力する。

【００３１】このような構成では、第１乃至第３のデー
タ伝送ユニット２１〜２３の夫々に設けられた各第１の
レジスタ４２には、制御回路部１０によりＣＰＵ１１の
動作状態を認識するための特定コードが付加された外部
パラメータ情報ａ０が、第１乃至第３のデータ伝送ユニ
ット２１〜２３のそれぞれに応じた第１乃至第３の外部
書き込み信号ｂ１〜ｂ３により取り込まれる。この際、
第１のレジスタ４２は、ＣＰＵ１１の動作状態に関係な
く外部パラメータ情報ａ０を第１の保持したパラメータ
情報ａ１として取り込む。第１のデコーダ４１は、外部
パラメータ情報ａ０に特定コードが付加されていた場
合、第２のレジスタ４３へ内部書き込み信号ｃ１を出力
する。

【００３２】ＣＰＵ１１が正常に動作している場合、制
御回路部１０から送出される外部パラメータ情報ａ０に
は特定コードが付加される。そのため、第１のデコーダ
４１は内部書き込み信号ｃ１を出力するので、第２のレ
ジスタ４３には正常なパラメータ情報ａ１が第２の保持
したパラメータ情報ａ２として取り込まれる。

【００３３】これに対して、ＣＰＵ１１が暴走などの異
常な状態に陥った場合には、制御回路部１０から出力さ
れる外部パラメータ情報ａ０には特定コードが付加され
ないか、もしくは、誤ったデータが付加される。このた
め、第１のデコーダ４１からは第２のレジスタ４３へ内
部書き込み信号ｃ１が送出されなくなる。これにより、
第２のレジスタ４３には、ＣＰＵ１１の暴走により不定
データを含んだ誤ったパラメータ情報ａ２が書き込まれ
ることがない。従って、ＣＰＵ１１が暴走した直後から
リセット等によって復旧作業がなされるまでの間は、第
２のレジスタ４３にはＣＰＵ１１が暴走する直前の正常
なパラメータ情報ａ２が保持されることになる。

【００３４】図３および図４に、図２に示したパラメー
タバスデコード回路４０の動作を示したタイミング図を
示す。ここで、図３は、ＣＰＵ１１が正常に動作してい
る場合の動作タイミング図を示し、図４は、ＣＰＵ１１
が異常である場合の動作タイミング図を示す。図３およ
び図４において、参照符号Ｄ１，Ｄ２，Ｄ３，Ｄ４は、
ＣＰＵ１１が正常動作時に出力された設定データを示
し、それらの最後尾にあるコードｄ１，ｄ２，ｄ３，ｄ
４は、ＣＰＵ１１により付加された特定コードを示して
いる。また、図４において、参照符号Ｄ´はＣＰＵ１１
暴走時の誤ったデータを示している。

【００３５】最初に、図２に加えて図３を参照して、Ｃ
ＰＵ１１が正常に動作している時の、パラメータバスデ
コード回路４０の動作について説明する。

【００３６】この場合、各データ伝送ユニット２１〜２
３には、それらの個々の設定データＤ１〜Ｄ４の最後尾
に特定コードｄ１〜ｄ４が付加された外部パラメータ情
報ａ０が常時入力される。第１のレジスタ４２は、各デ
ータ伝送ユニット２１〜２３それぞれに応じた第１乃至
第３の外部書き込み信号ｂ１〜ｂ３に応答して、外部パ
ラメータ情報ａ０を取り込み、それを第１の保持したパ
ラメータ情報ａ１として出力する。

【００３７】第２のレジスタ４３は、第１のデコーダ４
１から出力された内部書き込み信号ｃ１に応答して、第
１のレジスタ４２が出力した第１の保持したパラメータ
情報ａ１を書き込み、それを第２の保持したパラメータ
情報ａ２として出力する。この第２の保持したパラメー
タ情報ａ２は、第２のデコーダ４４へ供給され、ここか
らデータ伝送ユニットの外部へ出力される。

【００３８】次に、図２に加えて図４を参照して、ＣＰ
Ｕ１１が暴走した時の、パラメータバスデコード回路４
０の動作について説明する。

【００３９】この場合、外部パラメータ情報ａ０とし
て、誤った設定データＤ´が発生すると共に、その誤っ
た設定データＤ´には特定コードｄが付加されないかも
しくは誤ったコードが付加される。それによって、第１
のデコーダ４１からは、内部書き込み信号ｃ１が出力さ
れなくなる。この状態を、図４においては、内部書き込
み信号ｃ１の変化を示す線上に破線で示している。した
がって、第２のレジスタ４３には、誤った設定データＤ
´を含んだパラメータ情報ａ１は書き込まれることがな
い。その代わりに、第２のレジスタ４３には、ＣＰＵ１
１が暴走した直後からリセットされるまでの期間、ＣＰ
Ｕ１１が暴走する直前の正常なパラメータ情報ａ２が保
持される。このため、データ伝送ユニットに誤ったデー
タが書き込まれるのを防止することができる。

【００４０】図５にデータ伝送ユニットに内蔵される、
他のパラメータバスデコ−ド回路４０Ａの構成を示す。
図示のパラメータバスデコ−ド回路４０Ａは、遅延回路
（Ｄｅｌａｙ）４５とインバータ４６とを更に有し、第
２のレジスタの動作が相違する点を除いて、図２に示し
たパラメータバスデコード回路４０と同様な構成を有す
る。したがって、第２のレジスタに４３Ａの参照符号を
付してある。

【００４１】すなわち、パラメータバスデコード回路４
０Ａでは、第１のデコーダ４１と第２のレジスタ４３Ａ
との間に、遅延回路４５とインバータ４６が挿入されて
いる。また、第２のレジスタ４３Ａは、第１のレジスタ
４２と同じ第１乃至第３の外部書き込み信号ｂ１〜ｂ１
のいずれかにて書き込み動作を行う。さらに、第１のデ
コーダ４１から出力される内部書き込み信号ｃ１を遅延
回路４５で遅延させてからインバータ４６で反転した信
号ｃ２を、第２のレジスタ４３Ａのイネーブル信号とし
て使用することにより、第２のレジスタ４３Ａの制御が
行なわれている。

【００４２】換言すれば、遅延回路４５とインバータ４
６との組み合わせは、内部書き込み信号に基づいて書込
み許可信号としてイネーブル信号を出力する信号出力手
段として働く。

【００４３】図６に図５に示したパラメータバスデコー
ド回路４０Ａの動作を示したタイミング図を示す。図６
において、参照符号Ｄ１，Ｄ２，Ｄ３，Ｄ４は、図３の
場合と同様に、ＣＰＵ１１が正常動作時に出力された設
定データを示し、それらの最後尾にあるコードｄ１，ｄ
２，ｄ３，ｄ４は、ＣＰＵ１１により付加された特定コ
ードを示している。外部パラメータ情報ａ０が正常な設
定データＤ１〜Ｄ４を含んでいる限り、第２のレジスタ
４３Ａにはイネーブル信号ｃ２が供給されるので、第２
のレジスタ４３Ａは第１のレジスタ４２から出力される
第１の保持したパラメータ情報ａ１を取り込み、それを
第２の保持したパラメータ情報ａ２として出力する。

【００４４】なお、本発明は上述した実施の形態に限定
されず、本発明の要旨を逸脱しない範囲内で種々の変形
・変更が可能であるのは勿論である。

【００４５】

【発明の効果】以上説明したように本発明は、ＣＰＵバ
スを介して複数のデータ伝送ユニットを制御するために
送出する各種の外部パラメータ情報に、特定コードを付
加して送出する機能を制御回路内部のＣＰＵに持たせる
と共に、外部パラメータ情報の受け側であるデータ伝送
ユニットの内部に、外部パラメータ情報に付加された特
定コードをデコードするデコーダと、外部パラメータ情
報を一時的に保持する第１のレジスタと、特定コードの
デコード信号で、第１のレジスタに保持されているデー
タをラッチする第２のレジスタと備えたパラメータバス
デコード回路を設けたので、簡単な回路構成にて、ＣＰ
Ｕ暴走時に、データ伝送ユニットへの誤ったデータの書
き込みを禁止することができるという効果を奏する。し
たがって、装置コストを削減できるという利点がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるデータ伝送保護方
法が適用されるデータ伝送装置の構成を示すブロック図
である。

【図２】図１に示したデータ伝送装置の各データ伝送ユ
ニットに内蔵されるパラメータバスデコード回路の一例
を示すブロック図である。

【図３】ＣＰＵが正常に動作している場合の、図２に示
したパラメータバスデコード回路の動作の一例を示した
タイミング図である。

【図４】ＣＰＵが異常である場合の、図２に示したパラ
メータバスデコード回路の動作の一例を示したタイミン
グ図である。

【図５】図１に示したデータ伝送装置の各データ伝送ユ
ニットに内蔵されるパラメータバスデコード回路の他の
例を示すブロック図である。

【図６】図５に示したパラメータバスデコード回路の動
作の一例を示したタイミング図である。

【図７】特開平２−４１５３９号公報に開示された、従
来の書き込み禁止方式が適用される情報処理装置の構成
を示すブロック図である。

【図８】図７に示した情報処理装置に使用される書き込
み禁止制御回路の構成を示すブロック図である。

【符号の説明】

１０ 制御回路図 １１ 中央処理装置（ＣＰＵ） ２１ 第１のデータ伝送ユニット ２２ 第２のデータ伝送ユニット ２３ 第３のデータ伝送ユニット ３０ ＣＰＵバス ４０，４０Ａ パラメータバスデコード回路 ４１ 第１のデコーダ（ＤＥＣ１） ４２ 第１のレジスタ（ＲＥＧ１） ４３，４３Ａ 第２のレジスタ（ＲＥＧ２） ４４ 第２のデコーダ（ＤＥＣ２） ４５ 遅延回路（Ｄｅｌａｙ） ４６ インバータ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵを含む制御回路部と、該制御回路
   部にＣＰＵバスを介して接続される複数のデータ伝送ユ
   ニットとを備えたデータ伝送装置におけるデータ伝送保
   護方法であって、 前記制御回路部は、前記ＣＰＵが正常に動作している間
   は特定コードを含む外部パラメータ情報を前記複数のデ
   ータ伝送ユニットへ前記ＣＰＵバスを介して伝送し、 前記複数のデータ伝送ユニットの各々は、前記外部パラ
   メータ情報が前記特定コードを含むときにのみ、当該デ
   ータ伝送ユニットに設定された前記外部パラメータ情報
   を取り込んで、そのその取り込んだパラメータ情報を外
   部へ出力することを特徴とするデータ伝送保護方法。
2. 【請求項２】 ＣＰＵを含む制御回路部と、該制御回路
   部にＣＰＵバスを介して接続される複数のデータ伝送ユ
   ニットとを備えたデータ伝送装置に於いて、 前記制御回路部は、 前記ＣＰＵが正常に動作している間は特定コードを含む
   外部パラメータ情報を前記複数のデータ伝送ユニットへ
   前記ＣＰＵバスを介して伝送する手段と、 前記複数のデータ伝送ユニットへ前記外部パラメータ情
   報を書き込むための外部書き込み信号を送出する手段と
   を備え、 前記複数のデータ伝送ユニットの各々は、 前記外部書き込み信号に応答して、前記外部パラメータ
   情報を取り込んで、第１の保持したパラメータ情報を出
   力する第１のレジスタと、 前記外部パラメータ情報が前記特定コードを含むか否か
   を判断して、前記特定コードを含むときのみ書き込み許
   可信号を出力する許可信号出力手段と、 前記書き込み許可信号が出力されている間のみ、前記第
   １の保持したパラメータ情報を取り込んで、第２の保持
   したパラメータ情報を出力する第２のレジスタとを含
   む、ことを特徴とするデータ伝送装置。
3. 【請求項３】 前記複数のデータ伝送ユニットの各々
   は、前記第２の保持したパラメータをデコードして、デ
   コードした結果を外部へ出力する外部出力用デコーダ更
   に含むことを特徴とする請求項２に記載のデータ伝送装
   置。
4. 【請求項４】 前記許可信号出力手段は、前記外部パラ
   メータ情報をデコードして、該外部パラメータ情報が前
   記特定コードを含むときのみ前記書き込み許可信号とし
   て内部書き込み信号を出力する書込信号用デコーダから
   成り、 前記第１のレジスタは、前記内部書き込み信号に応答し
   て、前記第１の保持したパラメータ情報を取り込んで、
   前記第２の保持したパラメータ情報を出力することを特
   徴とする請求項２に記載のデータ伝送装置。
5. 【請求項５】 前記許可信号出力手段は、 前記外部パラメータ情報をデコードして、該外部パラメ
   ータ情報が前記特定コードを含むときのみ内部書き込み
   信号を出力する書込信号用デコーダと、 前記内部書き込み信号に基づいて前記書込み許可信号と
   してイネーブル信号を出力する信号出力手段とを有し、 前記第２のレジスタは、前記イネーブル信号のある間
   は、前記外部書き込み信号に応答して、前記第１の保持
   したパラメータ情報を取り込んで、前記第２の保持した
   パラメータ情報を出力することを特徴とする請求項２に
   記載のデータ伝送装置。
6. 【請求項６】 前記信号出力手段は、 前記内部書き込み信号を遅延して、遅延した内部書き込
   み信号を出力する遅延回路と、 前記遅延した内部書き込み信号を反転した、反転遅延し
   た内部書き込み信号を前記イネーブル信号として出力す
   るインバータとからなる、請求項５に記載のデータ伝送
   装置。