JPH1127689A - ビデオ信号を処理するための回路装置 - Google Patents
ビデオ信号を処理するための回路装置Info
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- JPH1127689A JPH1127689A JP10074948A JP7494898A JPH1127689A JP H1127689 A JPH1127689 A JP H1127689A JP 10074948 A JP10074948 A JP 10074948A JP 7494898 A JP7494898 A JP 7494898A JP H1127689 A JPH1127689 A JP H1127689A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/641—Multi-purpose receivers, e.g. for auxiliary information
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N9/00—Details of colour television systems
- H04N9/77—Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase
- H04N9/78—Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase for separating the brightness signal or the chrominance signal from the colour television signal, e.g. using comb filter
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Abstract
(57)【要約】
【課題】 像信号の輝度ＹおよびクロミナンスＵ、Ｖに
対する走査値の列のフィルタリングおよび減縮のための
回路装置であって、ビデオ信号の同時のフィルタリング
および減縮を可能にする可能なかぎりコンパクトな回路
装置を提供する。 【解決手段】 各１つの端子７、８にそれぞれ輝度およ
びクロミナンスの各走査値を交互に含んでいる第１およ
び第２の列として走査値を供給するための手段４と、フ
イルタ段５とを含んでおり、前記フイルタ段５が、第１
の加算器５２と第２の加算器５３と減縮された出力信号
を取り出すための出力端子９とを含み、前記第１の加算
器５２は、第１の遅延要素５１を介して第１の端子７
と、また第２の端子８と接続されており、前記第２の加
算器５３は、第１の端子７と、また第２の遅延要素５４
および切換スイッチ５５を介して選択的に直接に、また
は第３の遅延要素５６を介して第１の加算器５２と接続
されている。
対する走査値の列のフィルタリングおよび減縮のための
回路装置であって、ビデオ信号の同時のフィルタリング
および減縮を可能にする可能なかぎりコンパクトな回路
装置を提供する。 【解決手段】 各１つの端子７、８にそれぞれ輝度およ
びクロミナンスの各走査値を交互に含んでいる第１およ
び第２の列として走査値を供給するための手段４と、フ
イルタ段５とを含んでおり、前記フイルタ段５が、第１
の加算器５２と第２の加算器５３と減縮された出力信号
を取り出すための出力端子９とを含み、前記第１の加算
器５２は、第１の遅延要素５１を介して第１の端子７
と、また第２の端子８と接続されており、前記第２の加
算器５３は、第１の端子７と、また第２の遅延要素５４
および切換スイッチ５５を介して選択的に直接に、また
は第３の遅延要素５６を介して第１の加算器５２と接続
されている。
Description
【０００１】
【発明の属する技術分野】本発明は、像信号の輝度およ
びクロミナンスに対する走査値の列のフィルタリングお
よび減縮のための回路装置に関する。
びクロミナンスに対する走査値の列のフィルタリングお
よび減縮のための回路装置に関する。
【０００２】
【従来の技術】テレビジョン装置におけるディジタル信
号処理の際には、像点が輝度およびクロミナンスに対す
る走査値により表される。従来通常のフォーマットでは
明るさＹに対する２つの走査値から成る１つの対が２つ
のカラー信号成分Ｕ、Ｖに対するそれぞれ１つの走査値
に対応付けられる（フォーマットＹ：Ｕ：Ｖ＝４：２：
２）。
号処理の際には、像点が輝度およびクロミナンスに対す
る走査値により表される。従来通常のフォーマットでは
明るさＹに対する２つの走査値から成る１つの対が２つ
のカラー信号成分Ｕ、Ｖに対するそれぞれ１つの走査値
に対応付けられる（フォーマットＹ：Ｕ：Ｖ＝４：２：
２）。
【０００３】たとえば像中像挿入の際には挿入されるべ
き像を縮小するため、もともとの像信号を挿入されるべ
き像の大きさに減縮することが必要である。２の減縮率
は、輝度‐およびクロミナンス走査値がそれぞれ第１の
走査レートを有するときに、減縮された像信号の輝度お
よびクロミナンスに対する走査値がそれぞれもともとの
レートの半分のレートを有することを意味する。アンダ
ー走査の際のエイリアス誤差を回避するため、適当な低
域通過フィルタを用いてもともとの像信号の帯域制限を
する必要がある。
き像を縮小するため、もともとの像信号を挿入されるべ
き像の大きさに減縮することが必要である。２の減縮率
は、輝度‐およびクロミナンス走査値がそれぞれ第１の
走査レートを有するときに、減縮された像信号の輝度お
よびクロミナンスに対する走査値がそれぞれもともとの
レートの半分のレートを有することを意味する。アンダ
ー走査の際のエイリアス誤差を回避するため、適当な低
域通過フィルタを用いてもともとの像信号の帯域制限を
する必要がある。
【０００４】
【発明が解決しようとする課題】本発明の課題は、ビデ
オ信号の同時のフィルタリングおよび減縮を可能にする
可能なかぎりコンパクトな回路装置を提供することであ
る。
オ信号の同時のフィルタリングおよび減縮を可能にする
可能なかぎりコンパクトな回路装置を提供することであ
る。
【０００５】
【課題を解決するための手段】この課題は、本発明によ
れば、請求項１の特徴を有する回路装置により解決され
る。
れば、請求項１の特徴を有する回路装置により解決され
る。
【０００６】本回路装置は、主要な構成要素として３つ
のレジスタおよび２つの加算器ならびに場合によっては
供給された入力信号のスケーリングまたは重み付けのた
めの手段を含むフイルタ段を含んでいる。集積化された
実現の際に、フイルタ段は比較的小さい面積を占める。
複数のフイルタ段の縦列接続により所望の理想的な周波
数特性への一層良好な適合を有するより高い次数のフイ
ルタが得られる。各フイルタ段の内部での帰還結合によ
り、より高い率での減縮が可能である。
のレジスタおよび２つの加算器ならびに場合によっては
供給された入力信号のスケーリングまたは重み付けのた
めの手段を含むフイルタ段を含んでいる。集積化された
実現の際に、フイルタ段は比較的小さい面積を占める。
複数のフイルタ段の縦列接続により所望の理想的な周波
数特性への一層良好な適合を有するより高い次数のフイ
ルタが得られる。各フイルタ段の内部での帰還結合によ
り、より高い率での減縮が可能である。
【０００７】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【０００８】図１による回路には、入力側で端子１にビ
デオ信号の輝度信号成分Ｙに対する走査値が、また端子
２に両クロミナンス信号成分Ｕ、Ｖに対する走査値が供
給される。端子１および２における走査値の列は、それ
ぞれ第１の入力クロック周波数、たとえば２７ＭＨｚ、
を有する。出力側の端子３において、輝度信号成分Ｙ′
およびクロミナンス信号成分Ｕ′、Ｖ′に対するフイル
タかつ減縮された走査値が共通に取り出し可能である。
端子３における走査値レートは示されている例では２７
ＭＨｚであり、その際に輝度信号成分Ｙ′に対する走査
値は入力側の走査値レートの半分１３．５ＭＨｚで存在
し、クロミナンス信号成分Ｕ′、Ｖ′に対する走査値は
共通に同じく入力側の走査値レートの半分１３．５ＭＨ
ｚで存在する。端子１、２、３には下記の走査値列が生
ずる： 端子１：Ｙ０ Ｙ１ Ｙ２ Ｙ３ Ｙ４ Ｙ５ Ｙ６
Ｙ７ … 端子２：Ｕ０ Ｖ０ Ｕ２ Ｖ２ Ｕ４ Ｖ４ Ｕ６
Ｖ６ … 端子３：Ｙ０′Ｕ０′Ｙ２′Ｖ０′Ｙ４′Ｕ４′Ｙ６′
Ｖ４′…
デオ信号の輝度信号成分Ｙに対する走査値が、また端子
２に両クロミナンス信号成分Ｕ、Ｖに対する走査値が供
給される。端子１および２における走査値の列は、それ
ぞれ第１の入力クロック周波数、たとえば２７ＭＨｚ、
を有する。出力側の端子３において、輝度信号成分Ｙ′
およびクロミナンス信号成分Ｕ′、Ｖ′に対するフイル
タかつ減縮された走査値が共通に取り出し可能である。
端子３における走査値レートは示されている例では２７
ＭＨｚであり、その際に輝度信号成分Ｙ′に対する走査
値は入力側の走査値レートの半分１３．５ＭＨｚで存在
し、クロミナンス信号成分Ｕ′、Ｖ′に対する走査値は
共通に同じく入力側の走査値レートの半分１３．５ＭＨ
ｚで存在する。端子１、２、３には下記の走査値列が生
ずる： 端子１：Ｙ０ Ｙ１ Ｙ２ Ｙ３ Ｙ４ Ｙ５ Ｙ６
Ｙ７ … 端子２：Ｕ０ Ｖ０ Ｕ２ Ｖ２ Ｕ４ Ｖ４ Ｕ６
Ｖ６ … 端子３：Ｙ０′Ｕ０′Ｙ２′Ｖ０′Ｙ４′Ｕ４′Ｙ６′
Ｖ４′…
【０００９】回路手段４により、端子７、８における入
力側の走査値は、各１つの輝度走査値Ｙがクロミナンス
走査値ＵまたはＶと交代するように供給される。端子
７、８には下記の走査値列が生ずる： 端子７：Ｙ０ Ｕ０ Ｙ２ Ｖ０ Ｙ４ Ｕ４ Ｙ６
Ｖ４ … 端子８：０ Ｙ１ Ｕ２ Ｙ３ Ｖ２ Ｙ５ Ｕ６
Ｙ７ …
力側の走査値は、各１つの輝度走査値Ｙがクロミナンス
走査値ＵまたはＶと交代するように供給される。端子
７、８には下記の走査値列が生ずる： 端子７：Ｙ０ Ｕ０ Ｙ２ Ｖ０ Ｙ４ Ｕ４ Ｙ６
Ｖ４ … 端子８：０ Ｙ１ Ｕ２ Ｙ３ Ｖ２ Ｙ５ Ｕ６
Ｙ７ …
【００１０】２つの走査値Ｙの対、たとえばＹ０および
Ｙ１、第１および第２のカラー信号成分の走査値からの
各１つの対、たとえばＵ０およびＶ０、が対応付けられ
ており、従ってＹ０、Ｙ１、Ｕ０、Ｖ０が、ビデオ像の
２つの像点に対応付けられている輝度‐およびクロミナ
ンス走査値の四つ組を形成するという仮定のもとに、端
子７における列はそれぞれ異なる四つ組の第１の輝度走
査値のみを含んでおり、端子８における列は四つ組の第
２の輝度走査値を含んでおり、その際に各端子における
クロミナンスに対する２つの相い続く走査値は、等しい
四つ組に属する。その結果として端子７および８におけ
るクロミナンス走査値はそれぞれ相い異なる四つ組に属
する。
Ｙ１、第１および第２のカラー信号成分の走査値からの
各１つの対、たとえばＵ０およびＶ０、が対応付けられ
ており、従ってＹ０、Ｙ１、Ｕ０、Ｖ０が、ビデオ像の
２つの像点に対応付けられている輝度‐およびクロミナ
ンス走査値の四つ組を形成するという仮定のもとに、端
子７における列はそれぞれ異なる四つ組の第１の輝度走
査値のみを含んでおり、端子８における列は四つ組の第
２の輝度走査値を含んでおり、その際に各端子における
クロミナンスに対する２つの相い続く走査値は、等しい
四つ組に属する。その結果として端子７および８におけ
るクロミナンス走査値はそれぞれ相い異なる四つ組に属
する。
【００１１】端子７および８の走査値列は、縦列に接続
されているフイルタ段５、６に供給され、これらにより
同時の低域通過フィルタリングおよび減縮が実行され
る。既に第１のフイルタ段５の出力端９に、フイルタさ
れかつ減縮された出力ビデオ信号が存在する。後段のフ
イルタ段６により、フイルタグレード、従ってまたフイ
ルタリングの質が高められる。原理的には端子３の後に
相応の別のフイルタ段が接続され得る。
されているフイルタ段５、６に供給され、これらにより
同時の低域通過フィルタリングおよび減縮が実行され
る。既に第１のフイルタ段５の出力端９に、フイルタさ
れかつ減縮された出力ビデオ信号が存在する。後段のフ
イルタ段６により、フイルタグレード、従ってまたフイ
ルタリングの質が高められる。原理的には端子３の後に
相応の別のフイルタ段が接続され得る。
【００１２】詳細には、回路ブロック４、５、６は下記
のように構成されている。装置４は出力側に各１つのマ
ルチプレクサ４０、４１を含んでおり、それらの出力端
が端子７または８を形成している。マルチプレクサ４
０、４１の第１の入力側の端子は、端子１と接続されて
おり、マルチプレクサ４０、４１の第２の入力側の端子
は、別のマルチプレクサ４２と接続されており、このマ
ルチプレクサ４２は入力側で選択的に直接に、または遅
延要素４３、たとえばレジスタ、およびスイッチ４４を
介して入力端子２と接続されている。要素４０、…、４
４の適当な制御により、端子７、８における上記の走査
値列が発生可能である。マルチプレクサ４０、４１は、
そのために２７ＭＨｚで切換えられ、マルチプレクサ４
２は、２７ＭＨｚのラスターのなかで３回その上側入力
端子と、また１回その下側入力端子と接続され、スイッ
チ４４は６．７５ＭＨｚで作動させられる。
のように構成されている。装置４は出力側に各１つのマ
ルチプレクサ４０、４１を含んでおり、それらの出力端
が端子７または８を形成している。マルチプレクサ４
０、４１の第１の入力側の端子は、端子１と接続されて
おり、マルチプレクサ４０、４１の第２の入力側の端子
は、別のマルチプレクサ４２と接続されており、このマ
ルチプレクサ４２は入力側で選択的に直接に、または遅
延要素４３、たとえばレジスタ、およびスイッチ４４を
介して入力端子２と接続されている。要素４０、…、４
４の適当な制御により、端子７、８における上記の走査
値列が発生可能である。マルチプレクサ４０、４１は、
そのために２７ＭＨｚで切換えられ、マルチプレクサ４
２は、２７ＭＨｚのラスターのなかで３回その上側入力
端子と、また１回その下側入力端子と接続され、スイッ
チ４４は６．７５ＭＨｚで作動させられる。
【００１３】フイルタ段５は、入力側で端子７と接続さ
れている第１のレジスタ５１を有する。端子７に与えら
れている値は、レジスタ５１への供給前に重み付け係数
ａ０によりスケーリングまたは乗算される。レジスタ５
１の出力側に、加算器５２が接続されており、この加算
器はさらに重み付け係数ａ１を介して端子８と接続され
ている。フイルタ段５は出力側に加算器５３を有し、こ
の加算器は重み付け係数ａ２を介して端子７と接続され
ており、また第２の遅延要素５４と接続されている。遅
延要素５４は、その入力信号をマルチプレクサまたは切
換スイッチ５５から供給される。このマルチプレクサ５
５は、入力側で選択的に直接に加算器５２と接続可能で
あり、または第３の遅延要素５６およびスイッチ５７を
介して加算器５２と接続可能である。レジスタ５６のな
かに、それぞれ加算器５２から出力された、クロミナン
ス信号成分に対応付けられている値が一時記憶される。
加算器５２から輝度信号成分に対応付け可能な値が出力
されると、この値は直接接続を経てマルチプレクサ５５
およびレジスタ５４に供給される。レジスタ５１および
５４は、それぞれ２７ＭＨｚで作動させられる。マルチ
プレクサ５５の切換は１３．５ＭＨｚで行われる。レジ
スタ５６は、スイッチ５７が１３．５ＭＨｚで切換えら
れることによって、１３．５ＭＨｚで新しい値を書込ま
れる。
れている第１のレジスタ５１を有する。端子７に与えら
れている値は、レジスタ５１への供給前に重み付け係数
ａ０によりスケーリングまたは乗算される。レジスタ５
１の出力側に、加算器５２が接続されており、この加算
器はさらに重み付け係数ａ１を介して端子８と接続され
ている。フイルタ段５は出力側に加算器５３を有し、こ
の加算器は重み付け係数ａ２を介して端子７と接続され
ており、また第２の遅延要素５４と接続されている。遅
延要素５４は、その入力信号をマルチプレクサまたは切
換スイッチ５５から供給される。このマルチプレクサ５
５は、入力側で選択的に直接に加算器５２と接続可能で
あり、または第３の遅延要素５６およびスイッチ５７を
介して加算器５２と接続可能である。レジスタ５６のな
かに、それぞれ加算器５２から出力された、クロミナン
ス信号成分に対応付けられている値が一時記憶される。
加算器５２から輝度信号成分に対応付け可能な値が出力
されると、この値は直接接続を経てマルチプレクサ５５
およびレジスタ５４に供給される。レジスタ５１および
５４は、それぞれ２７ＭＨｚで作動させられる。マルチ
プレクサ５５の切換は１３．５ＭＨｚで行われる。レジ
スタ５６は、スイッチ５７が１３．５ＭＨｚで切換えら
れることによって、１３．５ＭＨｚで新しい値を書込ま
れる。
【００１４】フイルタ段６は、フイルタ段５に相応して
構成されており、その際にレジスタ５６に相応する入力
側のレジスタ６１がフイルタ段５の出力端９と接続され
ている。入力側に位置している加算器６２には、端子８
の走査値が重み付け係数ａ３を介して供給され、また出
力側に位置している加算器６３には、端子７の走査値が
重み付け係数ａ４を介して供給される。加算器６３の出
力端は、フイルタ段６および全回路の出力端を形成して
いる。フイルタグレードを高めるため、別の段６が端子
３に相応の仕方で接続され得る。
構成されており、その際にレジスタ５６に相応する入力
側のレジスタ６１がフイルタ段５の出力端９と接続され
ている。入力側に位置している加算器６２には、端子８
の走査値が重み付け係数ａ３を介して供給され、また出
力側に位置している加算器６３には、端子７の走査値が
重み付け係数ａ４を介して供給される。加算器６３の出
力端は、フイルタ段６および全回路の出力端を形成して
いる。フイルタグレードを高めるため、別の段６が端子
３に相応の仕方で接続され得る。
【００１５】示されているフイルタは伝達関数
【数１】 を有し、また２の減縮率で減縮を行う。
【００１６】回路の動作の仕方は、以下の表１に複数の
動作クロックに対するレジスタ内容により示されてい
る：
動作クロックに対するレジスタ内容により示されてい
る：
【表１】
【００１７】表１から、出力端子３において２７ＭＨｚ
のクロックラスターのなかで列Ｙ、Ｕ、Ｙ、Ｖで走査値
が与えられていることは明らかである。動作クロック４
および６の間は、フイルタは出力されるＹに対する走査
値に関して既にビルドアップしている。その他の出力さ
れる値、たとえば動作クロック５および７の間のＵおよ
びＶに対する走査値、に対してはフイルタはまだ完全に
ビルドアップしていない。
のクロックラスターのなかで列Ｙ、Ｕ、Ｙ、Ｖで走査値
が与えられていることは明らかである。動作クロック４
および６の間は、フイルタは出力されるＹに対する走査
値に関して既にビルドアップしている。その他の出力さ
れる値、たとえば動作クロック５および７の間のＵおよ
びＶに対する走査値、に対してはフイルタはまだ完全に
ビルドアップしていない。
【００１８】図２には、減縮率４の際に相応のフイルタ
関数を有するフイルタ段５の他の回路図が示されてい
る。相応する要素には等しい参照符号が付されている。
遅延要素７１、７４、７６は、遅延要素５１、５４、５
６または６１、６４、６６に相当する。フイルタ関数の
より低次の項もより高次の項も計算に入れるため、四重
のアンダー走査に基づいて、フイルタ構造が二重に利用
され得る。このことは、レジスタ７４の出力をレジスタ
７１の入力側に加算的に帰還結合する帰還結合経路７７
により行われる。そのために、加算器７８が設けられて
おり、この加算器が一方では端子７と、また他方ではマ
ルチプレクサ７９を介して帰還結合経路と接続されてい
る。帰還結合相の間は加算器７３をレジスタ７４から遮
断するため、マルチプレクサ７５が設けられている。
関数を有するフイルタ段５の他の回路図が示されてい
る。相応する要素には等しい参照符号が付されている。
遅延要素７１、７４、７６は、遅延要素５１、５４、５
６または６１、６４、６６に相当する。フイルタ関数の
より低次の項もより高次の項も計算に入れるため、四重
のアンダー走査に基づいて、フイルタ構造が二重に利用
され得る。このことは、レジスタ７４の出力をレジスタ
７１の入力側に加算的に帰還結合する帰還結合経路７７
により行われる。そのために、加算器７８が設けられて
おり、この加算器が一方では端子７と、また他方ではマ
ルチプレクサ７９を介して帰還結合経路と接続されてい
る。帰還結合相の間は加算器７３をレジスタ７４から遮
断するため、マルチプレクサ７５が設けられている。
【００１９】帰還結合が断たれている際に低い値の項が
計算されるときには、マルチプレクサ７９を介して値
“０”が供給される。この計算相の間は、図２に示され
ている構造はフイルタ段５のように接続されている。係
数が加算器７８、７２にそのつどのマルチプレクサ８０
または８１を介して供給される。前者のマルチプレクサ
８０は、係数ａ０とａ２との間を切換え、また後者のマ
ルチプレクサ８１は、係数ａ１とａ３との間を切換え
る。出力端子には、計算された値を正しい時点で取り出
すため、スイッチ８２が設けられている。
計算されるときには、マルチプレクサ７９を介して値
“０”が供給される。この計算相の間は、図２に示され
ている構造はフイルタ段５のように接続されている。係
数が加算器７８、７２にそのつどのマルチプレクサ８０
または８１を介して供給される。前者のマルチプレクサ
８０は、係数ａ０とａ２との間を切換え、また後者のマ
ルチプレクサ８１は、係数ａ１とａ３との間を切換え
る。出力端子には、計算された値を正しい時点で取り出
すため、スイッチ８２が設けられている。
【００２０】４の整数倍により形成されるより高いフイ
ルタグレードの際には、別のこのような段が出力端の後
に接続されている。たとえば８のフイルタグレードの際
には、図２に示されているフイルタ段の後に、別の相応
のフイルタ段が接続されている。その場合、そこで相応
するマルチプレクサ７９の上側の入力端は、値“０”の
代わりに出力端８３と接続されている。さらに、図２に
示されているフイルタ段は、マルチプレクサ８０および
８１を介して端子７または８における入力値が、それぞ
れ正しい時点で接続されるそれぞれ４つの異なる重み付
け係数を介して入結合されるという相違を有するものと
して相応に使用される。
ルタグレードの際には、別のこのような段が出力端の後
に接続されている。たとえば８のフイルタグレードの際
には、図２に示されているフイルタ段の後に、別の相応
のフイルタ段が接続されている。その場合、そこで相応
するマルチプレクサ７９の上側の入力端は、値“０”の
代わりに出力端８３と接続されている。さらに、図２に
示されているフイルタ段は、マルチプレクサ８０および
８１を介して端子７または８における入力値が、それぞ
れ正しい時点で接続されるそれぞれ４つの異なる重み付
け係数を介して入結合されるという相違を有するものと
して相応に使用される。
【００２１】図２に示されているフイルタ‐および減縮
回路のレジスタ状態は、複数の動作クロックに対して下
記の表２のようになる：
回路のレジスタ状態は、複数の動作クロックに対して下
記の表２のようになる：
【表２】
【００２２】端子８３において、スイッチ８２の相応の
制御により、出力値がＹ、Ｕ、Ｖ、Ｙの順序で取り出さ
れる。入力値のクロックレートに比較して、出力列の走
査値は四重にアンダー走査されている。上記の表のなか
でこれらの値は下線を付されている。
制御により、出力値がＹ、Ｕ、Ｖ、Ｙの順序で取り出さ
れる。入力値のクロックレートに比較して、出力列の走
査値は四重にアンダー走査されている。上記の表のなか
でこれらの値は下線を付されている。
【００２３】フイルタの対称的な伝達関数の際には、フ
イルタ係数は中央のフイルタ項に対して鏡面対称であ
る。このことは、たとえば係数ａ４およびａ０が等しい
ことを意味する。その場合、図１および図２による回路
のなかにはそれぞれ等しい重み付け手段がまとめられ得
る。
イルタ係数は中央のフイルタ項に対して鏡面対称であ
る。このことは、たとえば係数ａ４およびａ０が等しい
ことを意味する。その場合、図１および図２による回路
のなかにはそれぞれ等しい重み付け手段がまとめられ得
る。
【００２４】それぞれ１だけ高いフイルタグレードで
は、たとえばフイルタグレード３では、段５の後に、レ
ジスタ６１および端子８の信号を乗算係数ａ３により重
み付けされて供給される加算器６２のみが接続される。
フイルタされかつ減縮された出力信号は加算器６２の出
力端において取り出される。
は、たとえばフイルタグレード３では、段５の後に、レ
ジスタ６１および端子８の信号を乗算係数ａ３により重
み付けされて供給される加算器６２のみが接続される。
フイルタされかつ減縮された出力信号は加算器６２の出
力端において取り出される。
【図１】２つのフイルタ段を有するフイルタ回路。
【図２】より高い減縮率に対する帰還結合を有するフイ
ルタ段。
ルタ段。
【符号の説明】 Ｙ 輝度に対する走査値 Ｕ、Ｖ クロミナンスに対する走査値 ａ０〜ａ４ 重み付け係数 ４ 走査値供給手段 ５、６ フイルタ段 ７、８ 入力端子 ４０、４１、４２ マルチプレクサ ４３ 遅延要素（レジスタ） ４４ スイッチ ５１、５４、５６ 遅延要素（レジスタ） ５２ 加算器 ５３ 出力側の加算器 ６１、６４、６６ 遅延要素（レジスタ） ６２ 加算器 ６３ レジスタ ７１、７４、７６ 遅延要素（レジスタ） ７２、７８ 加算器 ７７ 帰還結合経路 ７９、８０、８１ マルチプレクサ ８２ スイッチ ８３ 出力端
Claims (8)
- 【請求項１】 像信号の輝度（Ｙ）およびクロミナンス
（Ｕ、Ｖ）に対する走査値の列のフィルタリングおよび
減縮のための回路装置において、各１つの端子（７、
８）にそれぞれ輝度およびクロミナンスの各走査値を交
互に含んでいる第１および第２の列として走査値を供給
するための手段（４）と、フイルタ段（５）とを含んで
おり、前記フイルタ段（５）が、第１の加算器（５２）
と第２の加算器（５３）と減縮された出力信号を取り出
すための出力端子（９）とを含み、前記第１の加算器
（５２）は、第１の遅延要素（５１）を介して第１の端
子（７）と、また第２の端子（８）と接続されており、
前記第２の加算器（５３）は、第１の端子（７）と、ま
た第２の遅延要素（５４）および切換スイッチ（５５）
を介して選択的に直接に、または第３の遅延要素（５
６）を介して第１の加算器（５２）と接続されているこ
とを特徴とする像信号のフィルタリングおよび減縮のた
めの回路装置。 - 【請求項２】 像信号が、輝度（Ｙ０，Ｙ１；Ｙ２，Ｙ
３）に対する第１および第２の走査値およびクロミナン
ス（Ｕ０，Ｖ０；Ｕ２，Ｖ２）に対する第１および第２
の走査値を有する走査値の四つ組（たとえばＹ０，Ｙ
１，Ｕ０，Ｖ０；Ｙ２，Ｙ３，Ｕ２，Ｖ２）の列を含ん
でおり、前記走査値供給手段（４）が、端子に与えられ
る列の一方が輝度（Ｙ０；Ｙ２）に対する第１の走査値
を、またその他方がその第２の走査値（Ｙ１；Ｙ３）を
含んでいるように、またクロミナンス（Ｕ０，Ｖ０；Ｕ
２，Ｖ２）に対する２つの相い続く走査値がそれぞれ等
しい四つ組に対応付け可能であり、またこれらの四つ組
が第１および第２の列のなかで相い異なっているように
することを特徴とする請求項１記載の回路装置。 - 【請求項３】 前記走査値供給手段（４）が、輝度
（Ｙ）に対する走査値を与えられる第１の入力端子
（１）と、クロミナンス（Ｕ，Ｖ）に対する走査値を与
えられる第２の入力端子（２）と、入力側で遅延要素
（４３）を介しておよび直接に第２の入力端子（２）と
接続されている第１のマルチプレクサ（４２）と、出力
側で前記列を与えるための端子（７、８）の各１つと、
また入力側でそれぞれ第１の入力端子（１）と第１のマ
ルチプレクサ（４２）の出力端とに接続されている各別
のマルチプレクサ４０、４１）とを含んでいることを特
徴とする請求項１または２記載の回路装置。 - 【請求項４】 前記走査値供給手段（４）の第１および
第２の端子（７、８）における走査値の列が、予め定め
られたクロック周波数を含んでおり、前記フイルタ段
（５）の第１および第２の遅延要素（５１、５４）がク
ロック周波数で、また第３の遅延要素（５６）がクロッ
ク周波数の半分の周波数で走査値を書込み可能であり、
前記フイルタ段（５）の切換スイッチ（５５）がクロッ
ク周波数で切換可能であることを特徴とする請求項３記
載の回路装置。 - 【請求項５】 前記加算器（５１、５３）への供給の前
に、第１および第２の端子（７、８）における前記列の
走査値に乗算的重み付け（ａ０、ａ１、ａ２）が行われ
ることを特徴とする請求項１ないし４の１つに記載の回
路装置。 - 【請求項６】 別の相応に構成されたフイルタ段（６）
を含んでおり、その第１の遅延要素（６１）が、前記走
査値供給手段の第１の端子との接続の代わりに、第１の
フイルタ段（５）の出力端子（９）と接続されているこ
とを特徴とする請求項１ないし５の１つに記載の回路装
置。 - 【請求項７】 第２の遅延要素（７４）の出力端をマル
チプレクサ（７９）および加算器（７８）を介して第１
の遅延要素（７１）に帰還結合する帰還結合ループ（７
７）がフイルタ段のなかに設けられており、この加算器
（７８）の他方の端子が前記走査値供給手段（４）の端
子の１つ（７）と接続されていることを特徴とする請求
項１ないし６の１つに記載の回路装置。 - 【請求項８】 減縮された出力信号を取り出すための出
力端子（８３）がスイッチ（８２）を介してフイルタ段
の第２の加算器（７４）の出力端と接続されていること
を特徴とする請求項７記載の回路装置。
Applications Claiming Priority (2)
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