JPH11266285A - 位相補正回路 - Google Patents

Abstract

(57)【要約】 【課題】従来の位相補正回路では、デバイスのばらつき
によって正確に補正ができなかったり、ＤＣ電圧の調整
といったデバイスの調節を行わなければならなかった。
本発明では、ディジタル的に入出力信号の補正を行い、
デバイスの調節が不要となる手段を提供する。 【解決手段】Ａ／Ｄ変換器に入力する標本化信号を遅延
させる可変遅延器で構成し、この可変遅延器の遅延量を
調節することで、ハイパワー・アンプ（ＨＰＡ）の入出
力信号の位相を補正する。上記手段を用いることで、Ｈ
ＰＡの入出力信号の位相差を補正することができ、また
従来技術で必要であったデバイスの調節が不要となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル信号処理
によって入出力信号の位相補正を行う回路に関するもの
である。

【０００２】

【従来の技術】従来の位相補正の一例について、図４を
用いて説明する。図４は従来のフィードバック方式の電
力増幅器の構成の一部を示すブロック図である。51-1は
Ｉ入力端子、51-2はＱ入力端子、18-1，18-2は減算器、
22は直交変調器、24はハイパワー・アンプ（以下、HPA
と称する）、26は直交復調器、27は発振器、28は位相シ
フタ、29，30は90度移相器、38はＤ／Ａ変換器、39は駆
動用アンプである。Ｉ入力端子51-1は減算器18-1の被減
算入力側に接続し、該減算器18-1は直交変調器22に接続
する。Ｑ入力端子51-2は減算器18-2の被減算入力側に接
続し、該減算器18-2は前記直交変調器22に接続する。前
記直交変調器22は電力増幅器24に接続し、該電力増幅器
24は直交復調器26に接続する。発振器27は位相シフタ28
と90度移相器29に接続し、該90度移相器29は前記直交変
調器22に接続する。D/Ａ変換器38は駆動用アンプ39に接
続し、該駆動用アンプ39は前記位相シフタ28と90度移相
器30に接続、該90度移相器30は前記直交復調器26に接続
する。前記直交復調器26のＩ出力は前記減算器18-1の減
算入力側に入力し、Ｑ出力は前記減算器18-2の減算入力
側に入力する。

【０００３】図４において、ベースバンド信号の同相成
分Ｉが入力端子51-1に入力し、減算器18-1を介して直交
変調器22に入力する。また、前記ベースバンド信号の直
交成分Ｑは入力端子51-2に入力し、減算器18-2を介して
直交変調器22に入力する。発振器27は基準周波数信号を
発生し、位相シフタ28と90度移相器29に送る。該90度移
相器29は、送られた基準周波数信号とは90度位相がシフ
トした信号を作り、基準周波数信号及び90度移相信号と
からなる搬送波信号として、前記直交変調器22に送る。
前記直交変調器22は、ベースバンド信号の同相成分Ｉと
直交成分Ｑとを、前記90度移相器29から送られた搬送波
信号によって直交変調し、ハイパワー・アンプ24に送
る。該HPA24から出力された直交変調信号は、出力帰還
信号として、直交復調器26に送られる。

【０００４】一方、前記位相シフタ28に入力した前記基
準周波数信号は、前記位相シフタ28から90度移相器30に
送られる。該90度移相器30は、送られた基準周波数信号
とは90度位相がシフトした信号を作り、基準周波数信号
及び90度移相信号とからなる搬送波信号として、前記直
交復調器26に送る。前記直交復調器26は、前記HPA24か
ら送られてきた信号を、前記90度移相器30から送られた
搬送波信号によって直交ベースバンド信号の同相成分Ｉ
と直交成分Ｑとに直交復調して出力する。該直交復調さ
れた信号の同相成分Ｉは前記減算器18-1の減算入力側に
入力する。また、該直交復調された信号の直交成分Ｑは
前記減算器18-2の減算入力側に入力する。

【０００５】前記減算器18-1，18-2は、入力端子51-1，
51-2を介して入力されるベースバンド信号を、減算入力
された信号によって同相成分Ｉ，直交成分Ｑそれぞれに
ついて減算して、前記HPA24の出力を所定の出力に調整
する。前記HPA24は入力された信号を電力増幅して出力
する（図示しない）。

【０００６】前述の直交変調及び直交復調に使用した回
路はアナログ処理回路であるため、前記HPA24の入力信
号と出力信号とに位相差がある。この位相差を補正する
ため、D/A変換器38から移相量に対応する値の信号を出
力し、その信号を駆動用アンプ39を介して駆動させた信
号を前記位相シフタに入力し、前記位相シフタ28を用い
て前記直交復調器26に入力する搬送波の位相を調節する
ことで、前記HPA24の入力信号と出力信号の位相差を補
正している。

【０００７】

【発明が解決しようとする課題】前述の従来技術には、
次のような欠点があった。

【０００８】（１）直交変調に使用する90度移相器の搬
送波出力の位相差が正確に90度ではないため、ＨＰＡ24
で生じる入出力信号の位相差を正確に補正することがで
きない。（デバイスのばらつき） （２）位相シフタによって移相量に対応する値をD/A変
換器から出力するためには、位相差を正確に計測する必
要がある。例えば直交変調器の同相成分入力側のみに信
号を加え、出力信号の直交成分を求めて、入出力位相を
測定する。しかし実際にはＤＣ成分のずれが各入力に加
わっていしまい、HPAに発生する入出力信号の位相差を
正確に補正することができない。（デバイスの調整が必
要） 本発明の目的は上記のような欠点を除去し、デバイスの
特性のばらつきがあても、デバイスの特性調整の必要が
ない位相補正回路を実現することにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の位相補正回路は、HPAの入力信号と出力帰
還信号との位相差を補正する位相補正回路において、前
記位相補正回路の入力基準信号をD/A変換するD/A変換器
と、前記出力帰還信号をA/D変換するA/D変換器と、遅延
器と、前記D/A変換器A/D変換器とに同一周波数の標本化
信号を供給する手段とを有し、前記D/A変換器に供給し
た標本化信号に対して、前記A/D変換器に供給した標本
化信号の標本化位相を遅延させることによって、位相補
正したものである。

【００１０】さらに、本発明は、前記入力基準信号と前
記出力帰還信号との位相差を計算する計算手段と、前記
計算手段により計算した値を累積する累算手段と、前記
A/D変換器に供給した標本化信号を遅延させる遅延器と
を有し、前記累積手段によって累積した値に応じた遅延
量だけ遅延させるよう、前記遅延器の遅延量を調節する
ことによって位相補正を行うことを実現したものであ
る。

【００１１】

【発明の実施の形態】本発明の位相補正回路の一実施例
を図１を用いて説明する。図１はディジタル位相補正回
路の構成を示すブロック図である。35は信号入力端子、
17はディジタル遅延器、18は減算器、19は加算器、20は
フリップ・フロップ、37はリファレンス信号入力端子で
ある。

【００１２】信号入力端子35はディジタル遅延器17に接
続し、該ディジタル遅延器17は減算器18の被減算入力側
に接続している。該減算器18は加算器19に接続し、該加
算器19の出力は前記ディジタル遅延器35とフリップ・フ
ロップ20に接続している。該フリップ・フロップ20は前
記加算器19に接続する。また、リファレンス信号入力端
子は前記減算器18の減算入力側に接続している。

【００１３】図１において、 (1) 入力信号Φinが信号入力端子35を介してディジタル
遅延器17（遅延量はあらかじめ所定の初期値に設定済
み）に入力される。該入力信号Φinを遅延させ、遅延し
た信号Φoutを減算器18の被減算入力側に送る。 (2) リファレンス信号Φ_REFをリファレンス信号入力端
子37を介して前記減算器18の減算入力側に入力する。前
記減算器18は前記遅延した前記信号Φoutと前記リファ
レンス信号Φ_REFとの位相差ΔΦを計算し、加算器19に
送る。 (3) 前記加算器19の出力は前記ディジタル遅延器17とフ
リップ・フロップ20に送られる。該フリップ・フロップ
20は、送られてきた信号を保持し、かつ前記加算器19に
送る。したがって、前記加算器19は前記位相差ΔΦを積
算し、この積算量（位相積算値）は前記フリップ・フロ
ップ20で保持されている。そして同時に前記ディジタル
遅延器17に送られる。 (4) この位相積算値で前記ディジタル遅延回路17の遅延
量を決定する。

【００１４】(5) 位相差ΔΦがゼロになるまで上記(1)
〜(4)を繰り返す。

【００１５】次に本発明の遅延器の一実施例を図２を用
いて説明する。図２はディジタル遅延器の構成を示すブ
ロック図である。1は信号入力端子、150〜157と160〜16
7はバッファ回路、9〜12は制御コード入力端子、13はイ
ンバータ回路、14はアンド回路、15，16はデータ・セレ
クタ、34は出力端子である。信号入力端子1はバッファ
回路150に接続し、該バッファ回路150はバッファ回路15
1とデータ・セレクタ15のデータ入力側D0に接続する。
該バッファ回路151はバッファ回路152と前記データ・セ
レクタ15のデータ入力側D1に接続する。該バッファ回路
152はバッファ回路153と前記データ・セレクタ15のデー
タ入力側D2に接続する。該バッファ回路153はバッファ
回路154と前記データ・セレクタ15のデータ入力側D3に
接続する。該バッファ回路154はバッファ回路155と前記
データ・セレクタ15のデータ入力側D4に接続する。該バ
ッファ回路155はバッファ回路１５６と前記データ・セ
レクタ１５のデータ入力側D5に接続する。該バッファ回
路156はバッファ回路157と前記データ・セレクタ15のデ
ータ入力側D6に接続する。該バッファ回路157はバッフ
ァ回路160と前記データ・セレクタ15のデータ入力側D7
に接続する。該バッファ回路160はバッファ回路161とデ
ータ・セレクタ16のデータ入力側D0に接続する。該バッ
ファ回路161はバッファ回路162と前記データ・セレクタ
16のデータ入力側D1に接続する。該バッファ回路162は
バッファ回路163と前記データ・セレクタ16のデータ入
力側D2に接続する。該バッファ回路163はバッファ回路1
64と前記データ・セレクタ16のデータ入力側D3に接続す
る。該バッファ回路164はバッファ回路165と前記データ
・セレクタ16のデータ入力側D4に接続する。該バッファ
回路165はバッファ回路166と前記データ・セレクタ16の
データ入力側D5に接続する。該バッファ回路166はバッ
ファ回路167と前記データ・セレクタ16のデータ入力側D
6に接続する。該バッファ回路167は前記データ・セレク
タ16のデータ入力側D7に接続する。制御コード入力端子
9は前記データ・セレクタ15，16のＡ入力に接続し、制
御コード入力端子10は前記データ・セレクタ15，16のＢ
入力に接続し、制御コード入力端子11は前記データ・セ
レクタ15，16のＣ入力に接続し、制御コード入力端子12
は前記データ・セレクタ15のＳ入力とインバータ回路13
に接続し、該インバータ回路13は前記データ・セレクタ
16のＳ入力に接続する。前記データ・セレクタ15，16の
出力Ｗは、それぞれアンド回路14に接続し、該アンド回
路14は出力端子35に接続している。なお、図２において
はバッファ回路152〜157，160〜165、及び、それらのデ
ータ・セレクタ15，16の接続線は省略している。

【００１６】図２において、入力信号が入力端子1を介
してバッファ回路150に入力する。以下入力信号はバッ
ファ回路151〜157，160〜167を通って遅延されながら、
データセレクタ15のデータ入力D0〜D7とデータセレクタ
16のデータ入力D0〜D7に送られる。

【００１７】前記データ・セレクタ15，16のＡ入力，Ｂ
入力，Ｃ入力，Ｓ入力に制御コード入力端子9〜12を介
して制御コード2ｎを加える（ただし、前記セレクタ16
のＳ入力の前にはインバータ回路13が挿入されているた
め、前記セレクタ16のＳ入力には前記セレクタ15のＳ入
力の符号反転された信号データが入力する。）と、前記
入力端子1から入力した入力信号は、（ｎ＋2）×td
［ns（ナノ秒）］だけ遅れて出力端子34に入力する。た
だし、tdはバッファ１個分の遅延時間である。

【００１８】例えば、今、制御コードとして、“Ａ，
B，C，S”＝“H，L，L，L”を入力端子9〜12に入力する
と（Ａ：Ａ入力に入力する信号データ，Ｂ：Ｂ入力に入
力する信号データ，Ｃ：Ｃ入力に入力する信号データ，
Ｓ：Ｓ入力に入力する信号データ、Ｈ：ハイレベル，
Ｌ：ローレベル）、前記データ・セレクタ16のS入力
（ストロ−ブ）は“Ｈ”となるため、前記データ・セレ
クタ16は動作せず、前記データ・セレクタ15のみが動作
する。

【００１９】図５は、データセレクタ15，16に使用する
例で、集積回路素子（８入力マルチプレクサ）74ＨＣ15
1の真理値表の一例である。入力Ａ，Ｂ，Ｃ，Ｓのレベ
ルの“Ｈ”または“Ｌ”の組合わせに対する出力Ｗの欄
に表記されている“D0〜D7”は、データ入力D0〜D7の番
号と対応しており、例えば入力側の組合わせを見て出力
Ｗの欄が“D0”になるならば、データ・セレクタの出力
Ｗには入力された信号データのD0〜D7のうち、D0が出力
されることを意味する。なお、ここで、D0〜D7の下線は
入力されたD0〜D7信号の逆転出力であることを意味す
る。

【００２０】したがって、上記の制御コード“Ａ，B，
C，S”＝“H，L，L，L”の時には、図５よりデータD1が
選択され、出力端子34にはデータD1が出力される。ま
た、この時の制御コードｎは１である。ｎ＝１より、入
力信号は3×td［ns］だけ遅れて、出力端子に出力す
る。

【００２１】図２の実施例は、３ビット（８セレクト）
選択入力のデータ・セレクタを２つ用いて、４ビット
（９セレクト）のデータ・セレクタを構成している。

【００２２】具体的な数値例として、td＝２．３［n
s］、入力信号の周波数を６．６［MHz]、4ビットのデー
タ・セレクタとすると、位相精度は、2.3［ns］×6.6
［MHz］×360［゜］＝5.4648［゜］≒5.5［゜］ となり、位相の調整範囲は、 5.4648［゜］×16＝87.4368［゜］≒87.4［゜］ となる可変遅延器が構成できる。

【００２３】次に本発明によるディジタル位相補正の一
実施例を図３を用いて説明する。図３はフィードバック
方式の電力増幅器の構成の一部を示すブロック図であ
る。51-1はＩ入力端子、51-2はＱ入力端子、18-1，18-2
は減算器、22´はディジタル直交変調器、23はD/A変換
器、24はハイパワー・アンプ、25はA/D変換器、26´は
ディジタル直交復調器、47は標本化信号発生器、19は加
算器、20はフリップ・フロップである。Ｉ入力端子51-1
は減算器18-1の被減算入力側に接続し、該減算器18-1は
ディジタル直交変調器22´に接続する。Ｑ入力端子51-2
は減算器18-2の被減算入力側に接続し、該減算器18-2は
前記直交変調器22´に接続する。前記ディジタル直交変
調器22´はD/A変換器23に接続し、該D/A変換器23はHPA2
4に接続する。該HPA24はA/D変換器25に接続し、該A/D変
換器25はディジタル直交復調器26´に接続する。標本化
信号発生器47は前記D/A変換器23とディジタル遅延器17
に接続する。前記ディジタル直交復調器26´は加算器19
に接続し、該加算器19の出力は前記ディジタル遅延器17
とフリップ・フロップ20に接続し、該フリップ・フロッ
プ20は前記加算器19に接続する。前記ディジタル直交復
調器26´はまた、Ｉ出力を前記減算器51-1の減算入力側
に接続し、Ｑ出力を前記減算器51-2の減算入力側に接続
する。

【００２４】図３において、ベースバンド信号の同相成
分Ｉが入力端子51-1に入力し、減算器18-1を介してディ
ジタル直交変調器22´に入力する。また、前記ベースバ
ンド信号の直交成分Ｑは入力端子51-2に入力し、減算器
18-2を介して前記ディジタル直交変調器22´に入力す
る。前記ディジタル直交変調器22´は、ベースバンド信
号の同相成分Ｉと直交成分Ｑとを直交変調し、D/A変換
器23に送る。標本化信号発生器47は標本化信号を発生
し、前記D/Ａ変換器23に送る。前記D/A変換器23は前記
ベースバンド信号を、標本化信号周波数をもとにアナロ
グ値に変換してHPA24に送る。該HPA24から出力された直
交変調信号は、出力帰還信号として、A/D変換器25に送
られディジタル化された後、ディジタル直交復調器26´
に送られる。該ディジタル直交復調器26´は送られてき
たディジタル信号を復調して、同相成分Ｉを前記減算器
18-1の減算入力側に送り、また、直交成分Ｉを前記減算
器18-2の減算入力側に送る。

【００２５】前記減算器18-1，18-2は、入力端子51-1，
51-2を介して入力されるベースバンド信号を、減算入力
された信号によって同相成分Ｉ，直交成分Ｑそれぞれに
ついて減算して、前記HPA24の出力を所定の出力に調整
する。前記HPA24は入力された信号を電力増幅して出力
する（図示しない）。

【００２６】次に、本発明による位相補正は以下に述べ
る例のように行う。 (1)前記標本化信号発生器47からの標本化信号は、入力
信号Φinとしてディジタル遅延器17にも入力する。該デ
ィジタル遅延器17は前記入力信号Φinを遅延して前記A/
D変換器25への入力信号Φoutとして出力する。 (2) 位相差を検出するためのテスト信号を前記Ｉ入力端
子51-1から前記減算器18-1を介して、前記ディジタル直
交変調器22´に入力する。このとき、前記Ｑ入力端子51
-2には信号を入力しない。前記ディジタル直交変調器22
´はこの同相成分Ｉだけの信号を直交変調し、前記D/Ａ
変換器23に送る。前記D/Ａ変換器23は、この直交変調信
号をＤ／Ａ変換し前記ＨＰＡ24に送る。この前記ＨＰＡ
24の出力信号をリファレンス信号Φ_REFとする。該リフ
ァレンス信号Φ_REFを前記ディジタル遅延器17で遅延し
た前記入力信号Φoutをにディジタル値に変換し、前記
ディジタル直交復調器26´に送る。該ディジタル化した
直交変調信号が前記ディジタル直交復調器26´で復調さ
れる。該復調信号である同相成分Ｉと直交成分Ｑは前述
のように減算器18-1，18-2にそれぞれ送られるが、それ
と同時に、直交成分Ｑだけが加算器19に送られる。も
し、前記ＨＰＡ24に位相推移がなければ、前記ディジタ
ル直交復調器26´の直交成分Ｑ側には信号出力されない
はずである。しかし前記ＨＰＡ24で位相推移があるため
に、直交成分Ｑ側にも信号成分が現れる。したがって、
前記加算器19に入力した信号成分（直交成分Ｑ側の信号
成分）が位相差ΔΦを表す。この位相差ΔΦから前記デ
ィジタル遅延器17の制御コードを更新し、前記D/Ａ変換
器25に加える標本化信号に対して、前記A/D変換器25に
加える標本化信号Φoutを遅延させる。 (3) この位相差ΔΦを前記加算器19で積算し、位相積算
値をフリップ・フロップ20に保持させ、かつ前記加算器
19に送る。したがって、前記加算器19は前記位相差ΔΦ
を積算し、この積算量（位相積算値）は前記フリップ・
フロップ20で保持されている。そして同時に前記ディジ
タル遅延器17に送られる。 (4) この位相積算値で前記ディジタル遅延器17の遅延量
を決定する。 (5) 位相差ΔΦがゼロになるまで上記(1)〜(4)の動作を
繰り返す。以上のようにしてＨＰＡ24で生じる入出力信
号の位相差を補正する。

【００２７】上記のように位相差を補正してから、通常
の使用に供する。

【００２８】以上述べた実施例では、HPAを使って説明
したが、ハイパワーである必要はなく、通常の増幅器で
あってもよいことは自明である。

【００２９】

【発明の効果】以上のように本発明によれば、ディジタ
ル的に入出力信号の位相補正を行うことができるため、
デバイスのばらつきがあっても正確な位相補正を可能と
なり、ＤＣ電圧の調整といったデバイスの調節も不要と
なった。

【００３０】また本発明の第２の効果として、A/D変換
器の標本化信号の位相に対して位相調整を行うため、複
雑な位相制御のためのディジタル演算が不要となり、高
速動作が可能な、位相補正回路が得られる。

【図面の簡単な説明】

【図１】 本発明のディジタル位相補正回路の一実施例
の構成を示すブロック図。

【図２】 本発明の遅延器の一実施例の構成を示すブロ
ック図。

【図３】 本発明の位相補正の一例を示す電力増幅器の
構成の一部を示すブロック図。

【図４】 従来の位相補正の一例を示す電力増幅器の構
成の一部を示すブロック図。

【図５】 データ・セレクタの真理値表の一例を示す
図。

【符号の説明】

1：信号入力端子、 9〜12：制御コード入力端子、 1
3：インバータ回路、14：アンド回路、 15，16：デー
タ・セレクタ、 17：ディジタル遅延器、 18-1，18-
2：減算器、 18：減算器、 19：加算器、 20：フリ
ップ・フロップ、22：直交変調器、 22´：ディジタル
直交変調器、 23：Ａ／Ｄ変換器、 24：ハイパワー・
アンプ（HPA）、 25：Ｄ／Ａ変換器、 26：直交復調
器、 26´：ディジタル直交復調器、 27：発振器、
28：位相シフタ、 29，30：90度移相器、 34：出力端
子、 35：信号入力端子、 37：リファレンス信号入力
端子、 38：Ｄ／Ａ変換器、 39：駆動用アンプ、 4
0：位相積算値、 41：テスト信号、 47：標本化信号
発生器、 51-1：Ｉ入力端子、 51-2：Ｑ入力端子、15
0〜157，160〜167：バッファ回路、

Claims (2)

【特許請求の範囲】
1. 【請求項１】 パワー・アンプの入力信号と出力帰還信
   号との位相差を補正する位相補正回路において、 前記位相補正回路の入力基準信号をD/A変換するD/A変換
   器と、 前記出力帰還信号をA/D変換するA/D変換器と、 前記A/D変換器に供給する信号の位相を遅延する遅延器
   と、 前記D/A変換器とA/D変換器とに同一周波数の標本化信号
   を供給する手段とを有し、 前記D/A変換器に供給した標本化信号に対して、前記A/D
   変換器に供給した標本化信号の位相を遅延させることに
   よって、位相補正することを特徴とする位相補正回路。
2. 【請求項２】 請求項１記載の位相補正回路において、 前記入力基準信号と前記出力帰還信号との位相差を計算
   する計算手段と、 前記計算手段により計算した値を累積する累算手段と、 前記A/D変換器に供給した標本化信号を遅延させる遅延
   器とを有し、 前記累積手段によって累積した値に応じた遅延量だけ遅
   延させるよう、前記遅延器の遅延量を調節することを特
   徴とする位相補正回路。