JPH11261622A

JPH11261622A - フレーム変換装置

Info

Publication number: JPH11261622A
Application number: JP10060913A
Authority: JP
Inventors: Hidekazu Takahashi; 秀和高橋
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1998-03-12
Filing date: 1998-03-12
Publication date: 1999-09-24

Abstract

(57)【要約】【課題】記憶回路のゲート総数が小さく、高速なフレ
ーム変換装置を提供する。【解決手段】フレーム変換装置は、ＦＤＤＩ形式のフ
レームを受信するためのＢＵＳＩＦ２と、ＢＵＳＩＦ２
に接続され、ＦＤＤＩ形式のフレームのＩＰヘッダをＥ
ｔｈｅｒｎｅｔ（登録商標）形式に変換するためのオプ
ションフィールド再構成部１０およびチェックサム計算
部１２と、ＩＰヘッダを記憶するためのＩＰＨＲＡＭ８
と、ＦＤＤＩ形式のフレームのＭＡＣアドレスをEthern
et形式に変換するためのcanonical 変換部２０と、変換
後のＭＡＣアドレスを記憶するためのＭＡＣＲＡＭ２２
と、ＦＤＤＩ形式のフレームのデータ部をEthernet形式
に変換するために直列接続された中間レジスタ３８およ
び４０とを含む。各部は並列実行可能であり、ＦＤＤＩ
形式のフレームの各部の変換処理を並列に実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フレーム変換装置
に関し、特に、ゲート総数が小さく、高速なフレーム変
換装置に関する。

【０００２】

【従来の技術】近年の急速なネットワーク技術の発達に
伴い、異なるネットワークシステム間で相互通信を行な
うことが日常的に必要とされている。従来は、通信速度
が現在に比べてそれ程高速ではなかったため、異なるネ
ットワークシステム間でやり取りされるフレームをソフ
トウェアでフレーム変換することにより行なっていた。
特開平７−２３５９４９号公報に開示されるブリッジ装
置では、ＦＤＤＩ（Fiber Distributed Digital Interf
ace ）形式のフレームとイーサネット形式のフレームと
の間のフレーム変換をソフトウェアで行なっている。

【０００３】しかし、現在では、通信速度が１００Ｍｂ
ｐｓ（Mega bits per second）〜１Ｇｂｐｓ（Giga bit
s per second）に達しており、事実上ソフトウェアでフ
レーム変換を行なうことは困難である。このため、ハー
ドウェアでフレーム変換を実現している。また、ハード
ウェアで用いられるバスは、ＰＣＩ（Peripheral Compo
nent Interconnect ）バスなど、高速化のため一度に処
理可能なデータの幅を３２ビットで構成しているものが
主流である。さらに、各ネットワーク間で取扱い可能な
最大データ長が異なるため、フレームを他方の最大デー
タ長を超えないよう分割して送信する処理（フラグメン
ト処理）の実現も不可欠な要素となっている。

【０００４】このような状況において、各ネットワーク
単体での処理用のＩＣ（IntegratedCircuit）は、独自
の外部回路とデータ記憶方式とを備えることを特徴とす
ることにより高速化を図っており、各ネットワーク内の
閉じた環境では、その性能を存分に発揮できるようにな
っている。しかし、その反面、ネットワーク相互間のフ
レーム変換を行なう装置を開発する際には、各ネットワ
ーク毎に特化した、ネットワーク処理用のＩＣの設計・
制作を行なうことが必須とされている。

【０００５】このような独自の外部回路とデータ記憶記
憶方式を備えた各ネットワーク単体での処理用のＩＣを
実現するための技術として、特開平１−２９０３４６号
公報に開示の通信制御装置および特開平４−２４３３４
７号公報に開示の通信制御装置などがある。各々の通信
制御装置は、ＭＡＣ（Media Access Control）アドレス
処理部および本体処理部の２種類の処理部を有し、フレ
ーム変換を実現している。

【０００６】このように、ハードウェアでネットワーク
処理用ＩＣを実現するための方法として、ＡＳＩＣ（Ap
plication Specific Integrated Circuit ）を開発する
方法がある。

【０００７】

【発明が解決しようとする課題】しかし、ＡＳＩＣの開
発には、以下のような問題点がある。（１）開発費用が数百万円以上必要である。（２）開発期間として、半年から１年程度必要であり、
開発完了時にはその内容が陳腐化している可能性があ
る。（３）開発完了後に発見した不具合に対しては、有効な
対策を立てられず、再開発の必要がある。（４）一度に生産するＡＳＩＣの個数は数百から数千個
単位である。このため、少量生産の装置では割に合わな
い。

【０００８】この問題点を解消すべくＦＰＧＡ（Field
Programmable Gate Array ）等の、論理演算部分をユー
ザが書換え可能なＩＣを採用するケースが増えている。
しかし、ＦＰＧＡには以下のような問題点がある。（１）内部で使用できるゲート数がＡＳＩＣに比べて少
ない。特に、レジスタ、メモリといった記憶回路に相当
するゲートの総数は非常に少ない。（２）動作速度が、ＡＳＩＣに比べて遅いため、複雑な
回路構成をとることができない。

【０００９】上述の特開平１−２９０３４６号公報に開
示の通信制御装置では、シフトレジスタを多用してい
る。また、上述の特開平４−２４３３４７号公報に開示
の通信制御装置では、フレーム転送の効率化を図るた
め、２種類のＦＩＦＯ（First-InFirst-Out）を使用し
ている。このため、いずれの装置においても記憶回路に
相当するゲートの総数が多く、ＦＰＧＡで実現すること
は困難である。

【００１０】本発明は、上記課題に鑑みてなされてもの
であり、その目的は、ゲート総数が小さく、高速なフレ
ーム変換装置を提供することである。

【００１１】本発明の他の目的は、記憶回路のゲート総
数が小さく、高速なフレーム変換装置を提供することで
ある。

【００１２】

【課題を解決するための手段】請求項１に記載の発明に
係るＦＤＤＩ形式のフレームデータをイーサネット形式
のフレームデータに変換するためのフレーム変換装置
は、ＦＤＤＩ形式のフレームデータを受信し、ＦＤＤＩ
形式のフレームデータのＭＡＣアドレスと、ＩＰヘッダ
と、データ部とを分割するための受信部と、受信部に接
続され、ＦＤＤＩ形式のフレームデータのＭＡＣアドレ
スをイーサネット形式のフレームデータのＭＡＣアドレ
スに変換するためのＭＡＣアドレス変換部と、受信部に
接続され、ＦＤＤＩ形式のフレームデータがＩＰ（Inte
rnet Protocol ）フレームであった場合、ＩＰヘッダを
フラグメント処理後のＩＰヘッダに変換するためのＩＰ
ヘッダ変換部と、受信部に接続され、ＦＤＤＩ形式のフ
レームデータのデータ部をイーサネット形式のフレーム
データのデータ部に変換するためのデータ変換部と、Ｍ
ＡＣアドレス変換部、ＩＰヘッダ変換部、およびデータ
変換部の制御を行なうためのシステム制御部とを含む。

【００１３】請求項１に記載の発明によると、処理対象
と処理内容とを１対１に対応づけ、それぞれの処理内容
に応じ３つの変換部を設けた。このため、複雑なＩＰヘ
ッダ部の変換処理を独立実行させることができ、フレー
ム変換装置の高速化につながる。さらに、変換処理の過
程における条件判断分岐処理が減り、フレーム変換装置
を構成するために必要なゲート数を削減することができ
る。

【００１４】請求項２に記載の発明は、請求項１に記載
の発明の構成に加えて、上記ＩＰヘッダ変換部は、ＦＤ
ＤＩ形式のフレームデータのＩＰヘッダおよびイーサネ
ット形式のフレームデータのＩＰヘッダを所定のアドレ
スに記憶するためのＩＰヘッダ記憶部と、ＩＰヘッダ記
憶部に記憶された、イーサネット形式のフレームデータ
のＩＰヘッダに設けられたチェックサムの再計算を行な
うためのチェックサム計算部と、イーサネット形式のフ
レームデータのＩＰヘッダに設けられたオプションフィ
ールドの再構成を行なうためのオプションフィールド再
構成部と、ＩＰヘッダ記憶部、チェックサム計算部、お
よびオプションフィールド再構成部の動作制御を行なう
ためのＩＰヘッダ制御部とを含む。

【００１５】請求項３に記載の発明は、請求項２に記載
の発明の構成に加えて、上記ＩＰヘッダ変換部は、ＩＰ
ヘッダ記憶部への入力、チェックサム計算部からの出
力、およびオプションフィールド再構成部からの出力を
相互に接続するデータ入力専用バスと、ＩＰヘッダ記憶
部からの出力、チェックサム計算部への入力、およびオ
プションフィールド再構成部への入力を相互に接続する
データ出力専用バスと、ＩＰヘッダ記憶部へのアドレス
入力、チェックサム計算部からのアドレス出力、オプシ
ョンフィールド構成部からのアドレス出力、およびＩＰ
ヘッダ制御部からのアドレス出力を相互に接続するため
のアドレスバスとをさらに含む。

【００１６】請求項４に記載の発明は、請求項１に記載
の発明の構成に加えて、上記ＭＡＣアドレス変換部は、
ＦＤＤＩ形式のフレームデータのＭＡＣアドレスを記憶
するためのＭＡＣアドレス記憶部と、ＭＡＣアドレス記
憶部の出力に接続され、ＦＤＤＩ形式のフレームデータ
のＭＡＣアドレスをイーサネット形式のフレームデータ
のＭＡＣアドレスに変換するためのcanonical （キャノ
ニカル）変換部とを含む。

【００１７】請求項５に記載の発明は、請求項１に記載
の発明の構成に加えて、上記ＭＡＣアドレス変換部は、
ＦＤＤＩ形式のフレームデータのＭＡＣアドレスをイー
サネット形式のフレームデータのＭＡＣアドレスに変換
するためのcanonical 変換部と、canonical 変換部の出
力に接続され、イーサネット形式のフレームデータのＭ
ＡＣアドレスを記憶するためのＭＡＣアドレス記憶部と
を含む。

【００１８】請求項６に記載の発明は、請求項１に記載
の発明の構成に加えて、上記データ変換部は、ＦＤＤＩ
形式のフレームデータのデータ部を１ワードずつ順次受
けるための第１の中間レジスタと、第１の中間レジスタ
の出力に接続された第２の中間レジスタと、第１の中間
レジスタに保持されたデータの上位所定数ビットと、第
２の中間レジスタに保持されたデータの下位所定数ビッ
トとを組合わせた１ワードのデータを順次出力するため
のマルチプレクサとを含む。

【００１９】請求項６に記載の発明は、請求項１に記載
の発明の作用、効果に加えて、データ変換部が有する記
憶回路は２つの中間レジスタのみである。このため、フ
レーム変換の大部分を占めるデータ部の変換に必要な記
憶回路の数を小さくすることができ、フレーム変換装置
全体としても必要とする記憶回路のゲート総数が小さく
することができる。

【００２０】請求項７に記載の発明は、請求項６に記載
の発明の構成に加えて、上記第２の中間レジスタの出力
は、受信部にさらに接続され、上記システム制御部は、
受信部が、ＦＤＤＩ形式のフレームデータが所定の種類
であると判断した場合には、第２のレジスタに保持され
たデータを受信部に書込む動作と、第１のレジスタに保
持されたデータを第２のレジスタに書込む動作とを、そ
れぞれ所定回数行なう。

【００２１】請求項７に記載の発明は、請求項６に記載
の発明の作用、効果に加えて、所定の種類であると判断
したＦＤＤＩ形式のフレームデータ、すなわち先読みし
過ぎたＦＤＤＩ形式のフレームデータを先読みする前の
状態に戻すことができる。このため、種類の異なるＦＤ
ＤＩ形式のフレームデータのそれぞれの変換を同一の装
置で実行することができる。

【００２２】

【発明の実施の形態】以下、図面を参照しつつ、本発明
における実施の形態の１つであるＦＤＤＩ形式のフレー
ムをイーサネット形式のフレームに変換するルータにつ
いて説明する。なお、以下の説明では、同一の部品には
同一の参照符号を付す。それらの名称および機能も同一
であるので、説明の繰返しは適宜省略する。

【００２３】図１を参照して、ＦＤＤＩ形式のフレーム
には、ＬＬＣ（Logical Link Control）フレーム（図１
（Ａ））、およびＬＬＣ encapsulation（エンキャプシ
ュレーション）フレーム（図１（Ｂ））の２種類のフレ
ームがある。図１（Ａ）を参照して、ＬＬＣフレーム
は、先頭より、ＦＣ（Frame Control ）フィールド、Ｄ
Ａ(Destination Address) フィールド、ＳＡ(Source Ad
dress)フィールド、ＤＡＴＡフィールド、およびＦＣＳ
(Frame Check Sequence)フィールドの５つのフィールド
に分かれている。ＦＣフィールドは、１バイトのデータ
であり、このフレームがＦＤＤＩ形式のフレームである
ことを表す情報が書込まれている。ＤＡフィールドは６
バイトのデータであり、フレームの転送先のアドレスが
書込まれている。ＳＡフィールドは６バイトのデータで
あり、フレームの転送元のアドレスが書込まれている。
ＤＡＴＡフィールドには、転送すべきデータが書込まれ
ている。ＦＣＳフィールドはＣＲＣ（Cyclic Redundanc
y Check code）である。

【００２４】図１（Ｂ）を参照して、ＬＬＣ encapsula
tionフレームは、先頭より、ＦＣフィールド、ＤＡフィ
ールド、ＳＡフィールド、ＬＬＣフィールド、ＳＮＡＰ
（SubNetwork Access Point ）フィールド、ＤＡＴＡフ
ィールド、およびＦＣＳフィールドの７つのフィールド
に分かれている。ＦＣフィールド、ＤＡフィールド、Ｓ
Ａフィールド、ＤＡＴＡフィールド、ＦＣＳフィールド
は、ＬＬＣフレームのそれぞれのフィールドと同様であ
るため、その説明は繰返さない。ＬＬＣフィールドは、
３バイトのデータである。先頭の１バイトが送信先のサ
ービスアクセス点のアドレスを示す。次の１バイトが送
信元のサービスアクセス点のアドレスを示す。最後の１
バイトが通信手順の方式を示す。ＳＮＡＰフィールドは
５バイトのデータである。ＳＮＡＰフィールドは、ＬＬ
Ｃフィールドで定義できなかった中継点を示す。なお、
ＳＮＡＰフィールドはＯＵＩ（Option User Identifie
r）フィールドとＴＹＰＥフィールドとにわけられる。
ＯＵＩフィールドは３バイトのデータであり、ＴＹＰＥ
フィールドは２バイトのデータである。ＯＵＩフィール
ドのデータ構成は、ＬＬＣフィールドのデータ構成と同
様であるため、その説明は繰返さない。ＴＹＰＥフィー
ルドは、ＤＡＴＡフィールドに含まれるデータがどのプ
ロトコルに従ったものかを示す。たとえば、ＴＹＰＥフ
ィールドが１６進数で０８００の場合には、ＩＰプロト
コルに従ったデータであることを示す。そして、ＩＰフ
レームの場合には、ＤＡＴＡフィールドの先頭数バイト
にはＩＰヘッダが書込まれている。

【００２５】イーサネット形式のフレームには、ＩＥＥ
Ｅ(Institute of Electrical and Electronic Engineer
s)802.3 フレーム（図１（Ｃ））、ＳＮＡＰフレーム
（図１（Ｄ））、およびイーサネットIIフレーム（図１
（Ｅ））の３種類のフレームがある。図１（Ｃ）を参照
して、ＩＥＥＥ８０２．３フレームは、先頭より、ＤＡ
フィールド、ＳＡフィールド、ＬＥＮフィールド、ＤＡ
ＴＡフィールド、およびＦＣＳフィールドの５つのフィ
ールドを含む。ＬＥＮフィールドは、ＬＥＮフィールド
直後からＦＣＳフィールドまでのデータ長を示す。その
他のフィールドは、図１（Ａ）を参照して説明したＬＬ
Ｃフレームの対応するフィールドと同様であるため、そ
の説明は繰返さない。

【００２６】図１（Ｄ）を参照して、ＳＮＡＰフレーム
は、先頭より、ＤＡフィールド、ＳＡフィールド、ＬＥ
Ｎフィールド、ＬＬＣフィールド、ＳＮＡＰフィール
ド、ＤＡＴＡフィールド、およびＦＣＳフィールドの７
つのフィールドを含む。それぞれのフィールドは、図１
（Ａ）〜図１（Ｃ）を参照して説明を行なった各フレー
ムの対応するフィールドと同様であるため、その説明は
繰返さない。

【００２７】図１（Ｅ）を参照して、EthernetIIフレー
ムは、先頭より、ＤＡフィールド、ＳＡフィールド、Ｔ
ＹＰＥフィールド、ＤＡＴＡフィールド、およびＦＣＳ
フィールドの５つのフィールドを含む。これらのフィー
ルドは、図１（Ａ）〜図１（Ｂ）を参照して説明を行な
った各フレームの対応するフィールドと同様であるた
め、その説明は繰返さない。

【００２８】図２を参照して、ルータは、ＢＵＳＩＦ
（バスインタフェース）２と、ＢＵＳＩＦ２内部に設け
られた一時記憶用レジスタ４と、一時記憶用レジスタ４
の出力に接続された内部バス２６と、内部バス２６に接
続されたバスゲート６と、バスゲート６の出力に接続さ
れたデータ入力専用バス２８と、アドレスバス３０と、
データ出力専用バス３２と、データ入力専用バス２８、
アドレスバス３０およびデータ出力専用バス３２に各々
接続されたＩＰＨＲＡＭ(Internet Protocol Header Ra
ndom Access Memory) ８、オプションフィールド再構成
部１０、およびチェックサム計算部１２と、アドレスバ
ス３０および後述するシステム制御部１６に接続された
ＩＰＨＲＡＭ制御部１４と、システム制御部１６と、シ
ステム制御部１６、内部バス２６、データ出力専用バス
３２、一時記憶用レジスタ４、および後述のマルチプレ
クサ２４に接続されたメインレジスタ部１８と、内部バ
ス２６に接続されたcanonical 変換部２０と、canonica
l 変換部２０の出力に接続されたＭＡＣＲＡＭ(Media A
ccess Control Random Access Memory) ２２と、メイン
レジスタ部１８およびＭＡＣＲＡＭ２２のそれぞれの出
力に接続されたマルチプレクサ２４とを含む。

【００２９】メインレジスタ部１８は、内部バス２６お
よびシステム制御部１６に接続されたデータセレクタ３
６と、データセレクタの出力に接続された中間レジスタ
３８と、中間レジスタ３８の出力に接続された中間レジ
スタ４０とを含む。

【００３０】メインレジスタ部１８は、内部バス２６に
流れる１ワード（３２ビット）のデータを順次受け、中
間レジスタ３８および４０に記憶する。マルチプレクサ
は、中間レジスタ３８に記憶されたデータの上位１６ビ
ットおよび中間レジスタ４０に記憶されたデータの下位
１６ビットを同時に受け、中間レジスタ３８に記憶され
た上位１６ビットのデータを下位１６ビットのデータと
し、中間レジスタ４０に記憶された下位１６ビットのデ
ータを上位１６ビットのデータとし、それぞれのデータ
を組合わせた１ワードのデータを出力する。なお、本実
施の形態中では、１ワードを４バイト（３２ビット）と
定義するが、これに限定されるものではない。

【００３１】図３（Ａ）を参照して、例えば、メインレ
ジスタ部１８が、データ４２、データ４４、データ４６
の順に内部バス２６上のデータを受けるとし、中間レジ
スタ３８にデータ４２が記憶されているとする。マルチ
プレクサ２４は、中間レジスタ３８に記憶されたデータ
の上位１６ビットＡＨと、中間レジスタ４０に記憶され
たデータの下位１６ビットのデータとを組合わせたデー
タを出力する。しかし、中間レジスタ４０には、内部バ
ス２６より取得したデータは記憶されていない。このた
め、マルチプレクサ２４は、中間レジスタ４０の下位１
６ビットの代わりにダミーを挿入し、図３（Ｂ）のよう
なデータ５２を出力する。

【００３２】中間レジスタ４０にデータ４２が記憶さ
れ、中間レジスタ３８にデータ４４が記憶されている場
合を考える。この場合、マルチプレクサ２４は、データ
４２の下位１６ビットＡＬを上位１６ビットとし、デー
タ４４の上位１６ビットＢＨを下位１６ビットとしたデ
ータ５４を出力する。その後、マルチプレクサ２４は順
次データ５６および５８を出力する。

【００３３】データ入力専用バス２８には、バスゲート
６の出力、ＩＰＨＲＡＭ８の入力、オプションフィール
ド再構成部１０の出力、およびチェックサム計算部１２
の出力が接続されている。アドレスバス３０には、ＩＰ
ＨＲＡＭ８の入力、オプションフィールド再構成部１０
の出力、チェックサム計算部１２の出力、およびＩＰＨ
ＲＡＭ制御部１４の出力が接続されている。データ出力
専用バス３２には、ＩＰＨＲＡＭ８の出力、オプション
フィールド再構成部１０の入力、およびチェックサム計
算部１２の入力が接続されている。

【００３４】ＢＵＳＩＦ２は、データ送信要求信号Ｒｅ
ｑを送信し、データ送信要求信号Ｒｅｑに応答してＦＤ
ＤＩ側より送信されたＦＤＤＩ形式のフレームのデータ
を受信する。受信したデータを一時記憶用レジスタ４に
書込む。また、一時記憶用レジスタ４に書込まれたデー
タを内部バス２６に出力する。さらに、ＢＵＳＩＦ２へ
のデータの送信が可能であることを示すデータ送信可能
信号Ａｃｋを受信し、ＦＤＤＩ形式のフレームの受信要
求、受信確認、データ受信等の管理処理を行なう。一時
記憶用レジスタ４は、ＢＵＳＩＦ２が受信したデータを
保持する他に、中間レジスタ４０の出力に接続され、中
間レジスタ４０に記憶されたデータを保持する場合もあ
る。

【００３５】バスゲート６は、システム制御部１６から
の指示に従い、内部バスに流れるデータを必要に応じて
受け、データ入力専用バス２８に出力する。ＩＰＨＲＡ
Ｍ８は、転送すべきフレームがＩＰフレームであれば、
所定のアドレスに、ＩＰヘッダを書込む。また、ＩＰヘ
ッダをデータ出力専用バス３２に出力する。オプション
フィールド再構成部１０は、ＩＰＨＲＡＭ８に記憶され
たＩＰヘッダをデータ出力専用バス３２を介して受け、
ＩＰヘッダ情報をフラグメント処理後の情報に再構築
し、ＩＰＨＲＡＭ８に書込む。チェックサム計算部１２
は、ＩＰＨＲＡＭに記憶されたＩＰヘッダをデータ出力
専用バス３２を介して受け、チェックサムを再計算し、
ＩＰＨＲＡＭ８に書込む。ＩＰＨＲＡＭ制御部１４は、
システム制御部１６の指示に従い、転送すべきフレーム
がＩＰフレームであれば、バスゲート６、ＩＰＨＲＡＭ
８、オプションフィールド再構成部１０、およびチェッ
クサム計算部１２の制御を行ない、メインレジスタ部１
８とのデータの送受信に関するタイミング調整を行な
う。

【００３６】システム制御部１６は、フレーム変換を行
なうために、各部の制御を行なう。マスク処理部３４
は、内部バス２６上を流れるデータと、システム制御部
１６内に保持されたマスクパターン３９とを受け、受信
したデータのうち不要なビットのデータを０に置換えて
無効化した後、出力する。データセレクタ３６は、マス
ク処理部３４の出力およびデータ出力専用バス３２上に
流れるデータを受ける。中間レジスタ３８は、データセ
レクタ３６の出力を保持する。中間レジスタ４０は、中
間レジスタ３８の出力を受け、保持する。canonical 変
換部２０は、内部バス２６上に流れるデータのうち、Ｍ
ＡＣアドレスに相当するデータを受け、イーサネット形
式のフレームに対応したＭＡＣアドレスに変換し、ＭＡ
ＣＲＡＭ２２に書込む。マルチプレクサ２４は、中間レ
ジスタ３８、４０、およびＭＡＣＲＡＭに保持されたデ
ータを受け、イーサネット形式のフレームとして、図示
しない外部ＦＩＦＯに出力する。外部ＦＩＦＯは、最大
２０ワードの連続書込みが可能なＦＩＦＯであるとす
る。この外部ＦＩＦＯは、本実施の形態で必要とするも
のであり、本発明の構成上必要とするものではない。

【００３７】また、canonical 変換部２０で変換された
イーサネット形式のフレームに対応したＭＡＣアドレス
をＭＡＣＲＡＭ２２が記憶するようにしたが、変換前の
ＭＡＣアドレスをＭＡＣＲＡＭ２２が記憶し、canonica
l 変換部２０が、ＭＡＣＲＡＭ２２に記憶されたＦＤＤ
Ｉ形式のフレームに対応したＭＡＣアドレスをイーサネ
ット形式のフレームに対応したＭＡＣアドレスに変換
し、マルチプレクサ２４が、変換後のＭＡＣアドレスを
受信するように構成してもよい。

【００３８】図４および図５を参照して、ルータの動作
を説明する。ルータは、状態ＲＥＳＥＴでＦＤＤＩ形式
のフレーム中継が可能になるまで待つ。フレーム中継可
能になった場合には、状態ＩＮＩＴＸに遷移し、イーサ
ネット側の外部Ｉ／Ｏ（図示せず）を初期化し、フレー
ム変換後のデータを受信可能にする。外部Ｉ／Ｏの初期
化終了後、状態ＲＩＤＬＥに遷移する。状態ＲＩＤＬＥ
でＢＵＳＩＦ２にＦＤＤＩ形式のフレームが到着するま
で待機する。ＦＤＤＩ形式のフレームが到着したら、状
態ＲＲＥＱ０に遷移する。状態ＲＲＥＱ０で、ＢＵＳＩ
Ｆ２は、６ワード（２４バイト）分のデータの送信を要
求するデータ送信要求信号Ｒｅｑを送信し、状態ＲＡＣ
Ｋ０に遷移する。

【００３９】状態ＲＡＣＫ０では、最初にＢＵＳＩＦ２
が、ＭＡＣアドレスに相当するＤＡフィールド（６バイ
ト）およびＳＡフィールド（６バイト）のデータを受信
する。受信した３ワード（１２バイト）のデータをcano
nical 変換部２０に送信する。canonical 変換部２０
は、３ワードのデータのビット並びを変換してＭＡＣＲ
ＡＭ２２に記憶する。ＭＡＣＲＡＭ２２に記憶後、状態
ＲＬＬＣＳに遷移する。状態ＲＬＬＣＳでは、ＢＵＳＩ
Ｆ２が次の３ワードのデータを受信し、受信したデータ
を１ワードずつ内部バス２６に流す。流されたデータ
は、マスク処理部３４およびデータセレクタ３６を経由
して、中間レジスタ３８および４０に搬送される。３ワ
ードのデータ受信後には、先頭の１ワード（ＬＬＣフィ
ールド（３バイト）とＳＮＡＰフィールドの一部（１バ
イト））が中間レジスタ４０の保持される。次の１ワー
ド（ＳＮＡＰフィールドの残りの部分（４バイト））が
中間レジスタ３８に保持される。最後の１ワード（ＤＡ
ＴＡフィールドの先頭の４バイト）が一時記憶用レジス
タ４に保持される。その後、状態ＦＲＡＮＡに遷移す
る。

【００４０】状態ＦＲＡＮＡでは、システム制御部１６
が、中間レジスタ３８および４０に保持されているＬＬ
ＣフィールドおよびＳＮＡＰフィールドの値を参照し
て、フレームの種類を判断する。ＦＤＤＩ形式のフレー
ムが図１（Ａ）に示すＬＬＣフレームである場合には、
中間レジスタ３８および４０に格納されているデータ
は、ＤＡＴＡフィールドのデータを先読みしてしまった
ことになる。このため、状態ＲＥＷＩＮに遷移し、この
分の読出ポインタを２ワード分巻き戻す。同時に一時記
憶用レジスタ４に中間レジスタ４０の保持されている値
を書込む。これにより、ＢＵＳＩＦ２がＤＡＴＡフィー
ルドの先頭１ワード分のデータを読込み、一時記憶用レ
ジスタ４に記憶した状態に戻る。その後、状態ＦＲＡＮ
２に遷移する。状態ＦＲＡＮ２では、一時記憶用レジス
タ４に記憶されたデータより、ＬＬＣフレームをイーサ
ネット形式のフレームに変換した際の、フレーム長を計
算し、イーサネットフレーム長に適合するか否かを判断
する。イーサネットフレーム長に適合しないと判断され
た場合には状態ＲＸＥＲＲに遷移する。イーサネットフ
レーム長に適合すると判断された場合には、ＤＡＴＡフ
ィールドの処理を行なうため状態ＷＦＲＹ０に遷移す
る。状態ＲＸＥＲＲでは、ＢＵＳＩＦ２が受信したＦＤ
ＤＩ形式のフレームを廃棄する。その後、状態ＲＩＤＬ
Ｅに遷移し、次のＦＤＤＩ形式のフレームが到着するの
を待つ。

【００４１】状態ＦＲＡＮＡで、ＦＤＤＩ形式のフレー
ムが図１（Ｂ）に示すＬＬＣ encapsulationフレームで
あると判断された場合には、ＬＬＣ encapsulationフレ
ームをイーサネット形式のフレームに変換した際の、フ
レーム長を計算し、フレーム長に適合するか否かを判断
する。フレーム長の計算は、予めＢＵＳＩＦ２に与えら
れたデータ長にフレーム変換することにより生じる増減
値（フレーム形式で決定される値）を増減することによ
り得られる。また、中間レジスタ３８および４０に保持
されたＬＬＣフィールドおよびＳＮＡＰフィールドのデ
ータよりＬＬＣencapsulationフレームが本発明の処理
対象とするＩＰフレームの可能性があるか否かを判断す
る。ＩＰフレームの可能性がないと判断され、かつフレ
ーム長がイーサネットフレーム長に適合しないと判断さ
れた場合には、状態ＲＸＥＲＲに遷移し、ＢＵＳＩＦ２
が受信したＦＤＤＩ encapsulationフレームを廃棄す
る。その後、状態ＲＩＤＬＥに遷移し、次のＦＤＤＩ形
式のフレームが到着するのを待つ。ＩＰフレームの可能
性があると判断された場合には、本発明の処理対象とす
るＩＰフレームか否かを判断するため、状態ＲＲＩＰＨ
に遷移する。

【００４２】状態ＲＲＩＰＨでは、一時記憶用レジスタ
４に記憶されたデータよりＩＰヘッダ長を取出し、その
ＩＰヘッダ長分のデータ読出を行なうため、ＢＵＳＩＦ
２のデータ送信要求信号Ｒｅｑを送信する。その後、状
態ＲＡＩＰＨで待機する。状態ＲＡＩＰＨでは、ＦＤＤ
Ｉ側よりデータ送信が可能であることを示すデータ送信
可能信号Ａｃｋを受信し、そのデータを受信する。受信
したデータより、ＦＤＤＩ encapsulationフレームが本
発明の処理対象とするＩＰフレームか否かを判断する。
本発明の処理対象とするＩＰフレームでないと判断され
た場合には、状態ＲＸＥＲＲに遷移し、そのフレームを
廃棄する。その後、状態ＲＩＤＬＥに遷移し、次のＦＤ
ＤＩ形式のフレームが到着するのを待つ。ＩＰフレーム
であると判断された場合には、状態ＷＲＩＰＨに遷移す
る。

【００４３】状態ＷＲＩＰＨでは、バスゲート６が開
き、状態ＲＡＩＰＨで受信したデータがＩＰＨＲＡＭ８
に格納される。その後、状態ＷＦＲＹ０に遷移する。

【００４４】状態ＷＦＲＹ０で、外部ＦＩＦＯ（図示せ
ず）の状態をモニタリングする。１６ワードの書込みが
可能となるまで、この状態で待機し、１６ワードの書込
みが可能となった時点で、状態ＷＭＡＣＳに遷移する。
状態ＷＭＡＣＳでは、ＭＡＣＲＡＭ２２に保持された３
ワード（１２バイト）のＭＡＣアドレス（ＤＡフィール
ドおよびＳＡフィールド）を外部ＦＩＦＯに書込む。変
換後のイーサネット形式のフレームの種類が、図１
（Ｄ）に示すＳＮＡＰフレームである場合には、先ほど
計算したフレーム長と中間レジスタ４０に保持されたＬ
ＬＣフィールドの値とを外部ＦＩＦＯに書込む。変換後
のイーサネット形式のフレームの種類が、図１（Ｃ）に
示すＩＥＥＥ８０２．３フレームまたは図１（Ｅ）に示
すイーサネットIIフレームの場合には、中間レジスタ４
０に保持されているデータの無効化フラグを立てる。無
効化フラグを立てられたデータはマルチプレクサ２４が
廃棄し、外部ＦＩＦＯに書込まれることはない。なお、
変換後ＩＥＥＥ８０２．３フレームになるのであれば、
中間レジスタ３８に先ほど計算したフレーム長を書込
む。その後、ＩＰフレーム以外の場合には状態ＲＲＥＱ
１に遷移する。ＩＰフレームの場合には、ＩＰＨＲＡＭ
制御部１４が、チェックサム計算部に対して、ＩＰヘッ
ダのチェックサムの再計算および書換えのそれぞれの指
示を送信する。その後、状態ＷＣＳＵＭに遷移する。

【００４５】状態ＷＣＳＵＭでは、チェックサム計算部
１２が、チェックサムの再計算およびその書換えを行な
う。チェックサムの書換えが完了すると、状態ＦＩＰＨ
０に遷移する。状態ＦＩＰＨ０では、ＩＰＨＲＡＭ８よ
りＩＰヘッダ長分のデータを読出すための準備をする。
準備完了後、状態ＦＩＰＨＸに遷移する。状態ＦＩＰＨ
Ｘでは、ＩＰＨＲＡＭ８よりＩＰヘッダを読出し、外部
ＦＩＦＯに書込む。その後、ＩＰヘッダの再構成が必要
であれば、オプションフィールドに再構成の指示を送信
する。オプションフィールドの再構成の必要があるＩＰ
ヘッダは、フラグメント処理する際の先頭のＩＰフレー
ムのＩＰヘッダである。その後、状態ＷＦＲＹ１に遷移
する。

【００４６】状態ＷＦＲＹ１では、外部ＦＩＦＯの状態
をモニタリングする。１６ワードのデータの書込みが可
能となった時点で、状態ＲＲＥＱ１に遷移する。状態Ｒ
ＲＥＱ１では、１ワードから１６ワードまでの範囲で、
必要十分なサイズのデータ読込みを行なうため、ＢＵＳ
ＩＦ２が、データ送信要求信号Ｒｅｑを送信する。その
後、状態ＲＡＣＫ１に遷移する。状態ＲＡＣＫ１では、
ＦＤＤＩ側が要求されたワード分のデータの送信が可能
となった時点で、データ送信可能信号Ａｃｋを送信す
る。ＢＵＳＩＦ２は、データ送信可能信号Ａｃｋを受信
後、データの受信を行なう。その後、状態ＷＤＡＴ１に
遷移する。

【００４７】状態ＷＤＡＴ１では、受信したデータを外
部ＦＩＦＯに書込む。書込み終了後、ＢＵＳＩＦ２が必
要なデータをすべて受信したか否かを判断する。受信し
ていないデータがある場合には、状態ＷＦＲＹ１に戻
り、未受信のデータを受信するために、上述の処理と同
様の処理を行なう。未受信のデータがない場合には、状
態ＷＬＡＳＴに遷移する。

【００４８】状態ＷＬＡＳＴに遷移した段階では、中間
レジスタ３８および４０には、外部ＦＩＦＯに書込まれ
ていないデータが残っている。残っているデータとして
は、以下の４つのケースが考えられる。ケースＡ：中間レジスタ４０の下位１６ビットのデータ
と中間レジスタ３８の上位８ビットのデータケースＢ：中間レジスタ４０の下位１６ビットのデータ
と中間レジスタ３８の上位１６ビットのデータケースＣ：中間レジスタ４０の下位１６ビットのデータ
と中間レジスタ３８の上位２４ビットのデータケースＤ：中間レジスタ４０の下位１６ビットのデータ
と中間レジスタ３８の全ビット（３２ビット）のデータケースＡまたはケースＢの場合には、中間レジスタ４０
および中間レジスタ３８にそれぞれ保持されたデータを
同時に、外部ＦＩＦＯに書込むことができる。このた
め、一回の処理で残りのデータを外部ＦＩＦＯに書込
む。ケースＣまたはケースＤの場合には、まず、中間レ
ジスタ４０の下位１６ビットおよび中間レジスタ３８の
上位１６ビットのデータの書込みを行なう。その後、中
間レジスタ３８の残りのデータ（８ビットまたは１６ビ
ット）のデータを外部ＦＩＦＯに書込む。ＩＰフレーム
の場合には、１つのＦＤＤＩ形式のフレームが最大４つ
のイーサネット形式のフレームに分割され得る。このた
め、残りのフレームが存在するのであれば、状態ＷＦＲ
Ｙ０に遷移し、同様の手順で残りのフレームを外部ＦＩ
ＦＯに書込む。残りのフレームが存在しないか、または
ＩＰフレーム以外であれば、次のフレームを処理するた
め、状態ＲＩＤＬＥに遷移する。

【００４９】上述したルータでは、処理対象と処理内容
とを１対１に対応づけ、それぞれの処理内容に応じ処理
部を分けた。このため、複雑なＩＰヘッダの変換処理を
独立実行させることができ、ルータの高速化につなが
る。また、変換過程における条件判断分岐処理が減り、
フレーム変換装置を構成するために必要なゲート数を削
減することができる。さらに、フレーム変換の大部分を
占めるＤＡＴＡフィールドの変換に必要な記憶回路を中
間レジスタ３８および４０の２つにした。このため、必
要とする記憶回路のゲート総数が小さいルータを提供す
ることができる。このルータは、ＦＰＧＡを用いて実現
可能である。

【００５０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【図面の簡単な説明】

【図１】ＦＤＤＩ形式のフレームおよびイーサネット形
式のフレームを説明する図である。

【図２】本発明の実施の形態に係るルータの構成を示す
図である。

【図３】メインレジスタ部１８の動作を模式的に示した
図である。

【図４】本発明の実施の形態に係るルータの動作を示す
第１の図である。

【図５】本発明の実施の形態に係るルータの動作を示す
第２の図である。

【符号の説明】

２ＢＵＳＩＦ１０オプションフィールド再構成部１２チェックサム計算部１４ＩＰＨＲＡＭ制御部２０ canonical 変換部２２ＭＡＣＲＡＭ３８，４０中間レジスタ

Claims

【特許請求の範囲】

【請求項１】ＦＤＤＩ形式のフレームデータをイーサ
ネット（登録商標）形式のフレームデータに変換するた
めのフレーム変換装置であって、前記ＦＤＤＩ形式のフレームデータを受信し、前記ＦＤ
ＤＩ形式のフレームデータのＭＡＣアドレスと、ＩＰヘ
ッダと、データ部とを分割するための受信部と、前記受信部に接続され、前記ＦＤＤＩ形式のフレームデ
ータの前記ＭＡＣアドレスを前記イーサネット形式のフ
レームデータのＭＡＣアドレスに変換するためのＭＡＣ
アドレス変換部と、前記受信部に接続され、前記ＦＤＤＩ形式のフレームデ
ータがＩＰフレームであった場合、前記ＩＰヘッダをフ
ラグメント処理後のＩＰヘッダに変換するためのＩＰヘ
ッダ変換部と、前記受信部に接続され、前記ＦＤＤＩ形式のフレームデ
ータの前記データ部を前記イーサネット形式のフレーム
データのデータ部に変換するためのデータ変換部と、前記ＭＡＣアドレス変換部、前記ＩＰヘッダ変換部、お
よび前記データ変換部の制御を行なうためのシステム制
御部とを含む、フレーム変換装置。
【請求項２】前記ＩＰヘッダ変換部は、前記ＦＤＤＩ形式のフレームデータの前記ＩＰヘッダお
よび前記イーサネット形式のフレームデータの前記ＩＰ
ヘッダを所定のアドレスに記憶するためのＩＰヘッダ記
憶部と、前記ＩＰヘッダ記憶部に記憶された、前記イーサネット
形式のフレームデータの前記ＩＰヘッダに設けられたチ
ェックサムの再計算を行なうためのチェックサム計算部
と、前記イーサネット形式のフレームデータの前記ＩＰヘッ
ダに設けられたオプションフィールドの再構成を行なう
ためのオプションフィールド再構成部と、前記ＩＰヘッダ記憶部、前記チェックサム計算部、およ
び前記オプションフィールド再構成部の動作制御を行な
うためのＩＰヘッダ制御部とを含む、請求項１に記載の
フレーム変換装置。
【請求項３】前記ＩＰヘッダ変換部は、前記ＩＰヘッダ記憶部への入力、前記チェックサム計算
部からの出力、および前記オプションフィールド再構成
部からの出力を相互に接続するデータ入力専用バスと、前記ＩＰヘッダ記憶部からの出力、前記チェックサム計
算部への入力、および前記オプションフィールド再構成
部への入力を相互に接続するデータ出力専用バスと、前記ＩＰヘッダ記憶部へのアドレス入力、前記チェック
サム計算部からのアドレス出力、前記オプションフィー
ルド構成部からのアドレス出力、および前記ＩＰヘッダ
制御部からのアドレス出力を相互に接続するためのアド
レスバスとをさらに含む、請求項２に記載のフレーム変
換装置。
【請求項４】前記ＭＡＣアドレス変換部は、前記ＦＤＤＩ形式のフレームデータの前記ＭＡＣアドレ
スを記憶するためのＭＡＣアドレス記憶部と、前記ＭＡＣアドレス記憶部の出力に接続され、前記ＦＤ
ＤＩ形式のフレームデータの前記ＭＡＣアドレスを前記
イーサネット形式のフレームデータの前記ＭＡＣアドレ
スに変換するためのキャノニカル変換部とを含む、請求
項１に記載のフレーム変換装置。
【請求項５】前記ＭＡＣアドレス変換部は、前記ＦＤＤＩ形式のフレームデータの前記ＭＡＣアドレ
スを前記イーサネット形式のフレームデータの前記ＭＡ
Ｃアドレスに変換するためのキャノニカル変換部と、前記キャノニカル変換部の出力に接続され、前記イーサ
ネット形式のフレームデータの前記ＭＡＣアドレスを記
憶するためのＭＡＣアドレス記憶部とを含む、請求項１
に記載のフレーム変換装置。
【請求項６】前記データ変換部は、前記ＦＤＤＩ形式のフレームデータのデータ部を１ワー
ドずつ順次受けるための第１の中間レジスタと、前記第１の中間レジスタの出力に接続された第２の中間
レジスタと、前記第１の中間レジスタに保持されたデータの上位所定
数ビットと、前記第２の中間レジスタに保持されたデー
タの下位所定数ビットとを組合わせた１ワードのデータ
を順次出力するためのマルチプレクサとを含む、請求項
１に記載のフレーム変換装置。
【請求項７】前記第２の中間レジスタの出力は、前記
受信部にさらに接続され、前記システム制御部は、前記受信部が、前記ＦＤＤＩ形
式のフレームデータが所定の種類であると判断した場合
には、前記第２のレジスタに保持されたデータを前記受
信部に書込む動作と、前記第１のレジスタに保持された
データを前記第２のレジスタに書込む動作とを、それぞ
れ所定回数行なう、請求項６に記載のフレーム変換装
置。