JPH11260055A - Semiconductor device - Google Patents
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- JPH11260055A JPH11260055A JP10369011A JP36901198A JPH11260055A JP H11260055 A JPH11260055 A JP H11260055A JP 10369011 A JP10369011 A JP 10369011A JP 36901198 A JP36901198 A JP 36901198A JP H11260055 A JPH11260055 A JP H11260055A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置、特に広
範な電源電圧と電源の種類に対応できる微細素子で構成
された高集積の半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a highly integrated semiconductor device comprising fine elements capable of supporting a wide range of power supply voltages and power supply types.
【0002】[0002]
【従来の技術】近年、ラップトップパソコンや電子手帳
に代表される携帯型電子情報機器、磁気媒体を用いずに
音声録音を行なう固体録音機やイメージを記録する固体
カメラ(電子スチルカメラ)などに代表される携帯型電
子メディア機器が市場に現われはじめている。これら携
帯型電子機器が広く普及するためには、電池動作、ある
いは電池による情報保持動作(バッテリーバックアッ
プ)が可能な超高集積回路(以下ULSIと略す)の実
現が鍵になる。また他方、より高性能の電子計算機を実
現するための大容量補助記憶装置として、磁気ディスク
よりも高速のアクセスが可能な半導体ディスクに対する
ニーズが高まっている。半導体ディスクには、電池によ
る情報保持動作が可能な超大容量のメモリLSIが必要
になる。2. Description of the Related Art In recent years, portable electronic information devices such as laptop personal computers and electronic organizers, solid state recorders for recording audio without using a magnetic medium, and solid state cameras (electronic still cameras) for recording images have been developed. Representative portable electronic media devices are beginning to appear on the market. For these portable electronic devices to become widespread, the key is to realize an ultra-high-integrated circuit (hereinafter abbreviated as ULSI) capable of battery operation or information retention operation (battery backup) using a battery. On the other hand, as a large-capacity auxiliary storage device for realizing a higher-performance computer, there is an increasing need for a semiconductor disk that can be accessed at a higher speed than a magnetic disk. The semiconductor disk requires an ultra-large-capacity memory LSI capable of holding information by a battery.
【0003】これら用途に用いるULSIには、以下が
要求される。(1)広範な電源電圧範囲(1〜5.5
V)での動作。これにより、多種類の電源、例えば現在
のTTL互換デジタルLSIの標準電源電圧である5
V、あるいは将来のTTL互換デジタルLSIの標準電
源電圧の候補の一つである3.3V、リチウムなどを用
いた一次電池の代表的な出力電圧である3〜3.6V、
カドミウムとニッケルによる二次電池の代表的な出力電
圧である1.2V、などに対して一つのチップで対応す
ることができる。The following are required for the ULSI used in these applications. (1) Wide power supply voltage range (1 to 5.5)
Operation in V). Thus, various power supplies, for example, 5 which is the standard power supply voltage of the current TTL compatible digital LSI
V, or 3.3 V, which is one of the standard power supply voltage candidates for future TTL compatible digital LSIs, and 3 to 3.6 V, which are typical output voltages of primary batteries using lithium or the like.
One chip can cope with a typical output voltage of 1.2 V, which is a typical output voltage of a secondary battery using cadmium and nickel.
【0004】(2)電源電圧の時間変化(短期あるいは
長期)への対応。これにより、電池の電圧の経時変化
や、標準動作とバッテリバックアップ動作間の移行時の
電源切り換えに伴って生じる電圧変動を受けても誤動作
を起こす心配がなくなる。(2) Response to time-dependent changes (short-term or long-term) of the power supply voltage. This eliminates the risk of malfunctioning even if the battery voltage changes over time or a voltage change caused by power supply switching at the transition between the standard operation and the battery backup operation.
【0005】(3)動作時あるいはバッテリバックアッ
プ動作時における消費電力の低減。これらにより、小形
のバッテリによっても長時間、動作させることができ
る。(3) Reduction in power consumption during operation or battery backup operation. As a result, the battery can be operated for a long time even with a small battery.
【0006】(4)過渡電流の低減。これにより、電池
の電圧の過渡変動を小さくすることができ、誤動作を防
止できる。(4) Reduction of transient current. As a result, the transient fluctuation of the battery voltage can be reduced, and malfunction can be prevented.
【0007】広い電源電圧範囲で動作するマイクロプロ
セッサの製品の例は(株)日本電気4ビットマイクロプ
ロセッサ ハンドブック 148ページに記載されてい
る。製品型名はμPD7507SCである。このマイク
ロプロセッサの動作電源電圧範囲は2.2〜6.0Vであ
る。また、最小2Vでデータメモリの情報を保持するこ
とができる。同様に、スタティックメモリにおいても、
推奨動作電源電圧は5V、情報保持(リテンション)時
は2Vというのが一般的である。An example of a microprocessor product that operates over a wide power supply voltage range is described in page 148 of the NEC Corporation 4-bit Microprocessor Handbook. The product model name is μPD7507SC. The operating power supply voltage range of this microprocessor is 2.2 to 6.0V. Further, information of the data memory can be held at a minimum of 2V. Similarly, in a static memory,
Generally, the recommended operating power supply voltage is 5 V, and 2 V when information is retained (retention).
【0008】電池バックアップ用のダイナミックメモリ
としては、情報保持(リフレッシュ)時の消費電流を低
減した例が、アイ・イー・イー・イー・ジャーナル・オ
ブ・ソリッド・ステート・サーキッツ,第23巻,第1
号,第12〜第18頁(1988)(IEEE Jounal
of Solid-State Circuits, Vol.23, No.1, pp.12
−18, February 1988)において論じられてい
る。この場合の標準動作電源電圧と情報保持時の電源電
圧は、ともに5Vである。[0008] As an example of a dynamic memory for battery backup, an example in which current consumption at the time of information retention (refresh) is reduced is described in IEE Journal of Solid State Circuits, Vol. 1
No. 12, pp. 18 (1988) (IEEE Jounal
of Solid-State Circuits, Vol.23, No.1, pp.12
-18, February 1988). In this case, both the standard operating power supply voltage and the power supply voltage for retaining information are 5V.
【0009】[0009]
【発明が解決しようとする課題】上述した、マイクロプ
ロセッサやスタティックメモリにおいては、2〜5Vと
いう広い動作電源電圧範囲を有するものの、電源電圧=
5Vを中心に設計されているため、許容された電源電圧
変動範囲(通常は±10%)以外での動作に対しては、
動作速度(マイクロプロセッサの場合は最高クロック周
波数、スタティックメモリの場合はアクセス時間に相
当)は保証されておらず、とくに低い電源電圧では、動
作速度は著しく低下するのが通例である。また、動作速
度の電源電圧依存性も製品によりまちまちであるため、
システムを構成するLSIのうち最も遅い動作速度に一
致させねばならず、5V以外での動作では、必要な性能
が得られなかったり、低い電源電圧におけるシステム設
計を著しく困難にしたりしていた。また、これらLSI
は最低動作電源電圧が2.2Vであるため、前述した多
種の電源の全てに対応することができず、システム構成
上の制約を受けていた。The above-mentioned microprocessors and static memories have a wide operating power supply voltage range of 2 to 5 V.
Because it is designed around 5V, for operation outside the allowable power supply voltage fluctuation range (usually ± 10%),
The operating speed (corresponding to the maximum clock frequency in the case of a microprocessor and the access time in the case of a static memory) is not guaranteed, and the operating speed is usually significantly reduced particularly at a low power supply voltage. In addition, power supply voltage dependence of operating speed varies depending on the product.
The operation speed must be matched to the slowest operation speed of the LSIs constituting the system. If the operation is performed at a voltage other than 5 V, the required performance cannot be obtained, and the system design at a low power supply voltage becomes extremely difficult. In addition, these LSIs
Has a minimum operating power supply voltage of 2.2 V, and thus cannot cope with all of the various types of power supplies described above, and is constrained by the system configuration.
【0010】また、前述したダイナミックメモリをシス
テムに組み込む場合を考えると、その最小電源電圧は
4.5Vとなり、前述した多種の電源への対応がさらに
困難になる。とりわけ、標準動作電源電圧と情報保持時
の電源電圧との間に差がないため、電源切り換え回路の
構成が非常に複雑になり、情報保持を難しくしていた。When considering the case where the above-described dynamic memory is incorporated in a system, the minimum power supply voltage is 4.5 V, and it becomes more difficult to cope with the various types of power supplies described above. In particular, since there is no difference between the standard operating power supply voltage and the power supply voltage at the time of retaining information, the configuration of the power supply switching circuit becomes very complicated, and it becomes difficult to retain information.
【0011】半導体素子の微細化は急速に進展してお
り、0.5ミクロン以下の加工技術を用いれば、ある程
度のシステムを1チップ上に集積した。いわゆるシステ
ムLSIを構成することも可能になってきている。こう
したシステムLSIにおいては、それを構成する各LS
Iブロックの動作電源電圧範囲、動作速度が整合してい
ることが要求される。しかし、前述したとうり、従来の
LSIを組合せただけでは、このようなシステムLSI
を構成することはできなかった。The miniaturization of semiconductor devices is progressing rapidly, and a certain degree of system is integrated on one chip by using a processing technique of 0.5 μm or less. It is becoming possible to configure a so-called system LSI. In such a system LSI, each of the LS
It is required that the operating power supply voltage range and the operating speed of the I block match. However, as described above, the combination of the conventional LSIs alone would make such a system LSI difficult.
Could not be configured.
【0012】本発明の目的の一つは、多種の電源電圧に
対応でき、消費電力が小さく、微細加工に見合った素子
性能を活かすことである。An object of the present invention is to make use of element performance suitable for various types of power supply voltages, low power consumption, and fine processing.
【0013】[0013]
【課題を解決するための手段】上記目的は、電池バック
アップに適した低消費電力モードを有し、かつ最小1V
程度の低電源電圧でも動作するLSI回路ブロックと、
動作モードに最適な内部電源環境をLSIに提供する電
源電圧変換回路、信号振幅を変換する入出力回路とによ
り装置を構成することにより達成できる。SUMMARY OF THE INVENTION An object of the present invention is to provide a low power consumption mode suitable for battery backup and at least 1 V
An LSI circuit block that operates even at a low power supply voltage,
This can be achieved by configuring the device with a power supply voltage conversion circuit that provides the LSI with an internal power supply environment optimal for the operation mode and an input / output circuit that converts the signal amplitude.
【0014】情報の蓄積や処理を行なう、主たるLSI
ブロックを外部電源電圧の値によらず、ほぼ一定の低い
電圧で動作させることにより、広い電源電圧範囲にわた
ってほぼ一定の速度性能を得ることができる。また、必
要に応じて、外部電源電圧をLSIブロックの動作電圧
まで下げることができるため、情報保持時の消費電力を
必要最低限の値にまで低減すると同時に、電池バックア
ップ回路を簡単な構成にすることができる。さらには、
主たるLSIブロックを構成する微細な素子の特性に見
合った最適な動作電圧を外部電源電圧の値とは独立して
設定できるため、高集積度、高速性および低消費電力を
同時にみたすことができる。Main LSI for storing and processing information
By operating the block at a substantially constant low voltage regardless of the value of the external power supply voltage, a substantially constant speed performance can be obtained over a wide power supply voltage range. Further, if necessary, the external power supply voltage can be reduced to the operating voltage of the LSI block, so that the power consumption at the time of retaining information can be reduced to the minimum necessary value, and at the same time, the battery backup circuit has a simple configuration. be able to. Furthermore,
Since the optimum operating voltage that matches the characteristics of the fine elements that make up the main LSI block can be set independently of the value of the external power supply voltage, high integration, high speed, and low power consumption can be achieved at the same time.
【0015】[0015]
【発明の実施の形態】図1は本発明によるLSIチップ
の基本概念を説明する実施例である。同図で1はLSI
チップであり、一般に、情報記憶機能あるいは情報処理
機能を有するLSIチップを指し、ダイナミック型、ス
タティック型などのランダムアクセスメモリ(RAM)
あるいはシリアルアクセスメモリ(SAM)あるいはリ
ードオンリメモリ(ROM)などのメモリLSI、さら
には、マイクロプロセッサ(MPU)、メモリマネジメ
ントユニット(MMU)、浮動少数点演算ユニット(F
PU)のようなロジックLSI、さらには、それらを複
数集積したシステムLSIなどの、いずれの形式のLS
Iチップでもよい。また、その構成素子はバイポーラ型
トランジスタ、MIS型トランジスタ、これらの素子の
組合せ、あるいはシリコン以外の材料、例えばガリウム
砒素の素子を用いても良い。2は外部電源電圧の降下を
検出して電池によるバックアップ状態に移行させる電源
回路の例である。このような電源回路により、商用電源
の瞬断によりVEXTが低下しても、LSIチップに蓄え
られた必要な情報の消失を防止できる。この中で、3は
電源電圧の降下検出回路、SWは情報保持時に電池から
外部電源端子に電流が流れるのを防止するためのスイッ
チ、4はスイッチの制御信号、Bは電池、VBTはその電
圧であり、情報保持モードにおいてはこの電池を電源と
してチップ全体は動作する。Dは通常動作時に電池に電
流が流入するのを防止するためのダイオードである。こ
の電源回路により、通常動作においては、VEXTが、情
報保持時においては、VBTがチップの電源端子(PAD
1)に印加される。FIG. 1 is an embodiment for explaining the basic concept of an LSI chip according to the present invention. In the figure, 1 is an LSI
A chip generally refers to an LSI chip having an information storage function or an information processing function, and is a random access memory (RAM) such as a dynamic type or a static type.
Alternatively, a memory LSI such as a serial access memory (SAM) or a read-only memory (ROM), a microprocessor (MPU), a memory management unit (MMU), and a floating-point arithmetic unit (F
PU), and any type of LS, such as a logic LSI such as
An I chip may be used. The constituent elements may be a bipolar transistor, a MIS transistor, a combination of these elements, or a material other than silicon, for example, an element of gallium arsenide. Reference numeral 2 denotes an example of a power supply circuit that detects a drop in the external power supply voltage and shifts to a battery backup state. With such a power supply circuit, it is possible to prevent the loss of necessary information stored in the LSI chip even if VEXT drops due to a momentary interruption of commercial power. Among them, 3 is a power supply voltage drop detection circuit, SW is a switch for preventing a current from flowing from a battery to an external power supply terminal when information is held, 4 is a switch control signal, B is a battery, and VBT is its voltage. In the information holding mode, the entire chip operates using this battery as a power source. D is a diode for preventing current from flowing into the battery during normal operation. With this power supply circuit, VEXT is used during normal operation, and VBT is used when the information is held.
1) is applied.
【0016】さて、この例では、通常動作と情報保持動
作の違いをLSIチップ上の検出手段により検出する。
ここで5a、5bは主たる回路ブロック、5はそれらの
集合、6はチップ外部から入力した電源電圧VCCを各回
路ブロックの電源電圧VCL1、VCLnに変換するための電
源電圧変換回路である。6のなかで、6a、6cは通常
動作時用の変換回路、6b、6dは情報保持時用の変換
回路を示している。一般に、情報保持時においては通常
動作時に比べて、回路の動作電圧や動作電流は小さくて
すむため、電源電圧を供給する電圧変換回路の消費電流
を小さくして駆動能力を落しても支障がない。これによ
り、主たる回路ブロックの低消費電流化と相まって、L
SIチップ全体の消費電流を著しく低減することが可能
になる。なお、この例では2つの電圧変換回路を切り換
える方式を示したが、変換回路の数は3つ以上であって
もかまわない。また、1つの電圧変換回路を用いて、そ
の出力電圧や消費電流を変化させてもかまわない。In this example, the difference between the normal operation and the information holding operation is detected by the detecting means on the LSI chip.
Here, 5a and 5b are main circuit blocks, 5 is a set of them, and 6 is a power supply voltage conversion circuit for converting the power supply voltage VCC input from outside the chip into the power supply voltages VCL1 and VCLn of each circuit block. In FIG. 6, 6a and 6c denote conversion circuits for normal operation, and 6b and 6d denote conversion circuits for information retention. In general, the operating voltage and operating current of the circuit can be smaller during information retention than during normal operation. Therefore, there is no problem even if the current consumption of the voltage conversion circuit that supplies the power supply voltage is reduced to lower the driving capability. . As a result, the current consumption of the main circuit block is reduced,
The current consumption of the entire SI chip can be significantly reduced. In this example, a method of switching between two voltage conversion circuits is described, but the number of conversion circuits may be three or more. Further, the output voltage and the current consumption may be changed by using one voltage conversion circuit.
【0017】SW6a、SW6cはVCCがVCL1やVCLn
にほぼ等しい値にまで低下した場合、電源電圧VCCを直
接、回路ブロックに印加するためのスイッチである。ス
イッチを用いることにより、電圧変換回路をオフにし
て、さらに消費電流を低減することができる。なお、以
上の例では、スイッチと複数の電圧変換回路とにより電
源電圧変換回路を構成した例について述べたが、同様の
効果が得られれば、1つの電圧変換回路を用いてもかま
わない。また、同図中9は基準電圧VLの発生回路であ
る。この電圧を基に内部電源電圧VCL1やVCLnを発生す
る。8は情報保持動作状態であることを示す信号PDの
発生回路である。PDの発生方法としてはいくつか考え
られるが、ここでは電源電圧VCCと参照電圧VCXとを比
較し、前者が後者よりも小さいときにPDを出力すると
いう方法を用いている。For SW6a and SW6c, VCC is VCL1 or VCLn.
Is a switch for directly applying the power supply voltage Vcc to the circuit block when the voltage drops to a value substantially equal to. By using the switch, the voltage conversion circuit can be turned off and the current consumption can be further reduced. Note that, in the above example, an example in which a power supply voltage conversion circuit is configured by a switch and a plurality of voltage conversion circuits has been described; however, a single voltage conversion circuit may be used as long as a similar effect is obtained. In the figure, reference numeral 9 denotes a circuit for generating a reference voltage VL. The internal power supply voltages VCL1 and VCLn are generated based on this voltage. Reference numeral 8 denotes a circuit for generating a signal PD indicating the information holding operation state. There are several methods for generating the PD. Here, a method is used in which the power supply voltage VCC and the reference voltage VCX are compared, and the PD is output when the former is smaller than the latter.
【0018】10はリミッタ・エネーブル信号LMの発
生回路である。電源電圧が内部電源電圧よりも高く、電
圧変換回路(電圧リミッタ)を動作させるときには高電
圧(“1”)を、外部電源電圧が内部電源電圧に等しい
ところまで低下したときには低電圧(“1”)をそれぞ
れ出力する。後者の場合には電源電圧を直接回路ブロッ
クに印加すると同時に、電圧変換回路を動作させず、消
費電流を小さく抑える。図に示した例では、電源電圧V
CCと参照電圧VLXとを比較し、前者が後者よりも大きい
ときにLMを出力している。2つの信号PDとLMとに
より電源電圧変換回路の出力電圧や消費電流などを切り
換えることができる。また、図中7は入出力バッファ、
11はチップ外部と制御信号やデータの授受を行うため
の入出力バス、12はチップ内部にあって回路ブロック
間で制御信号やデータの授受を行うための内部バスであ
る。入出力バッファはレベル変換回路を兼ねており、チ
ップ内部の論理信号振幅と外部の論理信号振幅が一致し
なくても、制御信号やデータの受け渡しをすることがで
きる。また、情報保持動作状態においては、チップ外部
と内部の間で制御信号やデータの受け渡しをする必要が
ないため、情報保持状態信号PDにより入出力バッファ
をオフする。Reference numeral 10 denotes a circuit for generating a limiter enable signal LM. When the power supply voltage is higher than the internal power supply voltage and the voltage conversion circuit (voltage limiter) is operated, the high voltage (“1”) is used. When the external power supply voltage is reduced to the level equal to the internal power supply voltage, the low voltage (“1”) is used. ) Is output. In the latter case, the power supply voltage is directly applied to the circuit block, and at the same time, the voltage conversion circuit is not operated and the current consumption is reduced. In the example shown in FIG.
CC is compared with the reference voltage VLX, and LM is output when the former is larger than the latter. The output voltage and current consumption of the power supply voltage conversion circuit can be switched by the two signals PD and LM. 7 is an input / output buffer,
Reference numeral 11 denotes an input / output bus for transmitting and receiving control signals and data to and from the outside of the chip, and 12 denotes an internal bus inside the chip for transmitting and receiving control signals and data between circuit blocks. The input / output buffer also serves as a level conversion circuit, and can exchange control signals and data even when the logic signal amplitude inside the chip does not match the external logic signal amplitude. In addition, in the information holding operation state, since there is no need to exchange control signals and data between the outside and the inside of the chip, the input / output buffer is turned off by the information holding state signal PD.
【0019】図2は電源電圧VCCと内部電源電圧VCLの
関係の一例を示す図である。同図で、横軸は電源電圧V
CC、縦軸は内部電源電圧VCLに対応する。ここでは、標
準電源電圧を3〜3.6V、情報保持時の電源電圧を1
〜2V、標準動作時と情報保持時の切り換えを行うため
の参照電圧VCXを2.5Vとしたが、標準電源電圧の最
小値VCC(min)、情報保持時の電源電圧の最大値VBT(ma
x)、参照電圧VCXとの間にVBT(max)<VCX<VCC(min)
なる関係が成り立てば、ここに示した値でなくともかま
わない。また、標準動作時における内部電源電圧VCLは
1.5Vとしたが、電源電圧VCCを越えない範囲で、回
路の動作性能に応じた適当な電圧値に設定して差し支え
ない。また、この例においては、1.5V以下の電源電
圧において電源電圧VCCを直接、内部回路に印加するた
め、VLXの値を1.5Vにしている。FIG. 2 is a diagram showing an example of the relationship between the power supply voltage VCC and the internal power supply voltage VCL. In the figure, the horizontal axis is the power supply voltage V
CC and the vertical axis correspond to the internal power supply voltage VCL. Here, the standard power supply voltage is 3 to 3.6 V, and the power supply voltage when information is held is 1
The reference voltage VCX for switching between standard operation and information retention is set to 2.5 V. The minimum value of the standard power supply voltage VCC (min) and the maximum value of the power supply voltage VBT (ma
x), between reference voltage VCX and VBT (max) <VCX <VCC (min)
If the following relationship is established, the values may not be the values shown here. Although the internal power supply voltage VCL at the time of the standard operation is set to 1.5 V, an appropriate voltage value according to the operation performance of the circuit may be set within a range not exceeding the power supply voltage VCC. In this example, the value of VLX is set to 1.5 V in order to directly apply the power supply voltage VCC to the internal circuit at a power supply voltage of 1.5 V or less.
【0020】このLSIチップにおいて、電源電圧VCC
が時間的に変化した場合の、内部電源電圧VCL、2つの
制御信号LM、PDのそれぞれの時間変化の例を図3に
示す。ここでは時間t0〜t3にかけて、電源電圧VCCが
3.5V〜1Vに低下し、時間t4〜t7にかけて、電源
電圧VCCが1〜3.5Vに上昇する場合を考えている。
電源電圧VCCがVCX=2.5Vよりも小さくなるt1〜t
6の期間、信号PDが高電圧(“1”)になり、チップ
は情報保持状態となる。また、電源電圧VCCがVLX=
1.5Vよりも小さくなるt2〜t5の期間、信号LMは
低電圧(“0”)になり、チップには電源電圧VCCが直
接、印加される。なお、ここに示した電圧値はひとつの
例であり、他の電圧の組合せでも同様に適用できる。In this LSI chip, the power supply voltage VCC
FIG. 3 shows an example of a time change of each of the internal power supply voltage VCL and the two control signals LM and PD when. Here, a case is considered in which the power supply voltage VCC drops to 3.5 V to 1 V from time t0 to t3, and the power supply voltage VCC rises to 1 to 3.5 V from time t4 to t7.
T1 to t when the power supply voltage VCC becomes smaller than VCX = 2.5V
During period 6, the signal PD becomes high voltage ("1"), and the chip enters the information holding state. When the power supply voltage VCC is VLX =
During the period from t2 to t5 when the voltage is smaller than 1.5 V, the signal LM is at a low voltage ("0"), and the power supply voltage VCC is directly applied to the chip. Note that the voltage values shown here are just examples, and other voltage combinations can be similarly applied.
【0021】図4および図5には、リミッタ・エネーブ
ル信号LMを発生する方法および回路の構成の一例を示
す。信号LMは、電源電圧VCCを低下させていったとき
に、内部電源電圧VCLにはじめて等しくなるところで高
電圧(“1”)から低電圧(“0”)に遷移させてやれ
ばよい。この例では、電源電圧VCCに比例する電圧β×
VCC(0≦β≦1)と参照電圧VLとを比較回路により
比較し、前者が大きいときに高電圧(“1”)、前者が
小さいときに低電圧(“0”)を出力している。このよ
うに電源電圧VCCに比例する電圧を用いて高電圧と低電
圧の間の電圧を入力とすることにより、比較回路の電圧
増幅率を大きくとることができるなど、回路動作上、都
合が良い。例えば、β=0.5、VL=0.75Vの場合、
VLX=1.5Vとなり、電源電圧VCCが1.5V以上のと
きにリミッタ・エネーブル信号LMが高電圧(“1”)
となり、電圧変換回路が動作する。ここで、電源電圧V
CCに比例する電圧は抵抗分割などにより発生することが
できる。FIGS. 4 and 5 show an example of a method and a circuit configuration for generating the limiter enable signal LM. The signal LM may be changed from a high voltage ("1") to a low voltage ("0") when it becomes equal to the internal power supply voltage VCL for the first time when the power supply voltage VCC is lowered. In this example, a voltage β × proportional to the power supply voltage VCC
The comparison circuit compares VCC (0 ≦ β ≦ 1) with the reference voltage VL, and outputs a high voltage (“1”) when the former is large and outputs a low voltage (“0”) when the former is small. . By inputting a voltage between a high voltage and a low voltage using a voltage proportional to the power supply voltage VCC in this manner, the voltage amplification factor of the comparison circuit can be increased, which is convenient in circuit operation. . For example, when β = 0.5 and VL = 0.75V,
When VLX = 1.5 V and the power supply voltage VCC is 1.5 V or more, the limiter enable signal LM becomes high voltage ("1").
, And the voltage conversion circuit operates. Here, the power supply voltage V
The voltage proportional to CC can be generated by resistance division or the like.
【0022】図6および図7には、情報保持状態信号P
Dを発生する方法および回路の構成の一例を示す。基本
的には、前述したLM発生回路と同様な回路で構成でき
る。この場合、電源電圧VCCに比例する電圧α×VCC
(0≦α≦1)は比較回路の反転入力端子に入力する。
例えば、α=0.5、VL=0.75Vの場合、VCX=2.
5Vとなり、電源電圧VCCが2.5V以下のときに情報
保持状態信号PDが高電圧(“1”)となり、情報保持
状態になる。ここで、電源電圧VCCに比例する電圧は抵
抗R1とR2の抵抗分割により発生している。抵抗R1と
R2は半導体基板中に形成された不純物拡散層やポリシ
リコン、さらにはMIS−FETのチャネル抵抗などい
ずれを用いて構成しても構わない。FIGS. 6 and 7 show the information holding state signal P
An example of a method for generating D and a circuit configuration will be described. Basically, it can be constituted by a circuit similar to the LM generation circuit described above. In this case, a voltage α × VCC proportional to the power supply voltage VCC
(0 ≦ α ≦ 1) is input to the inverting input terminal of the comparison circuit.
For example, when α = 0.5 and VL = 0.75V, VCX = 2.
When the power supply voltage VCC becomes 2.5 V or less, the information holding state signal PD becomes a high voltage ("1") and enters the information holding state. Here, the voltage proportional to the power supply voltage VCC is generated by resistance division of the resistors R1 and R2. The resistors R1 and R2 may be formed using any of an impurity diffusion layer and polysilicon formed in a semiconductor substrate, and a channel resistance of a MIS-FET.
【0023】図8は、スタティックメモリをその一部に
含むLSIに本発明を適用した一実施例を示している。
図中、5cはスタティックメモリのメモリセルアレー、
5dは論理回路等の情報保持を必要としない回路ブロッ
クであり、それぞれの電源電圧はVCL2およびVCL1であ
る。メモリセルは4つのNチャネルMOS-FET T6〜T9
と2つの抵抗素子R7、R8とからなっている。抵抗値を
Rとすると、1つのメモリセルあたりに流れる電流値は
VCL2/Rとなる。したがって、情報保持時には雑音余
裕(ノイズマージン)が確保できる範囲内で電圧値をで
きるだけ下げることが望ましい。図9に示すように、こ
の例では、標準動作時のVCL2を1.5V、情報保持例の
VCL2を1Vとしている。論理回路ブロック5dはイン
バータや論理ゲートなどにより構成されている。図中、
矢印の付いているT11、T13はPチャネルMOS-FET、そ
の他のT10、T12はNチャネルMOS-FETを示している。
情報保持時には、これら論理回路は動作させる必要がな
いため、電源電圧を供給する必要がない。したがって、
ここでは標準動作時のVCL1を1.5V、情報保持時のV
CL1を0Vとしている。内部電源電圧VCL2およびVCL1
は電源電圧変換回路6eあるいはスイッチとして動作す
るPチャネルMOS-FET T1 とにより供給される。電源
電圧変換回路は、差動増幅回路A1、差動増幅回路の動
作電流を制御するためにもうけられた抵抗R3と2つの
NチャネルMOS-FET T3、T4、差動増幅回路の反転入
力端子への帰還量を制御するためにもうけた3つの抵抗
R4〜R6とPチャネルMOS-FET T5、およびスイッチと
して動作するPチャネルMOS-FETT2、とから構成されて
いる。電源電圧が高く、内部電源電圧をVCCから降下さ
せる場合には、リミッタ・エネーブル信号LMが高電圧
(“1”)になる。この時、T1がカットオフする、と
同時にT3が導通し、差導増幅回路A1にバイアス電流が
供給され、非反転入力電圧VLに比例した電圧が出力さ
れる。これと反対に、信号LMが低電圧(“0”)の時
には、T3がカットオフし、差動増幅回路にバイアス電
流が供給されなくなる。そのため、電源電圧VCCが直
接、内部電源電圧として出力される。情報保持動作時に
は情報保持信号PDが高電圧(“1”)になる。この時
には、トランジスタT2 がカットオフし、回路ブロック
5dへの電源供給を停止する。一方、T4 がカットオフ
し、差動増幅回路のバイアス電流の値は抵抗R3 によっ
て決まるようになる。情報保持状態においてメモリセル
アレーが消費する電流は非常に小さく、かつ時間的にほ
ぼ一定の直流電流とみなすことができる。したがって、
差動増幅回路の負荷駆動能力は標準動作時に比べて格段
に小さくてもよく、バイアス電流を著しく低下させて
も、動作上、支障がない。また同時にT5 を導通させ、
差動増幅回路の帰還量を大きくすることにより、情報保
持動作時の内部電源電圧を下げている。これにより、情
報保持時のチップ全体の消費電流を著しく低減すること
ができる。なお、この例では、VL=0.75V、R4=
R6=3R5としている。このときのVCL2の値は、標準
動作時で1.5V、情報保持時で1.0Vとなる。FIG. 8 shows an embodiment in which the present invention is applied to an LSI including a static memory as a part thereof.
In the figure, 5c is a memory cell array of a static memory,
Reference numeral 5d denotes a circuit block such as a logic circuit that does not need to hold information, and its power supply voltage is VCL2 and VCL1. The memory cells are four N-channel MOS-FETs T6 to T9
And two resistance elements R7 and R8. Assuming that the resistance value is R, the current value flowing per memory cell is VCL2 / R. Therefore, it is desirable to lower the voltage value as much as possible within a range where noise margin (noise margin) can be secured when information is held. As shown in FIG. 9, in this example, VCL2 in the standard operation is set to 1.5 V, and VCL2 in the information holding example is set to 1 V. The logic circuit block 5d includes an inverter, a logic gate, and the like. In the figure,
T11 and T13 with arrows indicate P-channel MOS-FETs, and other T10 and T12 indicate N-channel MOS-FETs.
When information is held, these logic circuits do not need to be operated, so that there is no need to supply a power supply voltage. Therefore,
Here, VCL1 at the time of standard operation is set to 1.5 V, and VCL1 at the time of holding information.
CL1 is set to 0V. Internal power supply voltages VCL2 and VCL1
Is supplied by the power supply voltage conversion circuit 6e or the P-channel MOS-FET T1 operating as a switch. The power supply voltage conversion circuit is connected to the differential amplifier A1, the resistor R3 provided for controlling the operating current of the differential amplifier, two N-channel MOS-FETs T3 and T4, and the inverting input terminal of the differential amplifier. , And three resistors R4 to R6, a P-channel MOS-FET T5, and a P-channel MOS-FET T2 operating as a switch. When the power supply voltage is high and the internal power supply voltage drops from VCC, the limiter enable signal LM becomes high voltage ("1"). At this time, T1 is cut off, and at the same time, T3 is turned on, a bias current is supplied to the differential amplifier circuit A1, and a voltage proportional to the non-inverting input voltage VL is output. Conversely, when the signal LM is at a low voltage ("0"), T3 is cut off, and no bias current is supplied to the differential amplifier circuit. Therefore, the power supply voltage VCC is directly output as the internal power supply voltage. During the information holding operation, the information holding signal PD becomes high voltage ("1"). At this time, the transistor T2 is cut off, and the power supply to the circuit block 5d is stopped. On the other hand, T4 is cut off, and the value of the bias current of the differential amplifier circuit is determined by the resistor R3. In the information holding state, the current consumed by the memory cell array is very small, and can be regarded as a substantially constant DC current in time. Therefore,
The load driving capability of the differential amplifier circuit may be much smaller than that in the standard operation, and there is no problem in operation even if the bias current is significantly reduced. At the same time, T5 is made conductive,
By increasing the amount of feedback of the differential amplifier circuit, the internal power supply voltage during the information holding operation is reduced. As a result, the current consumption of the entire chip when information is held can be significantly reduced. In this example, VL = 0.75V, R4 =
R6 = 3R5. At this time, the value of VCL2 is 1.5 V during standard operation and 1.0 V when information is held.
【0024】図9は電源電圧VCCと内部電源電圧VCL2
およびVCL1の関係の一例を示している。同図で、横軸
は電源電圧VCC、縦軸は内部電源電圧VCLである。ここ
では図2の例と同様、標準電源電圧を3〜3.6V、情
報保持時の電源電圧を1〜2V、標準動作時と情報保持
時の切り換えを行うための参照電圧VCXを2.5Vとし
た。標準動作時における内部電源電圧VCL2およびVCL1
は1.5V、情報保持時における内部電源電圧VCL2 は
1Vとしたが、それぞれ電源電圧VCC を越えない範囲
で、回路の動作性能に応じた適当な電圧値に設定して差
し支えない。FIG. 9 shows the power supply voltage VCC and the internal power supply voltage VCL2.
And an example of the relationship between VCL1 and VCL1. In the figure, the horizontal axis represents the power supply voltage VCC, and the vertical axis represents the internal power supply voltage VCL. Here, as in the example of FIG. 2, the standard power supply voltage is 3 to 3.6 V, the power supply voltage for information retention is 1 to 2 V, and the reference voltage VCX for switching between the standard operation and the information retention is 2.5 V. And Internal power supply voltages VCL2 and VCL1 during standard operation
Is 1.5 V, and the internal power supply voltage VCL2 when information is held is 1 V. However, an appropriate voltage value according to the operation performance of the circuit may be set within a range not exceeding the power supply voltage VCC.
【0025】このLSIチップにおいて、電源電圧VCC
が時間的に変化した場合の、内部電源電圧VCL2 およ
びVCL1、2つの制御信号LM、PDのそれぞれの時間
変化の例を図10に示す。ここでは、時間t0〜t2にか
けて、電源電圧VCCが3.3〜2Vに低下し、時間t3
〜t5にかけて、電源電圧VCCが2〜3.3Vに上昇する
場合を考えている。電源電圧VCCがVCX=2.5Vより
も小さくなるt1〜t4の期間、信号PDが高電圧
(“1”)になり、チップは情報保持状態となる。ま
た、この時間範囲において電源電圧VCCは1.5Vより
も小さくならないため、信号LMは高電圧(“1”)の
ままである。In this LSI chip, the power supply voltage VCC
FIG. 10 shows an example of the time change of each of the internal power supply voltages VCL2 and VCL1, and the two control signals LM and PD, when the time varies. Here, the power supply voltage VCC drops to 3.3 to 2 V from time t0 to t2, and the time t3
It is assumed that the power supply voltage VCC rises to 2 to 3.3 V from to t5. During the period from t1 to t4 when the power supply voltage VCC becomes smaller than VCX = 2.5 V, the signal PD becomes high voltage ("1"), and the chip enters the information holding state. In this time range, the power supply voltage VCC does not become lower than 1.5 V, so that the signal LM remains at the high voltage ("1").
【0026】以上述べた実施例によれば、標準動作時に
おいては高速に動作し、情報保持時においては必要最低
限の電力で情報を保持することのできるスタティックメ
モリあるいは、スタティックメモリをその一部に含むL
SIを実現することができる。なお、以上の実施例で
は、高抵抗負荷によるスタティックメモリセルを用いた
例について述べたが、その他にも例えば、2つのCMO
Sインバータと2つの選択トランジスタとからなるCM
OS型メモリセルや、2つのNANDゲートあるいはN
ORゲートを用いたラッチ回路などにより記憶回路を構
成する場合にも同様に本発明を適用できる。According to the above-described embodiment, a static memory or a static memory capable of operating at a high speed in a standard operation and retaining information with a minimum necessary power in retaining information is used. L included in
SI can be realized. In the above embodiment, an example using a static memory cell with a high resistance load has been described.
CM consisting of S inverter and two selection transistors
OS memory cells, two NAND gates or N
The present invention can be similarly applied to a case where a storage circuit is formed by a latch circuit using an OR gate or the like.
【0027】図11は、ダイナミックメモリに本発明を
適用した一実施例を示している。図中、5eは1.5V
以下の電源電圧で動作するダイナミックメモリであり、
一つのメモリセルは、NチャネルMOS-FET T18 および
蓄積容量CS1により構成されている。13はメモリセル
アレー、14はロウ・アドレス・バッファ、15はカラ
ム・アドレス・バッファ、16はロウ・アドレス・スト
ローブ(RAS)入力バッファ、17はカラム・アドレ
ス・ストローブ(CAS)入力バッファ、18はライト
・エネーブル(WE)入力バッファ、19はデータ入力
バッファ、20はデータ出力バッファ、21はロウ・ア
ドレス・ストローブ(RAS)信号をもとに制御クロッ
クを発生するクロック発生回路、22はカラム・アドレ
ス・ストローブ(CAS)信号をもとに制御クロックを
発生するクロック発生回路、23は書き込みクロック発
生回路、24はリフレッシュ(RFSH)信号発生回
路、25はリフレッシュアドレス発生回路、26はリフ
レッシュアドレスと外部入力アドレスの切り換えを行う
マルチプレクサである。ダイナミックメモリでは蓄積容
量CS1に電荷を蓄えることにより情報を記憶しているた
め、情報保持時においても、周期的に信号電荷を読出し
て再書き込みをおこなう、いわゆるリフレッシュ動作が
必要となり、メモリセルアレー以外の一部周辺回路も動
作させる必要がある。また、十分な雑音余裕を確保する
ためには、情報保持時においても標準動作時と同等の信
号電荷量を確保する必要がある。そこで、この例では、
図12に示すように、情報保持時と標準動作時の内部電
源電圧を変化させず、1.5V(一定)としている。情
報保持時においてはチップ外部との入出力を行う必要が
ないため、全ての入出力バッファ14〜20は信号PD
によりカットオフしている。また、マルチプレクサを信
号PDにより制御し、情報保持時にはリフレッシュアド
レス発生回路により出力されるアドレスに切り換えてい
る。リフレッシュ動作時には、信号RFSHが高電圧
(“1”)になる。この信号はリフレッシュアドレス発
生回路に入力され、リフレッシュアドレスを順次、増加
または減少させる。同時に、RFSHはクロック発生回
路21を起動し、リフレッシュに必要なクロックを発生
する。内部電源電圧VCL は電源電圧変換回路6fおよ
びスイッチとして動作するPチャネルMOS-FET T14と
により供給される。電源電圧変換回路は、差同増幅回路
A2、差動増幅回路の動作電流を制御するためにもうけ
られた抵抗R9と3つのNチャネルMOS-FET T15、T1
6、T17、差動増幅回路の反転入力端子への帰還量を制
御するためにもうけた2つの抵抗R10、R11とから構成
されている。電源電圧が高く、内部電源電圧をVCCから
降下させる場合には、リミッタ・エネーブル信号LMが
高電圧(“1”)になる。この時、T14がカットオフす
る、と同時にT15が導通し、差動増幅回路A2にバイア
ス電流が供給され、非反転入力の電圧VLに比例した電
圧が出力される。これと反対に、信号LMが低電圧
(“0”)の時には、T15がカットオフし、差動増幅回
路にバイアス電流が供給されなくなる。そのため、電源
電圧VCCが直接、内部電源電圧として出力される。情報
保持動作時には情報保持信号PDが高電圧(“1”)に
なる。この時にはT16をカットオフし、差動増幅回路の
バイアス電流の値を抵抗R9によって決めている。情報
保持状態で、かつ周辺回路が動作していない期間は消費
電流が小さい。したがって、差動増幅回路の負荷駆動能
力は標準動作時に比べて格段に小さくてもよく、バイア
ス電流を著しく低下させても、動作上支障がない。リフ
レッシュ動作時には、信号RFSHを電圧変換回路6に
フィードバックしてT17を導通させ、差動増幅回路のバ
イアス電流を標準動作時と同程度の値としている。こう
することにより、リフレッシュ動作期間中、データ線の
充放電や周辺回路の動作に必要な電源電流を供給するこ
とができる。したがって、情報保持時においても、雑音
余裕を低下させることなくチップ全体の消費電流を著し
く低減することができる。なお、この例では、VL=0.
75V、R10=R11としてVCL=1.5Vを得ている
が、この他の電圧値や抵抗値の組合せでも構わない。FIG. 11 shows an embodiment in which the present invention is applied to a dynamic memory. In the figure, 5e is 1.5V
A dynamic memory that operates with the following power supply voltage,
One memory cell is composed of an N-channel MOS-FET T18 and a storage capacitor CS1. 13 is a memory cell array, 14 is a row address buffer, 15 is a column address buffer, 16 is a row address strobe (RAS) input buffer, 17 is a column address strobe (CAS) input buffer, 18 is A write enable (WE) input buffer, 19 is a data input buffer, 20 is a data output buffer, 21 is a clock generation circuit for generating a control clock based on a row address strobe (RAS) signal, and 22 is a column address. A clock generation circuit for generating a control clock based on a strobe (CAS) signal, 23 a write clock generation circuit, 24 a refresh (RFSH) signal generation circuit, 25 a refresh address generation circuit, 26 a refresh address and an external input Switch the address It is a mux. In the dynamic memory, information is stored by storing charges in the storage capacitor CS1, so that a so-called refresh operation of periodically reading out signal charges and performing rewriting, even when information is held, is required. Some of the peripheral circuits need to be operated. In addition, in order to ensure a sufficient noise margin, it is necessary to ensure the same signal charge amount as in the standard operation even when information is held. So, in this example,
As shown in FIG. 12, the internal power supply voltage at the time of information holding and at the time of standard operation is not changed and is kept at 1.5 V (constant). When information is held, there is no need to perform input / output with the outside of the chip.
Cut off. Further, the multiplexer is controlled by a signal PD, and when information is held, the address is switched to an address output from a refresh address generation circuit. At the time of the refresh operation, the signal RFSH becomes a high voltage ("1"). This signal is input to the refresh address generation circuit, and sequentially increases or decreases the refresh address. At the same time, the RFSH activates the clock generation circuit 21 to generate a clock required for refresh. The internal power supply voltage VCL is supplied by a power supply voltage conversion circuit 6f and a P-channel MOS-FET T14 operating as a switch. The power supply voltage conversion circuit includes a differential amplifier circuit A2, a resistor R9 provided for controlling the operating current of the differential amplifier circuit, and three N-channel MOS-FETs T15 and T1.
6, T17, and two resistors R10 and R11 provided to control the amount of feedback to the inverting input terminal of the differential amplifier circuit. When the power supply voltage is high and the internal power supply voltage drops from VCC, the limiter enable signal LM becomes high voltage ("1"). At this time, T14 is cut off, and at the same time, T15 conducts, a bias current is supplied to the differential amplifier circuit A2, and a voltage proportional to the non-inverting input voltage VL is output. Conversely, when the signal LM is at a low voltage ("0"), T15 is cut off, and no bias current is supplied to the differential amplifier circuit. Therefore, the power supply voltage VCC is directly output as the internal power supply voltage. During the information holding operation, the information holding signal PD becomes high voltage ("1"). At this time, T16 is cut off, and the value of the bias current of the differential amplifier circuit is determined by the resistor R9. The current consumption is small in the information holding state and during the period when the peripheral circuit is not operating. Therefore, the load driving capability of the differential amplifier circuit may be much smaller than that in the standard operation, and there is no operational problem even if the bias current is significantly reduced. At the time of the refresh operation, the signal RFSH is fed back to the voltage conversion circuit 6 to turn on T17, and the bias current of the differential amplifier circuit is set to a value similar to that at the time of the standard operation. By doing so, a power supply current necessary for charging / discharging the data lines and operating the peripheral circuits can be supplied during the refresh operation. Therefore, even when information is held, the current consumption of the entire chip can be significantly reduced without lowering the noise margin. In this example, VL = 0.
Although VCL = 1.5 V is obtained by setting 75 V and R10 = R11, other combinations of voltage values and resistance values may be used.
【0028】このLSIチップにおいて、電源電圧VCC
が時間的に変化した場合の、内部電源電圧VCL、2つの
制御信号LM、PD、リフレッシュ信号RFSH、およ
び差動増幅回路のバイアス電流値のそれぞれの時間変化
の例を図12に示す。ここでは、時間t0〜t2にかけ
て、電源電圧VCCが3.3〜2Vに低下し、時間t3〜t
5にかけて、電源電圧VCC が2〜3.3Vに上昇する場
合を考えている。電源電圧VCCがVCX=2.5Vよりも
小さくなるt1〜t4の期間、信号PDが高電圧
(“1”)になり、チップは情報保持状態となる。ま
た、この時間範囲において電源電圧VCCは1.5Vより
も小さくならないため、信号LMは高電圧(“1”)の
ままである。情報保持期間中、リフレッシュ動作時に
は、標準動作時と同程度のバイアス電流IB1を流し、そ
れ以外は十分小さな値IB2を流している。In this LSI chip, the power supply voltage Vcc
FIG. 12 shows an example of a time change of each of the internal power supply voltage VCL, the two control signals LM and PD, the refresh signal RFSH, and the bias current value of the differential amplifier circuit when the time varies with time. Here, the power supply voltage VCC drops to 3.3 to 2 V from time t0 to t2, and the time t3 to t2
It is assumed that the power supply voltage VCC rises to 2 to 3.3 V toward 5. During the period from t1 to t4 when the power supply voltage VCC becomes smaller than VCX = 2.5 V, the signal PD becomes high voltage ("1"), and the chip enters the information holding state. In this time range, the power supply voltage VCC does not become lower than 1.5 V, so that the signal LM remains at the high voltage ("1"). During the information holding period, during the refresh operation, the same bias current IB1 as during the standard operation flows, and otherwise a sufficiently small value IB2 flows.
【0029】以上述べた例では、同じアドレス・バスか
らロウ・アドレスとカラム・アドレスを時間的に切り換
えて取り組む。いわゆるアドレス・マルチプレクス方式
を用いているが、全てのアドレスを同時に取り込む一般
的な方式を用いても本発明を同様に適用できる。また、
特願昭63−148104や特願昭63−222317
に述べられているような、プレートを駆動してデータ線
の電圧振幅を低減するダイナミックメモリを用いること
により、より低消費電力メモリを実現することができ
る。In the above-described example, the row address and the column address are temporally switched from the same address bus. Although the so-called address multiplex system is used, the present invention can be similarly applied to a general system in which all addresses are taken in simultaneously. Also,
Japanese Patent Application Nos. 63-148104 and 63-222317
By using a dynamic memory that drives the plate to reduce the voltage amplitude of the data line as described in the above section, a memory with lower power consumption can be realized.
【0030】図13(a)および(b)は情報保持時に
おけるリフレッシュ信号RFSHのタイミングの一例を
示している。ここでは、4096サイクルで全メモリア
レーをリフレッシュする場合の例を示している。電源電
圧を、例えば1.5V以下にまで低下させることによ
り、メモリ全体の消費電流を大幅に下げることができる
ため、64Mb程度の大容量のメモリであっても、リフ
レッシュサイクルを4096から増やす必要がなくな
り、システムを構成しやすくなる。情報保持状態に移行
して最初の4096サイクルで集中リフレッシュ、すな
わち比較的短い周期TC1で信号RFSHを発生させてい
る。これは、標準動作時におけるリフレッシュ制御がR
FSHによる内部リフレッシュとは無関係であるためで
ある。こうした初期化を行うことにより、状態が移行す
る前後でリフレッシュ周期の仕様を満たさなくなる危険
性を回避することができる。図13(a)では、集中リ
フレッシュの後、一定の周期TC2で信号RFSHを発生
させている。これに対して同図(b)では、周期TC3で
集中リフレッシュを繰り返している、集中リフレッシュ
中の信号RFSHの周期は、最初の集中リフレッシュと
同じ値TC1にしている。これは他の値でも差し支えない
が、信号発生回路の構成上、同じ値にしたほうが都合が
良い。FIGS. 13A and 13B show an example of the timing of the refresh signal RFSH when information is held. Here, an example is shown in which all memory arrays are refreshed in 4096 cycles. By reducing the power supply voltage to, for example, 1.5 V or less, the current consumption of the entire memory can be significantly reduced. Therefore, even for a large-capacity memory of about 64 Mb, the refresh cycle needs to be increased from 4096. And the system becomes easier to configure. The state is shifted to the information holding state, and the concentrated refresh is performed in the first 4096 cycles, that is, the signal RFSH is generated in the relatively short cycle TC1. This is because refresh control during standard operation is R
This is because it is unrelated to the internal refresh by FSH. By performing such initialization, it is possible to avoid a risk that the specification of the refresh cycle is not satisfied before and after the state transition. In FIG. 13A, the signal RFSH is generated at a constant cycle TC2 after the concentrated refresh. On the other hand, in FIG. 6B, the concentrated refresh is repeated at the cycle TC3, and the cycle of the signal RFSH during the concentrated refresh is set to the same value TC1 as the first concentrated refresh. This value may be another value, but it is more convenient to set the same value in view of the configuration of the signal generating circuit.
【0031】図14は図13(a)の例にたいするリフ
レッシュ周期TC2のチップ温度依存性の一例を示してい
る。チップ温度と情報保持時間の関係は、例えばアイ・
イー・イー・イー・トランザクションズ・オン・エレク
トロン・デバイセズ、第35巻、第8号、第1257〜
1263頁(1987)(IEEE Transactions on
Electron Devices, Vol.35,No.8, pp.1257−1
263,August 1987)において論じられている。
これによれば、チップ温度が0〜100℃まで変化した
ときの情報保持時間の変化は約3桁である。したがっ
て、リフレッシュ周期TC2を図14のように変化させれ
ば、実際の情報保持特性に合わせることができる。情報
保持状態においては、チップの消費電力は極めて小さく
なるため、環境温度とチップ温度との差はほとんどな
い。したがって、低い環境温度で使用することにより、
リフレッシュ周期を伸ばし、さらに低電力化することが
できる。これにより、電池を電源とする携帯型電子機器
などに搭載するのに適したダイナミックメモリを供する
ことができる。なお、図14のような温度依存性を有す
る発振回路は特開昭60−136088に述べられてい
る。FIG. 14 shows an example of the chip temperature dependency of the refresh cycle TC2 with respect to the example of FIG. The relationship between chip temperature and information retention time is, for example,
EE Transactions on Electron Devices, Vol. 35, No. 8, 1257-
1263 (1987) (IEEE Transactions on
Electron Devices, Vol. 35, No. 8, pp. 1257-1
263, August 1987).
According to this, the change in the information retention time when the chip temperature changes from 0 to 100 ° C. is about three digits. Therefore, by changing the refresh cycle TC2 as shown in FIG. 14, it is possible to match the actual information holding characteristics. In the information holding state, since the power consumption of the chip is extremely small, there is almost no difference between the ambient temperature and the chip temperature. Therefore, by using at low ambient temperature,
The refresh cycle can be extended, and the power can be further reduced. Accordingly, a dynamic memory suitable for being mounted on a portable electronic device or the like using a battery as a power supply can be provided. An oscillation circuit having temperature dependence as shown in FIG. 14 is described in Japanese Patent Application Laid-Open No. Sho 60-13688.
【0032】図15は図13(b)の例において、リフ
レッシュ不良が発生したときの例を示している。図にお
いて、横軸はリフレッシュ周期、縦軸は累積不良度数で
ある。リフレッシュ周期TC3に対して、1ビットのみ不
良となっている。メモリのごく一部のみが不良の場合、
不良メモリセルを、あらかじめチップ上に設けておいた
予備のメモリセルで置換することにより修復する、いわ
ゆる欠陥救済技術がある。この技術は、例えば、アイ・
イー・イー・イー・ジャーナル・オブ・ソリッド・ステ
ート・サーキッツ、第16巻、第5号、第479〜48
7頁(1981)(IEEE Journal of Solid-State
Circuits, Vol.16,No.5,pp.479−487,19
81)において論じられている。この技術は図15のよ
うなリフレッシュ不良に対しても同様に適用できる。し
かし、従来の欠陥救済技術では、予備のメモリセルを必
要とするため、チップ面積の増大を招くという欠点があ
った。図16,図17,図18に示したのは、予備のメ
モリセルを用いないリフレッシュ不良救済技術の例であ
る。これは、図15においてリフレッシュ周期TC3で不
良となるメモリセルのみを、それよりも短い周期、例え
ばTC4でリフレッシュするというものである。以下、図
16〜18を用いて説明する。図16はこの不良救済技
術を用いたときの、情報保持時におけるリフレッシュ信
号RFSHのタイミングの一例を示している。ここで
は、アドレス1がリフレッシュ不良である場合を考えて
いる。図に示すように、ひとつの集中リフレッシュから
次の集中リフレッシュの間、周期TC4でアドレス1をリ
フレッシュしている。こうすれば、全アドレスを短い周
期TC4でリフレッシュする場合に比べて消費電流を著し
く低減することができる。各リフレッシュ周期の間には
4096×TC1≦TC4≦TC3が成り立つ必要がある。図
17はリフレッシュアドレスおよびリフレッシュ信号R
FSHを発生する回路構成の一例、図18はその動作タ
イミングを示している。図17において、OSCはクロ
ックφ0を発生する発振器、DV1,DV4,DV3 はク
ロックφ0 の整数倍の周期を有するクロックφ1,φ4,
φ3 を発生する分周器、30は13ビットのシンクロナ
ス・カウンタ、31はリフレッシュアドレス発生回路、
32はリフレッシュ信号(RFSH)発生回路、I1は
インバータ、G1はANDゲート、G2 はORゲートを
それぞれ示している。カウンタはクロックφ1 により動
作し、Reset端子に高電圧(“1”)が印加され、カウ
ンタ出力が全て低電圧(“0”)にリセットされた状態
から計数を開始する。出力が4097になると出力Q12
が高電圧(“1”)となり、計数を停止する。図中e
はカウンタ・エネーブル信号である。カウンタの動作
中、eは高電圧(“1”)であるため、リフレッシュア
ドレス発生回路の出力ar0〜ar11にはカウンタの出力
Q0〜Q11が出力される。カウンタが停止した後、eは
低電圧(“0”)となり、ar0〜ar11 には不良アドレ
スaS0〜aS11 が出力される。同様に、カウンタの動作
中はクロックφ1 が、カウンタ停止後はクロックφ4、
がそれぞれリフレッシュ信号発生回路から出力される。
これにより、カウンタの動作中は周期TC1で4096回
集中リフレッシュを行い、カウンタ停止後は周期TC4で
不良アドレスのみをリフレッシュすることができる。な
お、ここでは一つの不良アドレスのみを救済する例につ
いて述べたが、複数の不良アドレスを救済する場合につ
いても、同様に本発明が適用できる。FIG. 15 shows an example when a refresh failure occurs in the example of FIG. 13B. In the figure, the horizontal axis is the refresh cycle, and the vertical axis is the cumulative failure frequency. Only one bit is defective with respect to the refresh cycle TC3. If only a small part of the memory is bad,
There is a so-called defect remedy technique in which a defective memory cell is repaired by replacing it with a spare memory cell provided on a chip in advance. This technology, for example,
EEE Journal of Solid State Circuits, Vol. 16, No. 5, 479-48
7 pages (1981) (IEEE Journal of Solid-State)
Circuits, Vol.16, No.5, pp.479-487,19
81). This technique can be similarly applied to a refresh failure as shown in FIG. However, the conventional defect remedy technique requires a spare memory cell, and thus has a disadvantage of increasing the chip area. FIG. 16, FIG. 17, and FIG. 18 show examples of the refresh failure remedy technique using no spare memory cell. This means that only the memory cells that become defective in the refresh cycle TC3 in FIG. 15 are refreshed in a shorter cycle, for example, TC4. Hereinafter, description will be made with reference to FIGS. FIG. 16 shows an example of the timing of the refresh signal RFSH at the time of holding information when this defect remedy technique is used. Here, it is assumed that the address 1 has a refresh failure. As shown in the figure, the address 1 is refreshed at a period TC4 from one concentrated refresh to the next concentrated refresh. In this case, the current consumption can be significantly reduced as compared with the case where all the addresses are refreshed in the short cycle TC4. It is necessary that 4096 × TC1 ≦ TC4 ≦ TC3 be satisfied between each refresh cycle. FIG. 17 shows a refresh address and a refresh signal R.
FIG. 18 shows an example of a circuit configuration for generating the FSH, and FIG. 18 shows the operation timing. In FIG. 17, OSC is an oscillator for generating a clock φ0, and DV1, DV4, DV3 are clocks φ1, φ4,.
a divider for generating φ3, 30 a 13-bit synchronous counter, 31 a refresh address generator,
32 is a refresh signal (RFSH) generating circuit, I1 is an inverter, G1 is an AND gate, and G2 is an OR gate. The counter operates according to the clock φ1, and starts counting from a state in which a high voltage (“1”) is applied to the Reset terminal and all the counter outputs are reset to a low voltage (“0”). When the output reaches 4097, the output Q12
Becomes high voltage ("1"), and stops counting. E in the figure
Is a counter enable signal. During the operation of the counter, e is at a high voltage ("1"), so that the outputs Q0 to Q11 of the counter are output to the outputs ar0 to ar11 of the refresh address generation circuit. After the counter stops, e becomes low voltage ("0"), and defective addresses aS0 to aS11 are output to ar0 to ar11. Similarly, during the operation of the counter, the clock φ1 is activated, and after the counter is stopped, the clock φ4,
Are output from the refresh signal generation circuit.
As a result, during the operation of the counter, the concentrated refresh is performed 4096 times in the cycle TC1, and after the counter is stopped, only the defective address can be refreshed in the cycle TC4. Here, an example in which only one defective address is rescued has been described, but the present invention can be similarly applied to a case where a plurality of defective addresses are rescued.
【0033】以上述べた実施例によれば、標準動作時に
おいては高速に動作し、情報保持時においては必要最低
限の電力で情報を保持することのできるダイナミックメ
モリあるいは、ダイナミックメモリをその一部に含むL
SIを実現することができる。さらには、従来ダイナミ
ックメモリで問題となっていた電源電圧変動にたいして
も、図11、12に示したように、内部回路を例えば
1.5Vのような低電圧で動作させることにより、外部
電源電圧が大きく変化しても、安定に動作させることが
できる。According to the above-described embodiment, a dynamic memory or a dynamic memory capable of operating at a high speed in a standard operation and retaining information with a minimum necessary power in retaining information is used. L included in
SI can be realized. Further, even with respect to the power supply voltage fluctuation which has been a problem in the conventional dynamic memory, the external power supply voltage is reduced by operating the internal circuit at a low voltage such as 1.5 V as shown in FIGS. Even if it changes greatly, it can be operated stably.
【0034】いままで述べてきた実施例においては、標
準動作状態と情報保持動作状態の違いをLSIチップ上
に設けた検出手段により検出していたが、動作状態をチ
ップ外部からコントロールしても構わない。図19は情
報保持状態への移行を外部からコントロールする、本発
明の他の一実施例を示している。この中で、4bはチッ
プ外部から入力される情報保持状態信号、1Bは図1の
LSIチップと同様、情報記憶機能あるいは情報処理機
能を有するLSIチップ、PAD3は情報保持状態信号
を受信するためのボンディングパッドをそれぞれ示して
いる。図1のLSIチップと異なる点は、チップ上に検
出手段と情報保持状態信号の発生手段を設ける必要がな
いことである。このチップを図1のLSIチップとは別
に設計しても良いし、一つのチップを設計し、ボンディ
ングの切り換えやアルミニウム配線のマスタスライスで
分けてもかまわない。In the embodiments described so far, the difference between the standard operation state and the information holding operation state is detected by the detecting means provided on the LSI chip. However, the operation state may be controlled from outside the chip. Absent. FIG. 19 shows another embodiment of the present invention in which the transition to the information holding state is externally controlled. Among them, 4b is an information holding state signal input from the outside of the chip, 1B is an LSI chip having an information storage function or information processing function like the LSI chip of FIG. 1, and PAD3 is for receiving the information holding state signal. Each shows a bonding pad. The difference from the LSI chip of FIG. 1 is that it is not necessary to provide a detecting means and an information holding state signal generating means on the chip. This chip may be designed separately from the LSI chip of FIG. 1, or one chip may be designed and divided by switching of bonding or master slice of aluminum wiring.
【0035】図20は図19のLSIチップを電池Bを
電源として動作させる場合を示している。電池の電圧値
は、その種類により1〜3.6Vなどの広範囲に分布す
る。したがって、情報保持状態への移行を電圧変化で検
出する方法に比べて、システムが外部からコントロール
できるほうが都合が良い。図21は内部電源電圧VCLの
電源電圧VCCに対する依存性を示している。この例で
は、標準電源電圧範囲を1〜3.6Vとし、1.5〜3.
6VのときにはVCL=1.5V、1〜1.5Vのときには
VCL=VCCとしている。こうすることにより、1〜3.
6Vといった広い電源電圧範囲にわたって内部電源電圧
の変化を小さく抑えることができ、動作速度や消費電
流、動作余裕といった動作性能の電源電圧依存性がほと
んどないLSIを実現することができる。また、電源電
圧を変化させることなく、必要に応じて情報保持状態へ
移行させることができるため、システムの状態に応じて
不必要な電力消費を抑え、電池で動作する電子機器の動
作時間を長くすることができる。FIG. 20 shows a case where the LSI chip shown in FIG. 19 is operated using a battery B as a power supply. The voltage value of the battery is distributed over a wide range such as 1 to 3.6 V depending on the type. Therefore, it is more convenient that the system can be controlled from the outside, as compared with the method of detecting the transition to the information holding state by voltage change. FIG. 21 shows the dependency of the internal power supply voltage VCL on the power supply voltage VCC. In this example, the standard power supply voltage range is set to 1 to 3.6 V, and 1.5 to 3.0.
At 6V, VCL = 1.5V, and at 1-1.5V, VCL = VCC. By doing so, 1-3.
A change in the internal power supply voltage can be suppressed over a wide power supply voltage range such as 6 V, and an LSI in which the operation performance such as the operation speed, current consumption, and operation margin hardly depends on the power supply voltage can be realized. In addition, since it is possible to shift to the information holding state as needed without changing the power supply voltage, unnecessary power consumption is suppressed according to the state of the system, and the operating time of the electronic device operated by the battery is extended. can do.
【0036】図1や図19に示した電池バックアップ回
路をチップ上に取り込み、電源の切り換えをチップ上で
おこなうようにしたLSIの構成例を図22に示す。こ
の図で、1Cは図1のLSIチップと同様、情報記憶機
能あるいは情報処理機能を有するLSIチップ、40は
電源切り換え回路、41は電源降下検出回路、SL、SB
は電源降下検出回路が発生する切り換え信号、SW40
a、SW40bは切り換え信号SL、SBにより電源の切り換
えを行うスイッチ、PAD4は電池の電圧を印加するた
めのボンディングパッドをそれぞれ示している。このよ
うに、電源の切り換えをチップ上で行うことにより、シ
ステム(ボード)に電池バックアップ回路を実装する必
要がなくなり、部品点数が削減でき、製造コストや実装
密度を改善できる。また、LSIの特性に応じた電源切
り換え回路を搭載できるため、ユーザは電源切り換え時
に問題となる電源電圧の過渡変動を気にする必要がなく
なり、使い易いチップを提供することができる。図23
は電源切り換え回路40の具体的な構成例を示してい
る。図において42、43は差動増幅回路、44、45
はその出力T19、T20 は電源の切り換えを行うスイッ
チに相当するPチャネルMOS-FET、46は電源切り換え
回路の出力である。以下、この回路の動作を説明する。
差動増幅回路42の非反転入力と反転入力にはそれぞれ
VCCとVBTに比例する電圧γVCCとγVBTを印加する。
同様に、差動増幅回路43の非反転入力と反転入力には
それぞれVBTとVCCに比例する電圧γVBTとγVCCを印
加する。ここでγは0≦γ≦1を満たす比例定数である
が、差動増幅回路の電圧ゲインと出力振幅を十分とれる
ような値にすることが望ましい。比例する電圧は抵抗分
割により得ることができる。差動増幅回路42、43の
出力44、45はT19、T20のゲートに印加される。は
じめにVCC>VBTの場合を考える。このとき、出力44
には高電圧(VCC)が、出力45には低い電圧(〜γV
CC−VT)が出力され、T19は非導通、T20は導通状態
になる。したがってVINTとしてVCCが出力される。同
様にVCC<VBTの場合、出力44には低い電圧(〜γV
BT−VT)が、出力45には高電圧(VBT)がそれぞれ
出力され、T19は導通、T20は非導通状態になる。その
結果、VINTとしてVBTが出力される。この回路はVCC
かVBTの一方が0Vの場合でも同様に動作するため、ど
ちらか一方の電源しか供給しない場合にも、供給された
電圧がそのまま内部回路の電源電圧として出力される。
図24はVINTのVCC依存性の一例をVBT=1.5Vの場
合に対して示している。VCC>1.5VのときにはVINT
=VCC、VCC<1.5VのときにはVINT=1.5Vが得
られている。図に示されるように、VINTは連続的に変
化しており、LSIの動作に悪影響を及ぼすようなキン
クは発生していない。以上の実施例に示されるように、
比較的簡単な回路で電源切り換え回路を構成できるた
め、これを一つのLSI上に搭載しても、チップ面積の
増加は僅かである。ここでは、MOS-FETを用いて構成し
た例を示したが、他の、たとえばバイポーラトランジス
タを用いても同様に実現することができる。FIG. 22 shows an example of the configuration of an LSI in which the battery backup circuit shown in FIGS. 1 and 19 is incorporated into a chip and the power supply is switched on the chip. In this figure, 1C is an LSI chip having an information storage function or an information processing function as in the LSI chip of FIG. 1, 40 is a power supply switching circuit, 41 is a power supply drop detection circuit, and
Is the switching signal generated by the power drop detection circuit, SW40
Reference numerals a and SW40b denote switches for switching the power supply in accordance with the switching signals SL and SB, and PAD4 denotes a bonding pad for applying a battery voltage. As described above, by performing power supply switching on a chip, it is not necessary to mount a battery backup circuit on a system (board), the number of components can be reduced, and manufacturing cost and mounting density can be improved. Further, since a power supply switching circuit according to the characteristics of the LSI can be mounted, the user does not need to worry about the transient fluctuation of the power supply voltage which is a problem at the time of power supply switching, so that an easy-to-use chip can be provided. FIG.
Shows a specific configuration example of the power supply switching circuit 40. In the figure, 42 and 43 are differential amplifier circuits, and 44 and 45.
, T19 and T20 are P-channel MOS-FETs corresponding to switches for switching the power supply, and 46 is the output of the power supply switching circuit. Hereinafter, the operation of this circuit will be described.
Voltages γVCC and γVBT proportional to VCC and VBT are applied to the non-inverting input and the inverting input of the differential amplifier circuit 42, respectively.
Similarly, voltages γVBT and γVCC proportional to VBT and VCC are applied to the non-inverting input and the inverting input of the differential amplifier circuit 43, respectively. Here, γ is a proportional constant that satisfies 0 ≦ γ ≦ 1, but it is desirable that γ be a value that can provide a sufficient voltage gain and output amplitude of the differential amplifier circuit. A proportional voltage can be obtained by resistance division. The outputs 44 and 45 of the differential amplifier circuits 42 and 43 are applied to the gates of T19 and T20. First, consider the case where VCC> VBT. At this time, the output 44
Is a high voltage (Vcc) and the output 45 is a low voltage (~ γV
CC-VT) is output, T19 is turned off, and T20 is turned on. Therefore, VCC is output as VINT. Similarly, when VCC <VBT, the output 44 has a low voltage (VγV
BT-VT), and a high voltage (VBT) is output to the output 45, and T19 is conductive and T20 is non-conductive. As a result, VBT is output as VINT. This circuit is VCC
Since the same operation is performed even when one of the power supplies VBT and VBT is 0 V, the supplied voltage is output as it is as the power supply voltage of the internal circuit even when only one of the power supplies is supplied.
FIG. 24 shows an example of the VCC dependency of VINT for the case where VBT = 1.5V. VINT when VCC> 1.5V
= VCC, VCC <1.5V, VINT = 1.5V is obtained. As shown in the figure, VINT changes continuously, and no kink that adversely affects the operation of the LSI is generated. As shown in the above embodiment,
Since the power supply switching circuit can be constituted by a relatively simple circuit, even if it is mounted on one LSI, the increase in the chip area is small. Here, an example in which a MOS-FET is used is shown, but the present invention can be similarly realized by using another type, for example, a bipolar transistor.
【0037】以上の実施例では、主たるLSI回路ブロ
ックが1.5V以下で動作するLSIチップの基本概念
を説明してきた。以下では、主にダイナミックメモリを
取り上げ、より詳細な実施例を説明する。一般に、他の
論理LSIやスタティックメモリに比べて、ダイナミッ
クメモリは低電圧動作が難しいとされてきた。その第一
の理由は、蓄積電圧と蓄積容量の積できまる信号電荷量
が低電圧化により減少し、信号対雑音比が低下するため
である。そのために、パッケージや金属配線などに含ま
れる微量の放射性物質から放出されるアルファ線の照射
により発生する雑音電荷や、メモリセルに流入する熱的
や非熱的なリーク電流による雑音電荷に対する雑音余裕
(マージン)の確保が難しいと考えられてきた。これら
の問題点は次の二つの方法の何れかにより解決すること
ができる。In the above embodiment, the basic concept of an LSI chip in which a main LSI circuit block operates at 1.5 V or less has been described. Hereinafter, a dynamic memory will be mainly described, and a more detailed embodiment will be described. Generally, it has been considered that a dynamic memory is more difficult to operate at a low voltage than other logic LSIs and static memories. The first reason is that the signal charge amount, which is the product of the storage voltage and the storage capacitance, decreases due to the lower voltage, and the signal-to-noise ratio decreases. Therefore, there is a noise margin for noise charges generated by irradiating alpha rays emitted from a small amount of radioactive material contained in packages and metal wiring, and noise charges caused by thermal and non-thermal leak current flowing into memory cells. (Margin) has been considered difficult to secure. These problems can be solved by one of the following two methods.
【0038】(1)低い電源電圧(例えば1.5V)に
おいても、従来と同程度のメモリセル蓄積信号電圧(例
えば、低電圧=0V、高電圧=3V)が得られるような
回路を用いる。この場合、メモリセルの蓄積容量は従来
と同程度の値(例えば30〜40fF(フェムト・ファ
ラッド))で良い。(1) A circuit that can obtain a memory cell storage signal voltage (for example, low voltage = 0 V and high voltage = 3 V) comparable to that of a conventional memory cell even at a low power supply voltage (for example, 1.5 V). In this case, the storage capacity of the memory cell may be approximately the same as the conventional value (for example, 30 to 40 fF (femto farad)).
【0039】(2)回路方式は従来のままとする代わ
り、メモリセルの蓄積容量を電源電圧にほぼ反比例して
増大させる。例えば電源電圧=1.5Vのときの、メモ
リセルの蓄積容量は60〜80fFとする。上記方法の
うち、(1)については、ワード線とデータ線の他に、
メモリセルのプレートを駆動することにより、データ線
の振幅よりも大きな信号振幅をメモリセルに蓄積する方
法が特願昭63−148104や特願昭63−2223
17に示されている。(2)については、蓄積容量を従
来に比べて飛躍的に増大させる技術が特願昭60−26
7113やシンポジウム オン ブイエルエスアイ テ
クノロジー、ダイジェスト オブ テクニカル ペーパ
ーズ、第29〜30頁(1988)(1988 Symposi
um on VLSI Technology, Digest of Technical Pap
ers, pp.29−30,1988)に述べられている。(2) Instead of keeping the conventional circuit system, the storage capacity of the memory cell is increased almost in inverse proportion to the power supply voltage. For example, when the power supply voltage is 1.5 V, the storage capacity of the memory cell is set to 60 to 80 fF. Of the above methods, regarding (1), in addition to the word line and the data line,
Japanese Patent Application Nos. 63-148104 and 63-2223 disclose a method of storing a signal amplitude larger than the amplitude of a data line in a memory cell by driving a plate of the memory cell.
It is shown at 17. As for (2), a technology for dramatically increasing the storage capacity as compared with the conventional technology is disclosed in Japanese Patent Application No. Sho 60-26.
7113 and Symposium on VSI Technology, Digest of Technical Papers, pp. 29-30 (1988) (1988 Symposi
um on VLSI Technology, Digest of Technical Pap
ers, pp. 29-30, 1988).
【0040】これらの技術を適用することによって、安
定な動作に必要な蓄積信号電荷を確保することができ
る。低電圧動作のための第2の課題は高速動作と低消費
電流を同時に実現することである。第3の課題は低電圧
動作回路と高電圧動作回路の同一チップ上への集積を可
能にする素子あるいは回路の実現である。第3の課題
は、高電圧電源と低電圧電源の電圧値の比が2倍以上に
なると特に問題となってくる。一つのチップ上に高電圧
用と低電圧用の二種類の素子を形成することにより第3
の課題を解決する例が特願昭56−57143に示され
ている。この技術によれば、低電圧電源用と高電圧電源
用のそれぞれに対して最適な素子で回路を構成できる
が、LSIの製造工程が複雑になるという欠点がある。
以下の実施例では、第2の課題を克服し、最小の電源電
圧が1Vでも動作する手段、および製造工程を複雑にす
ることなく第3の課題を解決する方法について説明す
る。これらによりダイナミックメモリの動作電源電圧を
1〜1.5V程度にまで低電圧化でき、ダイナミックメ
モリあるいはダイナミックメモリをその一部に含むLS
Iチップの高集積化、高速化、低消費電力化を同時に実
現できる。また、バッテリ動作あるいはバッテリバック
アップ動作において要求される仕様を満たすことができ
る。By applying these techniques, it is possible to secure the accumulated signal charges required for stable operation. A second problem for low-voltage operation is to simultaneously realize high-speed operation and low current consumption. A third object is to realize an element or a circuit which enables integration of a low-voltage operation circuit and a high-voltage operation circuit on the same chip. The third problem becomes particularly problematic when the ratio between the voltage values of the high-voltage power supply and the low-voltage power supply is twice or more. By forming two types of elements for high voltage and low voltage on one chip,
An example of solving the above problem is disclosed in Japanese Patent Application No. 56-57143. According to this technique, a circuit can be configured with elements optimal for each of a low-voltage power supply and a high-voltage power supply, but there is a disadvantage that the LSI manufacturing process becomes complicated.
In the following embodiments, means for overcoming the second problem and operating even when the minimum power supply voltage is 1 V, and a method for solving the third problem without complicating the manufacturing process will be described. Thus, the operating power supply voltage of the dynamic memory can be reduced to about 1 to 1.5 V, and the dynamic memory or an LS including the dynamic memory as a part thereof can be used.
High integration, high speed, and low power consumption of the I chip can be realized at the same time. Further, specifications required in the battery operation or the battery backup operation can be satisfied.
【0041】はじめに、第2の課題を克服する手段につ
いて説明する。なお、以下に相補形のMOS-FET(Complem
entary MOS=CMOS)を用いる例を示すが、同様
の効果が得られれば、バイポーラトランジスタや接合型
FET、あるいはシリコン以外の素子を用いても構わな
い。図25(a)は、NチャネルMOS-FETゲート・ソース間
電圧VGSとドレイン電流IDの関係を示している。この
関係は、(i)IDの平方根がVGSにほぼ比例する平方
根領域と、(ii)よりVGSの小さな領域でIDがVGSの
指数関数に比例するサブスレッショルド領域とに分けら
れる。図中VT1は、(ii)の領域を無視し、電流電圧特
性を平方根で近似できるとしたときに、ドレイン電流が
流れ始める、いわゆるゲートしきい値電圧である。ま
た、VT0は回路動作上、ドレイン電流がほぼ零とみなせ
るゲートしきい値電圧の他の定義である。ゲート幅を1
0ミクロンとしたとき、VGS=VT0のときのドレイン電
流は10nA程度、VGS=VT1のときのドレイン電流は
1μA程度である。VT1とVT0の差はおおよそ0.2V
である(VT1>VT0)。実際のMOS-FETの電流駆動能力
にはVGS−VT1が関係し、待機状態での静的な電流には
VT0が関係する。以下の例では、LSIの主たる回路に
用いる素子のしきい値電圧をVT1=0.3V(したがっ
てVT0は約0.1V)となるように設定した。これによ
り、電源電圧の半分の電圧(例えば0.5V)でMOS-FET
を導通させる必要のあるセンスアンプや差動増幅回路を
動作させることができ、電源電圧=1Vまで全ての回路
を動作させることができる。また、これにより、チップ
全体の待機電流を10μA程度に抑えることができる。
また、各種製造工程のばらつきにより、しきい値電圧が
±0.1V程度ばらついても、電源電圧=1Vでの回路
動作を実現するとともに、チップ全体の待機電流を10
0μA以下に抑えることができる。また電源電圧=1V
でも十分な動作速度が得られるように、チャネル長=
0.3ミクロンとした。図25(b)は、2つのNチャネル
MOS-FET(CaseI,CaseII)に対するゲートしきい値電
圧VT1のチャネル長依存性を示している。ここに、Case
Iは従来のダイナミックメモリ(以下DRAMと略す)で
一般的な、基板バイアス電圧を印加する場合の条件、Ca
seIIは本発明で用いた、基板バイアス電圧を印加しない
条件に対応した素子の特性を示している。CaseIではV
BS=−1Vのときに、CaseIIではVBS=0Vのときにゲ
ートしきい値電圧VT1が0.3Vになるようにしてい
る。CaseIIの素子には以下の3つの問題がある。First, means for overcoming the second problem will be described. The complementary MOS-FET (Complem
Although an example using an entary MOS (CMOS) is shown, a bipolar transistor, a junction FET, or an element other than silicon may be used as long as a similar effect is obtained. FIG. 25A shows the relationship between the gate-source voltage VGS of the N-channel MOS-FET and the drain current ID. This relationship can be divided into (i) a square root region in which the square root of ID is substantially proportional to VGS, and (ii) a subthreshold region in which VGS is smaller than VGS and ID is proportional to the exponential function of VGS. In the figure, VT1 is a so-called gate threshold voltage at which the drain current starts flowing when the current-voltage characteristic can be approximated by the square root, ignoring the region (ii). VT0 is another definition of the gate threshold voltage at which the drain current can be regarded as substantially zero in terms of circuit operation. Gate width 1
Assuming 0 μm, the drain current when VGS = VT0 is about 10 nA, and the drain current when VGS = VT1 is about 1 μA. The difference between VT1 and VT0 is about 0.2V
(VT1> VT0). VGS-VT1 is related to the actual current driving capability of the MOS-FET, and VT0 is related to the static current in the standby state. In the following example, the threshold voltage of the element used in the main circuit of the LSI is set so that VT1 = 0.3V (therefore, VT0 is about 0.1V). This allows the MOS-FET to be driven at half the power supply voltage (eg, 0.5 V)
Can be operated, and all the circuits can be operated up to the power supply voltage = 1 V. In addition, the standby current of the entire chip can be suppressed to about 10 μA.
Further, even if the threshold voltage varies by about ± 0.1 V due to variations in various manufacturing processes, the circuit operation at the power supply voltage = 1 V is realized and the standby current of the entire chip is reduced by 10%.
It can be suppressed to 0 μA or less. Power supply voltage = 1V
However, the channel length =
0.3 microns. FIG. 25 (b) shows two N channels.
It shows the channel length dependence of the gate threshold voltage VT1 for the MOS-FETs (Case I, Case II). Here, Case
I is a general condition of a conventional dynamic memory (hereinafter abbreviated as DRAM), a condition for applying a substrate bias voltage,
seII indicates the characteristics of the device used in the present invention corresponding to the condition where no substrate bias voltage is applied. In Case I, V
When BS = -1V, in Case II, the gate threshold voltage VT1 is set to 0.3V when VBS = 0V. The case II device has the following three problems.
【0042】(1)チャネル長の変動に対するゲートし
きい値電圧の変動が大きく、CaseIに比べて制御性が劣
るため短チャネル化が難しい。(1) The fluctuation of the gate threshold voltage with respect to the fluctuation of the channel length is large and the controllability is inferior to Case I, so that it is difficult to shorten the channel.
【0043】(2)基板バイアス電圧はチップ上に設け
られた基板バイアス電圧発生回路によりつくられるが、
その電圧値は製造ばらつきによりばらつき、かつ動作す
る回路の個数により、その値が時間的に大きく変動す
る。ゲートしきい値電圧は基板バイアス電圧により大き
く変調を受けるため、低電圧動作で要求されるようなゲ
ートしきい値電圧の仕様を精度良く満たすことができな
い。(2) The substrate bias voltage is generated by a substrate bias voltage generation circuit provided on the chip.
The voltage value fluctuates due to manufacturing variations, and the value greatly fluctuates with time depending on the number of operating circuits. Since the gate threshold voltage is greatly modulated by the substrate bias voltage, the specifications of the gate threshold voltage required for low-voltage operation cannot be satisfied with high accuracy.
【0044】(3)電源投入時には基板バイアス電圧が
0Vであるため、基板効果によりゲートしきい値電圧が
0.3Vより低い値、例えば0Vになっている。(3) Since the substrate bias voltage is 0 V when the power is turned on, the gate threshold voltage is lower than 0.3 V, for example, 0 V due to the substrate effect.
【0045】と同時に、基板はほぼフローティング状態
であるためVCCとの容量結合により基板電圧が過渡的に
上昇し、ゲートしきい値電圧はマイナスとなる。このた
め周辺回路のMOS-FETが導通状態になになるため、大き
な過渡電流が流れる。本発明では、基板電圧をVSS=0
Vに固定しているため、ゲートしきい値電圧の制御性に
優れ、かつ電源投入時の過渡電流の小さなLSIチップ
を提供することができる。さらには、回路動作中の基板
電圧の変動をほとんど零にすることができるため、基板
電圧からの容量結合雑音を大幅に減少させることができ
る。なお、しきい値電圧を精度良く設定する他の手段を
用いれば、従来と同様に基板バイアス電圧を印加しても
構わない。At the same time, since the substrate is almost in a floating state, the substrate voltage transiently rises due to capacitive coupling with VCC, and the gate threshold voltage becomes negative. As a result, the MOS-FET of the peripheral circuit becomes conductive, and a large transient current flows. In the present invention, the substrate voltage is set to VSS = 0.
Since the power supply voltage is fixed to V, it is possible to provide an LSI chip having excellent controllability of the gate threshold voltage and having a small transient current at the time of power-on. Furthermore, since the fluctuation of the substrate voltage during the operation of the circuit can be made almost zero, the capacitive coupling noise from the substrate voltage can be greatly reduced. If another means for setting the threshold voltage with high accuracy is used, the substrate bias voltage may be applied as in the conventional case.
【0046】図26は、最小電源電圧1Vでも動作する
ダイナミックメモリの、主たる回路に用いた素子のゲー
ト酸化膜厚tOX、電気的なチャネル長(実効チャネル
長)Leff、ゲートしきい値電圧VT1、VT0を示してい
る。ここで、括弧内に示した値は、製造ばらつきなどに
よる変動の範囲を示している。FIG. 26 shows a gate oxide film thickness tOX, an electrical channel length (effective channel length) Leff, a gate threshold voltage VT1, and a gate oxide film thickness tox of elements used in a main circuit of a dynamic memory which operates even at the minimum power supply voltage 1V. VT0 is shown. Here, the values shown in parentheses indicate the range of variation due to manufacturing variations and the like.
【0047】図27は、本発明のダイナミックメモリチ
ップの断面構造の一部を示している。従来のダイナミッ
クメモリで基板にマイナスの電圧を印加していた理由
は、以下の3つである。FIG. 27 shows a part of a sectional structure of a dynamic memory chip of the present invention. The following three reasons apply a negative voltage to the substrate in the conventional dynamic memory.
【0048】(1)入力あるいは出力に外部からリンギ
ングなどによるマイナスの電圧が印加された場合、少数
キャリアである電子が基板に注入される。この電子は基
板内を拡散して、その一部がメモリセルの電荷蓄積部に
達し、リフレッシュ特性を悪化させる。この少数キャリ
アの基板への注入を防止する。(1) When a negative voltage due to ringing or the like is applied to the input or output from outside, electrons serving as minority carriers are injected into the substrate. The electrons diffuse in the substrate, and a part of the electrons reach the charge storage portion of the memory cell, thereby deteriorating the refresh characteristics. The injection of the minority carrier into the substrate is prevented.
【0049】(2)基板にマイナスの電圧を印加するこ
とにより、n-拡散層とp基板の間の接合容量を減少さ
せ、負荷容量を減らす。これにより、回路の高速動作と
低消費電力化を図る。(2) By applying a negative voltage to the substrate, the junction capacitance between the n − diffusion layer and the p substrate is reduced, and the load capacitance is reduced. Thus, high-speed operation and low power consumption of the circuit are achieved.
【0050】(3)基板にマイナスの電圧を印加するこ
とにより、チャネル下の空乏層が広がり、チャネル部の
ポテンシャルが基板電圧による変調を受けにくくなる。
これにより、ゲートしきい値電圧が基板電圧の変動の影
響を受けにくくなる。別の言い方をすると、ゲートしき
い値電圧の基板効果係数が小さくなり、ダイナミックメ
モリの一部の回路の動作上、都合が良い。これらのう
ち、(3)については、CMOS−LSIの二重ウェル
構造化の傾向とともに、基板電圧を印加することの効果
が薄らいできている。したがって、(1)と(2)を解
決することが、重要となる。CMOS−LSIにおい
て、複数の基板電圧の印加が可能となる基板構造が特開
昭62−119958に示されている。この構造と、本
発明による低電圧LSIを組合せることにより、前述し
た目的を達成し、耐雑音性に優れ、高速、低消費電力の
低電圧LSIを構成することができる。以下、本発明の
基板構造の断面図を用いて、その実施例を説明する。図
27において、P形のシリコン基板の不純物濃度は約1
×1015cm+3である。この基板中に2回の異なる工程に
よって形成された2種類のNウェル(N1,N2)、お
よび1種類のPウェルを形成する。各ウェルの不純物濃
度は例えば、N2ウェルが1×1016cm+3、N1ウェル
とPウェルが5×1016cm+3程度であるが、素子の寸法
に応じてこれらの値は変化させても構わない。図中、5
0は能動領域間の電気的分離を行うための厚い酸化膜
(膜厚は約500nm)、51は蓄積容量を形成するた
めの第1のポリシリコン電極、52はMOS-FETのゲート
電極となる第2のポリシリコン電極、53、54はこれ
ら厚い酸化膜やポリシリコン電極をマスクとして自己整
合的に形成したN形の不純物拡散層(不純物濃度は約2
×1020cm+3)、55、56、57はこれと同様に形成
されたP形の不純物拡散層(不純物濃度は約2×1020
cm+3)をそれぞれ示している。P基板は拡散層56によ
り接地電位(VSS)に固定している。メモリセルの蓄積
容量や選択トランジスタTN3,TN4はN2ウェルにより
基板と電気的に分離されたPウェル中に形成する。Pウ
ェルには拡散層57により第2の基板電位VBP2を印加
する。またN2ウェルには、それに電気的に接するN1
ウェルと拡散層54により第2のNウェル電位VBN2を
印加する。またVBS=0Vで動作させる周辺回路のNチ
ャネルMOS-FET TN1はP基板中に、PチャネルMOS-FET
TP1はN1ウェル内に、それぞれ形成する。また、周辺
回路のNチャネルMOS-FET TN2はメモリセルアレーとは
別の、P基板と電気的に分離されたPウェル内に形成し
ている。こうすることにより、入出力回路などマイナス
の電圧や、Nウェルの電圧よりも高い電圧が外部から入
力される可能性のある場合、そのオーバシュートあるい
はアンダーシュート量に応じた、独立した基板電圧を印
加することができる。このように、メモリセルアレーが
形成されるPウェルをP基板と電気的に分離することに
は、他に以下の効果がある。(3) By applying a negative voltage to the substrate, the depletion layer below the channel expands, and the potential of the channel portion is less likely to be modulated by the substrate voltage.
As a result, the gate threshold voltage is less affected by the fluctuation of the substrate voltage. In other words, the substrate effect coefficient of the gate threshold voltage is reduced, which is convenient for the operation of some circuits of the dynamic memory. Of these, with regard to (3), the effect of applying the substrate voltage has been diminished along with the tendency of the CMOS-LSI to have a double well structure. Therefore, it is important to solve (1) and (2). Japanese Patent Application Laid-Open No. 62-119958 discloses a substrate structure in which a plurality of substrate voltages can be applied to a CMOS-LSI. By combining this structure with the low-voltage LSI according to the present invention, the above-described object can be achieved, and a low-voltage LSI with excellent noise resistance, high speed, and low power consumption can be configured. Hereinafter, embodiments of the present invention will be described with reference to the sectional views of the substrate structure of the present invention. In FIG. 27, the impurity concentration of the P-type silicon substrate is about 1
× 1015cm + 3. Two types of N wells (N1, N2) and one type of P well formed by two different processes are formed in the substrate. The impurity concentration of each well is, for example, about 1 × 10 16 cm + 3 for the N2 well and about 5 × 10 16 cm + 3 for the N1 well and the P well, but these values may be changed according to the dimensions of the element. In the figure, 5
Reference numeral 0 denotes a thick oxide film (with a thickness of about 500 nm) for electrically separating active regions, 51 denotes a first polysilicon electrode for forming a storage capacitor, and 52 denotes a gate electrode of a MOS-FET. The second polysilicon electrodes 53 and 54 are N-type impurity diffusion layers (impurity concentration of about 2
.Times.10 @ 20 cm + 3), 55, 56, and 57 are P-type impurity diffusion layers (impurity concentration of about 2.times.10@20
cm + 3). The P substrate is fixed to the ground potential (VSS) by the diffusion layer 56. The storage capacity of the memory cell and the select transistors TN3 and TN4 are formed in a P-well electrically separated from the substrate by an N2 well. The second substrate potential VBP2 is applied to the P well by the diffusion layer 57. The N2 well has N1 electrically connected thereto.
A second N-well potential VBN2 is applied by the well and the diffusion layer. An N-channel MOS-FET TN1 of a peripheral circuit operated at VBS = 0 V is provided with a P-channel MOS-FET in a P substrate.
TP1 is formed in each of the N1 wells. Further, the N-channel MOS-FET TN2 of the peripheral circuit is formed in a P well different from the memory cell array and electrically separated from the P substrate. In this way, when a negative voltage such as an input / output circuit or a voltage higher than the voltage of the N-well may be input from the outside, an independent substrate voltage corresponding to the amount of overshoot or undershoot is applied. Can be applied. As described above, electrically separating the P well in which the memory cell array is formed from the P substrate has the following effects.
【0051】(1)メモリセルアレーのPウェルをマイ
ナス電位にバイアスすることにより、データ線容量を低
減し信号対雑音比を改善できる。(1) By biasing the P well of the memory cell array to a negative potential, the data line capacity can be reduced and the signal-to-noise ratio can be improved.
【0052】(2)メモリセルアレーを覆ったN2ウェ
ルが基板中を拡散してくる少数キャリアのバリアーとな
る。これにより、雑音電荷の蓄積容量部への収集を抑止
でき、耐雑音性が改善される。(2) The N2 well covering the memory cell array serves as a barrier for minority carriers diffusing in the substrate. As a result, collection of noise charges in the storage capacitor unit can be suppressed, and noise resistance is improved.
【0053】以上述べたように、図27に示したような
基板構造を用いることにより、メモリセルアレーの安定
動作と、周辺回路の高速化と低消費電力化を同時に実現
することができる。なお、以上の説明では、P基板を用
いる場合について述べたが、N基板を用いても同様な効
果を期待することができる。ただ、本発明が対象とする
バッテリ動作やバッテリバックアップ動作においては、
電源電圧が大きく変動する環境での使用を考慮しなけれ
ばならない。N基板を用いた場合、N基板には系の最高
電圧VCCが印加される。したがって、電源電圧が大きく
変動した場合、N基板の電位も変動し、N基板との容量
結合により回路各部に雑音を誘起する。これらの理由か
ら、本発明の目的には図27に示したP基板を用いる構
造が適している。As described above, by using the substrate structure as shown in FIG. 27, the stable operation of the memory cell array and the high speed and low power consumption of the peripheral circuits can be realized at the same time. In the above description, the case where the P substrate is used has been described, but the same effect can be expected even if the N substrate is used. However, in the battery operation and battery backup operation targeted by the present invention,
Use in an environment where the power supply voltage fluctuates greatly must be considered. When an N substrate is used, the highest voltage VCC of the system is applied to the N substrate. Therefore, when the power supply voltage greatly fluctuates, the potential of the N substrate also fluctuates, and noise is induced in each part of the circuit by capacitive coupling with the N substrate. For these reasons, the structure using the P substrate shown in FIG. 27 is suitable for the purpose of the present invention.
【0054】図28〜30には、本発明によりさらに低
電圧化することが可能な情報保持機能を有するLSI回
路の例を示している。図28は周辺回路の一例である。
図中60は電源電圧VCL1で動作する回路ブロック、6
1は電源電圧VCL2で動作する回路ブロック、VBP1は回
路ブロック61のNチャネルMOS-FETの基板バイアス電
圧、VBN1は回路ブロック61のPチャンネルMOS-FETの
基板バイアス電圧をそれぞれ示している。回路ブロック
60は情報保持時に動作させる必要のない部分で情報保
持時にはVCL1=0Vとなる。回路ブロック61は情報
保持時にも動作させる必要がある部分でVCL2の値は動
作状態によらず一定である。電源電圧=0.5V程度ま
で回路を動作させるためには、しきい値電圧VT1を0〜
0.1V程度にする必要がある。このときには、回路が
動作せず、ゲート・ソース間電圧が0VのときにもMOS-
FETには1μA程度の電流が流れ、チップ全体では10
mAという大きな電流値になる。情報保持時の消費電流
を低減するためには、この静的な電流を低減することが
必要である。一般に、情報保持時は標準動作時に比べて
動作速度は遅くても良い。そこで、この例では基板電圧
を制御することにより、情報保持時のMOS-FETのしきい
値電圧を標準動作時に比べて導通しにくい方向(Nチャ
ネルMOS-FETのしきい値電圧は高く、PチャネルMOS-FET
のしきい値電圧は低く)に変化させている。図29はN
チャネルMOS-FETの基板電圧VBP1の発生回路の構成例、
図30はその動作タイミング図である。なお、ここでは
便宜上VCL2=1.5Vの場合について述べるが、先に述
べたように、0.5〜1V程度の低い電源電圧のときに
特に有効である。図29において、62はイーバータI
2〜I3とNANDゲートG3とにより構成したリング発
振器、63はダイオード接続された2つのMOS-FET T4
0、T41と容量CB1とにより構成したチャージパンプ回
路、T42、T43はNチャネルMOS-FETT44はPチャネルM
OS-FETをそれぞれ示している。標準動作時、すなわちP
Dが低電圧(“0”)のときには、リング発振器とチャ
ージパンプ回路は動作しない。同時にMOS-FET T44が
導通し、ノードN1が高電圧(“1”)であるためMOS-F
ET T42が導通してVBP1は接地電位になる。一方、情
報保持時、すなわちPDが高電圧(“1”)のときに
は、MOS-FET T43が導通し、ノードN1がVBP1と同じ
電位になるため、MOS-FET T42がカットオフする。同
時に、リング発振器とチャージパンプ回路が動作し、V
BP1にはマイナスの電圧が出力される。なお、メモリセ
ルアレーには常に基板バイアス電圧を印加している。以
上、述べたように、1V以下の低電圧電源で動作させる
際、基板バイアス電圧を制御することにより、標準動作
時には高速性を、情報保持時には低消費電力を実現する
ことができる。なお、ここでは説明を省略したが、この
発明はVBN1を発生する回路にも同様に適用できる。FIGS. 28 to 30 show an example of an LSI circuit having an information holding function capable of further reducing the voltage according to the present invention. FIG. 28 shows an example of a peripheral circuit.
In the figure, reference numeral 60 denotes a circuit block which operates at the power supply voltage VCL1, and 6
Reference numeral 1 denotes a circuit block operated at the power supply voltage VCL2, VBP1 denotes a substrate bias voltage of the N-channel MOS-FET of the circuit block 61, and VBN1 denotes a substrate bias voltage of the P-channel MOS-FET of the circuit block 61. The circuit block 60 does not need to operate when information is held, and VCL1 = 0 V when information is held. The circuit block 61 is required to operate even when information is held, and the value of VCL2 is constant regardless of the operation state. In order to operate the circuit up to the power supply voltage = about 0.5 V, the threshold voltage VT1 is set to 0
It needs to be about 0.1V. At this time, even when the circuit does not operate and the gate-source voltage is 0 V, the MOS-
A current of about 1 μA flows through the FET, and 10
It becomes a large current value of mA. In order to reduce the current consumption when information is held, it is necessary to reduce this static current. Generally, the operation speed may be slower at the time of information holding than at the time of the standard operation. Therefore, in this example, by controlling the substrate voltage, the threshold voltage of the MOS-FET at the time of information retention is more difficult to conduct than at the time of standard operation (the threshold voltage of the N-channel MOS-FET is higher and P Channel MOS-FET
Is lower). FIG. 29 shows N
Example of the configuration of the circuit for generating the substrate voltage VBP1 of the channel MOS-FET,
FIG. 30 is an operation timing chart thereof. Here, the case of VCL2 = 1.5V is described for convenience, but as described above, it is particularly effective when the power supply voltage is as low as about 0.5 to 1V. In FIG. 29, reference numeral 62 denotes an everter I.
A ring oscillator constituted by 2 to I3 and a NAND gate G3, 63 is two diode-connected MOS-FETs T4
0, a charge pump circuit composed of T41 and a capacitance CB1, T42 and T43 are N-channel MOS-FETs T44 are P-channel M-FETs
OS-FETs are shown. During standard operation, ie P
When D is low voltage ("0"), the ring oscillator and the charge pump circuit do not operate. At the same time, the MOS-FET T44 conducts, and since the node N1 is at a high voltage ("1"), the MOS-F
ETT 42 becomes conductive and VBP1 becomes the ground potential. On the other hand, when information is held, that is, when the PD is at a high voltage ("1"), the MOS-FET T43 conducts and the node N1 becomes the same potential as VBP1, so that the MOS-FET T42 is cut off. At the same time, the ring oscillator and the charge pump circuit operate, and V
A negative voltage is output to BP1. Note that a substrate bias voltage is always applied to the memory cell array. As described above, by operating the substrate bias voltage when operating with a low-voltage power supply of 1 V or less, high-speed operation can be realized during standard operation and low power consumption can be realized when information is held. Although the description is omitted here, the present invention can be similarly applied to a circuit for generating VBN1.
【0055】以下の説明では、先に述べた基板構造を用
いた低電圧動作ダイナミックメモリの具体的な回路構成
を説明する。図31はダイナミックメモリの回路構成を
示している。図中、MA1,MA2はメモリセルアレ
ー、DA1はダミーセルアレー、W0〜Wmはワード線、
D0,D0 ̄,Dn,Dn ̄はデータ線、DW0,DW1はダ
ミーワード線、XDはワード線選択回路、DWDはダミ
ーワード線選択回路、T52〜T55は左マットMA1とセ
ンスアンプの接続を制御する左マット選択トランジス
タ、SHRLはその選択信号、T56〜T59は右マットM
A2とセンスアンプの接続を制御する右マット選択トラ
ンジスタ、SHRRはその選択信号、PR0〜PRnは非
選択時にデータ線の電圧を電位Pに設定するプリチャー
ジ回路、φP ̄はプリチャージ信号、SA0〜SAnはデ
ータ線上の微小信号電圧を増幅するセンスアンプ、CS
NとCSPはセンスアンプのコモンソース駆動信号、C
Dはコモンソース駆動回路、YG0〜YGnはデータ線と
コモンI/O線の接続を行うYゲート、YDECはYア
ドレス選択回路、Y0〜YnはY選択信号、DiBは入力
データに応じてコモンI/O線を駆動するデータ入力バ
ッファ、DoBはコモンI/O線の信号電流を増幅して
出力するデータ出力バッファである。メモリセルの蓄積
容量CS2の値は先にも述べたように60〜80fF程
度、データ線容量の値は250〜300fF程度であ
る。これにより、データ線の振幅を1.5Vとしたとき
の読出し信号電圧は150mV程度になり、センスアン
プの動作に十分な信号電圧を得ることができる。In the following description, a specific circuit configuration of a low-voltage dynamic memory using the above-described substrate structure will be described. FIG. 31 shows a circuit configuration of the dynamic memory. In the figure, MA1 and MA2 are memory cell arrays, DA1 is a dummy cell array, W0 to Wm are word lines,
D0, D0 ̄, Dn, Dn ̄ are data lines, DW0, DW1 are dummy word lines, XD is a word line selection circuit, DWD is a dummy word line selection circuit, and T52 to T55 control the connection between the left mat MA1 and the sense amplifier. Left select transistor, SHRL is the select signal, and T56 to T59 are the right mat M
A right mat selection transistor for controlling the connection between A2 and the sense amplifier, SHRR is the selection signal, PR0 to PRn are precharge circuits for setting the data line voltage to the potential P when not selected, φP ̄ is a precharge signal, SA0 to SAn is a sense amplifier for amplifying a small signal voltage on the data line, CS
N and CSP are the common source drive signals of the sense amplifier, C
D is a common source drive circuit, YG0 to YGn are Y gates for connecting data lines and common I / O lines, YDEC is a Y address selection circuit, Y0 to Yn are Y selection signals, and DiB is a common I according to input data. A data input buffer for driving the / O line and a data output buffer DoB for amplifying and outputting the signal current of the common I / O line. As described above, the value of the storage capacitance CS2 of the memory cell is about 60 to 80 fF, and the value of the data line capacitance is about 250 to 300 fF. As a result, the read signal voltage when the amplitude of the data line is 1.5 V is about 150 mV, and a signal voltage sufficient for the operation of the sense amplifier can be obtained.
【0056】図32は電源電圧1.5Vのときのデータ
読出し時のおける各部の電圧波形を示している。なお、
以下の説明ではメモリセルからの読出し動作の場合で、
かつワード線W0が選択された場合を考える。データ線
のプリチャージ電圧、セル蓄積容量の対向電極(プレー
ト)の電圧は電源電圧の半分の0.75Vとしている。
これにより、(1)データ線の充放電時やプリチャージ
時に発生する容量結合雑音を最小に抑えるとともに、
(2)蓄積容量を形成する絶縁膜に印加される電圧を最
小に抑えて薄膜化することにより、蓄積容量の増大を実
現している。メモリセルに高電圧(1.5V)を書き込
むために、ワード線W0および左マット選択信号SHR
Lには、2.2Vを印加し、トランジスタT50およびT5
2が非飽和領域で動作するようにしている。YゲートのM
OS-FETが飽和領域で動作するよう、コモンI/O線は
1.2Vになるようにしている。このような低い電源電
圧でも動作するコモンI/O線の信号の増幅器としては
特願昭63−141703に述べられているような電流
検出形のものが適している。この型の増幅器を用いれ
ば、(1)コモンI/O線の電圧レベルを電源電圧近く
まで大きくすることができ、かつ(2)コモンI/O線
の信号振幅を小さく(例えば50mV)できるので、Y
選択信号Y0を印加して信号を読出す際の動作マージン
を大きくすることができる。また、メモリへの書き込み
は、従来と同様にI/O線をデータ入力バッファDiB
で駆動することにより行なえる。情報保持時において
は、情報を外部に読出す必要がないため、図中破線で示
したように、Y選択信号Y0は低電圧(“0”)のまま
である。また、Yアドレス選択回路、データ入力バッフ
ァ、データ出力バッファなどの動作させる必要がない。
さらに、センスアンプのコモンソース駆動回路の駆動能
力を低下させ、データ線電圧の時間変化率を低下させて
いる。これにより、情報保持時においてはデータ線の充
放電に伴うピーク電流の値を低減する。このような制御
を行うことにより、電池などのような内部インピーダン
スが高い電源を使用しても、電源電圧の過渡的な低下に
よりLSIが誤動作することを防止できる。以下には、
このような低電圧ダイナミックメモリを実現するために
重要な次の回路について説明する。FIG. 32 shows voltage waveforms at various portions during data reading when the power supply voltage is 1.5 V. In addition,
The following description is for a read operation from a memory cell,
Consider the case where word line W0 is selected. The precharge voltage of the data line and the voltage of the opposite electrode (plate) of the cell storage capacitor are set to 0.75 V, which is half of the power supply voltage.
As a result, (1) the capacitive coupling noise generated at the time of charging / discharging or precharging the data line is minimized,
(2) The storage capacitance is increased by minimizing the voltage applied to the insulating film forming the storage capacitance and thinning the insulating film. In order to write a high voltage (1.5 V) to a memory cell, a word line W0 and a left mat selection signal SHR are used.
2.2 V is applied to L, and transistors T50 and T5
2 operates in the unsaturated region. M of Y gate
The common I / O line is set to 1.2 V so that the OS-FET operates in the saturation region. As a signal amplifier of a common I / O line that operates even at such a low power supply voltage, a current detection type amplifier described in Japanese Patent Application No. 63-141703 is suitable. Using this type of amplifier, (1) the voltage level of the common I / O line can be increased to near the power supply voltage, and (2) the signal amplitude of the common I / O line can be reduced (for example, 50 mV). , Y
The operation margin when reading the signal by applying the selection signal Y0 can be increased. When writing to the memory, the I / O line is connected to the data input buffer DiB as in the conventional case.
This can be achieved by driving with. At the time of holding the information, it is not necessary to read the information to the outside, so that the Y selection signal Y0 remains at the low voltage ("0") as shown by the broken line in the figure. Further, it is not necessary to operate the Y address selection circuit, the data input buffer, the data output buffer, and the like.
Further, the drive capability of the common source drive circuit of the sense amplifier is reduced, and the time change rate of the data line voltage is reduced. As a result, the value of the peak current accompanying the charging and discharging of the data line is reduced when information is held. By performing such control, even if a power supply having a high internal impedance such as a battery is used, it is possible to prevent the LSI from malfunctioning due to a transient drop in the power supply voltage. Below,
The following important circuits for realizing such a low-voltage dynamic memory will be described.
【0057】(1)1/2 VCL 発生回路。(1) 1/2 VCL generation circuit.
【0058】(2)ワード線駆動回路。(2) Word line drive circuit.
【0059】(3)コモンソース駆動回路。(3) Common source drive circuit.
【0060】図33(a)は1/2VCL発生回路の回路
構成を示している。図中、T60,T62はNチャネルMOS-
FET、T61,T63はPチャネルMOS-FET、R20,R21はバ
イアス電流を設定するための抵抗である。抵抗の値の比
は、ノードN4およびノードPの電圧がVCL2のほぼ半
分になるように選ぶ。容量CD1〜CD4は電源電圧が変動
しても、それに追従するように設けられたスピードアッ
プ・コンデンサである。これらの値の間にはCD1≒CD
2、CD3≒CD4が成り立っている。各トランジスタの基
板とソースを接続し、基板バイアス効果によりしきい値
電圧が高くならないようにしている。このときの各トラ
ンジスタのしきい値電圧VT1の絶対値は約0.3Vであ
る。もし、基板をソースでなく系の最高電圧に接続する
と、基板バイアス効果によりしきい値電圧VT1の絶対値
は0.5Vよりも大きくなるため、電源電圧VCL2=1V
では動作しなくなる。このように、低電圧で動作する回
路では基板電圧の与え方が最小電源電圧を規定する。図
27に示した基板構造を用いると基板とソースの接続が
容易に行える。図33(b)はNチャネルMOS-FET T60,
T62の断面構造図を示している。65はN2ウェルの電
位を与えるためのn-拡散層、66はPウェルの電位を
与えるためのp-拡散層、67,68はNチャネルMOS-F
ETのソースおよびドレインとなるn-拡散層である。外
部配線によりMOS-FETの基板電圧を与えるp-拡散層66
をソースに接続している。N2ウェルには系の最高電
圧、ここではVCL2を印加する。この例に示されるよう
に、MOS-FETを基板と電気的に分離されたPウェル内に
形成することができるため、しきい値電圧の基板効果の
影響を受けない、低電圧動作に適した回路を構成するこ
とができる。なお、ここに示した例に限らず、差動増幅
回路その他のソースを接地電位より高い電圧で動作させ
る回路には、同様に本実施例が適用できる。FIG. 33A shows a circuit configuration of a 1/2 VCL generating circuit. In the figure, T60 and T62 are N-channel MOS-
FETs, T61 and T63 are P-channel MOS-FETs, and R20 and R21 are resistors for setting a bias current. The ratio of the resistance values is selected such that the voltage at nodes N4 and P is approximately half of VCL2. The capacitors CD1 to CD4 are speed-up capacitors provided so as to follow the fluctuation of the power supply voltage. CD1 値 CD between these values
2. CD3 ≒ CD4 holds. The substrate and source of each transistor are connected so that the threshold voltage does not increase due to the substrate bias effect. At this time, the absolute value of the threshold voltage VT1 of each transistor is about 0.3V. If the substrate is connected to the highest voltage of the system instead of the source, the absolute value of the threshold voltage VT1 becomes larger than 0.5V due to the substrate bias effect, so that the power supply voltage VCL2 = 1V
Will not work. As described above, in a circuit operating at a low voltage, the manner of applying the substrate voltage defines the minimum power supply voltage. When the substrate structure shown in FIG. 27 is used, the connection between the substrate and the source can be easily performed. FIG. 33 (b) shows an N-channel MOS-FET T60,
It shows a sectional structural view of T62. 65 is an n-diffusion layer for applying a potential of an N2 well, 66 is a p-diffusion layer for applying a potential of a P well, and 67 and 68 are N-channel MOS-Fs.
An n- diffusion layer serving as a source and a drain of the ET. P-diffusion layer 66 for applying MOS-FET substrate voltage by external wiring
Is connected to the source. The highest voltage of the system, here VCL2, is applied to the N2 well. As shown in this example, since the MOS-FET can be formed in the P-well electrically separated from the substrate, it is not affected by the body effect of the threshold voltage and is suitable for low-voltage operation. A circuit can be configured. The present embodiment is not limited to the example shown here, and the present embodiment can be similarly applied to a circuit that operates a differential amplifier circuit and other sources at a voltage higher than the ground potential.
【0061】図34(a)はワード線駆動回路の回路構
成、同図(b)にはその動作タイミングを示している。図
中、T82はメモリセルトランジスタ、CS3は蓄積容量、
T80,T81はNチャネルMOS-FETである。この回路は一
般に自己昇圧(セルフブースト)回路と呼ばれる。Sに
はワード線選択回路の選択信号が入力される。この電圧
レベルは選択時には高電圧(例えば1.5V)、非選択
時には低電圧(0V)となる。したがって、ノードN7
には選択時にはVCL−VT0(VT0はT81のしきい値電
圧)が、非選択時には0Vが印加される。選択信号が確
定した後、Xにはメモリセルトランジスタを十分にオン
できるように、電源電圧よりも高いパルス電圧(例えば
2.2V)印加する。非選択時にはMOS-FET T80は導通
しないが、選択時にはT80のゲート容量の結合により、
ノードN7は高い電圧に昇圧(ブースト)される。ワー
ド線に、Xに印加されるパルス電圧をそのまま出力する
ためには、ノードN7の電圧はXに印加されるパルス電
圧よりも、さらに高い電圧、例えば2.2+VT1(VT1
はT80のしきい値電圧)に昇圧(ブースト)される必要
がある。MOS-FETの基板電位を接地電位にすると、基板
効果によりしきい値電圧が上昇するため、特にVCLが
1.5V以下の低電圧電源ではワード線に所定の振幅が
得ることが難しい。ここでは、MOS-FETのしきい値電圧
を十分低い値とするために、基板電位を信号駆動側(こ
の例では選択信号Sや、パルス電圧X)のドレインに接
続した(ここで、便宜上、ドレインは信号駆動の印加さ
れる端子と定義した)。このMOS-FETの断面構造図と、
その等価回路をそれぞれ図35(a)および(b)に示す。素
子の断面構造は図33(b)に示したものと全く同じであ
るが、その結線が異なっている。Pウェルの電位がドレ
インの電位と一致しているため、図35(b)の左に示す
ように、ドレインをコレクタおよびベースとし、ソース
をエミッタとするバイポーラトランジスタが接続された
ことと等価になる。実際には、コレクタとベースが接続
されているためバイポーラトランジスタはダイオードと
して動作し、図35(b)の右に示すような等価回路で表
現される。したがって、ドレインがソースの電圧よりも
高いときには、基板電圧がソースに対して正にバイアス
されたMOS-FETとダイオードDLとが並列に接続され、逆
にドレインがソースの電圧よりも低いときにはダイオー
ドDLは逆バイアスされてカットオフし、基板電圧が低
電圧側のドレインに接続されたMOS-FETだけが動作す
る。したがって、後者の場合に比べて、前者の場合のほ
うのしきい値電圧が低くなり、MOS-FETは導通しやすく
なる。と同時にドレインとソースの電圧差が0.7V以
上のときにはダイオードが導通するため、前者の場合、
さらに電流が流れ易くなる。したがって、図34(b)に
おいて、ワード線を駆動するときのMOS-FET T80、T8
1のしきい値電圧を低い値にすることができ、低い電源
電圧においても、駆動信号Xをワード線にそのまま出力
することができる。このような非対称特性は、特に自己
昇圧回路などに適用したときに効果が大きいが、その他
の、例えばパスゲートや基板バイアス電圧発生回路のチ
ャージパンプ回路に用いる整流回路などに適用しても、
同様に低電圧電源での動作が改善される。FIG. 34A shows the circuit configuration of the word line drive circuit, and FIG. 34B shows the operation timing thereof. In the figure, T82 is a memory cell transistor, CS3 is a storage capacitor,
T80 and T81 are N-channel MOS-FETs. This circuit is generally called a self boost circuit. A selection signal of the word line selection circuit is input to S. This voltage level is a high voltage (for example, 1.5 V) when selected and a low voltage (0 V) when not selected. Therefore, node N7
VCL-VT0 (VT0 is the threshold voltage of T81) when selected, and 0 V when not selected. After the selection signal is determined, a pulse voltage (for example, 2.2 V) higher than the power supply voltage is applied to X so that the memory cell transistor can be sufficiently turned on. When not selected, the MOS-FET T80 does not conduct, but when selected, due to the coupling of the gate capacitance of T80,
Node N7 is boosted to a high voltage. In order to output the pulse voltage applied to X as it is to the word line, the voltage of the node N7 is higher than the pulse voltage applied to X, for example, 2.2 + VT1 (VT1
Needs to be boosted to the threshold voltage of T80). When the substrate potential of the MOS-FET is set to the ground potential, the threshold voltage rises due to the body effect. Therefore, it is difficult to obtain a predetermined amplitude on the word line particularly with a low-voltage power supply having VCL of 1.5 V or less. Here, in order to make the threshold voltage of the MOS-FET sufficiently low, the substrate potential is connected to the drain of the signal drive side (in this example, the selection signal S or the pulse voltage X) (here, for convenience, The drain was defined as the terminal to which the signal drive was applied). The cross-sectional structure diagram of this MOS-FET,
The equivalent circuits are shown in FIGS. 35 (a) and (b), respectively. The cross-sectional structure of the element is exactly the same as that shown in FIG. 33 (b), but the connection is different. Since the potential of the P well coincides with the potential of the drain, this is equivalent to the connection of a bipolar transistor having a drain as a collector and a base and a source as an emitter, as shown on the left side of FIG. . Actually, since the collector and the base are connected, the bipolar transistor operates as a diode, and is represented by an equivalent circuit as shown on the right side of FIG. Therefore, when the drain is higher than the source voltage, the MOS-FET whose substrate voltage is positively biased with respect to the source and the diode DL are connected in parallel, and when the drain is lower than the source voltage, the diode DL is connected. Is reverse biased and cut off, and only the MOS-FET connected to the drain whose substrate voltage is on the low voltage side operates. Therefore, the threshold voltage in the former case is lower than that in the latter case, and the MOS-FET becomes easier to conduct. At the same time, when the voltage difference between the drain and the source is 0.7 V or more, the diode conducts.
Further, the current easily flows. Therefore, in FIG. 34 (b), the MOS-FETs T80, T8
The threshold voltage of 1 can be set to a low value, and the drive signal X can be output to the word line as it is even at a low power supply voltage. Such an asymmetric characteristic is particularly effective when applied to a self-boosting circuit or the like.However, even when applied to a rectifier circuit used for a charge pump circuit of a pass gate or a substrate bias voltage generating circuit, for example,
Similarly, operation with a low voltage power supply is improved.
【0062】図36(a)および(b)は、それぞれコモンソ
ース駆動回路の構成の一実施例を示す図である。同図
(a)において、T85、T86はコモンソースを駆動するN
チャネルMOS-FET、G5はANDゲートである。標準動作
時には信号PD ̄が高電圧(“1”)となり、コモンソ
ース駆動信号φCSの入力に同期して、T85,T86が共に
導通する。一方、情報保持時にはPD ̄が低電圧
(“0”)となり、φCSの入力に対してT85のみが導通
する。したがって、T85とT86のコンダクタンスを適当
に選択することにより、標準動作時には動作速度を優先
し、情報保持時には動作速度を犠牲にする代わりにピー
ク電流を低減することができる。図36(b)において、
T90はコモンソースを駆動するNチャネルMOS-FET、T9
1、T93、T94はNチャネルMOS-FET、T92はPチャネル
MOS-FET、G6はNANDゲート、G7はANDゲート、
R25はT94にバイアス電流を供給するための抵抗をそれ
ぞれ示している。標準動作時には信号PDが低電圧
(“0”)となりT93がカットオフする。φCSの入力に
同期して、ノードN8の電圧はVCLになりT90を駆動す
る。情報保持時には信号PDが高電圧(“1”)となり
T92がカットオフする。φCSの入力に同期してT93が導
通し、ノードN8の電圧はT94のゲート電圧に一致す
る。このとき、T90とT94とにより電流ミラー回路を構
成するため、コモンソースの駆動電流は(VCL−VT1)
/R25に比例する値になる。ここでは比例係数はT90
とT94のチャネルコンダクタンスの比で決まる。この
ような駆動回路を用いることにより、情報保持時には、
一定の制御された電流で駆動されるため、電池の内部イ
ンピーダンスに起因する電源電圧の過渡的な低下を招く
ことなく、安定な動作を実現することができる。なお、
ここに示した電流ミラー回路以外にも、情報保持時に駆
動電流を制御できれば、他の手段を用いても構わない。FIGS. 36A and 36B are diagrams showing one embodiment of the configuration of the common source drive circuit. Same figure
In (a), T85 and T86 are N driving a common source.
The channel MOS-FET, G5, is an AND gate. At the time of the standard operation, the signal PD # becomes a high voltage ("1"), and both T85 and T86 conduct in synchronization with the input of the common source drive signal φCS. On the other hand, when information is held, PD # goes low ("0"), and only T85 conducts with respect to the input of φCS. Therefore, by appropriately selecting the conductance of T85 and T86, the operation speed can be prioritized in the standard operation, and the peak current can be reduced instead of sacrificing the operation speed in the information holding. In FIG. 36 (b),
T90 is an N-channel MOS-FET that drives a common source, T9
1, T93 and T94 are N-channel MOS-FET, T92 is P-channel
MOS-FET, G6 is NAND gate, G7 is AND gate,
R25 indicates a resistor for supplying a bias current to T94. At the time of the standard operation, the signal PD becomes low voltage ("0"), and T93 is cut off. In synchronization with the input of φCS, the voltage of the node N8 becomes VCL and drives T90. When information is held, the signal PD becomes high voltage ("1"), and T92 is cut off. T93 conducts in synchronization with the input of φCS, and the voltage of the node N8 matches the gate voltage of T94. At this time, since a current mirror circuit is constituted by T90 and T94, the drive current of the common source is (VCL-VT1).
/ R25. Here, the proportional coefficient is T90
And the ratio of the channel conductance of T94. By using such a drive circuit, when information is held,
Since it is driven with a constant controlled current, a stable operation can be realized without causing a transient drop in the power supply voltage due to the internal impedance of the battery. In addition,
Other than the current mirror circuit shown here, other means may be used as long as the drive current can be controlled at the time of holding information.
【0063】以上の実施例で述べたような基板構造、素
子の定数、回路構成により、最小の電源電圧=1Vでの
動作を保証するダイナミックメモリを実現することがで
きる。また、図31に示したI/O線およびYゲートの
回路構成の他に、読出し時と書き込み時に対して別々に
コモンI/O線を設けることにより、読出し時と書き込
み時の動作マージンをさらに向上させる方法が特開昭6
1−142594や特開昭61−170992に記述さ
れている。この方法を適用することにより、1V程度の
低い電源電圧でも、素子ばらつきの影響を受けずに安定
に動作するメモリ回路を実現することができる。With the substrate structure, element constants, and circuit configuration as described in the above embodiments, a dynamic memory that guarantees operation at the minimum power supply voltage = 1 V can be realized. Further, in addition to the circuit configuration of the I / O lines and the Y gate shown in FIG. The method of improving is disclosed in
1-1142594 and JP-A-61-170992. By applying this method, it is possible to realize a memory circuit that operates stably without being affected by element variations even at a low power supply voltage of about 1 V.
【0064】以上、1.5V以下の低い内部電源電圧で
動作する主たるLSI回路ブロックの構成例をメモリを
例にとって説明してきた。図1に示すようなLSIチッ
プを実現するためには、これ以外に、高い外部電源電圧
(例えば3〜5V)で動作する回路の実現が必須であ
る。このような回路には少なくとも以下のものがある。 (1)基準電圧発生回路、(2)電圧変換(降下)回
路、(3)入力回路、(4)出力回路。The configuration example of the main LSI circuit block that operates at a low internal power supply voltage of 1.5 V or less has been described above using a memory as an example. In addition, in order to realize the LSI chip as shown in FIG. 1, it is essential to realize a circuit that operates at a high external power supply voltage (for example, 3 to 5 V). Such circuits include at least the following: (1) Reference voltage generation circuit, (2) Voltage conversion (drop) circuit, (3) Input circuit, (4) Output circuit.
【0065】図26に示したように、1.5V以下の低
い内部電源電圧で動作する主たるLSI回路ブロックに
は、動作速度を確保する目的で、最先端の加工技術(た
とえばゲート長0.3ミクロン以下に相当)による素子
を使用する。こうした微細な素子では、ゲート耐圧やド
レイン耐圧が低下し、高い外部電源電圧(例えば3〜5
V)での動作が困難になる。これに関しては、たとえば
アイ・イー・ディ・エム・テクニカル・ダイジェスト、
第386頁〜第389頁(1988)、(IEDM Te
chnical Digest, pp.386−389,1988)に記
述されている。長期間にわたる信頼性を考慮すると、1
0nmのゲート酸化膜に印加可能な電圧は約4Vであ
る。したがって、ゲート酸化膜に印加できる。最大電界
強度Emaxは4MV/cm程度の値になる。近似的にはEm
axの値はゲート酸化膜厚に依存せず、ほぼ変化しないと
考えて良い(実際には、ゲート酸化膜を薄くすると、多
少大きくなる傾向にある)。この値を図26に示した素
子(ゲート酸化膜厚tox=6.5nm)に適用すると、
ゲートに印加可能な最大電圧は2.7Vとなる。したが
って、この素子を高い外部電源電圧(例えば3〜5V)
で動作させることができない。これを解決する手段に
は、以下の2つが考えられる。As shown in FIG. 26, a main LSI circuit block operating at a low internal power supply voltage of 1.5 V or less has a state-of-the-art processing technology (for example, a gate length of 0.3) in order to secure an operation speed. (Corresponding to a micron or less). In such a fine element, the gate breakdown voltage and the drain breakdown voltage are reduced, and a high external power supply voltage (for example, 3 to 5) is used.
Operation in V) becomes difficult. In this regard, for example, IED Technical Digest,
386-389 (1988), (IEDM Te
Chemical Digest, pp. 386-389, 1988). Considering long-term reliability, 1
The voltage that can be applied to the 0 nm gate oxide film is about 4V. Therefore, it can be applied to the gate oxide film. The maximum electric field intensity Emax is a value of about 4 MV / cm. Approximately Em
It can be considered that the value of ax does not depend on the gate oxide film thickness and does not substantially change (actually, when the gate oxide film is thinned, it tends to be somewhat large). Applying this value to the device shown in FIG. 26 (gate oxide film thickness tox = 6.5 nm),
The maximum voltage that can be applied to the gate is 2.7V. Therefore, this element is connected to a high external power supply voltage (eg, 3 to 5 V)
Can not work with The following two methods can be considered to solve this.
【0066】(1)先の説明で触れたように、内部電源
電圧で使用する素子の他に、外部電源電圧での動作す
る、より厚いゲート酸化膜を有する素子を同一チップ上
に集積する。(1) As mentioned in the above description, in addition to the elements used at the internal power supply voltage, the elements operating at the external power supply voltage and having a thicker gate oxide film are integrated on the same chip.
【0067】(2)内部電源電圧で使用する素子のみに
より構成する。このとき、外部電源電圧が直接、素子に
印加されないよう回路的な工夫を施す。(2) Only the elements used at the internal power supply voltage are used. At this time, a circuit is devised so that the external power supply voltage is not directly applied to the element.
【0068】(1)の方法は特願昭56−57143に
記載されている。しかし、この方法ではLSIの製造工
程が複雑になるため、製造コストが上昇する。また素子
形成上、最も重要なゲート酸化膜形成時に多くの工程が
挿入されるため、不純物や欠陥を導入する確率が高くな
り、素子の信頼性を低下させるという問題がある。以下
には、(2)の方法により、高い外部電源電圧で動作す
る回路を実現する例を述べる。なお、以下の例では相補
形のMOS-FET(CMOS)を用いた例について説明する
が、その他の、例えばバイポーラトランジスタや接合形
トランジスタを用いても、あるいはこれらとMOS-FETを
複合して用いる場合、さらには、シリコン以外のガリウ
ム砒素などの半導体材料を用いる場合についても同様に
適用できる。The method (1) is described in Japanese Patent Application No. 56-57143. However, this method complicates the LSI manufacturing process and increases the manufacturing cost. Further, since many steps are inserted at the time of forming a gate oxide film, which is the most important in forming an element, there is a problem that the probability of introducing an impurity or a defect is increased and the reliability of the element is reduced. Hereinafter, an example of realizing a circuit that operates with a high external power supply voltage by the method (2) will be described. In the following example, an example in which a complementary MOS-FET (CMOS) is used will be described. However, for example, a bipolar transistor or a junction transistor may be used, or these may be used in combination with a MOS-FET. In this case, the present invention can be similarly applied to a case where a semiconductor material other than silicon, such as gallium arsenide, is used.
【0069】図37(a)は本発明によるインバータ回路
の構成例を示している。図中、T100,T102はNチャネ
ルMOS-FET、T101、T103はPチャネルMOS-FET、in1、
in2はそれぞれ第1、第2の同相入力端子、out1、out
2はそれぞれ第1、第2の同相出力端子、Outは第3の
出力端子、Vn、VpはそれぞれNチャネルおよびPチャ
ネルMOS-FET用のバイアス電源電圧を示している。Vnお
よびVpは、例えば図37(b)に示すような外部電源電圧
依存性を有する。この例では、VCC≧2VのときにVn
=2V、Vp=VCC−2Vとなる。これにより出力端子o
ut1の電圧は最大でもVn−VTNとなるため、トランジ
スタT100のゲート酸化膜に印加される最大電圧はVn−
VTNに制限される。同様に、トランジスタT101のゲー
ト酸化膜に印加される最大電圧はVCC−Vp−|VTP|
に制限される。ここに、VTNはT102、VTPはT103のゲ
ートしきい値電圧である。2つの出力端子out1、out2
の信号レベルはそれぞれ0〜Vn−VTN、VCC−Vp−|
VTP|〜VCCとなり、これらが次のインバータの入力in
1,in2をそれぞれ駆動する。また、第3の出力Outに
は0〜VCC、すなわちフル振幅を出力することができ
る。FIG. 37A shows an example of the configuration of an inverter circuit according to the present invention. In the figure, T100 and T102 are N-channel MOS-FETs, T101 and T103 are P-channel MOS-FETs, in1,
in2 is the first and second common mode input terminals, out1 and out, respectively.
2 denotes a first and second in-phase output terminals, Out denotes a third output terminal, and Vn and Vp denote bias power supply voltages for N-channel and P-channel MOS-FETs, respectively. Vn and Vp have, for example, an external power supply voltage dependency as shown in FIG. In this example, when VCC ≧ 2V, Vn
= 2V, Vp = Vcc -2V. This allows the output terminal o
Since the voltage of ut1 is at most Vn−VTN, the maximum voltage applied to the gate oxide film of the transistor T100 is Vn−
Limited to VTN. Similarly, the maximum voltage applied to the gate oxide film of the transistor T101 is VCC-Vp- | VTP |
Is limited to Here, VTN is the gate threshold voltage of T102 and VTP is the gate threshold voltage of T103. Two output terminals out1, out2
Signal levels are 0-Vn-VTN and VCC-Vp- |
VTP | ~ VCC, which are the inputs of the next inverter
1 and 2 are respectively driven. Further, 0 to Vcc, that is, full amplitude can be output to the third output Out.
【0070】このインバータによりインバータ列を構成
したときの、各ノードの電圧および各トランジスタのゲ
ート酸化膜に印加される最大電圧は図38(b)に示した
ようになる。この回路構成により、例えばVn=Vp=1
/2VCCのときには、どのトランジスタにおいても、ゲ
ート酸化膜に印加される最大電圧は1/2VCCに、また
同時にドレイン/ソース間に印加される最大電圧は1/
2VCC+VTN、あるいは1/2VCC+|VTP|に制限さ
れる。実際には、インバータの動作マージンを確保する
観点から、電源電圧の低いところではVnおよびVCC−
Vpは一定にするのが好ましい。また、スイッチング時
の出力電圧の過渡的な変化に対してもドレイン/ソース
間に大きな電圧が印加されぬよう、T102およびT103の
チャネルコンダクタンスはそれぞれT100およびT101の
チャネルコンダクタンスよりも大きくすることが望まし
い。FIG. 38 (b) shows the voltage at each node and the maximum voltage applied to the gate oxide film of each transistor when this inverter forms an inverter train. With this circuit configuration, for example, Vn = Vp = 1
In the case of / 2Vcc, the maximum voltage applied to the gate oxide film in any transistor is 1 / 2Vcc, and the maximum voltage applied simultaneously between the drain and the source is 1 / Vcc.
It is limited to 2VCC + VTN or 1 / 2VCC + │VTP│. Actually, from the viewpoint of securing the operation margin of the inverter, Vn and VCC-
Vp is preferably kept constant. Also, it is desirable that the channel conductance of T102 and T103 be larger than the channel conductance of T100 and T101, respectively, so that a large voltage is not applied between the drain and the source even when the output voltage changes transiently during switching. .
【0071】以上説明したように、この構成により素子
の最大電圧の2倍程度の電源電圧まで、素子特性を劣化
させずに動作する回路を実現することができる。なお、
図37(a)に示した例では、NチャネルMOS-FETの基板電
位は系の最低電圧、すなわち、VSSに、PチャネルMOS-
FETの基板電位は系の最高電圧、すなわちVCCに接続し
ているが、先に述べた基板構造を用い各トランジスタの
基板をソースに接続すれば、基板効果によるしきい値電
圧の変動を抑制することができ、より低い電源電圧でも
動作する回路を実現することができる。したがって、本
発明を適用すれば、6.5nm程度の薄い酸化膜を用い
たMOS-FETのみでも電源電圧=5Vでも安定に動作する
LSIを提供することができる。As described above, with this configuration, it is possible to realize a circuit that operates without deteriorating element characteristics up to a power supply voltage that is about twice the maximum voltage of the element. In addition,
In the example shown in FIG. 37 (a), the substrate potential of the N-channel MOS-FET is set to the lowest voltage of the system, that is, VSS, and the P-channel MOS-FET
The substrate potential of the FET is connected to the highest voltage of the system, that is, VCC, but if the substrate of each transistor is connected to the source using the substrate structure described above, the threshold voltage fluctuation due to the body effect is suppressed. And a circuit which operates even at a lower power supply voltage can be realized. Therefore, by applying the present invention, it is possible to provide an LSI that operates stably even with a power supply voltage of 5 V using only a MOS-FET using a thin oxide film of about 6.5 nm.
【0072】図39(a)に示したのは、基板とソース
を接続し低電源電圧で動作特性を改善したインバータを
複数段接続したインバータ列(インバータ・チェイン)
の構成例である。従来のCMOSインバータ列と同様、
インバータ間にレベル変換回路を置くことなく、そのま
ま接続することが可能である。これにより、例えば出力
バッファなどのように大きな負荷駆動能力を必要とする
ドライバ回路を構成することができる。段数nを偶数で
あるとすると、その入力および出力波形は図39(b)に
示すようになる。この例ではVCC=4V、Vn=2V、
Vp=2Vとしている。この回路では、次段のインバー
タを駆動する出力信号の振幅が、電源電圧によらずほぼ
一定(1.7V)である。このため、次段のインバータ
のゲート容量を充放電するMOS-FETの駆動能力が電源電
圧に依存しなくなり、入力から出力までの遅延時間(t
1−t0)が、電源電圧によらずほぼ一定となる。したが
って、例えばメモリLSIのアクセス時間は1.5〜5
Vという広い電源電圧範囲でもほとんど変化しないた
め、システムを構成する上で、好都合なLSIチップを
提供することができる。FIG. 39 (a) shows an inverter train (inverter chain) in which a plurality of stages of inverters whose operating characteristics are improved at a low power supply voltage by connecting a substrate and a source are connected.
This is an example of the configuration. As with the conventional CMOS inverter train,
The connection can be made as it is without placing a level conversion circuit between the inverters. This makes it possible to configure a driver circuit that requires a large load driving capability, such as an output buffer. Assuming that the number of stages n is even, the input and output waveforms are as shown in FIG. In this example, VCC = 4V, Vn = 2V,
Vp = 2V. In this circuit, the amplitude of the output signal for driving the next-stage inverter is substantially constant (1.7 V) regardless of the power supply voltage. For this reason, the drive capability of the MOS-FET that charges and discharges the gate capacitance of the next-stage inverter does not depend on the power supply voltage, and the delay time from input to output (t
1-t0) becomes substantially constant regardless of the power supply voltage. Therefore, for example, the access time of the memory LSI is 1.5 to 5
Since there is almost no change even in a wide power supply voltage range of V, it is possible to provide an LSI chip which is convenient for configuring a system.
【0073】図40(a)、(b)は図37(b)に示したバイ
アス電圧Vn、Vpの発生回路の構成例である。図中、チ
ャネル部を太線で示したT114〜T117は高いしきい値電
圧を有するNチャネルMOS-FET、T112、T113はバイア
ス電流を供給するMOS-FET、72はT112とT113のゲー
ト電圧を発生し最適なバイアス電流を設定するためのバ
イアス発生回路、CN1、CP1はデカップル容量である。
バイアス電流の値は抵抗R30およびT113とT112のチャ
ネルコンダクタンスの比とにより設定する。高いしきい
値電圧を有するNチャネルMOS-FETは、ゲート酸化膜を
形成した後、レジストをマスクとしてイオン注入により
P形不純物を導入する等の手段により形成する。この例
では、しきい値電圧の値を1Vにしている。また、先に
示した基板構造を用い、かつ基板をソースに接続するこ
とにより、しきい値電圧の基板効果による変動をなく
し、設定精度を上げている。また、MOS-FET T112、T
113は電流源として動作する。この構成により、電源電
圧VCCが2V以上のときには、Vnの値は高いしきい値
電圧のおよそ2倍の値(約2V)となり、VCCが2V以
下のときには電源電圧VCCにほぼ等しくなる。同様に、
電源電圧VCCが2V以上のときには、Vpの値はおよそ
VCC−2Vとなり、VCCが2V以下のときにはほぼ0V
になる。FIGS. 40A and 40B are examples of the configuration of the circuit for generating the bias voltages Vn and Vp shown in FIG. 37B. In the drawing, T114 to T117 in which the channel portion is indicated by a thick line are N-channel MOS-FETs having a high threshold voltage, T112 and T113 are MOS-FETs for supplying a bias current, and 72 generates the gate voltages of T112 and T113. Bias generators CN1 and CP1 for setting an optimum bias current are decoupling capacitors.
The value of the bias current is set by the resistance R30 and the ratio of the channel conductance of T113 and T112. An N-channel MOS-FET having a high threshold voltage is formed by forming a gate oxide film and then introducing a P-type impurity by ion implantation using a resist as a mask. In this example, the value of the threshold voltage is 1 V. Further, by using the above-described substrate structure and connecting the substrate to the source, fluctuation of the threshold voltage due to the substrate effect is eliminated, and setting accuracy is improved. In addition, MOS-FET T112, T
113 operates as a current source. With this configuration, when the power supply voltage VCC is 2 V or more, the value of Vn is approximately twice the value of the high threshold voltage (about 2 V), and when VCC is 2 V or less, it becomes substantially equal to the power supply voltage VCC. Similarly,
When the power supply voltage VCC is 2V or more, the value of Vp is approximately VCC-2V, and when VCC is 2V or less, the value of Vp is almost 0V.
become.
【0074】図40(b)はバイアス電圧発生回路の他の
構成例である。ここには、Vn発生回路のみを示してい
るが、Vp発生回路も同様に構成できる。図中、T123は
高いしきい値電圧を有するNチャネルMOS-FET、T121は
バイアス電流を供給するPチャネルMOS-FET、T120とR
31はT121のゲート電圧を発生し最適なバイアス電流を
設定するためのバイアス発生回路、CN1はデカップル容
量、R32、R33は抵抗である。T123のしきい値電圧の
値をVTEとすると、Vnの値はVTE×(R32+R33)/
R33となる。したがって、R32とR33の比を変えること
でVnの値をVTE以上の任意の値に設定することができ
る。これらにより、図37(b)の特性を有するバイアス
電圧を発生することができる。なお、この例に示した抵
抗にはMOS-FETのチャネル、不純物拡散層、ポリシリコ
ンなどの配線層などのいずれを用いても構わない。FIG. 40B shows another example of the configuration of the bias voltage generating circuit. Although only the Vn generation circuit is shown here, the Vp generation circuit can be similarly configured. In the figure, T123 is an N-channel MOS-FET having a high threshold voltage, T121 is a P-channel MOS-FET supplying a bias current, and T120 and R
31 is a bias generation circuit for generating a gate voltage of T121 to set an optimum bias current, CN1 is a decoupling capacitor, and R32 and R33 are resistors. Assuming that the value of the threshold voltage of T123 is VTE, the value of Vn is VTE × (R32 + R33) /
It becomes R33. Therefore, by changing the ratio between R32 and R33, the value of Vn can be set to an arbitrary value equal to or higher than VTE. As a result, a bias voltage having the characteristics shown in FIG. 37B can be generated. Note that the resistor shown in this example may use any of a channel of a MOS-FET, an impurity diffusion layer, and a wiring layer such as polysilicon.
【0075】さて、通常のLSIでは、最終製造工程の
後に、通常動作で用いられる電圧より高い電圧を故意に
回路内の各トランジスタに印加し、ゲート酸化膜不良な
どでもともと故障の発生しやすいトランジスタを初期に
見つけるエージングテストを実施し、信頼性を保証して
いる。図41(a)はこのエージングテストに適したバイ
アス電圧Vn、Vpの与え方の一実施例を示す図である。
この例では、VnとVpの大小関係の逆転するところより
も高い電源電圧(この例では4V)では、Vn=Vp=1
/2 VCCとしている。こうすることにより、エージン
グテスト時には、電源電圧に比例してVnやVpが増加す
るようにしている。また、その値を電源電圧の半分にす
ることにより、例えば図38(a)に示す各トランジスタ
間で最大電圧がほぼ等しくなるようにして、ストレスが
一部のトランジスタに集中するのを防止している。By the way, in a normal LSI, after the final manufacturing process, a voltage higher than the voltage used in the normal operation is intentionally applied to each transistor in the circuit, and a transistor which is originally liable to fail due to a gate oxide film defect or the like. An early aging test is performed to ensure reliability. FIG. 41A is a diagram showing one embodiment of how to apply the bias voltages Vn and Vp suitable for the aging test.
In this example, at a power supply voltage higher than where the magnitude relationship between Vn and Vp is reversed (4 V in this example), Vn = Vp = 1.
/ 2 VCC. In this way, during the aging test, Vn and Vp increase in proportion to the power supply voltage. Further, by reducing the value to half of the power supply voltage, for example, the maximum voltage is substantially equal between the transistors shown in FIG. 38 (a) to prevent stress from being concentrated on some transistors. I have.
【0076】図41(b)はバイアス電圧Vn、Vpを発生
する回路の構成の一実施例を示している。図中、72は
2つのノードN9とN10の電圧を比較し、その最大値を
出力する最大値出力回路、T140、T141は高いしきい値
電圧を有するNチャネルMOS-FET、R36はMOS-FETにバイ
アス電流を供給するための抵抗、R38とR39は電源電圧
を分圧して1/2VCCを得るためのものであり、R36≒
R39である。また、最大値出力回路は差動増幅回路A10
とA11、PチャネルMOS-FET T142、T143、ノードN1
1の接地側へのインピーダンスが無限大となるのを防ぐ
ために設けられた抵抗R37とにより構成している。最大
値出力回路の動作は、例えば、アイ・イー・イー・イー
・ジャーナル・オブ・ソリッド・ステート・サーキッ
ツ、第23巻、第5号、第1128〜1132頁(19
88)(IEEE Jounal of Solid-State Circuits,
Vol.23, No.5,pp.1128−1132,October
1988)に述べられている。ノードN9には電源電圧
によらずほぼ一定の電圧(この例では2V)が入力され
る。一方、ノードN10には電源電圧の半分の値が入力さ
れる。したがって、電源電圧が4V以下のときには、こ
れら2つの電圧の最大値である2VがノードN11に出力
され、電源電圧が4V以上のときには、1/2VCCが出
力される。バイアス電圧Vpの発生回路も同様に構成す
ることができる。なお、この例ではノードN9の電圧値
として2Vの場合を考えたが、ゲート酸化膜の最大印加
可能電圧に合わせて、適当な値に設定して良い。FIG. 41B shows an embodiment of the configuration of the circuit for generating the bias voltages Vn and Vp. In the figure, reference numeral 72 denotes a maximum value output circuit which compares the voltages of two nodes N9 and N10 and outputs the maximum value, T140 and T141 denote N-channel MOS-FETs having a high threshold voltage, and R36 denotes a MOS-FET. R38 and R39 are used to divide the power supply voltage to obtain 1/2 Vcc.
R39. The maximum value output circuit is a differential amplifier circuit A10.
And A11, P-channel MOS-FET T142, T143, node N1
It is constituted by a resistor R37 provided to prevent the impedance to the ground side of 1 from becoming infinite. The operation of the maximum value output circuit is described in, for example, IEE Journal of Solid State Circuits, Vol. 23, No. 5, pp. 1128-1132 (19).
88) (IEEE Jounal of Solid-State Circuits,
Vol.23, No.5, pp.1128-1132, October
1988). A substantially constant voltage (2 V in this example) is input to the node N9 regardless of the power supply voltage. On the other hand, half the value of the power supply voltage is input to the node N10. Therefore, when the power supply voltage is 4 V or less, 2 V which is the maximum value of these two voltages is output to node N11, and when the power supply voltage is 4 V or more, 1/2 VCC is output. A circuit for generating the bias voltage Vp can be similarly configured. In this example, the case where the voltage value of the node N9 is 2 V is considered, but it may be set to an appropriate value in accordance with the maximum applicable voltage of the gate oxide film.
【0077】特願昭63−125742には、MOS-FET
のしきい値電圧の差を利用した定電圧発生回路が示され
ている。図42はこれを改良し、ゲート酸化膜に印加可
能な電圧より高い外部電源電圧でも動作するようにした
定電圧発生回路の構成例を示している。図中75は、こ
の目的のために新たに挿入した部分であり、T151はN
チャネルMOS-FET、T152はPチャネルMOS-FETである。
これにより、先に説明したインバータと同様、回路中の
どのトランジスタにおいても、その最大印加電圧を外部
電源電圧の半分程度に低下させることができる。この回
路で発生する定電圧の値は特願昭63−125742に
おいて説明されている通り、2つのNチャネルMOS-FET
T149とT150のしきい値電圧の差VT1(T149)−VT1
(T150)になる。T149は図40に示したのと同様、高
いしきい値電圧を有するトランジスタである。この例で
は、VT1(T149)=1.05V、VT1(T150)=0.3
Vとして、出力電圧Vref=0.75Vを得ている。Japanese Patent Application No. 63-125742 discloses a MOS-FET.
2 shows a constant voltage generating circuit using the difference between the threshold voltages of the above. FIG. 42 shows an example of the configuration of a constant voltage generating circuit which is improved from the above and operates even with an external power supply voltage higher than the voltage that can be applied to the gate oxide film. In the figure, reference numeral 75 denotes a part newly inserted for this purpose, and T151 denotes N
A channel MOS-FET, T152, is a P-channel MOS-FET.
Thus, similarly to the inverter described above, the maximum applied voltage of any transistor in the circuit can be reduced to about half of the external power supply voltage. The value of the constant voltage generated by this circuit is two N-channel MOS-FETs as described in Japanese Patent Application No. 63-125742.
Difference VT1 between threshold voltages T149 and T150 (T149) -VT1
(T150). T149 is a transistor having a high threshold voltage as shown in FIG. In this example, VT1 (T149) = 1.05 V, VT1 (T150) = 0.3
As V, an output voltage Vref = 0.75V is obtained.
【0078】図43は、本発明による差動増幅回路の構
成例を示している。同図において、T161とT162は差動
信号を入力する2つのNチャネルMOS-FET、T160は差動
増幅回路にバイアス電流を供給するためのNチャネルMO
S-FET、B1はそのバイアス電流を設定するための信号、
T163とT164はカレントミラー型の負荷を構成する2つ
のPチャネルMOS-FETである。通常の差動増幅回路で
は、ノードN13とN15、ノードN14と出力out2を接
続するが、ここでは図中76、77で示した回路ブロッ
クを付加し、ゲート酸化膜に印加可能な電圧より高い外
部電源電圧でも動作するようにしている。FIG. 43 shows an example of the configuration of a differential amplifier circuit according to the present invention. In the figure, T161 and T162 are two N-channel MOS-FETs for inputting a differential signal, and T160 is an N-channel MOSFET for supplying a bias current to a differential amplifier circuit.
S-FET, B1 is a signal for setting its bias current,
T163 and T164 are two P-channel MOS-FETs forming a current mirror type load. In a normal differential amplifier circuit, the nodes N13 and N15 and the node N14 and the output out2 are connected. In this case, circuit blocks indicated by reference numerals 76 and 77 in the figure are added, and an external voltage higher than a voltage that can be applied to the gate oxide film is added. It works with power supply voltage.
【0079】図43(a)では、76を2つのNチャネルM
OS-FET T165とT166、およびPチャネルMOS-FET T1
67とにより構成している。これにより、トランジスタ
T161とT162のドレイン(N13、N14)に印加される電
圧を最大でも Vn−VTN1に、トランジスタ T164の
ドレイン(out2)に印加される電圧を最小でもVp
+|VTP1|に制限する。ここに、VTN1およびVTP1は
それぞれ、NチャネルおよびPチャネルMOS-FETのしき
い値電圧を表している。なお、VnやVpとしては、先の
実施例と同様、図37(b)や図41(a)に示した電源電圧
依存性を有するバイアス電圧をそのまま用いることがで
きる。さて、図43(a)に示した差動増幅回路が小信号
増幅回路として動作する場合、すなわち2つの入力レベ
ルに大きな差がなく、トランジスタ T161とT162が共
に飽和領域で動作する場合には、ノード14の電圧値は
ほぼVn−VTN1となる。したがって、図43(b)に示す
ようにトランジスタ T167を省略してもトランジスタ
T164のゲートとドレイン間に大きな電圧差が生じな
い。小信号増幅回路としてのみ用いる場合には、構成が
簡単な図43(b)の回路方式が適している。これらの差
動増幅回路の出力out2の信号レベルは図37(a)に示し
たインバータの出力out2の信号レベルと等しく、差動
増幅回路の出力でインバータの入力in2を直接駆動でき
るため、これらを組合せて回路を構成するのに都合が良
い。以上の差動増幅回路の構成例では、入力In
(+)、In(−)の電圧レベルがVn−VTN1以下のと
き、大きな電圧ゲインが得られるという特性がある。こ
れとは逆に、Vp+|VTP1|より高い入力電圧レベルで
動作させるときには、差動増幅回路を構成するNチャネ
ルのMOS-FETをPチャネルに、PチャネルのMOS-FETをN
チャネルに、それぞれ置き換えて、低い電圧レベル(図
37(a)に示したインバータの出力out1の信号レベル)
の出力を得るような構成にすれば良い。このときにも、
先の構成の場合と同様な効果が得られる。次に、この差
動増幅回路をLSIチップの回路に適用した例を述べ
る。In FIG. 43 (a), 76 is defined as two N-channel M
OS-FET T165 and T166, and P-channel MOS-FET T1
67. This allows the transistor
The maximum voltage applied to the drains (N13, N14) of T161 and T162 is Vn-VTN1, and the minimum voltage applied to the drain (out2) of transistor T164 is Vp.
+ | VTP1 |. Here, VTN1 and VTP1 represent the threshold voltages of the N-channel and P-channel MOS-FETs, respectively. Note that, as Vn and Vp, the bias voltages having the power supply voltage dependency shown in FIG. 37B and FIG. 41A can be used as they are, as in the previous embodiment. Now, when the differential amplifier circuit shown in FIG. 43A operates as a small signal amplifier circuit, that is, when there is no large difference between the two input levels and both the transistors T161 and T162 operate in the saturation region, The voltage at node 14 is approximately Vn-VTN1. Therefore, even if the transistor T167 is omitted as shown in FIG.
No large voltage difference occurs between the gate and the drain of T164. When used only as a small signal amplifier circuit, the circuit system shown in FIG. 43 (b) having a simple configuration is suitable. The signal level of the output out2 of these differential amplifier circuits is equal to the signal level of the output out2 of the inverter shown in FIG. 37 (a), and the output of the differential amplifier circuit can directly drive the input in2 of the inverter. It is convenient to form a circuit by combining them. In the above configuration example of the differential amplifier circuit, the input In
When the voltage levels of (+) and In (-) are equal to or lower than Vn-VTN1, a large voltage gain is obtained. Conversely, when operating at an input voltage level higher than Vp + | VTP1 |, the N-channel MOS-FETs constituting the differential amplifier circuit are set to the P-channel, and the P-channel MOS-FETs are set to the N-channel.
Each channel is replaced with a lower voltage level (the signal level of the output out1 of the inverter shown in FIG. 37A).
The configuration may be such that the output is obtained. Again,
The same effect as in the case of the above configuration can be obtained. Next, an example in which this differential amplifier circuit is applied to an LSI chip circuit will be described.
【0080】図44〜46は、内部電源電圧VCLの基準
となるVL(基準電圧)発生回路に本発明を適用した例
を示している。図44において、80は図1の9に相当
するVL(基準電圧)発生回路、A15は差動増幅回路、
R50、R51は、その増幅率を設定するための抵抗であ
る。また、VL発生回路は、図42において説明した定
電圧(Vref)発生回路81、エージングテストのとき
に標準動作時の電圧よりも高い電圧を発生するためのエ
ージング用電圧(VA)発生回路82、VrefとVAを比
較し、大きい方の電圧を出力する最大値出力回路83、
スイッチ84、から構成される。情報保持時において
は、エージングテストの電圧特性は必要ないため、最大
値出力回路を非動作状態にするとともに、スイッチを閉
じてVrefを直接出力している。さて、この例では、Vr
ef=0.75V、VA=1/5VCCとし、電源電圧が3.
75V以上のときにエージングテストの状態になるよう
にしている。すなわち、電源電圧が3.75V以下のと
きにはVL=0.75V、3.75V以上のときにはVL=
1/5VCCが出力される。またR50=R51として増幅率
を2に設定し、電源電圧が3.75V以下のときにはVC
L=1.5V、3.75V以上のときにはVL=2/5Vcc
が内部電源電圧として回路に印加されるようにしてい
る。FIGS. 44 to 46 show examples in which the present invention is applied to a VL (reference voltage) generating circuit which is a reference of the internal power supply voltage VCL. 44, reference numeral 80 denotes a VL (reference voltage) generation circuit corresponding to 9 in FIG. 1, A15 denotes a differential amplifier circuit,
R50 and R51 are resistors for setting the amplification factor. The VL generation circuit includes a constant voltage (Vref) generation circuit 81 described with reference to FIG. A maximum value output circuit 83 that compares Vref and VA and outputs the larger voltage;
A switch 84. Since the voltage characteristic of the aging test is not required at the time of information holding, the maximum value output circuit is deactivated and the switch is closed to directly output Vref. By the way, in this example, Vr
ef = 0.75V, VA = 1 / 5VCC, and the power supply voltage is 3.
The aging test state is set when the voltage is 75 V or more. That is, when the power supply voltage is 3.75 V or less, VL = 0.75 V, and when the power supply voltage is 3.75 V or more, VL =
1/5 VCC is output. When R50 = R51, the amplification factor is set to 2, and when the power supply voltage is 3.75 V or less, VC
When L = 1.5V, 3.75V or more, VL = 2Vcc
Is applied to the circuit as an internal power supply voltage.
【0081】各電圧の外部電源電圧VCC依存性を図45
に示す。これにより内部回路の電源電圧として、標準動
作状態(例えば電源電圧が3〜3.6V)では1.5V、
エージングテスト状態(例えば電源電圧が5.3V)で
は2.1Vが得られる。図46はVL(基準電圧)発生回
路の、より詳細な構成例を示している。同図において9
0は最大値出力回路、T179はスイッチとして動作する
NチャネルMOS-FETである。最大値出力回路は2つの作
動増幅回路90aおよび90b、それぞれの差動増幅器
の出力により駆動されるPチャネルMOS-FET T177とT1
78、T177とT178のゲート酸化膜に印加される電圧を緩
和するためのPチャネルMOS-FET T177、出力端N22の
対接地インピーダンスを低くするためのNチャネルMOS-
FET T175とから構成される。ここで、2つの差動増幅
器90aおよび90bは図43(a)に示したものと同じ
である。また最大値出力回路の構成も図41(b)に示し
たものと基本的には同じである。この構成により、ゲー
ト酸化膜の最大印加可能電圧よりも大きな電源電圧で動
作する最大値出力回路を得ることができる。なお、情報
保持状態ではトランジスタT179を導通させVrefをその
ままVLとして出力している。また最大値出力回路を非
動作とすることにより消費電流を低減している。FIG. 45 shows the dependency of each voltage on the external power supply voltage VCC.
Shown in Thereby, the power supply voltage of the internal circuit is 1.5 V in the standard operation state (for example, the power supply voltage is 3 to 3.6 V),
In the aging test state (for example, when the power supply voltage is 5.3 V), 2.1 V is obtained. FIG. 46 shows a more detailed configuration example of the VL (reference voltage) generation circuit. In the figure, 9
0 is a maximum value output circuit, and T179 is an N-channel MOS-FET that operates as a switch. The maximum value output circuit is composed of two operational amplifier circuits 90a and 90b, P-channel MOS-FETs T177 and T1 driven by the outputs of the respective differential amplifiers.
78, a P-channel MOS-FET T177 for relaxing the voltage applied to the gate oxide film of T177 and T178, and an N-channel MOS-FET for lowering the impedance of the output terminal N22 to the ground.
And FET T175. Here, the two differential amplifiers 90a and 90b are the same as those shown in FIG. The configuration of the maximum value output circuit is basically the same as that shown in FIG. With this configuration, it is possible to obtain a maximum value output circuit that operates with a power supply voltage higher than the maximum applicable voltage of the gate oxide film. In the information holding state, the transistor T179 is turned on to output Vref as VL. In addition, current consumption is reduced by disabling the maximum value output circuit.
【0082】図47は、図1において述べたリミッタ・
エネーブル信号(LM)発生回路の構成を示している。
同図において、A12とA13は図43(a)に示したものと
同じ構成のシングルエンド型の差動増幅回路、95は差
動増幅回路の2つの出力を入力とし、電源電圧差に等し
い大きな信号を出力するダブルエンド型の差動増幅回路
を示している。ダブルエンド型の差動増幅回路は、2つ
の入力でそれぞれ駆動されるPチャネルMOS-FET T180
とT181、そのゲート酸化膜に印加される電圧を緩和す
るためのPチャネルMOS-FET T184とT185、交叉結合
させた2つのNチャネルMOS-FET T182とT183、その
ゲート酸化膜に印加される電圧を緩和するためのNチャ
ネルMOS-FET T186とT187、出力の反転する速度を加
速するために設けたスピードアップ容量CC1とCC2とに
より構成している。この中で、スピードアップ容量は回
路の応答速度を決めるものであり、用途に応じて省略し
ても基本的な動作が損なわれることはない。FIG. 47 is a circuit diagram showing the structure of the limiter and the limiter described in FIG.
2 shows a configuration of an enable signal (LM) generating circuit.
43, A12 and A13 are single-ended type differential amplifier circuits having the same configuration as that shown in FIG. 43 (a), and 95 has two outputs of the differential amplifier circuit as inputs, and a large voltage equal to the power supply voltage difference. 1 shows a double-ended differential amplifier circuit that outputs a signal. The double-ended differential amplifier circuit is a P-channel MOS-FET T180 driven by two inputs.
, T181, P-channel MOS-FETs T184 and T185 for relaxing the voltage applied to the gate oxide film, two cross-coupled N-channel MOS-FETs T182 and T183, and the voltage applied to the gate oxide film N-channel MOS-FETs T186 and T187 for alleviating the power loss, and speed-up capacitors CC1 and CC2 provided to accelerate the speed at which the output is inverted. Among them, the speed-up capacitance determines the response speed of the circuit, and the basic operation is not impaired even if omitted depending on the application.
【0083】以下、図48に示した動作タイミング図を
用いて、その動作を説明する。なお以下の説明では、標
準動作状態での内部電源電圧VCLが1.5Vの場合(VL
=0.75V)を考える。図に示すように外部電源電圧
VCCが4Vから1Vに低下するとすると、VCCの半分の
電圧が0.75Vを交叉する時刻t0において差動増幅回
路A12およびA13の出力(ノードN25およびN26)の電
圧が反転する。これにより、トランジスタT180 はカッ
トオフ状態、T181 はオン状態に移行し、ノードN28
の電圧がVCC まで上昇する。これに同期してノードN3
0 の電位がVn−VTN1(VTN1はT187のしきい値電圧)
まで上昇し、ノードN29 さらにはノードN27 の電位を
接地電位に引き落す。これにより、ダブルエンド型の差
動増幅回路の出力N27 およびN28 の電圧は反転し、そ
れぞれ0VおよびVCC=1Vになる。図48は、動作を
模式的に示したものであるが、実際には、これら一連の
動作は、電源電圧の変化に比べて十分短い時間に行なわ
れる。そのため、電源電圧の変化が回路動作に悪影響を
及ぼすことはない。また、チップ内の電源配線に意識的
に容量を設けることにより電源電圧の変化をコントロー
ルし、回路動作への影響をより低く抑えることができ
る。以上は外部電源電圧を降下させる場合について述べ
たが、逆に、外部電源電圧を上昇させる場合にも同様に
動作する。The operation will be described below with reference to the operation timing chart shown in FIG. In the following description, the case where the internal power supply voltage VCL in the standard operation state is 1.5 V (VL
= 0.75V). As shown in the figure, when the external power supply voltage VCC decreases from 4 V to 1 V, at the time t0 when half the voltage of VCC crosses 0.75 V, the voltages of the outputs (nodes N25 and N26) of the differential amplifier circuits A12 and A13. Is inverted. As a result, the transistor T180 shifts to the cut-off state, T181 shifts to the on-state, and the node N28
Voltage rises to VCC. In synchronization with this, node N3
The potential of 0 is Vn-VTN1 (VTN1 is the threshold voltage of T187)
And the potential at the node N29 and further at the node N27 is pulled down to the ground potential. As a result, the voltages at the outputs N27 and N28 of the double-ended type differential amplifier circuit are inverted to 0V and VCC = 1V, respectively. FIG. 48 schematically shows the operation, but actually, a series of these operations are performed in a sufficiently short time as compared with a change in the power supply voltage. Therefore, a change in the power supply voltage does not adversely affect the circuit operation. Further, by consciously providing a capacitance in the power supply wiring in the chip, a change in the power supply voltage can be controlled, and the influence on the circuit operation can be suppressed to a lower level. In the above, the case where the external power supply voltage is decreased has been described. On the contrary, the same operation is performed when the external power supply voltage is increased.
【0084】さて、本発明によるLSIチップを他のL
SIや半導体素子とともに用いてシステムを構成する場
合、それらの間でやりとりする信号の入出力レベルの整
合をとる必要がある。単一電源(一般的には5V)で動
作するLSIにおける標準的な入出力レベルとしてもの
は、以下の2つがある。(a)TTLレベル、(b)C
MOSレベル。Now, the LSI chip according to the present invention is replaced with another L chip.
When a system is configured using an SI or a semiconductor element, it is necessary to match input / output levels of signals exchanged between them. There are the following two standard input / output levels in an LSI that operates on a single power supply (generally, 5 V). (A) TTL level, (b) C
MOS level.
【0085】このうち、TTLレベルでは、高電圧
(“1”)出力(VOH)の値は2.4V以上でなければ
ならない。したがって、電源電圧が2.4V以下で使用
する際には、CMOSレベルをもちいるか、新たに入出
力レベルの規格を設ける必要がある。従来のLSIやT
TL論理回路などと共にシステムを構成する場合、前述
した入出力レベルとの互換性をとることが重要な要素に
なる。互換性をとることによりレベル変換回路が不要と
なり、部品点数が減少してシステムのコスト低減につな
がる。また、耐雑音性や速度などの回路性能が向上し、
最大のパフォーマンスを発揮することができる。そこ
で、以下では、従来の入出力レベルとの互換性を保った
入出力回路構成を備えた本発明の実施例を説明する。本
発明によれば、1つのチップを用いて、設計変更を行わ
ずに以下の3つの製品仕様を実現できる。Among them, at the TTL level, the value of the high voltage (“1”) output (VOH) must be 2.4 V or more. Therefore, when used at a power supply voltage of 2.4 V or less, it is necessary to use a CMOS level or to set a new input / output level standard. Conventional LSI and T
When configuring a system together with a TL logic circuit or the like, it is important to ensure compatibility with the input / output levels described above. Compatibility eliminates the need for a level conversion circuit, reduces the number of components, and reduces system cost. In addition, circuit performance such as noise resistance and speed has been improved,
Maximum performance can be demonstrated. Therefore, an embodiment of the present invention having an input / output circuit configuration that maintains compatibility with the conventional input / output level will be described below. According to the present invention, the following three product specifications can be realized using one chip without changing the design.
【0086】(1)標準動作時(例えば電源電圧VCCが
4.5〜5.5Vあるいは3〜3.6Vなど)ではTTL
レベルで入出力を行う。必要に応じてVCC の低下(例
えば電源電圧VCC が1.0〜2.5V)などをチップ内
で検出して情報保持(バッテリバックアップ)を行う。(1) TTL at the time of standard operation (for example, when the power supply voltage VCC is 4.5 to 5.5 V or 3 to 3.6 V)
Input and output at the level. If necessary, a decrease in VCC (for example, when the power supply voltage VCC is 1.0 to 2.5 V) or the like is detected in the chip to hold information (battery backup).
【0087】(2)電源電圧VCC が、例えば1.0〜
5.5Vで動作し、入出力はCMOSレベルで行う。必
要に応じてVCCの低下(例えば電源電圧VCCが1.0〜
2.5V)などをチップ内で検出するか、外部からの制
御信号などにより情報保持(バッテイバックアップ)を
行う。(2) When the power supply voltage VCC is, for example, 1.0 to
It operates at 5.5 V, and inputs and outputs are at CMOS level. If necessary, lower VCC (for example, when power supply voltage VCC is 1.0 to
2.5V) is detected in the chip, or information is held (battery backup) by an external control signal or the like.
【0088】(3)電源電圧VCC が、例えば1.0〜
5.5Vで動作し、電源電圧の値によってチップが自動
的に入出力レベルを切り換える。例えば、電源電圧VCC
が2.5〜5.5VのときはTTLレベル、電源電圧が
1.0〜2.5VのときはCMOSレベルで入出力を行
う。(3) When the power supply voltage VCC is, for example, 1.0 to
The chip operates at 5.5V, and the chip automatically switches the input / output level according to the value of the power supply voltage. For example, power supply voltage VCC
When the power supply voltage is 2.5 to 5.5 V, input / output is performed at the TTL level, and when the power supply voltage is 1.0 to 2.5 V, input / output is performed at the CMOS level.
【0089】図49(a)は、1つのチップを用いて、配
線やボンディングによる切り換えを行ない、上記(1)
と(2)の2つの製品を実現する例を、図49(b)は、
電源電圧の値の変化を自動的に検知し、入出力レベルを
切り換える製品の実現例をそれぞれ示している。図49
(a)において、1はLSIチップ、5は内部電源電圧
(例えば1.5V)動作するLSI回路ブロック、PA
DTはTTLレベル用の入出力パッド、PADCはCMO
Sレベル用の入出力パッド、IB1およびOB1はTTL
レベル用の入力バッファと出力バッファ、IB2および
OB2はCMOSレベル用の入力バッファと出力バッフ
ァ、SW1は2つの入力バッファの出力のいずれかを低
電圧動作LSI回路ブロックに入力するかを選択するた
めのスイッチ、SW0は低電圧動作LSI回路ブロック
の出力を2つの出力バッファのいずれに入力するかを選
択するためのスイッチをそれぞれ示している。この切り
換えを実際のLSIにおいて行なう方法としては、アル
ミニウムなどの配線によるマスタスライスがある。これ
はアルミニウムなどの配線層を形成する際に、配線パタ
ーンの転写を行なうためのマスクを上記スイッチに対応
して2通り用意し、製品に応じてマスクを使い分けると
いう方法である。さらに、入出力レベルに対応した2種
類のボンディングパッドをLSI上に設けておいて、そ
の内の一方にボンディングすることにより、2つの製品
を作り分けることができる。また、一つのボンディング
パッドを設けておいて、アルミニウムなどの配線による
マスタスライスにより入出力バッファとの接続を切り換
えても良い。FIG. 49 (a) shows a case in which switching by wiring or bonding is performed using one chip.
FIG. 49 (b) shows an example of realizing two products of (2) and (2).
Examples of products that automatically detect a change in the value of the power supply voltage and switch input / output levels are shown. FIG.
1A, 1 is an LSI chip, 5 is an LSI circuit block operating at an internal power supply voltage (for example, 1.5 V), PA
DT is an input / output pad for TTL level, PADC is CMO
Input / output pads for S level, IB1 and OB1 are TTL
Level input buffer and output buffer, IB2 and OB2 are CMOS level input and output buffers, and SW1 is for selecting one of the outputs of the two input buffers to be input to the low voltage operation LSI circuit block. A switch SW0 indicates a switch for selecting which of the two output buffers receives the output of the low voltage operation LSI circuit block. As a method of performing this switching in an actual LSI, there is a master slice using wiring such as aluminum. This is a method in which, when a wiring layer of aluminum or the like is formed, two types of masks for transferring a wiring pattern are prepared corresponding to the above-mentioned switches, and the masks are used properly according to products. Furthermore, two types of bonding pads corresponding to the input / output levels are provided on the LSI, and by bonding one of them, two products can be made separately. Alternatively, one bonding pad may be provided, and the connection with the input / output buffer may be switched by a master slice using wiring such as aluminum.
【0090】図49(b)はそれぞれ1つの入/出力バッ
ファの入出力レベルを切り換える方法を示している。同
図中、PADXは入出力パッド、IB3およびOB3は入
力バッファと出力バッファ、96は電源電圧に応じて各
バッファの入出力レベルを制御する入出力レベル設定回
路をそれぞれ示している。これについては、より具体的
な構成例を後で説明する。以上の構成により、先に述べ
た3つの製品仕様を1つのチップにより実現することが
でき、製品のコストの面からも、また、ユーザの使い勝
手の面からも都合が良い。 なお、以上の例では入出力
の同一の端子から行なう、いわゆるI/Oコモン方式の
例を述べたが、この他にも、入力のみの場合にも、また
出力のみの場合にも、本発明が同様に適用できる。以
下、出力バッファ、入力バッファ、入力保護回路のそれ
ぞれの具体的な構成例を説明する。なお、以下の実施例
では、内部回路に用いる薄い(例えば6.5nm)ゲー
ト酸化膜を有するMOS-FETにより回路を構成する場合を
説明するが、1つのLSIチップ中に動作電圧に応じた
2種類のゲート酸化膜を有するMOS-FETを用いる場合に
ついても、本発明は同様に適用できる。FIG. 49 (b) shows a method of switching the input / output level of one input / output buffer. In the figure, PADX is an input / output pad, IB3 and OB3 are input and output buffers, and 96 is an input / output level setting circuit for controlling the input / output level of each buffer according to the power supply voltage. Regarding this, a more specific configuration example will be described later. With the above configuration, the above-described three product specifications can be realized by one chip, which is convenient from the viewpoint of the cost of the product and the usability of the user. In the above example, an example of a so-called I / O common system in which input and output are performed from the same terminal has been described. Can be similarly applied. Hereinafter, a specific configuration example of each of the output buffer, the input buffer, and the input protection circuit will be described. In the following embodiment, a case will be described in which a circuit is constituted by a MOS-FET having a thin (for example, 6.5 nm) gate oxide film used for an internal circuit. The present invention can be similarly applied to a case where a MOS-FET having a kind of gate oxide film is used.
【0091】出力バッファを構成する際には、内部の低
い信号振幅(例えば1.5V)から外部の高い信号振幅
(例えばTTLレベルの2.4V、電源電圧が5Vのと
きのCMOSレベルである5V)へと振幅を変換する必
要がある。はじめに、CMOSレベルの出力信号を得る
回路構成の例を説明する。図50(a)は、内部回路の低
い信号振幅in1を入力とし、高い信号振幅Outを出力す
る振幅変換回路の構成例を示している。図の中で、98
は図37(a)に示したインバータ回路、N31およびN32
はそれぞれ図37(a)のin2とin1に対応する2つの入
力、Outはインバータの出力、T190はN32を駆動する
NチャネルMOS-FET、T191はノードN32の最大電圧を制
限してT190のゲート酸化膜に印加される電圧を緩和す
るNチャネルMOS-FET、T192は同様にノードN31の最小
電圧を制限するPチャネルMOS-FET、R65 は抵抗をそれ
ぞれ示している。この中で、トランジスタT190 と抵抗
R65 にて抵抗負荷のインバータ回路を構成している。
抵抗負荷とすることにより、低電圧側の1つの入力か
ら、低電圧側と高電圧側の2つの出力を得ることができ
る。When configuring the output buffer, the internal low signal amplitude (for example, 1.5 V) to the external high signal amplitude (for example, TTL level of 2.4 V, CMOS level of 5 V when the power supply voltage is 5 V, 5 V) ) Needs to be converted. First, an example of a circuit configuration for obtaining a CMOS level output signal will be described. FIG. 50 (a) shows a configuration example of an amplitude conversion circuit that receives a low signal amplitude in1 of an internal circuit and outputs a high signal amplitude Out. In the figure, 98
Is the inverter circuit shown in FIG.
Are the two inputs corresponding to in2 and in1 in FIG. 37 (a) respectively, Out is the output of the inverter, T190 is an N-channel MOS-FET driving N32, T191 is the gate of T190 by limiting the maximum voltage of the node N32. An N-channel MOS-FET for relaxing the voltage applied to the oxide film, T192 similarly indicates a P-channel MOS-FET for limiting the minimum voltage of the node N31, and R65 indicates a resistor. Among them, the transistor T190 and the resistor R65 constitute an inverter circuit having a resistive load.
By using a resistive load, two outputs on the low voltage side and the high voltage side can be obtained from one input on the low voltage side.
【0092】次に、図50(b)を用いて、この回路の動
作を説明する。なお以下の例では、電源電圧が5V、バ
イアス電圧Vn およびVpがともに2.5Vの場合を考え
ている。入力in1が0Vのとき、トランジスタT190は
カットオフし、ノードN31は抵抗R65 により電源電圧
5Vに引き上げられている。またノードN32はVn(2.
5V)からトランジスタT191のしきい値電圧(例えば
0.5V)分だけ低下した値(2V)になっている。し
たがって、インバータ98の出力Outの電圧は0Vであ
る。時間t0において入力in1が0Vから1.5Vに立ち
上がると、トランジスタT190 は導通し、ノードN31
はVp(2.5V)にトランジスタT192 のしきい値電圧
の絶対値(例えば0.5V)分だけ高い値(3V)に、
ノードN32は0Vに引き落され、出力Outは5Vまで上
昇する。時間t1 において、入力in1が1.5Vから0
Vに下がったときも、これと同様に出力Outは5Vから
0Vに変化する。このように、この回路構成により、
1.5Vの入力信号振幅に対して、出力バッファで必要
とされる5Vの出力信号振幅が得られる。また、この回
路では、どのトランジスタにも最大で2.5V程度の電
圧しか印加されないため、薄いゲート酸化膜(例えば
6.5nm)を用いたMOS-FETでも電源電圧5Vで安定に
動作する回路を構成することができる。Next, the operation of this circuit will be described with reference to FIG. In the following example, it is assumed that the power supply voltage is 5 V and the bias voltages Vn and Vp are both 2.5 V. When the input in1 is at 0V, the transistor T190 is cut off, and the node N31 is pulled up to 5V by the resistor R65. The node N32 is connected to Vn (2.
5V) (2 V) lower by the threshold voltage (for example, 0.5 V) of the transistor T191. Therefore, the voltage of the output Out of the inverter 98 is 0V. When the input in1 rises from 0V to 1.5V at time t0, the transistor T190 conducts and the node N31
Is higher than Vp (2.5 V) by the absolute value (for example, 0.5 V) of the threshold voltage of the transistor T192 (3 V).
Node N32 is pulled down to 0V and output Out rises to 5V. At time t1, the input in1 changes from 1.5 V to 0
Similarly, when the voltage falls to V, the output Out also changes from 5V to 0V. Thus, with this circuit configuration,
For an input signal amplitude of 1.5 V, an output signal amplitude of 5 V required in the output buffer is obtained. Further, in this circuit, a voltage of only about 2.5 V at the maximum is applied to any transistor. Therefore, a circuit that can operate stably with a power supply voltage of 5 V even with a MOS-FET using a thin gate oxide film (for example, 6.5 nm). Can be configured.
【0093】図51(a)は、コンプリメンタリの低振幅
信号in1およびin1 ̄を入力とし、高い信号振幅Outを
出力する振幅変換回路の他の構成例、同図(b)はその
動作タイミングを示している。図中、102は図47に
示したものと同様の構成のダブルエンド入力、ダブルエ
ンド出力の差動増幅回路、100と101は図37(a)
に示したものと同じインバータ回路を示している。ここ
でもちいたダブルエンド出力の差動増幅回路は定常状態
では電流がながれないため、先に示した例に比べて、よ
り、低消費電力の回路を実現できる。また、最終出力段
のインバータを構成する各トランジスタの基板(バック
ゲート)をNチャネルではマイナス(−2V)に、Pチ
ャネルでは電源電圧(5V)に対してプラス(7V)に
バイアスしている。これにより、例えば、インピーダン
スの不整合によるアンダーシュートやオーバーシュート
が出力に現われても、PN接合が順方向にバイアスされ
るのを防ぐことができる。したがって、少数キャリアの
基板への注入(少数キャリアがメモリセルの電荷蓄積ノ
ードまで拡散するとリフレッシュ特性を悪くする)、寄
生サイリスタがオンすることによるラッチアップなどを
防止できる。以上、本発明によれば、内部回路の低振幅
信号(例えば1.5V)からCMOSレベルの高振幅信
号(例えば5V)を出力する回路が容易に構成すること
ができる。FIG. 51 (a) shows another example of the configuration of an amplitude conversion circuit which receives complementary low amplitude signals in1 and in1 ̄ and outputs a high signal amplitude Out, and FIG. 51 (b) shows the operation timing thereof. ing. In the figure, reference numeral 102 denotes a double-ended input / double-ended output differential amplifier circuit having the same configuration as that shown in FIG.
Shows the same inverter circuit as that shown in FIG. In the differential amplifier circuit of the double-ended output used here, since current does not flow in a steady state, a circuit with lower power consumption can be realized as compared with the above-described example. The substrate (back gate) of each transistor constituting the inverter of the final output stage is biased to minus (−2 V) in the N channel and to plus (7 V) with respect to the power supply voltage (5 V) in the P channel. Thereby, even if undershoot or overshoot due to impedance mismatch appears in the output, it is possible to prevent the PN junction from being biased in the forward direction. Therefore, it is possible to prevent the injection of minority carriers into the substrate (refreshing characteristics deteriorate when the minority carriers diffuse to the charge storage node of the memory cell), and prevent latch-up caused by turning on the parasitic thyristor. As described above, according to the present invention, a circuit that outputs a high-amplitude signal (for example, 5 V) at the CMOS level from a low-amplitude signal (for example, 1.5 V) of the internal circuit can be easily configured.
【0094】一般に、システムを構成する際には、一つ
のデータバスに複数のLSIの出力を接続し、選択され
たLSIの出力だけがバスを駆動するようにしている。
こうした制御を行なうためには、選択されないLSIの
出力インピーダンスを無限大にすることが望ましい。従
来のLSIでは、出力のレベルとして、高電圧、低電
圧、そしてどちらにも駆動しない(出力インピーダンス
は無限大)という3つの出力(トライステート)特性を
持たせていた。このような特性を得るためには、出力を
駆動するか(低インピーダンス)、しないか(無限大イ
ンピーダンス)という制御を行なう必要がある。この制
御のための信号は外部から入力される出力エネーブル信
号(Output Enable=OE)やチップセレクト信号
(Chip Select=CS)などのいずれかから発生され
る。従来の出力回路では、これら信号と出力データとの
論理をとり、その結果得られた信号により最終段のトラ
ンジスタを駆動する、というやり方で、トライステート
特性を実現していた。本発明において同様の出力回路を
構成する場合、低電源電圧で論理回路を動作させ、外部
電源電圧で動作する回路には論理回路を用いないという
構成もありうるが。しかし、その場合には、論理回路か
ら出力までの間に入る振幅変換回路やインバータの段数
が増え、例えば、OE信号から出力までの遅延時間が増
大したり、高電圧側のトランジスタを駆動するタイミン
グと低電圧側のトランジスタを駆動するタイミングに差
が生じて、過渡的に大きな電流が流れるという欠点があ
る。これに対して、外部電源電圧で論理回路を構成でき
れば、より設計の自由度が増し、回路性能の面からも好
ましい。以下には、外部電源電圧で論理回路を構成した
一実施例を説明する。なお、この論理回路は出力バッフ
ァ以外にも、外部電源電圧で動作する各種回路の制御信
号を発生する手段としても有効である。In general, when configuring a system, the outputs of a plurality of LSIs are connected to one data bus, and only the output of the selected LSI drives the bus.
In order to perform such control, it is desirable to make the output impedance of an unselected LSI infinite. Conventional LSIs have three output (tri-state) characteristics, namely, high voltage, low voltage, and no driving (the output impedance is infinite) as output levels. In order to obtain such characteristics, it is necessary to control whether the output is driven (low impedance) or not (infinite impedance). The signal for this control is generated from any of an externally input output enable signal (Output Enable = OE) and a chip select signal (Chip Select = CS). In a conventional output circuit, a tri-state characteristic is realized by taking a logic of these signals and output data, and driving a final-stage transistor by a signal obtained as a result. In the case of configuring a similar output circuit in the present invention, there may be a configuration in which a logic circuit is operated at a low power supply voltage and a logic circuit is not used for a circuit operated at an external power supply voltage. However, in this case, the number of stages of the amplitude conversion circuit and the inverter between the logic circuit and the output increases, and for example, the delay time from the OE signal to the output increases, or the timing for driving the high-voltage transistor is increased. There is a disadvantage in that a difference occurs in the timing of driving the transistor on the low voltage side and a large current flows transiently. On the other hand, if a logic circuit can be constituted by an external power supply voltage, the degree of freedom in design is further increased, which is preferable also from the viewpoint of circuit performance. Hereinafter, an embodiment in which a logic circuit is configured by an external power supply voltage will be described. Note that this logic circuit is also effective as means for generating control signals for various circuits that operate on the external power supply voltage, in addition to the output buffer.
【0095】図52は本発明による2入力のNAND回
路の構成例を示している。図52(a)のA入力は同図(b)
のin1Aおよびin2Aに、B入力はin1Bおよびin2B
にそれぞれ対応する。各入力信号のうち、in1Aとin2
A、またin1Bとin2Bは図37(a)のin1およびin2
と同様、同相で変化する。図52(b)において、トラン
ジスタT200とT201は低電圧側の入力信号in1Aおよび
in1Bにより駆動され、トランジスタT202とT203は高
電圧側の入力信号in2Aおよびin2Bにより駆動され
る。トランジスタT204とT205は図37(a)のT202とT
203と同様、ゲート酸化膜に印加可能な電圧よりも高い
電圧で動作させるために設けたものである。この構成に
より、2つの入力が共に高レベルのときにのみ、出力は
低レベルとなるNANDゲートの機能が得られる。この
ように通常のCMOSのNAND回路に加えて2つのト
ランジスタを追加するのみで、微細なトランジスタを高
い電源電圧で用いることができる。なお、ここでは2入
力のNAND回路を例にとって説明したが、その他の、
例えばNOR回路や排他的論理和回路、3入力以上の上
記論理回路、また、複数の論理回路の出力を入力とし
て、種々の複合論理を出力する複合ゲート、さらには、
ラッチ回路やフリップフロップ回路などの順序回路にも
同様に本発明が適用できる。FIG. 52 shows a configuration example of a two-input NAND circuit according to the present invention. The A input in FIG. 52 (a) is the same as FIG.
In1A and in2A, B input is in1B and in2B
Respectively. Of each input signal, in1A and in2
A, in1B and in2B correspond to in1 and in2 in FIG.
Similarly, it changes in phase. In FIG. 52B, the transistors T200 and T201 are connected to the low-voltage side input signal in1A and
The transistors T202 and T203 are driven by the input signals in2A and in2B on the high voltage side. The transistors T204 and T205 correspond to T202 and T205 in FIG.
Like 203, it is provided to operate at a voltage higher than the voltage that can be applied to the gate oxide film. With this configuration, the function of the NAND gate in which the output is low only when both inputs are high is obtained. Thus, a fine transistor can be used at a high power supply voltage only by adding two transistors in addition to a normal CMOS NAND circuit. Here, the description has been given by taking a two-input NAND circuit as an example, but other
For example, a NOR circuit, an exclusive OR circuit, the above-described logic circuit having three or more inputs, a composite gate that outputs various composite logics by using outputs of a plurality of logic circuits as inputs,
The present invention can be similarly applied to sequential circuits such as a latch circuit and a flip-flop circuit.
【0096】図53(a)は、この論理回路を用いたトラ
イステート出力バッファの構成の一例を示している。図
53(b)は、それを論理記号により簡単化して示したも
のである。同図においてG12は2入力のNAND回路、
G13は2入力のNOR回路、T210およびT211は出力回
路を構成するNチャネルとPチャネルのMOS-FETであ
る。アウトプットエネーブル信号OEが高電圧のときに
は、出力Doには入力doと同じデータがバッファから
出力され、OEが低電圧のときには入力のデータ如何に
よらずT210 のゲートは低電圧に、T211のゲートは高
電圧に固定されるため、出力Doはフローティング(イ
ンピーダンスがほぼ無限大)になる。図53(a)は、外
部電源電圧の値よりも低い耐圧の微細な素子を用いて構
成した、同じ機能を有する回路の具体的な構成例であ
る。同図において、112はNAND回路、113はN
OR回路、114は出力回路、110と111は図51
(a)の102と同じ振幅変換回路である。振幅変換回路
は内部回路からの低い電源電圧側の低振幅信号do1、oe
1、oe1 ̄をもとに、112や113を動作させるため
に必要な高い電源電圧側の信号do2、oe2、oe2 ̄を発
生する。ここに示したように、本発明によれば、微細な
素子を用いても、その耐圧を越える外部電源電圧で動作
する論理回路を構成でき、トライステート出力回路など
の遅延時間や過渡電流を低減することができる。FIG. 53 (a) shows an example of the configuration of a tri-state output buffer using this logic circuit. FIG. 53 (b) shows a simplified version of this using logical symbols. In the figure, G12 is a two-input NAND circuit,
G13 is a two-input NOR circuit, and T210 and T211 are N-channel and P-channel MOS-FETs constituting an output circuit. When the output enable signal OE is at a high voltage, the same data as the input do is output from the buffer at the output Do. When the OE is at a low voltage, the gate of T210 is at a low voltage and the gate of T211, Is fixed to a high voltage, the output Do becomes floating (impedance is almost infinite). FIG. 53 (a) is a specific configuration example of a circuit having the same function, which is configured using a fine element having a withstand voltage lower than the value of the external power supply voltage. In the figure, 112 is a NAND circuit, 113 is N
OR circuit, 114 is an output circuit, 110 and 111 are FIG.
This is the same amplitude conversion circuit as 102 in (a). The amplitude conversion circuit is a low-amplitude signal do1, oe on the low power supply voltage side from the internal circuit.
Based on 1, oe1 #, signals do2, oe2, oe2 # on the high power supply voltage necessary to operate 112 and 113 are generated. As described herein, according to the present invention, even when a fine element is used, a logic circuit that operates with an external power supply voltage exceeding its withstand voltage can be configured, and delay time and transient current of a tri-state output circuit and the like can be reduced. can do.
【0097】次にCMOSレベルの入力回路の例を図5
4により説明する。同図において、115は図37(a)
に示したものと同じインバータ、T220およびT221 は
入力に大きな信号振幅が印加されてもトランジスタT22
2 およびT223 のゲート酸化膜に印加される電圧を酸化
膜耐圧以下に制限するためのトランジスタ、Xは入力信
号である。この図において、入力に高い電圧(例えば5
V)が印加されても、ノードN40にかかる電圧はVn−
VT1(T220)、すなわち2V程度に制限される。ま
た、同様に入力に低い電圧(例えば0V)が印加されて
も、ノードN41にかかる電圧の最小値は3V程度であ
り、各トランジスタに印加される電圧を電源電圧の半分
程度にまで低下させることができる。また、この回路の
出力の一つであるx1 ̄の信号振幅は約2Vであるか
ら、これをそのまま低電源電圧で動作する内部回路の入
力とすることができる。Next, an example of a CMOS level input circuit is shown in FIG.
4 will be described. In the figure, reference numeral 115 denotes FIG.
The inverters T220 and T221 which are the same as those shown in FIG.
A transistor X for limiting the voltage applied to the gate oxide film of 2 and T223 to the oxide film breakdown voltage or less, and X is an input signal. In this figure, a high voltage (for example, 5
V) is applied, the voltage applied to the node N40 is Vn-
VT1 (T220), that is, about 2V. Similarly, even when a low voltage (for example, 0 V) is applied to the input, the minimum value of the voltage applied to the node N41 is about 3 V, and the voltage applied to each transistor is reduced to about half of the power supply voltage. Can be. Also, since the signal amplitude of x1 ̄, which is one of the outputs of this circuit, is about 2 V, this can be used as it is as an input to an internal circuit that operates at a low power supply voltage.
【0098】以上の実施例では、CMOSレベルの出力
回路および入力回路の例を説明した。次に、電源電圧の
値によって自動的にTTLレベルとCMOSレベルを切
り換える入力回路および出力回路の例を図55に示す。
同図においてPADIは入力パッド、PAD0は出力パッ
ド、IPDは静電気による接合やゲートの破壊を防ぐた
めの入力保護素子、IB5は入力バッファ、OB5は出力
バッファをそれぞれ示している。なお、入力保護素子に
ついては後で詳しく説明する。入力バッファIB5は、
CMOSインバータを構成する2つのMOS-FET TIN1と
TIP1、CMOSインバータの電源電圧をバイアス電圧
Vn1により決まる所定の値以下に制限するためのNチャ
ネルMOS-FET TIN2、CMOSインバータの入力電圧を
同様に所定の値以下に制限するためのNチャネルMOS-FE
T TIN0、から構成される。また、出力バッファOB5
は、図37(a)に示したのと同様のインバータ116、
内部回路からの低振幅信号doutをもとにインバータの
駆動信号d1およびd2を発生する振幅変換回路11
7、インバータの出力電圧をバイアス電圧Vntにより決
まる所定の値以下に制限するためのNチャネルMOS-FET
TON2、から構成されている。なお図53に示したのと
同様に、出力エネーブル信号との論理を取ることによ
り、トライステート出力特性を有するバッファを構成で
きることは言うまでもない。さて、これら回路におい
て、バイアス電圧Vn1の値を電源電圧に応じて適当に変
化させると、高い電源電圧ではTTLレベル、低い電源
電圧ではCMOSレベルで入出力を行なうことができ
る。In the above embodiment, the example of the output circuit and the input circuit of the CMOS level has been described. Next, FIG. 55 shows an example of an input circuit and an output circuit which automatically switch between the TTL level and the CMOS level according to the value of the power supply voltage.
In the figure, PADI indicates an input pad, PAD0 indicates an output pad, IPD indicates an input protection element for preventing junction and gate destruction due to static electricity, IB5 indicates an input buffer, and OB5 indicates an output buffer. The input protection element will be described later in detail. The input buffer IB5 is
The two MOS-FETs TIN1 and TIP1 forming the CMOS inverter, the N-channel MOS-FET TIN2 for limiting the power supply voltage of the CMOS inverter to a predetermined value or less determined by the bias voltage Vn1, and the input voltage of the CMOS inverter are similarly predetermined. N-channel MOS-FE to limit the value below
T TIN0. The output buffer OB5
Is an inverter 116 similar to that shown in FIG.
An amplitude conversion circuit 11 for generating inverter drive signals d1 and d2 based on a low amplitude signal dout from an internal circuit.
7. N-channel MOS-FET for limiting the output voltage of the inverter to a predetermined value or less determined by the bias voltage Vnt
TON2. It is needless to say that a buffer having a tri-state output characteristic can be configured by taking the logic with the output enable signal as in the case shown in FIG. In these circuits, when the value of the bias voltage Vn1 is appropriately changed in accordance with the power supply voltage, input and output can be performed at a TTL level at a high power supply voltage and at a CMOS level at a low power supply voltage.
【0099】図56は、バイアス電圧Vn1の値の電源電
圧VCCに対する依存性の一例を示している。図におい
て、VOLとVOHはそれぞれ“0”と“1”に対応するT
TLの出力レベル、VILとVIHはそれぞれ“0”と
“1”に対応するTTLの入力レベルを示している。通
常のTTL論理ゲートにおけるこれらの値は、TOL=
0.4V、VOH=2.4V、VIL=0.8V、そしてVIH
=2.0Vである。また、バイアス電圧Vn1 の値は、電
源電圧が2.5V以上のときには3V、電源電圧が2.5
V以下のときにはTIN0が非飽和領域で動作するよう
に、例えばVCC+0.5Vとなるように制御している。
始めに、出力バッファ回路の動作から説明する。ノード
N48の電圧は、低電圧(“0”)を出力するときには0
V、高電圧(“1”)を出力するときにはVCCとなる。
したがって、低電圧出力時には電源電圧の値によらず0
VがDoutに出力される。一方、高電圧出力時のDoutの
電圧値は図56に示す様に電源電圧VCCの値に依存し、
VCC≧3VのときにはVn1−VT1(TON2)、VCC<3
VのときにはVCCになる。これにより、電源電圧が3V
以上では、TTLレベルの出力特性を満たす出力電圧振
幅を得ることができる。なお、このように出力電圧が
2.5V以下になるように制限することにより、大きな
負荷容量を充放電する際の電源電流を必要最小限に低減
することができる。FIG. 56 shows an example of the dependency of the value of the bias voltage Vn1 on the power supply voltage VCC. In the figure, VOL and VOH are T0 corresponding to "0" and "1", respectively.
The TL output levels VIL and VIH indicate the TTL input levels corresponding to "0" and "1", respectively. These values in a normal TTL logic gate are given by TOL =
0.4V, VOH = 2.4V, VIL = 0.8V, and VIH
= 2.0V. The value of the bias voltage Vn1 is 3 V when the power supply voltage is 2.5 V or more, and the value of the bias voltage Vn1 is 2.5 V.
When the voltage is equal to or lower than V, control is performed so that TIN0 operates in the non-saturation region, for example, Vcc + 0.5V.
First, the operation of the output buffer circuit will be described. The voltage of the node N48 is 0 when outputting a low voltage (“0”).
When it outputs V and high voltage ("1"), it becomes VCC.
Therefore, at the time of low voltage output, 0
V is output to Dout. On the other hand, the voltage value of Dout at the time of high voltage output depends on the value of the power supply voltage VCC as shown in FIG.
When VCC ≧ 3V, Vn1−VT1 (TON2), VCC <3
When V is Vcc. As a result, the power supply voltage becomes 3 V
As described above, an output voltage amplitude that satisfies the TTL level output characteristics can be obtained. By limiting the output voltage to 2.5 V or less in this way, the power supply current when charging and discharging a large load capacity can be reduced to the minimum necessary.
【0100】次に、入力バッファ回路の動作を説明す
る。TIN1とTIP1とにより構成されるCMOSインバー
タの電源電圧はトランジスタTIN2のソース端子から供
給される。したがって、その値は、電源電圧が3V以上
のときには2.5V、3V以下のときには0Vとなる。
一方、電源電圧が3V以上のときにはインバータの入力
電圧は2.5V以下になるように制限され、3V以下の
ときにはDinに入力された電圧がそのまま印加される。
この回路構成により、電源電圧が例えば1Vから5.5
Vまで大きく変化しても、上記インバータの電源電圧と
入力信号の最大振幅はほぼ等しくなる。インバータを構
成する2つのトランジスタのチャネルコンダクタンスを
ほぼ等しく設定しておけば、インバータの論理しきい値
電圧は電源電圧の2分の1になる。したがって、電源電
圧が3V以上のときの論理しきい値電圧は約1.25
V、3V以下のときの論理しきい値電圧はVCC/2とな
り、ある電圧(この例では3V)を境界にして、それ以
上の電源電圧ではTTLレベル、それ以下の電源電圧で
はCMOSレベルで動作する入力バッファを提供するこ
とができる。以上述べたように、本発明によれば、広い
動作電源電圧範囲を有するLSIにおいて、その電源電
圧値における最適な入出力レベルでの動作が可能とな
る。これにより、最大のノイズマージンを最小の消費電
力で実現できる。なお、出力バッファにおいて、3つの
トランジスタTON0、TON1、そしてTON2の各基板(バ
ックゲート)を共通にしている。こうすることにより、
出力端子に高電圧のサージが加えられたときに、その電
荷を大きな電流により高速に放電することができる。こ
れは、後で説明する入力保護素子におけるクランプMOS-
FETの動作と同じで、ブレークダウンにより基板電位が
上昇した際に、接地電位との間に存する寄生バイポーラ
トランジスタをオンしやすくするためである。これによ
り、微細な素子を用いても出力端子の静電破壊耐圧を向
上させることができる。なお、以上の実施例の中で、N
チャネルMOS-FETの基板電圧VBP1 の値は、入力電圧が
マイナスになった(アンダーシュート)ときにPN接合
が順方向にバイアスされないよう、マイナスの値(例え
ば−3V)にするのが通例であるが、順方向電流が流れ
るのを許容すれば、0Vでも構わない。また、Nチャネ
ルMOS-FETはP形基板の中に形成しても、あるいは、図
27に示すようにP基板と電気的に絶縁されたPウェル
中に形成しても良い。後者の場合、Pウェルの抵抗が基
板の抵抗より低いため、寄生バイポーラトランジスタが
オンしやすくなり、静電破壊耐圧を高める効果がある。Next, the operation of the input buffer circuit will be described. The power supply voltage of the CMOS inverter constituted by TIN1 and TIP1 is supplied from the source terminal of the transistor TIN2. Therefore, the value is 2.5 V when the power supply voltage is 3 V or more and 0 V when the power supply voltage is 3 V or less.
On the other hand, when the power supply voltage is 3 V or more, the input voltage of the inverter is limited to 2.5 V or less, and when it is 3 V or less, the voltage input to Din is applied as it is.
With this circuit configuration, the power supply voltage can be, for example, from 1 V to 5.5.
Even if the voltage greatly changes to V, the power supply voltage of the inverter becomes substantially equal to the maximum amplitude of the input signal. If the channel conductance of the two transistors constituting the inverter is set to be substantially equal, the logical threshold voltage of the inverter will be 分 の of the power supply voltage. Therefore, the logic threshold voltage when the power supply voltage is 3 V or more is about 1.25
V and 3V, the logical threshold voltage is VCC / 2, and operates at a certain voltage (3V in this example) as a boundary, and operates at a TTL level at a power supply voltage higher than that and at a CMOS level at a power supply voltage lower than that. Input buffer can be provided. As described above, according to the present invention, in an LSI having a wide operating power supply voltage range, it is possible to operate at an optimum input / output level at the power supply voltage value. Thereby, the maximum noise margin can be realized with the minimum power consumption. In the output buffer, the substrates (back gates) of the three transistors TON0, TON1, and TON2 are shared. By doing this,
When a high-voltage surge is applied to the output terminal, the charge can be discharged at a high speed by a large current. This is because the clamp MOS-
As with the operation of the FET, when the substrate potential increases due to the breakdown, the parasitic bipolar transistor existing between the substrate potential and the ground potential is easily turned on. This makes it possible to improve the electrostatic breakdown withstand voltage of the output terminal even when a fine element is used. In the above embodiment, N
Usually, the value of the substrate voltage VBP1 of the channel MOS-FET is set to a negative value (for example, -3 V) so that the PN junction is not biased in the forward direction when the input voltage becomes negative (undershoot). However, 0 V may be used as long as the forward current is allowed to flow. Further, the N-channel MOS-FET may be formed in a P-type substrate, or may be formed in a P-well electrically insulated from the P-type substrate as shown in FIG. In the latter case, since the resistance of the P-well is lower than the resistance of the substrate, the parasitic bipolar transistor is easily turned on, which has the effect of increasing the electrostatic breakdown voltage.
【0101】上記実施例では、電源電圧よりも高いバイ
アス電圧Vn1を発生させる必要がある。このようなバイ
アス電圧を用いずに入力バッファを構成する例を図57
に示す。同図において、入力バッファIB6 は2つの回
路ブロック、IB6a およびIB6b より構成される。I
B6a は図55の入力バッファIB5 と同じ回路構成で
ある。また、IB6bはIB6aの出力を内部回路を駆動す
るのに都合の良い電圧レベルに変換する回路である。I
B6bにおいて、T231 とT232 はCMOSインバータを
構成する2つのMOS-FET、T232はdinが低電圧のときノ
ードN52 の電位を内部電源電圧VCLまで引き上げるた
めのPチャネルMOS-FET、T230はノードN52が高電圧に
なったときに、N52 からN51 への電流が逆流するのを
防ぐためのNチャネルMOS-FETである。この回路構成に
おけるバイアス電圧Vn2 の電源電圧VCC に対する依存
性を図58に示す。電源電圧3V以上のときには3V
(一定)、電源電圧が3V以下のときには電源電圧VCC
に等しくなるようにしている。この回路の動作を2つの
場合に分けて説明する。図59は電源電圧VCC が5
V、内部電源電圧VCL が1.5Vの場合の各部の動作波
形を示している。入力の電圧が低電圧(例えば0.4
V)のときには、ノードN51の電圧はVn2−VT1(TIN
5)(例えば2.5V)、ノードN52の電圧はVCL(1.
5V)になり、dinには低電圧(0V)が出力される。
入力の電圧が低電圧(例えば0.4V)から高電圧(例
えば2.4V)に変化すると、ノードN50 の電圧はそれ
に追従して上昇し、ノードN51の電圧を0Vに引き落
す。T230のチャネルコンダクタンスはT233 のそれよ
りも大きく設定されており、ノードN52の電圧もほぼ0
Vまで引き落され、dinの値はVCL(1.5V)まで上
昇する。これと逆に、入力の電圧が高電圧(例えば2.
4V)から低電圧(例えば0.4V)に変化すると、ノ
ードN50 の電圧はそれに追従して降下し、ノードN51
の電圧をVn2−VT1(TIN5)(例えば2.5V)まで引
き上げる。これにより、ノードN52 の電圧はVCL−VT
1(T230)(例えば1.2V)まで引き上げられ、din
を0Vに引き落す。これによりT233 がオンし、ノード
N52の電圧をVCL−VT1(T230)からVCL(1.5V)
まで引き上げる。このように、T232 によりノードN52
に帰還させているため、N52 の電圧振幅は電源電圧と
同じになり、T231とT232とで構成されるCMOSイン
バータに貫通電流が流れなくすることができる。In the above embodiment, it is necessary to generate the bias voltage Vn1 higher than the power supply voltage. FIG. 57 shows an example in which an input buffer is configured without using such a bias voltage.
Shown in In the figure, an input buffer IB6 is composed of two circuit blocks, IB6a and IB6b. I
B6a has the same circuit configuration as the input buffer IB5 of FIG. IB6b is a circuit for converting the output of IB6a to a voltage level convenient for driving an internal circuit. I
In B6b, T231 and T232 are two MOS-FETs constituting a CMOS inverter, T232 is a P-channel MOS-FET for raising the potential of the node N52 to the internal power supply voltage VCL when din is low, and T230 is a node N52. This is an N-channel MOS-FET for preventing a current from flowing from N52 to N51 from flowing backward when the voltage becomes high. FIG. 58 shows the dependency of the bias voltage Vn2 on the power supply voltage VCC in this circuit configuration. 3 V when power supply voltage is 3 V or more
(Constant), when the power supply voltage is 3 V or less, the power supply voltage VCC
To be equal to The operation of this circuit will be described for two cases. FIG. 59 shows that the power supply voltage VCC is 5
5 shows operation waveforms of various parts when V and the internal power supply voltage VCL are 1.5V. When the input voltage is low (for example, 0.4)
V), the voltage at the node N51 is Vn2-VT1 (TIN
5) (for example, 2.5 V), and the voltage of the node N52 is VCL (1.
5V), and a low voltage (0 V) is output to din.
When the input voltage changes from a low voltage (e.g., 0.4V) to a high voltage (e.g., 2.4V), the voltage at node N50 rises accordingly, pulling down the voltage at node N51 to 0V. The channel conductance of T230 is set larger than that of T233, and the voltage of node N52 is almost zero.
And the value of din rises to VCL (1.5V). Conversely, if the input voltage is high (eg, 2.
4V) to a low voltage (e.g., 0.4 V), the voltage at node N50 falls following it, and the voltage at node N51 drops.
Is raised to Vn2-VT1 (TIN5) (for example, 2.5 V). As a result, the voltage of the node N52 becomes VCL-VT
1 (T230) (for example, 1.2V), din
To 0V. As a result, T233 turns on, and the voltage of the node N52 is changed from VCL-VT1 (T230) to VCL (1.5 V).
Up to In this manner, the node N52 is
, The voltage amplitude of N52 becomes the same as the power supply voltage, and a through current can be prevented from flowing through the CMOS inverter composed of T231 and T232.
【0102】次に、図60は電源電圧VCCと内部電源電
圧VCL が共に1.5Vの場合の各部の動作波形を示して
いる。入力の電圧が低電圧(例えば0V)のときには、
ノードN51 の電圧はVn2−VT1(TIN5)(例えば1.
2V)、ノードN52の電圧はVCL(1.5V)になり、
din には低電圧(0V)が出力される。入力の電圧が
低電圧(例えば0V)から高電圧(例えば1.5V)に
変化すると、ノードN50の電圧はVn2−VT1(TIN5)
(例えば1.2V)まで上昇し、ノードN51 の電圧を0
Vに引き落す。T230のチャネルコンダクタンスはT233
のそれよりも大きく設定されており、ノードN52の電
圧もほぼ0Vまで引き落され、dinの値はVCL(1.5
V)まで上昇する。これと逆に、入力の電圧が高電圧
(例えば1.5V)から低電圧(例えば0V)に変化す
ると、ノードN50 の電圧はそれに追従して0Vまで降
下し、ノードN51の電圧をVn2−VT1(TIN5)(例え
ば1.2V)まで引き上げる。これにより、ノードN52
の電圧はVCL−VT1(T230)(例えば1.2V)まで引
き上げられ、dinを0Vに引き落す。これによりT233
がオンし、ノードN52の電圧をVCL−VT1(T230)か
らVCL(1.5V)まで引き上げる。このように、電源
電圧が低く、IB6aの出力振幅が電源電圧以下の場合で
あってもノードN52 の電圧振幅は電源電圧と同じにな
るため、T231とT232とで構成されるCMOSインバー
タには貫通電流が流れない。以上述べたように、電源電
圧より高いバイアス電圧を用いなくても、その入出力レ
ベルを電源電圧の値に応じて切り換える入出力バッファ
を実現することができる。FIG. 60 shows the operation waveforms of the respective parts when both the power supply voltage VCC and the internal power supply voltage VCL are 1.5V. When the input voltage is low (for example, 0V),
The voltage at the node N51 is Vn2-VT1 (TIN5) (for example, 1.
2V), the voltage of the node N52 becomes VCL (1.5V),
A low voltage (0 V) is output to din. When the input voltage changes from a low voltage (for example, 0 V) to a high voltage (for example, 1.5 V), the voltage of the node N50 becomes Vn2-VT1 (TIN5).
(For example, 1.2 V), and the voltage of the node N51 becomes 0
Drop to V The channel conductance of T230 is T233
, The voltage of the node N52 is also pulled down to almost 0 V, and the value of din becomes VCL (1.5
V). Conversely, when the input voltage changes from a high voltage (for example, 1.5 V) to a low voltage (for example, 0 V), the voltage at the node N50 falls to 0V following the voltage, and the voltage at the node N51 is reduced to Vn2-VT1. (TIN5) (for example, 1.2V). Thereby, the node N52
Is raised to VCL-VT1 (T230) (for example, 1.2V), and din is reduced to 0V. As a result, T233
Turns on, and raises the voltage of the node N52 from VCL-VT1 (T230) to VCL (1.5 V). As described above, even when the power supply voltage is low and the output amplitude of IB6a is equal to or less than the power supply voltage, the voltage amplitude of node N52 becomes the same as the power supply voltage. No current flows. As described above, an input / output buffer that switches its input / output level according to the value of the power supply voltage can be realized without using a bias voltage higher than the power supply voltage.
【0103】最後に、微細な素子により構成されたLS
Iにおいて、入力のサージから内部回路の素子を保護す
る入力保護素子の構成例を図61に示す。同図におい
て、PADI は信号を入力する入力パッド、120は半
導体基板中に形成された不純物拡散層間のパンチスルー
を利用して、サージによる高い電圧を接地電位に逃して
やるための第1の保護素子、121はノードN60 の電
圧を、ある所定の電圧以下に制限するためのゲートクラ
ンプ素子、R70はパッドに印加された高電圧とクランプ
電圧との差を吸収するための抵抗である。ゲートクラン
プ素子は、直列接続された2つのNチャネルMOS-FET T
PD1およびTPD2、そして寄生素子を利用したバイポーラ
トランジスタQ1とから構成されている。TPD1 のゲー
トには前述した回路と同様、バイアス電圧Vnを印加
し、TPD2 のドレインにゲート酸化膜耐圧を越える電圧
がかかるのを防いでいる。TPD2 のゲートは接地し、通
常動作中は2つのMOS-FETを通して電流が流れないよう
にしている。Finally, the LS composed of fine elements
FIG. 61 shows a configuration example of an input protection element for protecting an element of an internal circuit from an input surge in I. In the figure, PADI is an input pad for inputting a signal, and 120 is a first protection element for releasing a high voltage due to a surge to a ground potential by using punch-through between impurity diffusion layers formed in a semiconductor substrate. , 121 are gate clamp elements for limiting the voltage of the node N60 to a predetermined voltage or lower, and R70 is a resistor for absorbing the difference between the high voltage applied to the pad and the clamp voltage. The gate clamp element is composed of two N-channel MOS-FETs T connected in series.
PD1 and TPD2, and a bipolar transistor Q1 utilizing a parasitic element. A bias voltage Vn is applied to the gate of TPD1, similarly to the above-mentioned circuit, to prevent a voltage exceeding the gate oxide film breakdown voltage from being applied to the drain of TPD2. The gate of TPD2 is grounded to prevent current from flowing through the two MOS-FETs during normal operation.
【0104】ゲートクランプ素子の平面構造を図62
に、そのA,A′における断面構造を図63に、それぞ
れ示す。図62において、122および123は互いに
電気的に絶縁され半導体基板中に形成された電気的に活
性な領域、124および125はポリシリコンなどを材
料とするゲート電極、126から130までは電気的に
活性な領域中に形成された不純物拡散層、あるいはゲー
ト電極に上部の金属配線から電気的な接続を行なうため
に絶縁膜を貫通して設けられたコンタクト孔、131か
ら134まではアルミニウムなどを材料とする金属配線
をそれぞれ示している。また、図63において、50は
半導体基板中の電気的活性領域の間を電気的に絶縁する
ために基板の酸化などにより形成された厚い絶縁膜、1
39と140はゲート電極を成すポリシリコン、135
から138までは上記絶縁膜あるいはゲート電極をマス
クとして自己整合的に基板中に形成した不純物拡散層、
141は不純物拡散層やゲート電極と上部に位置する金
属配線間の電気的な絶縁を行なうために形成した厚い絶
縁膜、をそれぞれ示している。図の構造において、配線
132にはクランプされる端子(ノードN60)、配線1
33および134には接地端子(VSS)、配線133に
はバイアス電圧Vn を、それぞれ印加する。図63にお
いて、P基板をベースとする3つのNPN形の寄生バイ
ポーラトランジスタQ1a、Q1b、そしてQ1cが存在す
る。図61のQ1はこれらを代表して示したものであ
る。次に、この素子の動作を説明する。ノードN60に印
加された電圧が、不純物拡散層136と基板との間に形
成されるPN接合の逆方向耐圧を越えると、接合の降伏
による電流がP基板の電位を上昇させ、先の寄生バイポ
ーラトランジスタをオンさせる。これにより、不純物拡
散層136と135、あるいは138との間に大きなコ
レクタ電流が流れ、ノードN60の電荷を引き抜き、その
電位をクランプする。これらのうち、Q1bとQ1cは直列
に接続されるため、Q1aに比べてコレクタ電流は小さく
なる。したがって、実効的には最初に降伏を起こし、寄
生バイポーラトランジスタをオンさせるのはMOS-FETが
行ない、その後、大きなコレクタ電流を流すのは寄生バ
イポーラトランジスタQ1a が行なう。このように、ノ
ードN60の近くにトランジスタの不純物拡散層とは別の
不純物拡散層を配し、それを接地することにより、寄生
バイポーラトランジスタのコレクタとエミッタの実効的
な距離を短くし、寄生バイポーラトランジスタが動作し
たときのコレクタ電流を大きくとることができる。この
ように、クランプする端子の近くに接地された不純物拡
散層を配する構成は、入力保護素子のみならず、出力の
保護素子としても適用できる。また、この例では、ゲー
トクランプ素子をP基板中に形成したが、図27に示す
ような構造で、基板と電気的に分離されたPウェル中に
形成しても良い。こうすることにより、ベースとPウェ
ルの抵抗値が高くなり、寄生バイポーラトランジスタが
オンしやすくなり、クランプの効果をさらに高めること
ができる。なお、P基板またはPウェルのバイアス電圧
VBP1 の値は、マイナスの値(例えば−3V)にするの
が通例であるが、入力のアンダーシュートに対して順方
向電流が流れるのを許容すれば、0Vでも構わない。ま
た、この実施例ではP基板を用いた例について説明した
が、N基板を用いても、Pウェル中に同素子を形成すれ
ば同様に本発明が適用できる。FIG. 62 shows the planar structure of the gate clamp element.
FIG. 63 shows the cross-sectional structures at A and A '. 62, 122 and 123 are electrically insulated from each other and are electrically active regions formed in the semiconductor substrate, 124 and 125 are gate electrodes made of polysilicon or the like, and 126 to 130 are electrically An impurity diffusion layer formed in an active region, or a contact hole provided through an insulating film to electrically connect a gate electrode to an upper metal wiring, and 131 to 134 are made of aluminum or the like. Are shown. In FIG. 63, reference numeral 50 denotes a thick insulating film formed by oxidizing the substrate to electrically insulate between electrically active regions in the semiconductor substrate;
39 and 140 are polysilicon forming a gate electrode, 135
To 138 are impurity diffusion layers formed in the substrate in a self-aligned manner using the insulating film or the gate electrode as a mask;
Reference numeral 141 denotes an impurity diffusion layer or a thick insulating film formed to electrically insulate the gate electrode and the upper metal wiring. In the structure shown in the figure, a terminal (node N60) to be clamped is
A ground terminal (VSS) is applied to 33 and 134, and a bias voltage Vn is applied to the wiring 133, respectively. In FIG. 63, there are three NPN parasitic bipolar transistors Q1a, Q1b and Q1c based on a P substrate. Q1 in FIG. 61 shows these as representatives. Next, the operation of this element will be described. When the voltage applied to the node N60 exceeds the reverse breakdown voltage of the PN junction formed between the impurity diffusion layer 136 and the substrate, the current due to the breakdown of the junction increases the potential of the P substrate, and the parasitic bipolar transistor Turn on the transistor. As a result, a large collector current flows between the impurity diffusion layers 136 and 135 or 138, thereby drawing out the electric charge of the node N60 and clamping the potential. Of these, Q1b and Q1c are connected in series, so that the collector current is smaller than Q1a. Therefore, the breakdown occurs first, and the MOS-FET turns on the parasitic bipolar transistor first, and then the parasitic bipolar transistor Q1a causes a large collector current to flow. As described above, by disposing an impurity diffusion layer different from the impurity diffusion layer of the transistor near the node N60 and grounding it, the effective distance between the collector and the emitter of the parasitic bipolar transistor is reduced, and the parasitic bipolar transistor is reduced. A large collector current when the transistor operates can be obtained. Thus, the configuration in which the grounded impurity diffusion layer is disposed near the terminal to be clamped can be applied not only to the input protection element but also to the output protection element. In this example, the gate clamp element is formed in the P substrate. However, the gate clamp element may be formed in a P well having a structure as shown in FIG. 27 and electrically separated from the substrate. By doing so, the resistance values of the base and the P well are increased, the parasitic bipolar transistor is easily turned on, and the clamping effect can be further enhanced. The value of the bias voltage VBP1 of the P-substrate or the P-well is usually set to a negative value (for example, -3V). However, if the forward current is allowed to flow for the input undershoot, It may be 0V. In this embodiment, an example using a P substrate has been described. However, the present invention can be similarly applied to an N substrate provided that the element is formed in a P well.
【0105】以上、各実施例によって本発明の詳細を説
明したが、本発明の適用範囲はこれらに限定されるもの
ではない。例えば、ここでは主にメモリ回路を主体に記
述してが、本明細書冒頭にも述べたように、メモリLS
I、論理LSI、あるいは、これらを組合せた複合LS
I、あるいはその他のLSI全てに適用可能である。ま
た、使用する素子の種類についても、p型、n型の両M
OSトランジスタを使用したLSI、バイポーラトラン
ジスタを用いたLSI、接合型FETをを用いたLS
I、CMOSトランジスタとバイポーラトランジスタを
組合せたBiCMOS型のLSI、さらにはシリコン以
外の材料、例えばガリウム砒素などの基板に素子を形成
したLSIなどでも、そのまま適用できる。Although the present invention has been described in detail with reference to the embodiments, the scope of the present invention is not limited to these embodiments. For example, here, the memory circuit is mainly described, but as described earlier in this specification, the memory LS
I, logic LSI, or composite LS combining them
It is applicable to I or all other LSIs. Also, the type of the element to be used is both p-type and n-type M
LSI using OS transistor, LSI using bipolar transistor, LS using junction FET
I, a BiCMOS type LSI in which a CMOS transistor and a bipolar transistor are combined, and a material other than silicon, for example, an LSI in which elements are formed on a substrate such as gallium arsenide can be applied as they are.
【0106】[0106]
【発明の効果】以上述べた本発明によれば、最先端の微
細加工技術による素子の特性を活かし、低消費電力かつ
高速で動作し、また、動作状態の切り換えにより電池で
の動作や情報保持動作も行える高集積のLSIを提供で
きる。According to the present invention described above, the device operates at low power consumption and at high speed by utilizing the characteristics of the device by the most advanced microfabrication technology, and operates in a battery and retains information by switching operation states. A highly integrated LSI that can operate can be provided.
【図1】 本発明の基本概念を説明する実施例の図。FIG. 1 is a diagram of an embodiment illustrating a basic concept of the present invention.
【図2】 本発明の基本概念を説明する実施例の図。FIG. 2 is a diagram of an embodiment illustrating a basic concept of the present invention.
【図3】 本発明の基本概念を説明する実施例の図。FIG. 3 is a diagram of an embodiment illustrating a basic concept of the present invention.
【図4】 本発明の基本概念を説明する実施例の図。FIG. 4 is a diagram of an embodiment illustrating a basic concept of the present invention.
【図5】 本発明の基本概念を説明する実施例の図。FIG. 5 is a diagram of an embodiment illustrating a basic concept of the present invention.
【図6】 本発明の基本概念を説明する実施例の図。FIG. 6 is a diagram of an embodiment explaining the basic concept of the present invention.
【図7】 本発明の基本概念を説明する実施例の図。FIG. 7 is a view of an embodiment explaining the basic concept of the present invention.
【図8】 本発明をスタティックメモリに適用した実施
例の図。FIG. 8 is a diagram of an embodiment in which the present invention is applied to a static memory.
【図9】 本発明をスタティックメモリに適用した実施
例の図。FIG. 9 is a diagram of an embodiment in which the present invention is applied to a static memory.
【図10】 本発明をスタティックメモリに適用した実
施例の図。FIG. 10 is a diagram of an embodiment in which the present invention is applied to a static memory.
【図11】 本発明をダイナミックメモリに適用した実
施例の図。FIG. 11 is a diagram of an embodiment in which the present invention is applied to a dynamic memory.
【図12】 本発明をダイナミックメモリに適用した実
施例の図。FIG. 12 is a diagram of an embodiment in which the present invention is applied to a dynamic memory.
【図13】 本発明をダイナミックメモリに適用した実
施例の図。FIG. 13 is a diagram of an embodiment in which the present invention is applied to a dynamic memory.
【図14】 本発明をダイナミックメモリに適用した実
施例の図。FIG. 14 is a diagram of an embodiment in which the present invention is applied to a dynamic memory.
【図15】 本発明をダイナミックメモリに適用した実
施例の図。FIG. 15 is a diagram of an embodiment in which the present invention is applied to a dynamic memory.
【図16】 本発明をダイナミックメモリに適用した実
施例の図。FIG. 16 is a diagram of an embodiment in which the present invention is applied to a dynamic memory.
【図17】 本発明をダイナミックメモリに適用した実
施例の図。FIG. 17 is a diagram of an embodiment in which the present invention is applied to a dynamic memory.
【図18】 本発明をダイナミックメモリに適用した実
施例の図。FIG. 18 is a diagram of an embodiment in which the present invention is applied to a dynamic memory.
【図19】 本発明の基本概念を説明する他の実施例の
図。FIG. 19 is a view of another embodiment illustrating a basic concept of the present invention.
【図20】 本発明の基本概念を説明する他の実施例の
図。FIG. 20 is a view of another embodiment illustrating the basic concept of the present invention.
【図21】 本発明の基本概念を説明する他の実施例の
図。FIG. 21 is a view of another embodiment illustrating a basic concept of the present invention.
【図22】 本発明の基本概念を説明する他の実施例の
図。FIG. 22 is a view of another embodiment illustrating a basic concept of the present invention.
【図23】 本発明の基本概念を説明する他の実施例の
図。FIG. 23 is a view of another embodiment illustrating the basic concept of the present invention.
【図24】 本発明の基本概念を説明する他の実施例の
図。FIG. 24 is a view of another embodiment illustrating a basic concept of the present invention.
【図25】 本発明を構成する素子の具体的実施例の
図。FIG. 25 is a diagram of a specific example of an element constituting the present invention.
【図26】 本発明を構成する素子の具体的実施例の
図。FIG. 26 is a view of a specific example of an element constituting the present invention.
【図27】 本発明を構成する半導体基板の具体的実施
例の図。FIG. 27 is a view of a specific example of a semiconductor substrate constituting the present invention.
【図28】 情報保持時の消費電力を低減するための具
体的実施例の図。FIG. 28 is a diagram of a specific example for reducing power consumption when information is held.
【図29】 情報保持時の消費電力を低減するための具
体的実施例の図。FIG. 29 is a diagram of a specific example for reducing power consumption when information is held.
【図30】 情報保持時の消費電力を低減するための具
体的実施例の図。FIG. 30 is a diagram of a specific example for reducing power consumption at the time of holding information.
【図31】 低電圧で動作するダイナミックメモリの具
体的実施例の図。FIG. 31 is a diagram of a specific example of a dynamic memory operating at a low voltage.
【図32】 低電圧で動作するダイナミックメモリの具
体的実施例の図。FIG. 32 is a diagram of a specific example of a dynamic memory operating at a low voltage.
【図33】 低電圧で動作するダイナミックメモリの具
体的実施例の図。FIG. 33 is a view of a specific example of a dynamic memory operating at a low voltage.
【図34】 低電圧で動作するダイナミックメモリの具
体的実施例の図。FIG. 34 is a view of a specific example of a dynamic memory operating at a low voltage.
【図35】 低電圧で動作するダイナミックメモリの具
体的実施例の図。FIG. 35 is a diagram of a specific example of a dynamic memory operating at a low voltage.
【図36】 低電圧で動作するダイナミックメモリの具
体的実施例の図。FIG. 36 is a diagram of a specific example of a dynamic memory operating at a low voltage.
【図37】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。FIG. 37 is a view of a specific embodiment of various circuits operated at a voltage higher than the gate breakdown voltage of a fine element.
【図38】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。FIG. 38 is a view of a specific embodiment of various circuits operated at a voltage equal to or higher than the gate breakdown voltage of a fine element.
【図39】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。FIG. 39 is a view of a specific embodiment of various circuits operated at a voltage higher than the gate breakdown voltage of a fine element.
【図40】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。FIG. 40 is a diagram of a specific embodiment of various circuits operated at a voltage higher than the gate breakdown voltage of a fine element.
【図41】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。FIG. 41 is a view of a specific embodiment of various circuits operated at a voltage higher than the gate breakdown voltage of a fine element.
【図42】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。FIG. 42 is a view of a specific embodiment of various circuits operated at a voltage higher than the gate breakdown voltage of a fine element.
【図43】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。FIG. 43 is a view of a specific embodiment of various circuits operated at a voltage higher than the gate breakdown voltage of a fine element.
【図44】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。FIG. 44 is a view of a specific embodiment of various circuits operated at a voltage higher than the gate breakdown voltage of a fine element.
【図45】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。FIG. 45 is a view of a specific embodiment of various circuits operated at a voltage higher than the gate breakdown voltage of a fine element.
【図46】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。FIG. 46 is a view of a specific embodiment of various circuits operated at a voltage higher than the gate breakdown voltage of a fine element.
【図47】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。FIG. 47 is a view of a specific embodiment of various circuits operated at a voltage higher than the gate breakdown voltage of a fine element.
【図48】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。FIG. 48 is a view of a specific example of various circuits operated at a voltage higher than the gate breakdown voltage of a fine element.
【図49】 入出力回路の構成の基本概念を示す実施例
の図。FIG. 49 is an exemplary view showing a basic concept of a configuration of an input / output circuit;
【図50】 出力回路の具体的実施例の図。FIG. 50 is a diagram of a specific example of an output circuit.
【図51】 出力回路の具体的実施例の図。FIG. 51 is a diagram of a specific example of an output circuit.
【図52】 出力回路の具体的実施例の図。FIG. 52 is a diagram of a specific embodiment of an output circuit.
【図53】 出力回路の具体的実施例の図。FIG. 53 is a diagram of a specific example of an output circuit.
【図54】 入力回路の具体的実施例の図。FIG. 54 is a diagram of a specific embodiment of an input circuit.
【図55】 入力回路の具体的実施例の図。FIG. 55 is a view of a specific example of an input circuit.
【図56】 入力回路の具体的実施例の図。FIG. 56 is a view of a specific example of an input circuit.
【図57】 入力回路の具体的実施例の図。FIG. 57 is a view of a specific example of an input circuit.
【図58】 入力回路の具体的実施例の図。FIG. 58 is a view of a specific example of an input circuit.
【図59】 入力回路の具体的実施例の図。FIG. 59 is a diagram of a specific embodiment of an input circuit.
【図60】 入力回路の具体的実施例の図。FIG. 60 is a diagram of a specific embodiment of an input circuit.
【図61】 入力保護素子の具体的実施例の図。FIG. 61 is a view of a specific example of an input protection element.
【図62】 入力保護素子の具体的実施例の図。FIG. 62 is a view of a specific example of an input protection element.
【図63】 入力保護素子の具体的実施例の図。FIG. 63 is a view of a specific example of an input protection element.
1…LSIチップ、5…内部回路部、6…電圧変換回
路、7…入出力回路、8…情報保持状態検出回路、9…
基準電圧発生回路、10…リミッタエネーブル信号発生
回路、11…外部入出力バス、12…内部入出力バス。DESCRIPTION OF SYMBOLS 1 ... LSI chip, 5 ... Internal circuit part, 6 ... Voltage conversion circuit, 7 ... Input / output circuit, 8 ... Information holding state detection circuit, 9 ...
Reference voltage generation circuit, 10: limiter enable signal generation circuit, 11: external input / output bus, 12: internal input / output bus.
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成11年1月25日[Submission date] January 25, 1999
【手続補正1】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/822 H01L 27/10 681F 27/108 21/8242 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 21/822 H01L 27/10 681F 27/108 21/8242
Claims (24)
たPチャネルMOSFET及びNチャネルMOSFET
をそれぞれに含む複数の相補形MOSFETを有し、第
1動作状態と第2動作状態を持つ回路ブロックと、 前記複数の相補形MOSFETのしきい値電圧を、前記
第1動作状態と前記第2動作状態の各々に応じて、第1
しきい値電圧状態と第2しきい値電圧状態とに制御する
手段とを有する半導体装置であって、 前記第1しきい値電圧状態は、前記相補形MOSFET
の前記PチャネルMOSFETまたは前記NチャネルM
OSFETのゲート・ソース間電圧を0Vとしたとき、
前記相補形MOSFETの直列結合されたソース・ドレ
イン経路に実質的に電流が流れるように設定され、 前記第2しきい値電圧状態は、前記相補形MOSFET
の前記PチャネルMOSFETまたは前記NチャネルM
OSFETのゲート・ソース間電圧を0Vとしたとき、
前記相補形MOSFETの直列結合されたソース・ドレ
イン経路に実質的に電流が流れないように設定されるこ
とを特徴とする半導体装置。A P-channel MOSFET and an N-channel MOSFET connected in series between a first potential and a second potential.
A plurality of complementary MOSFETs each including a first operating state and a second operating state; and a threshold voltage of the plurality of complementary MOSFETs, the first operating state and the second operating state. Depending on each of the operating states, the first
A semiconductor device having means for controlling between a threshold voltage state and a second threshold voltage state, wherein the first threshold voltage state is the complementary MOSFET
The P-channel MOSFET or the N-channel M
When the gate-source voltage of the OSFET is 0 V,
The second threshold voltage state is set such that a current flows substantially through a series-coupled source / drain path of the complementary MOSFET;
The P-channel MOSFET or the N-channel M
When the gate-source voltage of the OSFET is 0 V,
A semiconductor device, wherein current is set so as not to substantially flow through a source-drain path of the complementary MOSFETs connected in series.
たPチャネルMOSFET及びNチャネルMOSFET
をそれぞれに含む複数の相補形MOSFETを有し、第
1動作状態と第2動作状態を持つ回路ブロックと、 前記複数の相補形MOSFETのしきい値電圧を、前記
第1動作状態と前記第2動作状態の各々に応じて、第1
しきい値電圧状態と第2しきい値電圧状態とに制御する
手段とを有する半導体装置であって、 前記第1しきい値電圧状態において、前記相補形MOS
FETの前記PチャネルMOSFETまたは前記Nチャ
ネルMOSFETのゲート・ソース間電圧を0Vとした
とき、前記相補形MOSFETの直列結合されたソース
・ドレイン経路には第1電流が流れ、 前記第2しきい値電圧状態において、前記相補形MOS
FETの前記PチャネルMOSFETまたは前記Nチャ
ネルMOSFETのゲート・ソース間電圧を0Vとした
とき、前記相補形MOSFETの直列結合されたソース
・ドレイン経路に流れる第2電流は前記第1電流よりも
小さいことを特徴とする半導体装置。2. A P-channel MOSFET and an N-channel MOSFET connected in series between a first potential and a second potential.
A plurality of complementary MOSFETs each including a first operating state and a second operating state; and a threshold voltage of the plurality of complementary MOSFETs, the first operating state and the second operating state. Depending on each of the operating states, the first
A semiconductor device having means for controlling between a threshold voltage state and a second threshold voltage state, wherein said complementary MOS is provided in said first threshold voltage state
When the gate-source voltage of the P-channel MOSFET or the N-channel MOSFET of the FET is 0 V, a first current flows through a series-coupled source-drain path of the complementary MOSFET, In the voltage state, the complementary MOS
When the voltage between the gate and the source of the P-channel MOSFET or the N-channel MOSFET of the FET is 0 V, the second current flowing through the series-coupled source-drain path of the complementary MOSFET is smaller than the first current. A semiconductor device characterized by the above-mentioned.
たPチャネルMOSFET及びNチャネルMOSFET
をそれぞれに含む複数の相補形MOSFETを有し、第
1動作状態と第2動作状態を持つ回路ブロックと、 前記複数の相補形MOSFETのしきい値電圧を、前記
第1動作状態と前記第2動作状態の各々に応じて、第1
しきい値電圧状態と第2しきい値電圧状態とに制御する
手段とを有する半導体装置であって、 前記第1しきい値電圧状態において、前記相補形MOS
FETの前記PチャネルMOSFET及び前記Nチャネ
ルMOSFETの共通接続されたゲートに前記第1電位
または前記第2電位のいずれかを印加したとき、前記相
補形MOSFETの直列結合されたソース・ドレイン経
路には第1電流が流れ、 前記第2しきい値電圧状態において、前記相補形MOS
FETの前記PチャネルMOSFET及び前記Nチャネ
ルMOSFETの共通接続されたゲートに前記第1電位
または前記第2電位のいずれかを印加したとき、前記相
補形MOSFETの直列結合されたソース・ドレイン経
路に流れる第2電流は前記第1電流よりも小さいことを
特徴とする半導体装置。3. A P-channel MOSFET and an N-channel MOSFET connected in series between a first potential and a second potential.
A plurality of complementary MOSFETs each including a first operating state and a second operating state; and a threshold voltage of the plurality of complementary MOSFETs, the first operating state and the second operating state. Depending on each of the operating states, the first
A semiconductor device having means for controlling between a threshold voltage state and a second threshold voltage state, wherein said complementary MOS is provided in said first threshold voltage state
When either the first potential or the second potential is applied to the commonly connected gates of the P-channel MOSFET and the N-channel MOSFET of the FET, the series-connected source-drain path of the complementary MOSFET is A first current flows, and in the second threshold voltage state, the complementary MOS
When either the first potential or the second potential is applied to the commonly connected gates of the P-channel MOSFET and the N-channel MOSFET of a FET, the current flows through the series-coupled source-drain path of the complementary MOSFET. 2. The semiconductor device according to claim 1, wherein the second current is smaller than the first current.
作速度は、前記第2動作状態における前記相補形MOS
FETの動作速度よりも高速であることを特徴とする半
導体装置。4. The complementary MOSFET according to claim 1, wherein the operating speed of said complementary MOSFET in said first operating state is equal to said operating speed of said complementary MOSFET in said second operating state.
A semiconductor device, which is faster than the operation speed of the FET.
には、ゲート・ソース間電圧が0Vのときに1μA程度
の電流が流れ、前記回路ブロックに全体に流れる電流値
が10mA程度となることを特徴とする半導体装置。5. The complementary MOSFET according to claim 1, wherein the complementary MOSFET is provided at the first threshold voltage.
A current of about 1 μA flows when a gate-source voltage is 0 V, and a current value flowing through the circuit block is about 10 mA.
OSFETは、前記半導体基板に形成された第1半導体
領域に形成され、 前記複数の相補形MOSFETに含まれるNチャネルM
OSFETは、前記半導体基板に形成された第2半導体
領域に形成され、 前記相補形MOSFETのしきい値電圧を制御する手段
は、前記第1半導体領域に印加する第1基板バイアス電
位を形成するための第1電圧発生回路と、前記第2半導
体領域に印加する第2基板バイアス電位を形成するため
の第2電圧発生回路とを有することを特徴とする半導体
装置。6. The semiconductor device according to claim 1, wherein the semiconductor device is formed on a semiconductor substrate, and a P-channel transistor included in the plurality of complementary MOSFETs.
An OSFET is formed in a first semiconductor region formed on the semiconductor substrate, and includes an N-channel M included in the plurality of complementary MOSFETs.
An OSFET is formed in a second semiconductor region formed on the semiconductor substrate, and the means for controlling a threshold voltage of the complementary MOSFET is used to form a first substrate bias potential applied to the first semiconductor region. And a second voltage generating circuit for forming a second substrate bias potential applied to the second semiconductor region.
記第1電位よりも高い電位を前記第1基板バイアス電位
として供給するとともに、前記第2電圧発生回路は前記
第2電位よりも低い電位を前記第1基板バイアス電位と
して供給し、 前記第1動作状態において、前記第1電圧発生回路は前
記第2動作状態のときよりも低い電位を前記第1基板バ
イアス電位として供給するとともに、前記第2電圧発生
回路は前記第2動作状態のときよりも高い電位を前記第
2基板バイアス電位として供給することを特徴とする半
導体装置。7. The circuit according to claim 6, wherein in the second operation state, the first voltage generating circuit supplies a potential higher than the first potential as the first substrate bias potential and the second voltage generating circuit. Supplies a potential lower than the second potential as the first substrate bias potential. In the first operating state, the first voltage generating circuit sets the first substrate bias potential lower than that in the second operating state to the first substrate bias potential. A semiconductor device, wherein the semiconductor device is supplied as a bias potential, and the second voltage generating circuit supplies a higher potential than that in the second operation state as the second substrate bias potential.
記第1電位と等しい電位を前記第1基板バイアス電位と
して供給するとともに、前記第2電圧発生回路は前記第
2電位と等しい電位を前記第2基板バイアス電位として
供給することを特徴とする半導体装置。8. The device according to claim 6, wherein in the first operation state, the first voltage generation circuit supplies a potential equal to the first potential as the first substrate bias potential and the second voltage generation circuit. A semiconductor device, wherein a circuit supplies a potential equal to the second potential as the second substrate bias potential.
第1電圧発生回路は、発振器とチャージパンプ回路とを
含み、前記第2動作状態において前記チャージパンプ回
路により負電位の前記第1基板バイアス電位を形成する
ことを特徴とする半導体装置。9. The first substrate according to claim 6, wherein the first voltage generating circuit includes an oscillator and a charge pump circuit, and the first substrate has a negative potential by the charge pump circuit in the second operation state. A semiconductor device for forming a bias potential.
路は、前記第1動作状態において前記チャージパンプ回
路の動作を停止することを特徴とする半導体装置。10. The semiconductor device according to claim 9, wherein said first voltage generation circuit stops operation of said charge pump circuit in said first operation state.
N形の第3半導体領域により前記P形半導体基板と分離
されることを特徴とする半導体装置。11. The semiconductor device according to claim 6, wherein the semiconductor substrate is a P-type semiconductor substrate, the first semiconductor region has N-type conductivity, and the second semiconductor region is a P-type semiconductor substrate. Having the conductivity of
A semiconductor device, wherein the semiconductor device is separated from the P-type semiconductor substrate by an N-type third semiconductor region.
域と第3半導体領域は電気的に接続されていることを特
徴とする半導体装置。12. The semiconductor device according to claim 11, wherein the first semiconductor region and the third semiconductor region are electrically connected.
前記第1動作状態は前記半導体装置の標準動作時であ
り、前記第2動作状態は前記半導体装置の情報保持時で
あることを特徴とする半導体装置。13. The method according to claim 1, wherein
The semiconductor device according to claim 1, wherein the first operation state is a standard operation state of the semiconductor device, and the second operation state is a data holding state of the semiconductor device.
前記第1電位と前記第2電位の差電圧は0.5〜1V程
度であることを特徴とする半導体装置。14. The method according to claim 1, wherein
The semiconductor device according to claim 1, wherein a difference voltage between the first potential and the second potential is about 0.5 to 1V.
前記半導体装置はマイクロプロセッサLSIであること
を特徴とする半導体装置。15. The method according to claim 1, wherein
The semiconductor device is a microprocessor LSI.
前記半導体装置はダイナミック形メモリを含むLSIで
あることを特徴とする半導体装置。16. The method according to claim 1, wherein
The semiconductor device is an LSI including a dynamic memory.
1回路ブロックと、複数の第2相補形MOSFETを含
む第2回路ブロックとを有する半導体装置であって、 前記半導体装置は、第1動作状態と第2動作状態とを有
し、 前記第1動作状態において、前記第1回路ブロックの前
記複数の第1相補形MOSFETには第1動作電圧が供
給されるとともに、前記第2回路ブロックの前記複数の
第2相補形MOSFETには第2動作電圧が供給され、 前記第2動作状態において、前記第1回路ブロックの前
記複数の第1相補形MOSFETには第1動作電圧が停
止されるとともに、前記前記第2回路ブロックの前記複
数の第2相補形MOSFETには前記第2動作電圧が供
給され、 前記第1及び第2相補形MOSFETは、前記第1動作
状態においてゲート・ソース間電圧を0Vとした時にソ
ース・ドレイン経路に実質的に電流が流れるMOSFE
Tにより形成されることを特徴とする半導体装置。17. A semiconductor device having a first circuit block including a plurality of first complementary MOSFETs and a second circuit block including a plurality of second complementary MOSFETs, wherein the semiconductor device performs a first operation. And a second operating state. In the first operating state, a first operating voltage is supplied to the plurality of first complementary MOSFETs of the first circuit block, and a second operating state of the second circuit block is maintained. A second operating voltage is supplied to the plurality of second complementary MOSFETs, and in the second operating state, a first operating voltage is stopped for the plurality of first complementary MOSFETs of the first circuit block. The second operating voltage is supplied to the plurality of second complementary MOSFETs of the second circuit block, and the first and second complementary MOSFETs are in the first operating state. MOSFE in which current substantially flows through the source-drain path when the gate-source voltage is set to 0 V
A semiconductor device formed of T.
1回路ブロックと、複数の第2相補形MOSFETを含
む第2回路ブロックとを有する半導体装置であって、 前記半導体装置は、第1動作状態と第2動作状態とを有
し、 前記第1動作状態において、前記第1回路ブロックの前
記複数の第1相補形MOSFETには第1動作電圧が供
給されるとともに、前記第2回路ブロックの前記複数の
第2相補形MOSFETには第2動作電圧が供給されか
つ前記第2相補形MOSFETのしきい値電圧は第1し
きい値電圧状態とされ、 前記第2動作状態において、前記第1回路ブロックの前
記複数の第1相補形MOSFETには第1動作電圧が停
止されるとともに、前記前記第2回路ブロックの前記複
数の第2相補形MOSFETには前記第2動作電圧が供
給されかつかつ前記第2相補形MOSFETのしきい値
電圧は前記第1しきい値電圧状態よりもしきい値電圧の
絶対値が大きくされることを特徴とする半導体装置。18. A semiconductor device having a first circuit block including a plurality of first complementary MOSFETs and a second circuit block including a plurality of second complementary MOSFETs, wherein the semiconductor device performs a first operation. And a second operating state. In the first operating state, a first operating voltage is supplied to the plurality of first complementary MOSFETs of the first circuit block, and a second operating state of the second circuit block is maintained. A second operating voltage is supplied to the plurality of second complementary MOSFETs, and a threshold voltage of the second complementary MOSFETs is set to a first threshold voltage state. The first operating voltage is stopped in the plurality of first complementary MOSFETs of the circuit block, and the second operating voltage is stopped in the plurality of second complementary MOSFETs of the second circuit block. The semiconductor device is the threshold voltage of barely said second complementary MOSFET voltage is supplied, wherein the absolute value of the threshold voltage is larger than the first threshold voltage state.
状態においてゲート・ソース間電圧を0Vとした時にソ
ース・ドレイン経路に実質的に電流が流れるMOSFE
Tにより形成されることを特徴とする半導体装置。19. The MOSFE according to claim 18, wherein the first and second complementary MOSFETs have a current flowing substantially through a source-drain path when the gate-source voltage is 0 V in the first operating state.
A semiconductor device formed of T.
て、前記第1動作状態は前記半導体装置の標準動作時で
あり、前記第2動作状態は前記半導体装置の情報保持時
であることを特徴とする半導体装置。20. The semiconductor device according to claim 17, wherein the first operation state is a standard operation time of the semiconductor device, and the second operation state is a data retention time of the semiconductor device. Semiconductor device.
て、前記第1及び第2相補形MOSFETに含まれるM
OSFETのゲートしきい値電圧は、前記第1動作状態
において0〜0.1V程度であることを特徴とする半導
体装置。21. A semiconductor device according to claim 17, wherein said first and second complementary MOSFETs include a MOSFET.
A semiconductor device, wherein a gate threshold voltage of an OSFET is about 0 to 0.1 V in the first operation state.
て、前記第1及び第2動作電圧は0.5〜1V程度の電
圧であることを特徴とする半導体装置。22. The semiconductor device according to claim 17, wherein said first and second operating voltages are voltages of about 0.5 to 1 V.
て、前記半導体装置はマイクロプロセッサLSIである
ことを特徴とする半導体装置。23. The semiconductor device according to claim 17, wherein said semiconductor device is a microprocessor LSI.
て、前記半導体装置はダイナミック形メモリを含むLS
Iであることを特徴とする半導体装置。24. An LS according to claim 17, wherein said semiconductor device includes a dynamic memory.
I. A semiconductor device,
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001298332A (en) * | 2000-04-13 | 2001-10-26 | Nec Corp | Differential amplifier circuit |
US6525587B2 (en) | 2001-04-11 | 2003-02-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device including a clock synchronous type logical processing circuit |
JP2003525512A (en) * | 2000-03-03 | 2003-08-26 | モサイド・テクノロジーズ・インコーポレイテッド | Improved high density memory cell |
JP2005293751A (en) * | 2004-04-01 | 2005-10-20 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory |
US7146406B2 (en) * | 2000-06-29 | 2006-12-05 | Panasonic Communications Co., Ltd. | Server apparatus and method to distribute media data |
-
1998
- 1998-12-25 JP JP10369011A patent/JPH11260055A/en active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003525512A (en) * | 2000-03-03 | 2003-08-26 | モサイド・テクノロジーズ・インコーポレイテッド | Improved high density memory cell |
JP4903338B2 (en) * | 2000-03-03 | 2012-03-28 | トレイス・ステップ・ホールディングス・リミテッド・ライアビリティ・カンパニー | Improved high density memory cell |
JP2001298332A (en) * | 2000-04-13 | 2001-10-26 | Nec Corp | Differential amplifier circuit |
JP4697997B2 (en) * | 2000-04-13 | 2011-06-08 | エルピーダメモリ株式会社 | Internal voltage generation circuit |
US7146406B2 (en) * | 2000-06-29 | 2006-12-05 | Panasonic Communications Co., Ltd. | Server apparatus and method to distribute media data |
US6525587B2 (en) | 2001-04-11 | 2003-02-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device including a clock synchronous type logical processing circuit |
JP2005293751A (en) * | 2004-04-01 | 2005-10-20 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory |
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