JPH11259361A

JPH11259361A - キャッシュメモリ制御装置

Info

Publication number: JPH11259361A
Application number: JP10063350A
Authority: JP
Inventors: Kiyomitsu Nakane; 清光中根
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-03-13
Filing date: 1998-03-13
Publication date: 1999-09-24
Anticipated expiration: 2018-03-13
Also published as: JP2918531B1

Abstract

(57)【要約】【課題】低速キャッシュメモリの容量を有効に活用し
て読み出し要求のデータが低速キャッシュメモリに存在
する確率を向上させる。【解決手段】キャッシュメモリ制御装置は、上記２つ
のキャッシュメモリに記憶されている複数のデータに対
して、個別のデータに対するアドレス及びいずれのキャ
ッシュメモリにあるかを示す管理情報を記憶するＴＡＧ
メモリ７と、上記２つのキャッシュメモリの記憶内容が
相互に異なるように、データを高速小容量キャッシュ１
又は低速大容量キャッシュ２のいずれか一方に書き込む
と共に、データの管理情報をＴＡＧメモリ７に書き込む
書き込み部９と、データの読み出し要求を受けた場合、
ＴＡＧメモリ７からデータの管理情報を読み出し、この
管理情報に基づいて高速小容量キャッシュ１又は低速大
容量キャッシュ２のいずれか一方からデータを読み出す
読み出し部１１と、を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
を制御するキャッシュメモリ制御装置、特に高速小容量
キャッシュメモリ及び低速大容量キャッシュメモリを制
御するキャッシュメモリ制御装置に関する。

【０００２】

【従来の技術】一般的に、計算機等の情報処理システム
には、主記憶装置とＣＰＵ等のプロセッサとの間に位置
するバッファ装置として、キャッシュメモリ装置が含ま
れている。そして、プロセッサの性能を最大に生かすよ
うに、キャッシュメモリ装置を構成することが要望され
ている。

【０００３】従来のキャッシュメモリ装置では、キャッ
シュメモリをＳＲＡＭ等の高速ＲＡＭで構成していた。
この構成によれば、キャッシュメモリにデータが存在す
る場合には、データの読み出しが高速に行われる。

【０００４】しかし、高速ＲＡＭは、高価格であるた
め、必要な容量のキャッシュメモリを高速ＲＡＭで構成
すると、コストが非常に高くなってしまう。また、高速
ＲＡＭは集積密度も大きくないため、必要な容量のキャ
ッシュメモリを高速ＲＡＭで構成すると、チップ面積が
大きくなってしまう。このため、高速ＲＡＭでキャッシ
ュメモリを構成する場合、その容量を小さくするしかな
いので、キャッシュメモリにおけるヒット率が低くなっ
てしまう。この結果、ミスヒットが多発した場合、主記
憶装置からデータを読み出すことが多くなり、高速化が
阻害されることになる。

【０００５】これに対して、従来、キャッシュメモリを
ＤＲＡＭ等の低速ＲＡＭで構成したキャッシュメモリ装
置もあった。しかし、このキャッシュメモリ装置におい
ては、キャッシュメモリにおけるヒット率を向上させる
ことができるが、高速なデータ読み出しを実現すること
はできない。

【０００６】そこで、特開平５−３５５８９号公報によ
る技術（以下、従来改良技術という）がある。この従来
改良技術によれば、階層構造のキャッシュメモリを制御
するキャッシュメモリシステムが示されている。このキ
ャッシュメモリシステムは、高速小容量キャッシュメモ
リ及び低速大容量キャッシュメモリと、これらを制御す
る制御部と、を有する。なお、この制御動作とは、例え
ば、アドレスをキャッシュメモリに供給しデータを読み
出す動作や、データを主記憶から読み出してキャッシュ
メモリに書き込む動作等のことである。

【０００７】従来改良技術のキャッシュメモリシステム
においては、ＳＲＡＭ等の高速小容量メモリが上位階層
キャッシュメモリであり、ＤＲＡＭ等の低速大容量メモ
リが下位階層キャッシュメモリであり、高速小容量キャ
ッシュメモリに書き込まれるデータは、低速大容量キャ
ッシュメモリにも書き込まれている。

【０００８】そして、データの読み出し要求に対して、
先ず、高速小容量キャッシュメモリがアクセスされ、ヒ
ットした場合には、高速小容量キャッシュメモリからデ
ータが読み出される。また、高速小容量キャッシュメモ
リに上記データがない場合、低速大容量キャッシュメモ
リがアクセスされ、ヒットした場合、低速小容量キャッ
シュメモリからデータが読み出される。

【０００９】この従来改良技術によれば、キャッシュメ
モリを高速小容量メモリのみで構成した場合に比べて、
主記憶装置にアクセスしてデータを読み出す頻度を低下
させることができると共に、キャッシュメモリを低速大
容量メモリのみで構成した場合に比べて、データの高速
読み出しを実現できる。

【００１０】

【発明が解決しようとする課題】しかしながら、上述の
従来改良技術には、以下に示す問題点があった。即ち、
下位の階層である低速キャッシュメモリには、上位の階
層である高速小容量キャッシュメモリが記憶しているデ
ータが全て記憶されており、低速大容量キャッシュメモ
リの記憶内容に無駄が生じていた。このため、読み出し
要求のデータが低速大容量キャッシュメモリに存在する
確率が低くなってしまった。

【００１１】また、従来改良技術では、低速大容量キャ
ッシュメモリにのみ存在するデータを読み出す場合で
も、制御部は、以下のような動作を行っている。即ち、
制御部は、先ず、読み出し要求のデータが高速キャッシ
ュメモリに存在するかを調べ、存在しないと判定したと
き、初めて、読み出し要求のデータが低速キャッシュメ
モリに存在するかを調べ、存在すると判定したとき、そ
のアドレスからデータを読み出している。このため、デ
ータを低速キャッシュメモリから読み出す動作が遅れて
しまう。

【００１２】本発明は、上記の問題点を解決するために
なされたものであり、その目的は、高速キャッシュメモ
リ及び低速キャッシュメモリを制御する制御装置におい
て、低速キャッシュメモリの容量を有効に活用して読み
出し要求のデータが低速キャッシュメモリに存在する確
率を向上させると共に、低速キャッシュメモリからデー
タを迅速に読み出すことができる装置を提供することに
ある。

【００１３】

【課題を解決するための手段】以上のような目的を達成
するために、第１の発明に係るキャッシュメモリ制御装
置は、高速小容量の第１キャッシュメモリ及び低速大容
量の第２キャッシュメモリを制御するキャッシュメモリ
制御装置において、前記第１キャッシュメモリに記憶さ
れている複数のデータと、前記第２キャッシュメモリに
記憶されている複数のデータと、に対して、個別のデー
タに対するアドレス及びいずれのキャッシュメモリにあ
るかを示す管理情報を記憶する管理情報記憶手段と、前
記第１キャッシュメモリの記憶内容と前記第２キャッシ
ュメモリの記憶内容とが異なるように、データを前記第
１キャッシュメモリ又は前記第２キャッシュメモリのい
ずれか一方に書き込むと共に、前記データの管理情報を
前記管理情報記憶手段に書き込む書き込み手段と、デー
タの読み出し要求を受けた場合、前記管理情報記憶手段
から前記データの管理情報を読み出し、この管理情報に
基づいて前記第１キャッシュメモリ又は前記第２キャッ
シュメモリのいずれか一方から前記データを読み出す読
み出し手段と、を有するものである。

【００１４】第２の発明に係るキャッシュメモリ制御装
置は、第１の発明において、前記読み出し手段は、デー
タの読み出し要求を受けた場合、前記管理情報記憶手段
から前記データの管理情報を読み出し、管理情報のアド
レスに基づいて、前記第１キャッシュメモリ及び前記第
２キャッシュメモリの両者にアクセスし、前記管理情報
に基づいて、前記第１キャッシュメモリ又は前記第２キ
ャッシュメモリのいずれか一方から前記データを読み出
すものである。

【００１５】第３の発明に係るキャッシュメモリ制御装
置は、第１の発明において、前記読み出し手段は、デー
タの読み出し要求を受けた場合、前記管理情報記憶手段
から前記データの管理情報を読み出し、管理情報に基づ
いて、前記第１キャッシュメモリ又は前記第２キャッシ
ュメモリのいずれか一方にアクセスして、前記データを
読み出すものである。

【００１６】第４の発明に係るキャッシュメモリ制御装
置は、第１、２又は３の発明において、前記書き込み手
段は、プログラムコードデータを前記第１キャッシュメ
モリに書き込むと共に、オペランドデータを第２キャッ
シュメモリに書き込むものである。

【００１７】第５の発明に係るキャッシュメモリ制御装
置は、第１、２又は３の発明において、前記第２キャッ
シュメモリから読み出されたデータと、前記第１キャッ
シュメモリに記憶された各データのうち前記読み出し手
段による最近の読み出し頻度が少ないデータとを相互に
入れ替えると共に、移動させたデータの管理情報を前記
管理情報記憶手段に更新させるキャッシュメモリ制御手
段を有するものである。

【００１８】第６の発明に係るキャッシュメモリ制御装
置は、第５の発明において、前記第１キャッシュメモリ
及び前記第２キャッシュメモリは、複数のセットと複数
のウェイとがそれぞれ対応づけられたセットアソシエイ
ティブキャッシュメモリを構成し、前記複数のウェイの
うち、所定のウェイを前記第１キャッシュメモリに割り
当てると共に、前記所定ウェイ以外のウェイを前記第２
キャッシュメモリに割り当て、前記キャッシュメモリ制
御手段は、前記第２キャッシュメモリから読み出された
読み出しデータと、前記第１キャッシュメモリに記憶さ
れた各データのうち前記読み出し手段による最近の読み
出し頻度が少ないデータと、について、前記第２キャッ
シュメモリの前記読み出しデータの格納されたセット
と、前記第１キャッシュメモリの前記セットとの間で、
相互に入れ替えると共に、移動させたデータの管理情報
を前記管理情報記憶手段に更新させるものである。

【００１９】第７の発明に係るキャッシュメモリ制御装
置は、第５の発明において、前記書き込み手段が、過去
に第１キャッシュメモリ及び第２キャッシュメモリに書
き込んだ実績を示す書き込み実績情報を記憶する書き込
み実績情報記憶手段と、この書き込み実績情報記憶手段
に記憶された書き込み実績情報に基づいて、前記読み出
し手段により次に読み出されるデータを予測する予測手
段と、を有し、前記予測手段が予測した予測データが前
記第２キャッシュメモリに存在する場合、前記キャッシ
ュメモリ制御手段は、前記予測データと、前記第１キャ
ッシュメモリに記憶された各データのうち前記読み出し
手段による最近の読み出し頻度が少ないデータと、を相
互に入れ替え、移動させたデータの管理情報を前記管理
情報記憶手段に更新させるものである。

【００２０】第８の発明に係るキャッシュメモリ制御装
置は、第７の発明において、前記書き込み実績情報は、
前記書き込み手段により過去に書き込まれた複数のデー
タの管理情報であり、前記予測手段は、前記読み出し手
段により現在読み出されたデータの管理情報と、前記書
き込み実績記憶手段により記憶された各データの管理情
報と、の比較に基づいて、前記予測データを予測するも
のである。

【００２１】第９の発明に係るキャッシュメモリ制御装
置は、高速小容量の第１キャッシュメモリ及び低速大容
量の第２キャッシュメモリを制御するキャッシュメモリ
制御装置において、前記第１キャッシュメモリに記憶さ
れている複数のデータに対して、個別のデータに対する
アドレス及び第１キャッシュメモリにある旨を示す管理
情報を記憶する第１管理情報記憶手段と、前記第１キャ
ッシュメモリに記憶されている複数のデータと、前記第
２キャッシュメモリに記憶されている複数のデータと、
に対して、個別のデータに対するアドレス及びいずれの
キャッシュメモリにあるかを示す管理情報を記憶する第
２管理情報記憶手段と、前記第１キャッシュメモリの記
憶内容と前記第２キャッシュメモリの記憶内容とが異な
るように、データを前記第１キャッシュメモリ又は前記
第２キャッシュメモリのいずれか一方に書き込むと共
に、前記データが第１キャッシュメモリに書き込まれた
場合には、前記データの管理情報を前記第２管理情報記
憶手段及び前記第１管理情報記憶手段に書き込み、前記
データが第２キャッシュメモリに書き込まれた場合に
は、前記データの管理情報を前記第２管理情報記憶手段
に書き込む書き込み手段と、データの読み出し要求を行
うデータ読み出し指令手段と、このデータ読み出し指令
手段によりデータ読み出し要求を受けた場合、前記第１
管理情報記憶手段又は前記第２管理情報記憶手段のうち
少なくとも一方から前記データの管理情報を読み出し、
この管理情報に基づいて、前記第１キャッシュメモリ又
は前記第２キャッシュメモリのいずれか一方から前記デ
ータを読み出す読み出し手段と、を有し、前記読み出し
手段は、システムバスを介して演算制御装置と接続され
ており、前記演算制御装置によるデータの読み出し要求
に対しては、前記データの管理情報を前記第２管理情報
記憶手段のみから読み出し、前記データ読み出し指令手
段によるデータ読み出し要求に基づいた読み出し動作を
行っていないときに、前記第１キャッシュメモリ又は前
記第２キャッシュメモリのいずれか一方から前記データ
を読み出すものである。

【００２２】第１０の発明に係るキャッシュメモリ制御
装置は、第９の発明において、前記第１管理情報記憶手
段は、高速動作のメモリであり、前記第２管理情報記憶
手段は、低速動作のメモリであり、前記システムバスに
は、主記憶装置と、システムバスの使用権を与えるシス
テムバス使用権付与手段と、が接続されており、前記読
み出し手段は、前記データ読み出し指令手段によるデー
タ読み出し要求に対して、前記第１管理情報記憶手段及
び前記第２管理情報記憶手段にアクセスし、前記第１管
理情報記憶手段から送られた管理情報から、前記データ
が前記第１キャッシュメモリに存在しないと判定した場
合には、前記システムバス使用権付与手段にシステムバ
ス使用権の要求信号を送り、前記第２管理情報記憶手段
から送られた管理情報から、前記データが前記第１キャ
ッシュメモリ及び前記第２キャッシュメモリの両者に存
在しないと判定した場合には、前記システムバス使用権
付与手段により付与されたシステムバス使用権に基づい
て、主記憶装置にアクセスするものである。

【００２３】第１１の発明に係るキャッシュメモリ制御
装置は、第１又は２の発明において、前記第１キャッシ
ュメモリはＳＲＡＭであり、前記第２キャッシュメモリ
はＤＲＡＭであり、前記読み出し手段は、ＳＲＡＭに対
しては、管理情報のアドレスを１サイクルで送信し、Ｄ
ＲＡＭに対しては、管理情報のアドレスを２分割し、分
割されたアドレスをそれぞれ１サイクルに対応させて、
前記データのアドレスを２サイクルで送信する送信手段
と、ＤＲＡＭ又はＳＲＡＭのうちいずれか一方から読み
出されたデータを受信するデータ受信手段と、前記送信
手段が管理情報のアドレスを送信した時を基準としたと
き、ＳＲＡＭから読み出されるデータを受信するタイミ
ングに対して、ＤＲＡＭから読み出されるデータを受信
するタイミングを遅らせるように前記データ受信手段を
制御するデータ受信制御手段と、を有するものである。

【００２４】

【発明の実施の形態】以下、図面に基づいて、本発明の
好適な実施の形態について説明する。

【００２５】実施の形態１．図１は、実施の形態１であ
るキャッシュメモリ制御装置を含むキャッシュメモリ制
御システムの構成を示すブロック図である。

【００２６】（１−１）キャッシュメモリ制御システム
の構成キャッシュメモリ制御システムは、高速小容量キャッシ
ュメモリ（以下、高速小容量キャッシュという）１及び
低速大容量キャッシュメモリ（以下、低速大容量キャッ
シュという）２と、これらのキャッシュメモリ１、２を
制御するキャッシュメモリ制御装置と、システムバス３
を介して上記キャッシュメモリ制御装置と接続されてい
る主記憶装置４と、Ｉ／Ｏコントローラ５と、を有す
る。

【００２７】このＩ／Ｏコントローラ５には、周辺装置
（図示せず）が接続されている。

【００２８】（１−２）キャッシュメモリ制御装置の各
部以下、キャッシュメモリ制御装置を構成している各部の
説明を行う。

【００２９】（１）ＴＡＧメモリ（管理情報記憶部）ＴＡＧメモリ７は、高速小容量キャッシュ１に記憶され
ている複数のデータと、低速大容量キャッシュ２に記憶
されている複数のデータと、に対して、個別のデータに
対するアドレス及びいずれのキャッシュにあるかを示す
管理情報を記憶する。

【００３０】（２）データ読み出し指令部データ読み出し指令部８は、データの読み出し要求を後
述する読み出し部に指令する。

【００３１】（３）書き込み部書き込み部９は、高速小容量キャッシュ１の記憶内容と
低速大容量キャッシュ２の記憶内容とが異なるように、
データを上記キャッシュメモリのいずれか一方に書き込
むと共に、データの管理情報をＴＡＧメモリ７に書き込
む。書き込み部９は、書き込み制御部１０と書き込み用
データパス選択部とを有する。

【００３２】書き込み制御部１０は、データを高速小容
量キャッシュ１又は低速大容量キャッシュ２のいずれか
一方に書き込む旨を示す情報と書き込み対象データと
を、書き込み用データパス選択部に送ると共に、データ
の管理情報をＴＡＧメモリ７に書き込む。書き込み用デ
ータパス選択部は、書き込み制御部１０から送られた上
記情報に基づいて、書き込み制御部１０から送られたデ
ータを高速小容量キャッシュ１又は低速大容量キャッシ
ュ２のいずれか一方に書き込む。

【００３３】（４）読み出し部読み出し部１１は、データの読み出し要求を受けた場
合、ＴＡＧメモリ７から上記データの管理情報を読み出
し、この管理情報に基づいて高速小容量キャッシュ１又
は低速大容量キャッシュ２のいずれか一方からデータを
読み出す。読み出し部１１は、読み出し制御部１２と読
み出し用データパス選択部とを有する。

【００３４】読み出し制御部１２は、データ読み出し指
令部８によるデータの読み出し要求を受けた場合、ＴＡ
Ｇメモリ７から上記データの管理情報を読み出し、この
管理情報のアドレスに基づいて、高速小容量キャッシュ
１及び低速大容量キャッシュ２の両者にアクセスすると
共に、管理情報を読み出し用データパス選択部へ送る。

【００３５】読み出し用データパス選択部は、読み出し
制御部１２から送られた管理情報に基づいて、高速小容
量キャッシュ１又は低速大容量キャッシュ２のいずれか
一方からデータを読み出して、読み出し制御部１２へ送
る。

【００３６】なお、読み出し制御部１２は、必要に応じ
て、システムバス３を介して、主記憶装置４からもデー
タを読み出す。また、書き込み部９が書き込むデータ
は、読み出し制御部１１により主記憶装置４から読み出
されたデータである。

【００３７】そして、本実施の形態においては、データ
読み出し指令部８、書き込み制御部１０及び読み出し制
御部１２は、演算制御部１３に搭載されている。また、
読み出し用データパス選択部及び書き込み用データパス
選択部は、データパス選択部１４に搭載されている。

【００３８】（１−２）キャッシュメモリ制御装置の動
作本実施の形態であるキャッシュメモリ制御装置によるデ
ータの読み出し動作、書き込み動作について、図２を用
いて、以下に説明する。図２は、高速小容量キャッシュ
１の記憶内容及び低速大容量キャッシュ２の記憶内容を
示す模式図である。

【００３９】先ず、高速小容量キャッシュ１及び低速大
容量キャッシュ２の両者にデータが記憶されておらず、
書き込み部９が高速小容量キャッシュ１及び低速大容量
キャッシュ２にデータを書き込む動作について説明す
る。

【００４０】（１−２−１）キャッシュメモリへのデー
タの書き込み動作データ読み出し指令部８は、所定のデータを読み出すよ
うに読み出し制御部１２に指示をする。

【００４１】読み出し制御部１２は、例えば、データＡ
の読み出し要求を受けた場合、ＴＡＧメモリ７にアクセ
スし、上記データＡの管理情報があるか否かを調べる。
この結果、データＡの管理情報が存在しないので、読み
出し制御部１２は、主記憶装置４からデータＡを読み出
し、このデータＡを書き込み制御部１０へ送る。

【００４２】書き込み制御部１０は、ＴＡＧメモリ７に
アクセスして、高速大容量キャッシュ１にデータが記憶
されていないアドレスである空きアドレスがあるか否か
を調べる。この結果、高速小容量キャッシュ１に空きア
ドレスがあるので、書き込み制御部１０は、上記空きア
ドレスに基づいて、高速小容量キャッシュ１及び低速大
容量キャッシュ２の両者にアクセスすると共に、高速小
容量キャッシュ１にデータを書き込む旨を示す情報をデ
ータパス選択部１４（書き込み用データパス選択部）へ
送る。

【００４３】データパス選択部１４（書き込み用データ
パス選択部）は、上記情報に基づいて、書き込み制御部
１０と高速小容量キャッシュ１のデータ入力部とを接続
させる。そして、書き込み制御部１０が書き込み対象デ
ータＡをデータパス選択部１４を介して、高速小容量キ
ャッシュ１に書き込む。高速小容量キャッシュ１にデー
タＡが記憶された様子を図２（ａ）に示す。また、書き
込み制御部１０は、上記データＡの管理情報（例えば、
データＡは、高速小容量キャッシュに存在し、アドレス
Ｘに格納されている旨を示す情報）をＴＡＧメモリ７に
送り、ＴＡＧメモリ７の記憶内容を更新させる。

【００４４】データＢ、Ｃ、Ｄを書き込む場合も高速小
容量キャッシュ１に空きアドレスがあるので、データＡ
の場合と同様にして、書き込み部９は、データＢ、Ｃ、
Ｄを高速小容量キャッシュ１に書き込む。高速小容量キ
ャッシュ１にデータＢ、Ｃ、Ｄが記憶された様子を図２
（ｂ）、（ｃ）、（ｄ）に示す。

【００４５】次に、読み出し制御部１２は、データＥの
読み出し要求を受けた場合、ＴＡＧメモリ７にアクセス
し、上記データＥの管理情報があるか否かを調べる。こ
の結果、データＥの管理情報が存在しないので、読み出
し制御部１２は、主記憶装置４からデータＥを読み出
し、このデータＥを書き込み制御部１０へ送る。

【００４６】書き込み制御部１０は、ＴＡＧメモリ７に
アクセスして、高速大容量キャッシュ１にデータが記憶
されていない空きアドレスがあるか否かを調べる。この
結果、高速小容量キャッシュ１に空きアドレスがないの
で、書き込み制御部１０は、低速大容量キャッシュ２に
空きアドレスがあるか否かを調べる。この結果、低速大
容量キャッシュ２に空きアドレスがあるので、書き込み
制御部１０は、上記空きアドレスに基づいて、高速小容
量キャッシュ１及び低速大容量キャッシュ２の両者にア
クセスすると共に、低速大容量キャッシュ１にデータを
書き込む旨を示す情報をデータパス選択部１４（書き込
み用データパス選択部）へ送る。

【００４７】データパス選択部１４（書き込み用データ
パス選択部）は、上記情報に基づいて、書き込み制御部
１０と低速大容量キャッシュ１のデータ入力部とを接続
させる。そして、書き込み制御部１０が書き込み対象デ
ータＥをデータパス選択部１４を介して、低速大容量キ
ャッシュ１に書き込む。低速大容量キャッシュ２にデー
タＥが記憶された様子を図２（ｅ）に示す。また、書き
込み制御部１０は、上記データＥの管理情報（データＥ
は、低速大容量キャッシュに存在し、アドレスＸ２に格
納されている旨を示す情報）をＴＡＧメモリ７に送り、
ＴＡＧメモリ７の記憶内容を更新させる。

【００４８】データＦ、Ｇ、Ｈを書き込む場合も、高速
小容量キャッシュ１に空きアドレスがなく、低速大容量
キャッシュ２に空きアドレスがあるので、データＥの場
合と同様にして、書き込み部９は、データＦ、Ｇ、Ｈを
低速大容量キャッシュに書き込む。

【００４９】このようにして、高速小容量キャッシュ１
及び低速大容量キャッシュ２にそれぞれ複数のデータ
（高速小容量キャッシュには、データＡ，Ｂ，Ｃ，Ｄ、
低速大容量キャッシュ２には、データＥ，Ｆ，Ｇ，Ｈ）
が書き込まれる。高速小容量キャッシュ１の記憶内容及
び低速大容量キャッシュ２の記憶内容を図２（ｆ）に示
す。

【００５０】このようにして、書き込み部９により書き
込まれたデータが再度、読み出し要求を受けた場合にお
ける読み出し動作について、以下に説明する。

【００５１】（１−２−２）キャッシュメモリからのデ
ータの読み出し動作上述のようにして、高速小容量キャッシュ１及び低速大
容量キャッシュ２にそれぞれ複数のデータが書き込まれ
た後、読み出し制御部１２が、再度、データＡの読み出
し要求を受けた場合には、以下のような動作を行う。

【００５２】即ち、読み出し制御部１２は、ＴＡＧメモ
リ７にアクセスし、上記データＡの管理情報があるか否
かを調べる。この結果、データＡの管理情報が存在する
ので、データＡの管理情報を読み出し、管理情報のアド
レスに基づいて、高速小容量キャッシュ１及び低速大容
量キャッシュ２の両者にアクセスする。そして、読み出
し制御部１２は、管理情報（読み出し対象データが高速
小容量キャッシュにあることを示す情報）をデータパス
選択部１４（読み出し用データパス選択部）へ送る。デ
ータパス選択部１４は、管理情報に基づいて、読み出し
制御部１２と高速小容量キャッシュ１のデータ出力部と
を接続させる。そして、高速小容量キャッシュ１から送
られたデータＡがデータパス選択部１４（読み出し用デ
ータパス選択部）を介して、読み出し制御部１２に読み
出される。

【００５３】次に、読み出し制御部１２は、データＦの
読み出し要求を受けた場合、ＴＡＧメモリ７にアクセス
し、上記データＦの管理情報があるか否かを調べる。こ
の結果、データＦの管理情報が存在するので、データＦ
の管理情報を読み出し、管理情報のアドレスに基づい
て、高速小容量キャッシュ１及び低速大容量キャッシュ
２の両者にアクセスする。そして、読み出し制御部１２
は、管理情報（読み出し対象データが低速大容量キャッ
シュにあることを示す情報）をデータパス選択部１４
（読み出し用データパス選択部）へ送る。この結果、読
み出し制御部１２は、データパス選択部１４（読み出し
用データパス選択部）を介して、低速大容量キャッシュ
２のデータ出力部と接続される。そして、低速大容量キ
ャッシュ２から送られたデータＦがデータパス選択部１
４（読み出し用データパス選択部）を介して、読み出し
制御部１２に読み出される。

【００５４】なお、読み出し部１１は、以下のようにし
て低速大容量キャッシュ２又は高速小容量キャッシュ１
のいずれか一方からデータを読み出すこともできる。即
ち、読み出し部１１を構成する読み出し制御部１２及び
読み出し用データパス選択部のうち、読み出し制御部１
２のみを読み出し部とする。そして、読み出し部は、デ
ータの読み出し要求を受けた場合、ＴＡＧメモリ７から
データの管理情報を読み出し、管理情報に基づいて、高
速小容量キャッシュ１又は低速大容量キャッシュ２のい
ずれか一方にアクセスして、データを読み出すこともで
きる。

【００５５】なお、演算制御部１３は、Ｉ／Ｏコントロ
ーラ５を制御して周辺装置からデータを主記憶装置４に
記憶させることができる。

【００５６】本実施の形態では、書き込み部９は、高速
小容量キャッシュ１の記憶内容と低速大容量キャッシュ
２の記憶内容とが異なるように、データ（主記憶装置４
から読み込まれたデータ）を高速小容量キャッシュ１又
は低速大容量キャッシュ２のいずれか一方に書き込んで
いる。このため、低速大容量キャッシュ２の記憶内容
は、全て高速小容量キャッシュ１の記憶内容と異なって
いるので、低速大容量キャッシュ２の容量を有効に活用
することができ、低速大容量キャッシュ２がアクセスさ
れたときのヒット率を向上させることができる。

【００５７】また、ＴＡＧメモリ７には、高速小容量キ
ャッシュ１に記憶されているデータの管理情報と、低速
大容量キャッシュ２に記憶されているデータの管理情報
と、が記憶されている。そして、データの読み出し要求
を受けた場合、読み出し部１１は、データの管理情報を
読み出すことができ、読み出し要求のデータに対して、
そのアドレスといずれのキャッシュメモリに存在するか
を知ることができる。このため、読み出し部１１は、管
理情報に基づいて、データの存在するキャッシュメモリ
から迅速に、データを読み出すことができる。

【００５８】実施の形態２．本実施の形態においては、
書き込み部９がデータをキャッシュメモリに書き込む場
合、プログラムコードデータを高速小容量キャッシュ１
に書き込み、オペランドデータを低速大容量キャッシュ
２に書き込む。

【００５９】（２−１）書き込み制御部の機能実施の形態２であるキャッシュメモリ制御装置におい
て、実施の形態１であるキャッシュメモリ制御装置と異
なる点は、書き込み部９の機能が異なる点にある。

【００６０】即ち、実施の形態２である書き込み部９
は、プログラムコードデータを高速小容量キャッシュ１
に書き込むと共に、オペランドデータを低速大容量キャ
ッシュ２に書き込む。

【００６１】（２−２）キャッシュメモリ制御装置のデ
ータ書き込み動作実施の形態２であるキャッシュメモリ制御装置のデータ
書き込み動作について、以下に説明する。

【００６２】（２−２−１）プログラムコードデータの
書き込み動作読み出し制御部は、プログラムコードデータ（例えば、
プログラムコードデータＺ）の読み出し要求を受けた場
合、ＴＡＧメモリ７にアクセスし、上記プログラムコー
ドデータＺの管理情報があるか否かを調べる。この結
果、プログラムコードデータＺの管理情報が存在しない
ので、読み出し制御部１２は、主記憶装置４からプログ
ラムコードデータＺを読み出し、このプログラムコード
データＺを書き込み制御部１０へ送る。

【００６３】書き込み制御部１０は、ＴＡＧメモリ７に
アクセスして、高速大容量キャッシュ１又は低速大容量
キャッシュ２にデータが記憶されていない空きアドレス
を調べ、高速小容量キャッシュ１に空きアドレスがある
場合、空きアドレスに基づいて、高速小容量キャッシュ
１及び低速大容量キャッシュ２の両者にアクセスする。
そして、書き込み制御部１０は、高速小容量キャッシュ
１にプログラムコードデータＺを書き込む旨を示す情報
をデータパス選択部１４（書き込み用データパス選択
部）へ送る。

【００６４】書き込み制御部１０は、データパス選択部
１４（書き込み用データパス選択部）を介して、高速小
容量キャッシュ１と接続される。そして、書き込み制御
部１０は、データパス選択部１４（書き込み用データパ
ス選択部）を介して、プログラムコードデータＺを高速
小容量キャッシュ１に書き込む。また、書き込み制御部
１０は、上記プログラムコードデータＺの管理情報をＴ
ＡＧメモリ７に送り、ＴＡＧメモリ７の記憶内容を更新
させる。

【００６５】（２−２−２）オペランドデータの書き込
み動作次に、読み出し制御部１２は、オペランドデータ（例え
ば、オペランドデータＹ）の読み出し要求を受けた場
合、ＴＡＧメモリ７にアクセスし、上記オペランドデー
タＹの管理情報があるか否かを調べる。この結果、上記
オペランドデータＹの管理情報が存在しないので、読み
出し制御部１２は、主記憶装置４から上記オペランドデ
ータＹを読み出し、このオペランドデータＹを書き込み
制御部１０へ送る。

【００６６】書き込み制御部１０は、ＴＡＧメモリ７に
アクセスして、低速大容量キャッシュ２にデータが記憶
されていない空きアドレスを調べ、空きアドレスに基づ
いて、高速小容量キャッシュ１及び低速大容量キャッシ
ュ２の両者にアクセスする。また、書き込み制御部１０
は、低速大容量キャッシュ２にデータを書き込む旨を示
す情報をデータパス選択部１４（書き込み用データパス
選択部）へ送る。

【００６７】書き込み制御部１０は、データパス選択部
１４を介して、低速大容量キャッシュ２と接続される。
そして、書き込み制御部１０は、データパス選択部１４
を介して、オペランドデータＹを低速大容量キャッシュ
２に書き込む。また、書き込み制御部１０は、上記オペ
ランドデータＹの管理情報をＴＡＧメモリ７に送り、Ｔ
ＡＧメモリ７の記憶内容を更新させる。

【００６８】本実施の形態においては、書き込み部９
は、データの種類に応じて、データを高速小容量キャッ
シュ１又は低速大容量キャッシュ２のいずれか一方に書
き込んでいるので、高速小容量キャッシュ１に書き込ま
れるデータの種類と、低速大容量キャッシュ２に書き込
まれるデータの種類と、は異なっている。例えば、書き
込み部９は、読み出し部１１による読み出し回数が多い
プログラムコードデータについては、高速小容量キャッ
シュ１に書き込み、読み出し部１１による読み出し回数
が比較的少ないオペランドデータについては、低速大容
量キャッシュ２に書き込むことができる。この結果、読
み出し部１１によるデータの読み出しの高速化を一層図
ることができる。

【００６９】実施の形態３．実施の形態３では、読み出
し部１１により読み出されたデータは、近い将来再度ア
クセスされるという時間局所性を考慮して、低速大容量
キャッシュ２から読み出されたデータについては、高速
小容量キャッシュ１に移動させて、再度読み出されると
きには、高速読み出しができるようにしている。

【００７０】（３−１）キャッシュメモリ制御システム
の構成図３は、実施の形態３であるキャッシュメモリ制御装置
を含むキャッシュメモリ制御システムの構成を示すブロ
ック図である。なお、図３において、図１と同一物には
同一符号を付してその詳細な説明を省略する。

【００７１】実施の形態３であるキャッシュメモリ制御
装置において、実施の形態１であるキャッシュメモリ制
御装置と異なる点は、以下に示す点である。

【００７２】実施の形態３であるキャッシュメモリ制御
装置は、キャッシュメモリ制御部１５を有する。

【００７３】（１）キャッシュメモリ制御部キャッシュメモリ制御部１５は、低速小容量キャッシュ
２から読み出されたデータと、高速大容量キャッシュ１
に記憶された各データのうち読み出し部１１による最近
の読み出し頻度が少ないデータとを相互に入れ替えると
共に、移動させたデータの管理情報をＴＡＧメモリ７に
更新させる。

【００７４】このキャッシュメモリ制御部１５には、第
１バッファ１６及び第２バッファ１７が含まれている。
この理由を以下に示す。即ち、キャッシュメモリ制御部
１５によって、低速大容量キャッシュ２のデータと高速
小容量キャッシュ１のデータとを同時に入れ替えようと
すると、上記２つのキャッシュメモリの動作速度の違い
のため、以下のような事態が考えられる。

【００７５】例えば、低速大容量キャッシュ２からデー
タが取り出されないうちに、高速小容量キャッシュ１か
らデータが低速大容量キャッシュ２に書き込まれる動作
が行われて、少なくとも一方のデータが破壊されてしま
うことが考えられる。このため、移動させたデータを一
時的に退避させる場所を確保することができるように、
キャッシュメモリ制御部１５は、低速大容量キャッシュ
２から読み出されたデータを一時的に格納する第１バッ
ファ１６と、高速小容量キャッシュ１に記憶された各デ
ータのうち読み出し部１１による最近の読み出し頻度が
少ないデータを一時的に格納する第２バッファ１７と、
を有する。

【００７６】また、実施の形態３であるキャッシュメモ
リ制御装置においては、読み出し部１１及びＴＡＧメモ
リ７の機能が以下のように異なる。

【００７７】（２）読み出し部及びＴＡＧメモリの機能読み出し制御部１２は、実施の形態１で示した機能に加
えて、所定時間内で読み出し動作を行った回数（読み出
し頻度）をデータ毎にカウントしてＴＡＧメモリ７に送
る。読み出し制御部１２による上述の動作は連続的に行
われる。

【００７８】ＴＡＧメモリ７は、実施の形態１で示した
機能に加えて、各データに対する読み出し部１１による
最近の読み出し頻度を記憶する。

【００７９】（３−２）キャッシュメモリ制御装置の動
作（１−２−２）で説明した動作において、低速大容量キ
ャッシュ２のデータＦが再度、読み出し部１１により読
み出されたときに、高速読み出しが行えるように、キャ
ッシュメモリ制御部１５によるデータの入れ替え動作が
行われる。この動作について、図４を用いて以下に説明
する。

【００８０】キャッシュメモリ制御部１５は、読み出し
部１１により低速大容量キャッシュ２からデータＦが読
み出された場合、読み出されたデータＦを低速大容量キ
ャッシュ２から第１バッファ１６に移動させる。また、
キャッシュメモリ制御部１５は、ＴＡＧメモリ７にアク
セスして、高速小容量キャッシュ１に記憶された各デー
タ（データＡ，Ｂ，Ｃ，Ｄ）のうち、読み出し部１１に
よる最近の読み出し頻度が少ないデータを調べる。この
場合、データＣが最近の読み出し頻度が少ないデータで
ある。キャッシュメモリ制御部１５は、データＣが最近
の読み出し頻度が少ないデータであると判定したら、デ
ータＣを高速小容量キャッシュ１から第２バッファ１７
に移動させる（図４（ａ））。

【００８１】そして、第１バッファ１６及び第２バッフ
ァ１７に、それぞれデータＦ及びデータＣが格納された
ら、キャッシュメモリ制御部１５は、データＦを第１バ
ッファ１６から高速小容量キャッシュ１のデータＣが格
納されていたアドレスに移動させると共に、データＣを
第２バッファ１７から低速大容量キャッシュ２のデータ
Ｆが格納されていたアドレスに移動させる（図４
（ｂ））。

【００８２】そして、キャッシュメモリ制御部１５は、
新たなデータＣの管理情報と、新たなデータＦの管理情
報と、をＴＡＧメモリ７に送る。この結果、ＴＡＧメモ
リ７では、データＣの管理情報及びデータＦの管理情報
が更新される。

【００８３】本実施の形態においては、読み出し部１１
により読み出されたデータが低速大容量キャッシュ２に
ある場合、キャッシュメモリ制御部１５は、上記データ
と、高速小容量キャッシュ１に記憶された各データのう
ち読み出し部１１による最近の読み出し頻度が少ないデ
ータと、を相互に入れ替える。この結果、低速大容量キ
ャッシュ２から読み出されたデータを読み出し部１１が
再度読み出すときは、高速小容量キャッシュ１から読み
出すことができ、データの読み出しの高速化を図ること
ができる。

【００８４】（３−３）本実施の形態における高速スル
ープット性の説明なお、本実施の形態においては、キャッシュメモリの容
量を無駄にせず、所定のスループットを高速に得ること
ができる。このことを図５、図６を用いて説明する。図
５は、ＣＰＵ２０がバスブリッジ２１を介して、キャッ
シュメモリ又は主記憶装置４からデータを読み出すシス
テムを示す図である。ここで、高速小容量キャッシュ１
の価格は、低速大容量キャッシュ２の価格の４倍である
と仮定したとき、図５のシステムにキャッシュメモリを
増設する場合において、同一の価格で構成できるシステ
ムを図６（ａ），（ｂ），（ｃ）にそれぞれ示す。図６
（ａ）はキャッシュメモリを全て高速小容量キャッシュ
１で構成した場合のシステムの構成を示す図であり、図
６（ｂ）はキャッシュメモリを全て低速大容量キャッシ
ュ２で構成した場合のシステムの構成を示す図であり、
図６（ｃ）はキャッシュメモリを高速小容量キャッシュ
１及び低速大容量キャッシュ２で構成した場合のシステ
ムの構成を示す図である。なお、キャッシュメモリと主
記憶装置４とは階層構造になっている。

【００８５】そして、ＣＰＵ２０がローカルバス上に読
み出し要求を出した場合、高速小容量キャッシュ１にヒ
ットした場合のレスポンスは８単位サイクル、低速大容
量キャッシュ２にヒットした場合のレスポンスは１３単
位サイクル、いずれのキャッシュにもミスヒットした場
合のレスポンスは２６単位サイクルである。そして、キ
ャッシュメモリのヒット率はアプリケーションに依存す
るが、キャッシュメモリの容量とは比例関係にならず、
キャッシュメモリの増設による効果は通常小さくなって
いる。ここでは、図６（ａ）のシステムにおけるキャッ
シュメモリ全体のヒット率を０．７、図６（ｂ）のシス
テムにおけるキャッシュメモリ全体のヒット率を０．
９、図６（ｃ）のシステムにおけるキャッシュメモリ全
体のヒット率を０．８５とする。

【００８６】以下にＣＰＵ２０の読み出し要求に対する
各システムの平均レスポンス時間を示す。

【００８７】図６（ａ）のシステムにおけるスループッ
トＳ１は以下の式で表される。

【数１】Ｓ１＝８＊０．７＋（１−０．７）＊２６

【００８８】図６（ｂ）のシステムにおけるスループッ
トＳ２は以下の式で表される。

【数２】Ｓ２＝１３＊０．９＋（１−０．９）＊２６＝１４．３

【００８９】図６（ｃ）のシステムにおけるスループッ
トＳ３は、以下の式で表される。この際、低速大容量キ
ャッシュ２のヒット率と、高速大容量キャッシュ１のヒ
ット率と、の比は、低速大容量キャッシュ２の容量と、
高速大容量キャッシュ１の容量と、の比と近似して４：
１とした。

【数３】Ｓ３＝（１／（４＋１））＊８＊０．８５＋
（４／（４＋１））＊１３＊０．８５＋（１−０．８
５）＊２６

【００９０】以上の数式Ｓ１、Ｓ２、Ｓ３を計算する
と、それぞれ、１３．４（単位サイクル）、１４．３
（単位サイクル）、１４．１（単位サイクル）である。

【００９１】そして、本実施の形態では、高速小容量キ
ャッシュ１と低速大容量キャッシュ２とは、その記憶内
容が相互に異なると共に、低速大容量キャッシュ２にヒ
ットしたデータは高速小容量キャッシュ１の最近参照さ
れていないデータと入れ替えている。

【００９２】このため、本実施の形態は、キャッシュメ
モリに高速小容量キャッシュ及び低速大容量キャッシュ
を用いているので、システム（ｃ）のタイプであるが、
（ｃ）のシステムにおいて、低速大容量キャッシュのヒ
ット率と、高速大容量キャッシュのヒット率と、の比は
１：１と考えてよい。

【００９３】上述のことを考慮すると、図６（ｃ）のシ
ステムにおけるスループットＳ４は、本実施の形態にお
いては、以下の式で表される。

【数４】Ｓ４＝（１／（１＋１））＊８＊０．８５＋
（１／（１＋１））＊１３＊０．８５＋（１−０．８
５）＊２６

【００９４】数式Ｓ４を計算すると、１２．８２５（単
位サイクル）となる。このため、本実施の形態では、同
じ価格で構成できる他のキャッシュメモリシステムと比
較して、高速なアクセスを行える。

【００９５】実施の形態４．実施の形態３では、データ
の入れ替え動作を行う場合、キャッシュメモリ制御部
は、ＴＡＧメモリ７にアクセスして高速小容量キャッシ
ュに記憶された全てのデータについて、それぞれの読み
出し頻度を調べる必要があった。これに対して、実施の
形態４では、キャッシュメモリ制御部は、高速小容量キ
ャッシュに記憶された全てのデータのうち、限定された
データについてのみ、それぞれの読み出し頻度を調べれ
ばよい。この結果、実施の形態１に比べて、データの入
れ替えを迅速に行うことができる。

【００９６】（４−１）キャッシュメモリ制御システム
の構成図７は、実施の形態４であるキャッシュメモリ制御装置
を含むシステムを示すブロック図である。

【００９７】実施の形態４であるキャッシュメモリ制御
システムにおいて、実施の形態３であるキャッシュメモ
リ制御システムと異なる点を以下に示す。

【００９８】（４−１−１）キャッシュメモリの構成実施の形態４である高速小容量キャッシュ１及び低速大
容量キャッシュ２は、複数のセットと複数のウェイとが
それぞれ対応づけられたセットアソシエイティブキャッ
シュメモリを構成している。

【００９９】この際、複数のウェイのうち、所定のウェ
イ（ＷＡＹ０）が高速小容量キャッシュ１に割り当てら
れていると共に、上記所定ウェイ以外のウェイ（ＷＡＹ
１，ＷＡＹ２，ＷＡＹ３）が低速大容量キャッシュ２に
割り当てられている。なお、本実施の形態における管理
情報は、ウェイアドレスとセットアドレスとからなる。
そして、ウェイアドレスがいずれのキャッシュメモリに
あるかを示す情報となる。

【０１００】（４−１−２）キャッシュメモリ制御部の
機能また、キャッシュメモリ制御部１５の機能が以下に示す
ように異なる。即ち、キャッシュメモリ制御部１５は、
低速大容量キャッシュ２から読み出された読み出しデー
タと、高速小容量キャッシュ１に記憶された各データの
うち読み出し部９による最近の読み出し頻度が少ないデ
ータと、について、低速大容量キャッシュ２の読み出し
データの格納されたセット同士の間で、相互に入れ替え
ると共に、移動させたデータの管理情報をＴＡＧメモリ
７に更新させる。

【０１０１】（４−２）キャッシュメモリ制御装置の動
作実施の形態４であるキャッシュメモリ制御装置の動作
（書き込み部９による書き込み動作、読み出し部１１に
よる読み出し動作、キャッシュメモリ制御部１５による
データ入れ替え動作）について以下に説明する。

【０１０２】（４−２−１）書き込み部による書き込み
動作実施の形態１の書き込み部９による書き込み動作と同様
にして、セットアソシエイティブキャッシュメモリにデ
ータを書き込む。

【０１０３】図８は、書き込み部９による書き込み動作
後におけるセットアソシエイティブキャッシュメモリの
記憶内容を示す模式図である。図８において、高速小容
量キャッシュ１は、ＷＡＹ０に対応しており、ＷＡＹ０
におけるＳＥＴ０，ＳＥＴ１，ＳＥＴ２に対して、デー
タＡ０，データＡ１、データＡ２がそれぞれ記憶されて
いる。一方、低速大容量キャッシュ２は、ＷＡＹ１、
２、３に対応しており、ＷＡＹ１（ＷＡＹ２、ＷＡＹ
３）におけるＳＥＴ０，ＳＥＴ１，ＳＥＴ２に対して、
データＢ０（データＣ０、データＤ０）、データＢ１
（データＣ１、データＤ１）、データＢ２（データＣ
２、データＤ２）がそれぞれ記憶されている。

【０１０４】（４−２−２）読み出し部による読み出し
動作次に、読み出し部１１によりデータが読み出される動作
について説明する。

【０１０５】読み出し制御部１２は、データＡ１の読み
出し要求を受けた場合、ＴＡＧメモリ７にアクセスし、
上記データＡ１の管理情報があるか否かを調べる。この
結果、データＡ１の管理情報が存在するので、データＡ
１の管理情報を読み出し、管理情報に基づいて、セット
アソシエイティブキャッシュメモリ（高速小容量キャッ
シュ１及び低速大容量キャッシュ２の両者）にアクセス
する。そして、読み出し制御部１２は、管理情報をデー
タパス選択部１４（読み出し用データパス選択部）へ送
る。この結果、データパス選択部１４（読み出し用デー
タパス選択部）は、読み出し制御部１２と高速小容量キ
ャッシュ１のデータ出力部とを接続させる。そして、読
み出し制御部１２は、読み出し用データパス選択部１４
を介して、高速小容量キャッシュ１からデータＡ１を読
み出す。

【０１０６】次に、読み出し制御部１２は、データＣ１
の読み出し要求を受けた場合、ＴＡＧメモリ７にアクセ
スし、上記データＣ１の管理情報があるか否かを調べ
る。この結果、データＣ１の管理情報が存在するので、
データＣ１の管理情報を読み出し、管理情報のアドレス
に基づいて、セットアソシエイティブキャッシュメモリ
（高速小容量キャッシュ１及び低速大容量キャッシュ２
の両者）にアクセスする。そして、読み出し制御部１２
は、管理情報をデータパス選択部１４（読み出し用デー
タパス選択部）へ送る。この結果、データパス選択部１
４は、読み出し制御部１２と低速大容量キャッシュ２の
データ出力部とを接続させる。そして、読み出し制御部
１２は、読み出し用データパス選択部１４を介して、低
速大容量キャッシュ２からデータＣ１を読み出す。

【０１０７】この際、本実施の形態では、データＣ１が
再度読み出し部１１により読み出されるときに、高速読
み出しが行えるように、キャッシュメモリ制御部１５に
よるデータの入れ替え動作が行われる。この動作につい
て、図９を用いて、以下に説明する。図９は、キャッシ
ュメモリ制御部１５によるデータ入れ替え動作の様子を
模式的に示した模式図である。

【０１０８】（４−２−３）キャッシュメモリ制御部に
よるデータ入れ替え動作キャッシュメモリ制御部１５は、読み出し部１１により
低速大容量キャッシュ２からデータＣ１が読み出された
場合、読み出されたデータＣ１を低速大容量キャッシュ
２から第１バッファ１６に移動させる。また、キャッシ
ュメモリ制御部１５は、ＴＡＧメモリ７にアクセスし
て、高速小容量キャッシュ１に格納された各データのう
ち、データＣ１が格納されていたセット１に記憶された
データＡ１を第２バッファ１７に移動させる。図９
（ａ）に上述の移動の様子を示す。

【０１０９】なお、高速小容量キャッシュ１が２つ以上
のウェイからなり、例えば、上記ＳＥＴ１に２つ以上の
データがあるときは、キャッシュメモリ制御部１５は、
ＴＡＧメモリ７にアクセスして、これらのデータの読み
出し頻度を調べる。そして、高速小容量キャッシュ１の
ＳＥＴ１に記憶されたデータのうち、読み出し部１１に
よる最近の読み出し頻度が少ないデータを高速小容量キ
ャッシュ１から第２バッファ１７に移動させる。

【０１１０】そして、キャッシュメモリ制御部１５は、
第１バッファ１６からデータＣ１を高速小容量キャッシ
ュ１（ＷＡＹ０、ＳＥＴ１）に移動させると共に、第２
バッファ１７からデータＡ１を低速大容量キャッシュ２
（ＷＡＹ２、ＳＥＴ１）に移動させる。図９（ｂ）に上
述の移動の様子を示す。そして、キャッシュメモリ制御
部１５は、データＣ１及びデータＡ１の管理情報をＴＡ
Ｇメモリ７に更新させる。

【０１１１】本実施の形態では、高速小容量キャッシュ
１及び低速大容量キャッシュ２はセットアソシエイティ
ブキャッシュメモリを構成している。そして、キャッシ
ュメモリ制御部１５は、低速大容量キャッシュ２から読
み出された読み出しデータと、高速小容量キャッシュ１
に記憶された各データのうち読み出し部１１による最近
の読み出し頻度が少ないデータと、について、低速大容
量キャッシュ２の読み出しデータの格納されたセット
と、高速小容量キャッシュ１の上記セットとの間で、相
互に入れ替える。この結果、実施の形態３と比較して、
キャッシュメモリ制御部１５がデータの読み出し頻度を
調べる範囲が狭くなるので、キャッシュメモリ制御部１
５は、データの入れ替えを迅速に行うことができる。

【０１１２】また、キャッシュメモリ制御部１５がデー
タの読み出し頻度を調べる範囲が狭くなるので、キャッ
シュメモリ制御部による制御システムを簡単にすること
ができる。

【０１１３】実施の形態５．実施の形態５であるキャッ
シュメモリ制御装置においては、キャッシュメモリ制御
部の第１バッファ及び第２バッファは、それぞれ、複数
のデータを格納することができる。

【０１１４】（５−１）キャッシュメモリ制御システム
の構成図１０は、キャッシュメモリ制御システムの構成を示す
図である。図１０に示すキャッシュメモリ制御システム
において、実施の形態３であるキャッシュメモリ制御シ
ステムと異なる点は、キャッシュメモリ制御部内の第１
バッファ１６及び第２バッファ１７の構成が異なる点に
ある。即ち、キャッシュメモリ制御部１５内の第１バッ
ファ１６及び第２バッファ１７は、それぞれ、複数のデ
ータを格納することができる。

【０１１５】（５−２）キャッシュメモリ制御装置の動
作実施の形態５であるキャッシュメモリ制御装置の動作
（キャッシュメモリ制御部１５によるデータ入れ替え動
作）について以下に説明する。

【０１１６】キャッシュメモリ制御部１５は、読み出し
部１１により低速大容量キャッシュ２からデータが読み
出された場合、読み出されたデータを低速大容量キャッ
シュ２から第１バッファ１６に移動させる。また、キャ
ッシュメモリ制御部１５は、ＴＡＧメモリ７にアクセス
して、高速小容量キャッシュ１に記憶された各データの
うち、読み出し部１１による最近の読み出し頻度が少な
いデータを調べ、このデータを高速小容量キャッシュ１
から第２バッファ１７に移動させる。そして、キャッシ
ュメモリ制御装置１５は第１バッファ１６及び第２バッ
ファ１７に格納されたデータをそのままにしておく。

【０１１７】次に、読み出し部１１により低速大容量キ
ャッシュ２からデータが読み出された場合、読み出され
たデータを低速大容量キャッシュ２から第１バッファ１
６に移動させる。また、キャッシュメモリ制御部１５
は、ＴＡＧメモリ７にアクセスして、高速小容量キャッ
シュ１に記憶された各データのうち、読み出し部１１に
よる最近の読み出し頻度が少ないデータを調べ、このデ
ータを高速小容量キャッシュ１から第２バッファ１７に
移動させる。そして、キャッシュメモリ制御装置１５は
第１バッファ１６及び第２バッファ１７に格納されたデ
ータをそのままにしておく。

【０１１８】このようにして、キャッシュメモリ制御部
１５は複数のデータを第１バッファ１６及び第２バッフ
ァ１７に格納させていき、第１バッファ１６及び第２バ
ッファ１７に空きがなくなったときに、第１バッファ１
６に格納された複数のデータを高速小容量キャッシュ１
に移動させると共に、第２バッファ１７に格納された複
数のデータを低速大容量キャッシュ２に移動させる。そ
して、キャッシュメモリ制御装置１５は、移動させた複
数のデータの管理情報をＴＡＧメモリ７に更新させる。

【０１１９】なお、第１バッファ１６及び第２バッファ
１７にある所定量のデータが格納されたとき、第１バッ
ファ１６に格納された複数のデータを高速小容量キャッ
シュ１に移動させると共に、第２バッファ１７に格納さ
れた複数のデータを低速大容量キャッシュ２に移動させ
てもよい。

【０１２０】本実施の形態においては、キャッシュメモ
リ制御部１５は、複数のデータを第１バッファ１６及び
第２バッファ１７に格納することができる。このため、
読み出し部１１によるキャッシュメモリへのアクセス回
数が過度に大きくなることを抑制したい場合、例えば第
１バッファ１６及び第２バッファ１７に空きがなくなる
まで、第１バッファ１６及び第２バッファ１７に格納さ
れたデータをキャッシュメモリに移動させないようにす
ることで、読み出し部１１が読み出せるデータを制限で
きる。これにより、読み出し部１１によるキャッシュメ
モリへのアクセス回数が過度に大きくなることを抑制で
きる。

【０１２１】なお、本実施の形態では、以下のようにし
て、キャッシュメモリ制御部１５はデータの入れ替え動
作を行うこともできる。

【０１２２】ＴＡＧメモリ７に、読み出し制御部１５が
過去にＴＡＧメモリ７へアクセスした実績を示す実績情
報、読み出し制御部１５が過去に主記憶装置４へアクセ
スしたタイミングの実績を示す実績情報を格納させる。
そして、キャッシュメモリ制御部１５がＴＡＧメモリ７
にアクセスして実績情報を読み出し、この実績情報に基
づいて、読み出し動作が行われないタイミングを予測す
る。そして、その予測タイミング以外では、キャッシュ
メモリ制御部１５は、データ入れ替え動作を行わず、読
み出し部１１によるキャッシュメモリからのデータ読み
出し動作を優先して行わせ、予測タイミングのときに、
キャッシュメモリ制御部１５は、読み出し部１１により
低速大容量キャッシュ２から読み出された複数のデータ
と、高速小容量キャッシュ１に記憶された読み出し頻度
の少ない複数のデータと、を相互に入れ替える。

【０１２３】この方法によれば、キャッシュメモリ制御
部１５によるデータの入れ替え動作は、読み出し部１１
によるデータ読み出し動作が行われていないと予測した
ときに行うので、例えば、読み出し部１１が、キャッシ
ュメモリから連続的なデータ読み出し動作を行っている
場合、その読み出し動作が阻害されない。

【０１２４】実施の形態６．（６−１）キャッシュメモリ制御システムの構成図１１は、実施の形態６であるキャッシュメモリ制御シ
ステムの構成を示す図である。本実施の形態のキャッシ
ュメモリ制御システムにおいては、実施の形態３である
キャッシュメモリ制御システムと異なる点は、キュー部
２２及び予測部２３が含まれている点と、キャッシュメ
モリ制御部１５の機能が異なる点と、にある。

【０１２５】（６−１−１）キュー部及び予測部本実施の形態であるキャッシュメモリ制御装置は、書き
込み部９が過去に高速小容量キャッシュ１及び低速大容
量キャッシュ２に書き込んだ実績を示す書き込み実績情
報を記憶するキュー部２２（書き込み実績情報記憶部）
と、このキュー部２２に記憶された書き込み実績情報に
基づいて、読み出し部１１により次に読み出されるデー
タを予測する予測部２３と、を有する。

【０１２６】なお、書き込み実績情報とは、書き込み部
９により過去に書き込まれた複数のデータの管理情報の
ことである。

【０１２７】（６−１−２）予測部の構成予測部２３は、読み出し部１１により現在読み出された
データの管理情報と、キュー部２２に記憶された各デー
タの管理情報と、を比較する比較部２４と、この比較部
２４による比較結果に基づいて予測データを予測するキ
ュー制御部２５と、を有する。

【０１２８】また、キュー制御部２５は、以下のような
機能を有する。キュー制御部２５は、書き込み部９がキ
ャッシュメモリに書き込んだデータの管理情報をキュー
部２２に記憶させる機能と、キュー部２２に記憶された
各データの管理情報を比較部２４に送る機能と、予測し
た予測データが低速大容量キャッシュ２に存在する場
合、キャッシュメモリ制御部１５に予測データのデータ
入れ替え動作を指示する機能と、を有する。

【０１２９】また、本実施の形態においては、キャッシ
ュメモリ制御部１５の機能が以下のように異なる。

【０１３０】（６−１−３）キャッシュメモリ制御部キャッシュメモリ制御部１５は、実施の形態３の機能に
加えて、以下に示す機能を有する。即ち、キャッシュメ
モリ制御部１５は、キュー制御部２５によるデータ入れ
替え動作指示を受けると、予測データと、高速小容量キ
ャッシュ１に記憶された各データのうち読み出し部１１
による最近の読み出し頻度が少ないデータと、を相互に
入れ替え、移動させたデータの管理情報をＴＡＧメモリ
７に更新させる。

【０１３１】（６−２）キャッシュメモリ制御装置の動
作次に、本実施の形態におけるキャッシュ制御装置の動作
について説明する。本実施の形態では、（６−２−１）
書き込み実績情報をキュー部２２へ記憶する記憶動作、
（６−２−２）予測部２３によるデータの予測動作、
（６−２−３）キャッシュメモリ制御部１５による予測
データの入れ替え動作、について以下に説明する。

【０１３２】（６−２−１）書き込み実績情報の記憶動
作書き込み実績情報の記憶動作について、図１２を用いて
説明する。図１２は、キュー部２２に記憶されている内
容（データ、アドレス、いずれのキャッシュメモリに存
在するか）を示す図であり、書き込み部９にデータが書
き込まれるにつれて、キュー部２２の記憶内容が更新さ
れていく。

【０１３３】実施の形態１の書き込み部９の動作と同様
にして、書き込み部９によるデータＡを高速小容量キャ
ッシュ１に書き込む動作が行われる。

【０１３４】この際、書き込み制御部１０は、上記デー
タＡの管理情報（データＡは、高速小容量キャッシュ１
に存在し、アドレスＸ１に格納されている旨を示す情
報）をＴＡＧメモリ７に送ると共に、上記データＡの管
理情報をキュー制御部２５へ送る。キュー制御部２５は
データＡの管理情報をキュー部２２に記憶させる。この
結果、図１２（ａ）に示すように、キュー部２２には、
データＡの管理情報が記憶される。

【０１３５】上述のようにして、書き込み部９がデータ
Ｂ、Ｃ、Ｄを高速小容量キャッシュ１に、データＥを低
速大容量キャッシュ２に書き込んだ場合、データＢの管
理情報（アドレスＸ２、高速小容量キャッシュに存
在）、データＣの管理情報（アドレスＸ３、高速大容量
キャッシュに存在）、データＤの管理情報（アドレスＸ
４、高速小容量キャッシュに存在）、データＥの管理情
報（アドレスＸ５、低速大容量キャッシュに存在）がＴ
ＡＧメモリ７に送られると共に、これらのデータＢ、
Ｃ、Ｄ，Ｅの管理情報がキュー部２２に書き込まれる。
キュー部２２の記憶内容が更新されていく様子を図１２
（ｂ）、（ｃ）、（ｄ）に示す。

【０１３６】このようして、キュー部２２には、書き込
み部９が過去に高速小容量キャッシュ１及び低速大容量
キャッシュ２に書き込んだ実績を示す書き込み実績情報
が記憶される。

【０１３７】（６−２−２）予測部による予測動作次に、予測部２３による予測動作について以下に説明す
る。

【０１３８】読み出し部１１がデータＡの読み出し要求
を受けた場合、データＡの管理情報に基づいて、データ
Ａを高速小容量キャッシュ１から読み出す。

【０１３９】そして、読み出し制御部１２は、現在デー
タＡを読み出した旨をキュー制御部２５へ伝えると共
に、データＡの管理情報を比較部２４に送る。キュー制
御部２５は、キュー部２２に記憶された各データの管理
情報を比較部２４に送る。

【０１４０】比較部２４は、データＡの管理情報と、キ
ュー部２２に記憶された各データの管理情報（データ
Ａ、Ｂ、Ｃ、Ｄ、Ｅの管理情報）と、を比較して、キュ
ー部２２に記憶された各データの管理情報のうち、読み
出されたデータの管理情報（データＡの管理情報）の次
に格納されている管理情報（データＢの管理情報）をキ
ュー制御部２５へ送る。

【０１４１】キュー制御部２５は、データＡの次に読み
出し部１１により読み出される可能性が高いデータとし
て、データＢを予測する。この予測データＢは、既に高
速小容量キャッシュ１に存在するので、キュー制御部２
５は、キャッシュメモリ制御部１５に対して、予測デー
タの入れ替え指示を出さない。

【０１４２】読み出し部１１がデータＤの読み出し要求
を受けた場合、データＤの管理情報に基づいて、データ
Ｄを高速小容量キャッシュ１から読み出す。

【０１４３】また、読み出し制御部１２は、現在データ
Ｄを読み出した旨をキュー制御部２５へ伝えると共に、
データＤの管理情報を比較部２４に送る。キュー制御部
２５は、キュー部２２に記憶された各データの管理情報
を比較部２４に送る。

【０１４４】比較部２４は、データＤの管理情報と、キ
ュー部２２に記憶された各データの管理情報（データ
Ａ、Ｂ、Ｃ、Ｄ，Ｅの管理情報）と、を比較して、キュ
ー部２２に記憶された各データの管理情報のうち、読み
出されたデータの管理情報（データＤの管理情報）の次
に格納されている管理情報（データＥの管理情報）をキ
ュー制御部２５へ送る。

【０１４５】キュー制御部２５は、データＤの次に読み
出し部１１により読み出される可能性が高いデータとし
て、データＥを予測する。

【０１４６】この予測データＥは、低速大容量キャッシ
ュ２に存在するので、キュー制御部２５は、キャッシュ
メモリ制御部１５に対して、予測データの入れ替え指示
を出す。

【０１４７】（６−２−３）キャッシュメモリ制御部に
よる予測データの入れ替え動作キュー制御部１５により予測データの入れ替え指示を受
けたキャッシュメモリ制御部は、予測データＥを低速大
容量キャッシュから第１バッファ１６へ移動させると共
に、高速小容量キャッシュ１に記憶された各データのう
ち読み出し部１１による最近の読み出し頻度が少ないデ
ータ（この場合はデータＡとする）を第２バッファ１７
へ移動させる。

【０１４８】そして、キャッシュメモリ制御部１５は、
データＥを第１バッファ１６から高速小容量キャッシュ
１のデータＡが格納されていたアドレスＸ１に移動させ
ると共に、データＡを第２バッファ１７から低速大容量
キャッシュ２のデータＥが格納されていたアドレスＸ５
に移動させる。そして、キャッシュメモリ制御部１５
は、予測データＥの管理情報と、データＡの管理情報
と、をＴＡＧメモリ７に送る。この結果、ＴＡＧメモリ
７では、データＥの管理情報及びデータＡの管理情報が
更新される。

【０１４９】また、キャッシュメモリ制御部１５は、予
測データＥの管理情報をキュー制御部２５へ送る。この
結果、キュー制御部２５は、キュー部２２内に記憶され
たデータＥの管理情報を更新させる。

【０１５０】本実施の形態では、キュー部２２には、過
去の書き込み実績情報が記憶されており、予測部２３
は、この書き込み実績情報に基づいて、次に読み出され
るデータを予測する。そして、予測データが低速大容量
キャッシュ２にある場合、キャッシュメモリ制御部１５
は、予測データを高速キャッシュ１に移動させるので、
予測通りにデータの読み出し要求がきたときは、読み出
し部１１は高速にデータを読み出すことができる。

【０１５１】実施の形態７．図１３は、実施の形態７で
あるキャッシュメモリ制御システムの構成を示す図であ
る。

【０１５２】（７−１）キャッシュメモリ制御システム
の構成実施の形態７であるキャッシュメモリ制御システムにお
いて、実施の形態１であるキャッシュメモリ制御システ
ムと異なる点を以下に示す。

【０１５３】システムバス３には、データの読み出し要
求等を行う演算制御装置３０が接続されている。また、
実施の形態７であるキャッシュメモリ制御装置において
は、実施の形態１であるＴＡＧメモリ７は存在せず、第
１ＴＡＧメモリ３１及び第２ＴＡＧメモリ３２が含まれ
ている。

【０１５４】（１）第１ＴＡＧメモリ及び第２ＴＡＧメ
モリ第１ＴＡＧメモリ３１は、高速小容量キャッシュ１に記
憶されている複数のデータに対して、個別のデータに対
するアドレス及び高速小容量キャッシュ１にある旨を示
す管理情報を記憶する。

【０１５５】第２ＴＡＧメモリ３２は、高速小容量キャ
ッシュ１に記憶されている複数のデータと、低速大容量
キャッシュ２に記憶されている複数のデータと、に対し
て、個別のデータに対するアドレス及びいずれのキャッ
シュメモリにあるかを示す管理情報を記憶する。

【０１５６】実施の形態７であるキャッシュメモリ制御
装置においては、実施の形態１と比較して、書き込み部
１０及び読み出し部１１の機能が以下のように異なる。

【０１５７】（２）書き込み部書き込み制御部１０は、実施の形態１の機能に加えて、
データを高速小容量キャッシュ１に書き込んだ場合に
は、データの管理情報を第１ＴＡＧメモリ３１及び第２
ＴＡＧメモリ３２に書き込み、データを低速大容量キャ
ッシュ２に書き込んだ場合には、データの管理情報を第
２ＴＡＧメモリ３２に書き込む。

【０１５８】（３）読み出し部読み出し制御部１２は、データ読み出し指令部８により
データ読み出し要求を受けた場合、第１ＴＡＧメモリ３
１又は第２ＴＡＧメモリ３２のうち少なくとも一方から
データの管理情報を読み出す。そして、読み出し制御部
１２は、管理情報を読み出し用データパス選択部１４に
送り、高速小容量キャッシュ１又は低速大容量キャッシ
ュ２のいずれか一方から読み出し用データパス選択部１
４を介して、データを読み出す。

【０１５９】また、読み出し制御部１２は、演算制御装
置３０によるデータの読み出し要求に対しては、データ
の管理情報を第２ＴＡＧメモリ３２のみから読み出す。
そして、データ読み出し指令部８によるデータ読み出し
要求に基づいた読み出し動作を行っていないときに、読
み出し制御部１２は、管理情報を読み出し用データパス
選択部１４に送り、高速小容量キャッシュ１又は低速大
容量キャッシュ２のいずれか一方から読み出し用データ
パス選択部１４を介して、データを読み出す。

【０１６０】（７−２）キャッシュメモリ制御装置の動
作（データの書き込み動作、データの読み出し動作）に
ついて以下に説明する。

【０１６１】（７−２−１）データの書き込み動作読み出し制御部１２は、例えば、データＡの読み出し要
求を受けた場合、第１ＴＡＧメモリ３１及び第２ＴＡＧ
メモリ３２にアクセスし、上記データＡの管理情報があ
るか否かを調べる。この結果、データＡの管理情報が存
在しない場合、読み出し制御部１２は、主記憶装置４か
らデータＡを読み出し、このデータＡを書き込み制御部
１０へ送る。書き込み制御部１０は、データＡを書き込
み用データパス選択部１４を介して、高速小容量キャッ
シュ１に書き込む。

【０１６２】また、書き込み制御部１０は、上記データ
Ａの管理情報を第１ＴＡＧメモリ３１及び第２ＴＡＧメ
モリ３２に送り、更新させる。

【０１６３】また、書き込み部９がデータを低速大容量
キャッシュ２に書き込んだ場合には、上記データの管理
情報を第２ＴＡＧメモリ３２に送り、上記データの管理
情報を更新させる。

【０１６４】（７−２−２）データの読み出し動作（１）データ読み出し指令部８によりデータ読み出し要
求を受けた場合におけるデータの読み出し動作を以下に
説明する。

【０１６５】読み出し制御部１２は、第１ＴＡＧメモリ
３１及び第２ＴＡＧメモリ３２の両者にアクセスし、デ
ータの管理情報があるか否かを調べる。この結果、デー
タの管理情報が存在する場合、データの管理情報を読み
出し、管理情報のアドレスに基づいて、高速小容量キャ
ッシュ１及び低速大容量キャッシュ２の両者にアクセス
する。

【０１６６】そして、読み出し制御部１２は、管理情報
（読み出し対象データが高速小容量キャッシュ１にある
ことを示す情報）をデータパス選択部１４へ送る。この
結果、読み出し制御部１２は、データパス選択部１４を
介して、高速小容量キャッシュ１のデータ出力部と接続
される。そして、読み出し制御部１２は、データパス選
択部１４を介して、高速小容量キャッシュ１からデータ
を読み出す。

【０１６７】（２）演算制御装置３０によりデータ読み
出し要求を受けた場合におけるデータの読み出し動作を
以下に説明する。

【０１６８】読み出し制御部１２は、第２ＴＡＧメモリ
３２のみにアクセスし、上記データの管理情報があるか
否かを調べる。この結果、データの管理情報が存在する
場合、データの管理情報を読み出す。

【０１６９】ここで、読み出し制御部１２は、読み出し
指令部８に基づいたキャッシュメモリへの読み出し動作
を行っていないときに、管理情報のアドレスに基づい
て、高速小容量キャッシュ１及び低速大容量キャッシュ
２の両者にアクセスする。即ち、上述した読み出し指令
部８に基づいたキャッシュメモリへの読み出し動作を行
っているときはその動作を優先して行い、上記読み出し
動作が完了した後、演算制御装置３０によるキャッシュ
メモリへの読み出し動作を行う。例えば、読み出し指令
部８に基づいたキャッシュメモリへの読み出し動作が連
続的に行われている場合には、演算制御装置３０による
キャッシュメモリへの読み出し動作は行わない。

【０１７０】そして、読み出し指令部８に基づいたキャ
ッシュメモリへの読み出し動作が行われていないとき、
読み出し制御部１２は、管理情報（読み出し対象データ
が高速小容量キャッシュにあることを示す情報）をデー
タパス選択部１４へ送る。この結果、読み出し部１１
は、データパス選択部１４を介して、高速小容量キャッ
シュ１のデータ出力部と接続される。そして、読み出し
制御部１２は、データパス選択部１４を介して、高速小
容量キャッシュ１からデータを読み出す。

【０１７１】本実施の形態においては、読み出し部１１
は、データ読み出し指令部８によるデータ読み出し要求
を受けた場合、第１ＴＡＧメモリ３１及び第２ＴＡＧメ
モリ３２にアクセスするが、演算制御装置３０によるデ
ータ読み出し要求を受けた場合、第２ＴＡＧメモリ３２
にのみアクセスする。また、読み出し部１１は、演算制
御装置３０からデータの読み出し要求を受けても、デー
タ読み出し指令部８によるデータ読み出し要求に基づい
た読み出し動作を行っているときは、その動作を優先し
て行う。

【０１７２】このため、システムバス３に他の演算制御
装置３０が接続されていて、上記演算制御装置３０がキ
ャッシュメモリにアクセスできる場合であっても、高速
小容量キャッシュ１にあるデータが、データ読み出し指
令部８により連続的に読み出し要求を受けている場合に
は、高速小容量キャッシュ１からデータを高速に読み出
す動作は途中で中断されずに、連続的に行われる。

【０１７３】実施の形態８．図１４は、実施の形態８で
あるキャッシュメモリ制御システムの構成を示す図であ
る。実施の形態８であるキャッシュメモリ制御システム
において、実施の形態７であるキャッシュメモリ制御シ
ステムと異なる点は、以下に示す点である。

【０１７４】（８−１）キャッシュメモリ制御システム
の構成実施の形態８であるシステムバス３には、システムバス
の使用権を与えるシステムバス使用権付与部３３（バス
アービトレーション部）が接続されている。

【０１７５】また、実施の形態８であるキャッシュメモ
リ制御装置においては、実施の形態７であるキャッシュ
メモリ制御装置と比較して、第１ＴＡＧメモリ３１及び
第２ＴＡＧメモリ３２の構成、読み出し部１１の機能が
異なる。

【０１７６】（１）第１ＴＡＧメモリ及び第２ＴＡＧメ
モリ第１ＴＡＧメモリ３１は、高速メモリであり、第２ＴＡ
Ｇメモリ３２は低速メモリである。

【０１７７】（２）読み出し部読み出し制御部１２は、データ読み出し指令部８による
データ読み出し要求に対して、第１ＴＡＧメモリ３１及
び第２ＴＡＧメモリ３２にアクセスし、第１ＴＡＧメモ
リ３１から送られた管理情報から、データが高速小容量
キャッシュ１に存在しないと判定した場合には、前記シ
ステムバス使用権付与部３３にシステムバス使用権の要
求信号を送る。

【０１７８】また、読み出し制御部１２は、第２ＴＡＧ
メモリ３２から送られた管理情報から、データが高速小
容量キャッシュ１及び低速大容量キャッシュ２の両者に
存在しないと判定した場合には、システムバス使用権付
与部３３により付与されたシステムバス使用権に基づい
て、主記憶装置４にアクセスする。

【０１７９】（８−２）キャッシュメモリ制御装置の動
作本実施の形態におけるキャッシュメモリ制御装置の動作
について説明する。

【０１８０】読み出し制御部１２は、データ読み出し要
求指令部８によるデータの読み出し要求に対して、第１
ＴＡＧメモリ３１及び第２ＴＡＧメモリ３２にアクセス
する。この際、第１ＴＡＧメモリ３１は高速メモリなの
で、第１ＴＡＧメモリ３１の方が早くアクセス結果を読
み出し制御部１２に返す。

【０１８１】この結果、読み出し要求データが高速小容
量キャッシュ１に存在しないと読み出し制御部１２が判
定した場合、システムバス３を介して、システムバス使
用権付与部３３にシステムバス使用権要求信号を送る。

【０１８２】続いて、低速メモリである第２ＴＡＧメモ
リ３２からアクセス結果が読み出し制御部１２に送られ
る。このアクセス結果から、読み出し要求データが低速
大容量キャッシュ２に存在すると読み出し制御部１２が
判定した場合には、読み出し制御部１２は、システムバ
ス使用権付与部３３に、システムバス３を使用しない旨
を示す信号を送る。

【０１８３】一方、アクセス結果から、読み出し要求デ
ータが高速大容量キャッシュ１及び低速大容量キャッシ
ュ２の両者に存在しないと読み出し制御部１２が判定し
た場合には、読み出し制御部１２は、システムバス使用
権付与部３３からシステムバス使用権が送られるのを待
つ。

【０１８４】そして、読み出し制御部１２は、システム
バス使用権付与部３３により付与されたシステムバス使
用権に基づいて、主記憶装置４にアクセスし、上記デー
タを読み出す。

【０１８５】本実施の形態においては、第１ＴＡＧメモ
リ３１及び第２ＴＡＧメモリ３２は、それぞれ、高速メ
モリ及び低速メモリである。このため、読み出し部１１
は、読み出し要求データに対して、第１ＴＡＧメモリ３
１及び第２ＴＡＧメモリ３２の両者にアクセスすると、
第１ＴＡＧメモリ３１から早くアクセス結果を得られ
る。そして、読み出し要求データが高速小容量キャッシ
ュ１に存在しない場合、読み出し部１１は、予めシステ
ムバス使用権付与部３３にシステムバス使用権要求を出
す。

【０１８６】そして、第２ＴＡＧメモリ３２からのアク
セス結果が読み出し部１１に返されたとき、高速小容量
キャッシュ１及び低速大容量キャッシュ２のいずれにデ
ータが存在しない場合、既にシステムバス使用権要求を
出しているので、迅速にシステムバス使用権を得ること
ができる。この結果、読み出し部１１は、読み出し要求
データが高速小容量キャッシュ１及び低速大容量キャッ
シュ２の両者に存在しない場合、上記システムバス使用
権に基づいて、主記憶装置４に迅速にアクセスすること
ができる。従って、本実施の形態においては、２つのキ
ャッシュメモリにミスヒットしたときのペナルティを低
減することができる。

【０１８７】実施の形態９．（９−１）キャッシュメモリ制御システムの構成図１５は、実施の形態９であるキャッシュメモリ制御シ
ステムの構成を示す図である。実施の形態９であるキャ
ッシュメモリ制御システムが、実施の形態８であるキャ
ッシュメモリ制御システムと異なる点は、以下に示す点
である。

【０１８８】即ち、実施の形態９であるキャッシュメモ
リ制御装置は、低速小容量キャッシュ２から読み出され
たデータと、高速大容量キャッシュ１に記憶された各デ
ータのうち読み出し部１１による最近の読み出し頻度が
少ないデータと、を相互に入れ替えると共に、移動させ
たデータの管理情報を第１ＴＡＧメモリ３１及び第２Ｔ
ＡＧメモリ３２に更新させるキャッシュメモリ制御部３
５を有する。

【０１８９】また、第１ＴＡＧメモリ３１及び第２ＴＡ
Ｇメモリ３２には、各データに対する読み出し部１１に
よる最近の読み出し頻度が記憶される。

【０１９０】（９−２）キャッシュメモリ制御装置の動
作本実施の形態であるキャッシュメモリ制御装置による動
作について以下に説明する。

【０１９１】キャッシュメモリ制御部３５は、読み出し
部１１により低速大容量キャッシュ２からデータが読み
出された場合、読み出されたデータを低速大容量キャッ
シュ２から第１バッファ３６に移動させる。また、キャ
ッシュメモリ制御部３５は、第１ＴＡＧメモリ３１又は
第２ＴＡＧメモリ３２にアクセスして、高速小容量キャ
ッシュ１に記憶された各データのうち、読み出し部１１
による最近の読み出し頻度が少ないデータを調べ、この
データを高速小容量キャッシュ１から第２バッファ３７
に移動させる。

【０１９２】そして、キャッシュメモリ制御部３５は、
第１バッファ３６に格納されたデータを高速小容量キャ
ッシュ１のデータが格納されていたアドレスに移動させ
ると共に、第２バッファ３７に格納されたデータを低速
大容量キャッシュ２のデータが格納されていたアドレス
に移動させる。そして、キャッシュメモリ制御部３５
は、新たなデータ（高速小容量キャッシュ１に新たに記
憶されたデータ）の管理情報を第１ＴＡＧメモリ３１及
び第２ＴＡＧメモリ３２に送ると共に、新たなデータ
（低速大容量キャッシュ２に新たに記憶されたデータ）
の管理情報を第２ＴＡＧメモリ３２に送る。そして、第
１ＴＡＧメモリ３１、第２ＴＡＧメモリ３２では、それ
ぞれ、移動されたデータの管理情報が更新される。

【０１９３】この際、第１ＴＡＧメモリ３１と第２ＴＡ
Ｇメモリ３２とでは、その動作速度が異なるので、読み
出し制御部１２による第１ＴＡＧメモリ３１及び第２Ｔ
ＡＧメモリ３２へのアクセスは、第１ＴＡＧメモリ３１
と第２ＴＡＧメモリ３２における更新動作が終了してか
ら行う。なお、第１ＴＡＧメモリ３１及び第２ＴＡＧメ
モリ３２の更新動作が終了する前に、読み出し制御部１
２による高速小容量キャッシュ１へのアクセスを開始さ
せたい場合には、データ入れ替えを行ったアドレスへの
アクセスを抑制させる。

【０１９４】本実施の形態においては、キャッシュメモ
リ制御部３５は、読み出し部１１により読み出されたデ
ータが低速大容量キャッシュ２にある場合、上記データ
と、高速小容量キャッシュ１に記憶された各データのう
ち読み出し部１１による最近の読み出し頻度が少ないデ
ータと、を相互に入れ替える。この結果、低速大容量キ
ャッシュ２から読み出されたデータを読み出し部１１が
再度読み出すときは、高速小容量キャッシュ１から読み
出すことになり、データの読み出しの高速化を図ること
ができる。

【０１９５】なお、本実施の形態においては、第１ＴＡ
Ｇメモリを演算制御部１３内に含めることもできる。こ
の場合におけるキャッシュメモリ制御システムの構成を
図１６に示す。これにより、読み出し制御部１２は、第
１ＴＡＧメモリ３１に一層迅速にアクセスすることがで
きる。

【０１９６】実施の形態１０．一般的に、高速小容量キ
ャッシュにはＳＲＡＭが使用されており、低速大容量キ
ャッシュにはＤＲＡＭが使用されている。

【０１９７】しかし、ＳＲＡＭとＤＲＡＭとは、その動
作が異なる。このため、キャッシュメモリ制御装置がこ
れらのメモリを制御するためには、以下のことを考慮す
る必要がある。

【０１９８】例えば、ＳＲＡＭへのアドレスの送信の仕
方（アドレスを１サイクルで送信する）と、ＤＲＡＭへ
のアドレスの送信の仕方（アドレスを２分割して、分割
されたアドレスをそれぞれ１サイクルに対応させて、ア
ドレスを２サイクルで送信する）と、が異なることを考
慮する必要がある。また、ＳＲＡＭからデータを読み出
す時間と、ＤＲＡＭからデータを読み出す時間と、では
異なることも考慮する必要がある。

【０１９９】本実施の形態では、上述のことを考慮する
ことにより、ＳＲＡＭとＤＲＡＭとを制御できるキャッ
シュメモリ制御装置を得ることを目的とする。

【０２００】実施の形態１０であるキャッシュメモリ制
御装置において、実施の形態１であるキャッシュメモリ
制御装置と異なる点は、読み出し部の構成が異なる点に
ある。

【０２０１】（１０−１）読み出し部の構成図１７は、実施の形態１０である読み出し制御部の構成
を示す図である。

【０２０２】読み出し制御部１２は、ＳＲＡＭに対して
は、管理情報のアドレスを１サイクルで送信し、ＤＲＡ
Ｍに対しては、管理情報のアドレスを２分割し、分割さ
れたアドレスをそれぞれ１サイクルに対応させて、デー
タのアドレスを２サイクルで送信する送信部４０と、Ｄ
ＲＡＭ又はＳＲＡＭのうちいずれか一方から読み出され
たデータを受信するデータ受信部４１と、送信部４０が
管理情報のアドレスを送信した時を基準としたとき、Ｓ
ＲＡＭから読み出されるデータを受信するタイミングに
対して、ＤＲＡＭから読み出されるデータを受信するタ
イミングを遅らせるようにデータ受信部４１を制御する
データ受信制御部４２と、を有する。

【０２０３】読み出し制御部１２の各部について以下に
詳細に説明する。

【０２０４】（１０−１−１）送信部図１８は、送信部４０の構成を示す図である。送信部４
０は、管理情報キュー部５０を有する。管理情報キュー
部５０は、ＴＡＧメモリ７から受け取った管理情報に基
づいて、アドレスを上下２分割して、上位アドレス及び
下位アドレスを所定クロック信号の１サイクルで出力す
ると共に、管理情報（読み出し対象データがいずれのキ
ャッシュメモリにあるかを示す情報）を後述する選択部
と、後述する送信確認信号切り替え部と、に送る。ま
た、管理情報キュー部５０は、後述する折り畳み用切り
替え部が切り替え動作を行うために必要な切り替え信号
を送る。また、管理情報キュー部５０は、管理情報のア
ドレスを送信した旨を確認させるための信号（以下、送
信確認信号）をデータ受信制御部４２へ送る。

【０２０５】送信部４０は、管理情報キュー部５０から
出力された上位アドレスを遅延させる遅延部５１と、管
理情報キュー部５０から送られる切り替え信号に基づい
て上記所定クロック信号の１サイクルごとに遅延部５１
からの出力（上位アドレス）と管理情報キュー部５０か
らの出力（下位アドレス）とを交互に出力する折り畳み
用切り替え部５２と、を有する。この折り畳み用切り替
え部５２からは、上位アドレス、下位アドレスがそれぞ
れ所定クロック信号の１サイクルに対応しながら、上位
アドレス及び下位アドレスが２サイクルで出力される。

【０２０６】送信部４０は、管理情報キュー部５０から
送られる管理情報（読み出し対象データがいずれのメモ
リにあるかを示す情報）に基づいて、折り畳み用切り替
え部５２の出力と管理情報キュー部５０の出力（下位ア
ドレス）とのうち、いずれか一方の出力を選択する選択
部５３を有する。この選択部５３は、読み出し対象デー
タがＳＲＡＭにある旨を示す情報が送られると管理情報
キュー部５０の出力（下位アドレス）を選択し、読み出
し対象データがＤＲＡＭにある旨を示す情報が送られる
と折り畳み用切り替え部５２の出力を選択する。

【０２０７】このようにして構成された送信部４０から
は、管理情報キュー部５０から出力される上位アドレス
は第１アドレス線から出力され、選択部５３からの出力
（管理情報キュー部５０から出力される下位アドレス又
は折り畳み用切り替え部５２の出力）は、第２アドレス
線から出力される。

【０２０８】第１アドレス線及び第２アドレス線は、Ｓ
ＲＡＭと接続される。そして、送信部４０からＳＲＡＭ
にアドレスを送信する場合、上位アドレス及び下位アド
レスは、所定クロック信号の１サイクルで送信される。

【０２０９】一方、第１アドレス線及び第２アドレス線
は、ＤＲＡＭと接続されるが、ＤＲＡＭの場合、第１ア
ドレス線から受け取るアドレスは参照されない。このた
め、送信部４０からＤＲＡＭにアドレスを送信する場
合、折り畳み用切り替え部５２の出力が選択部５３によ
り選択されて、第２アドレス線から、上位アドレス及び
下位アドレスが所定クロック信号の２サイクルで送信さ
れる。

【０２１０】（１０−１−２）データ受信部及びデータ
受信制御部データ受信部４１は、管理情報キュー部５０から送られ
る送信確認信号を受けると、ＤＲＡＭ又はＳＲＡＭのう
ちいずれか一方のメモリから読み出されたデータを受信
できる状態に設定される。

【０２１１】データ受信制御部４２は、管理情報キュー
部５０から送られた送信確認信号をデータ受信部４１に
送るタイミングを調整する。データ受信制御部４２は、
管理情報キュー部５０からの送信確認信号を遅延させる
タイミング遅延部４３と、タイミング遅延部４３から出
力される送信確認信号と送信部４０から出力される送信
確認信号とのうち、管理情報キュー部５０から出力され
た管理情報（読み出し対象データがいずれのメモリにあ
るかを示す情報）に基づいて、いずれか一方の送信確認
信号をデータ受信部４１へ出力する送信確認信号切り替
え部４４と、を有する。

【０２１２】送信確認信号切り替え部４４は、読み出し
対象データがＳＲＡＭにある旨を示す情報が送られると
送信部４０から出力される送信確認信号をデータ受信部
４１に出力し、読み出し対象データがＤＲＡＭにある旨
を示す情報が送られるとタイミング遅延部４３から出力
される送信確認信号をデータ受信部４１に出力させる。

【０２１３】（１０−２）読み出し部による読み出し動
作次に、本実施の形態における読み出し部１１による読み
出し動作について、（１０−２−１）ＳＲＡＭからデー
タを読み出す動作と、（９−２−２）ＤＲＡＭからデー
タを読み出す動作と、に分けて説明する。

【０２１４】（１０−２−１）ＳＲＡＭからデータを読
み出す動作データ読み出し要求指令部８によるデータ読み出し要求
に基づいて、読み出し制御部１２は、データの管理情報
をＴＡＧメモリ７にアクセスして読み出す。読み出し制
御部１２内において、この管理情報は管理情報キュー部
５０に送られる。管理情報キュー部５０は、上記管理情
報のアドレスを上下２分割し、所定クロック信号の１サ
イクルで上位アドレス及び下位アドレスを出力する。ま
た、管理情報キュー部５０は、選択部５３に管理情報を
送ると、選択部５３は、管理情報に基づいて、折り畳み
用切り替え部５２による出力と管理情報キュー部５０か
らの下位アドレスの出力とのうち、後者の出力を選択す
る。この結果、管理情報キュー部５０から出力された上
位アドレスと、選択部５３から出力された下位アドレス
と、が所定のクロック信号の１サイクルでＳＲＡＭに送
信される。

【０２１５】一方、管理情報キュー部５０は、送信確認
信号をデータ受信制御部４２へ送ると共に、管理情報を
送信確認信号切り替え部４４に送る。

【０２１６】データ受信制御部４２において、送信確認
信号切り替え部４４は、管理情報キュー部５０からの送
信確認信号と、タイミング遅延部４３からの送信確認信
号と、のうち、管理情報に基づいて、管理情報キュー部
５０からの送信確認信号をデータ受信部４１に出力す
る。

【０２１７】データ受信部４１は、送信確認信号を受け
取ると、データ受信の待機をする。そして、データ受信
部４１はＳＲＡＭから送られたデータを受信する。

【０２１８】（１０−２−２）ＤＲＡＭからデータを読
み出す動作データ読み出し要求指令部８によるデータ読み出し要求
に基づいて、読み出し部１１は、データの管理情報をＴ
ＡＧメモリ７にアクセスして読み出す。読み出し制御部
１２内において、管理情報は管理情報キュー部５０に送
られる。

【０２１９】管理情報キュー部５０は、所定のクロック
信号の１サイクルで上位アドレス及び下位アドレスを出
力する。そして、管理情報キュー部５０から出力された
上位アドレスは遅延部５１に入力される。そして、遅延
部５１により遅延された上位アドレスと、管理情報キュ
ー部５０から出力された下位アドレスと、管理情報キュ
ー部５０から出力された切り替え信号と、が折り畳み用
切り替え部５２に入力される。そして、折り畳み用切り
替え部５２は、上記切り替え信号に基づいて、上記所定
クロック信号の１サイクルごとに、遅延部５１からの出
力（上位アドレス）と、管理情報キュー部５０からの出
力（下位アドレス）とを、交互に出力する。この折り畳
み用切り替え部５０からは、上位アドレス、下位アドレ
スがそれぞれ所定クロック信号の１サイクルに対応しな
がら、上位アドレス及び下位アドレスが２サイクルで出
力される。

【０２２０】そして、折り畳み用切り替え部５２の出力
と、管理情報キュー部５０の出力（下位アドレス）と、
管理情報キュー部５０からの管理情報と、が選択部５３
に入力される。選択部５３は、管理情報に基づいて、折
り畳み用切り替え部５２の出力を選択する。

【０２２１】これにより、送信部４０から、上位アドレ
ス、下位アドレスがそれぞれ所定クロック信号の１サイ
クルに対応しながら、上位アドレス及び下位アドレスが
２サイクルでＤＲＡＭに送信される。

【０２２２】一方、管理情報キュー部５０は、送信確認
信号をデータ受信制御部４２へ送ると共に、管理情報を
送信確認信号切り替え部４４に送る。

【０２２３】データ受信制御部４２において、送信確認
信号切り替え部４４は、管理情報キュー部５０からの送
信確認信号と、タイミング遅延部４３からの送信確認信
号と、のうち、タイミング遅延部４３からの送信確認信
号をデータ受信部４１に出力する。

【０２２４】データ受信部４１は、送信確認信号を受け
取ると、データ受信の待機をする。そして、データ受信
部４１はＤＲＡＭから送られたデータを受信する。

【０２２５】本実施の形態においては、キャッシュメモ
リ制御装置はＳＲＡＭ及びＤＲＡＭを制御することがで
きる。即ち、読み出し部１１は、ＳＲＡＭへアドレスを
送信するときの送信方法とＤＲＡＭへアドレスを送信す
るときの送信方法とを共に、考慮しているので、どちら
のメモリにもアドレスを送信することができる。また、
読み出し部１１は、アドレスを送信したときを基準とし
て、ＳＲＡＭからデータが読み出されるタイミングとＤ
ＲＡＭからデータが読み出されるタイミングとの違いを
考慮しているので、どちらのメモリからもデータ受信の
タイミングを合わせることができる。

【０２２６】実施の形態１１．一般的に、コンピュータ
等の情報処理装置には、メモリデバイスと、これを制御
するメモリデバイス制御装置が使用されている。従来、
１つのメモリデバイス制御装置は、１つのチップ（以
下、メモリデバイス制御チップという）内に組み込まれ
ていた。

【０２２７】図１９は、従来のメモリデバイス制御チッ
プを含むメモリデバイス制御システムの構成を示す図で
ある。

【０２２８】（１１−１）従来のメモリデバイス制御シ
ステムの構成従来のメモリデバイス制御システムは、メモリデバイス
６０と、ＣＰＵ６１と、ＣＰＵ６１の指令に基づいてメ
モリデバイス６０を制御するメモリデバイス制御装置６
２を含むメモリデバイス制御チップ６３と、を有する。

【０２２９】メモリデバイス制御チップ６３の構成につ
いて以下に説明する。

【０２３０】メモリデバイス制御チップ６３の一方側の
端部には、ＣＰＵ６１からの信号を入力するためのＣＰ
Ｕ用入力端子６４が設けられている。また、メモリデバ
イス制御チップ６３の他方側の端部には、メモリデバイ
ス６０へ信号を出力するためのメモリデバイス用出力端
子６５と、メモリデバイス６０から出力される信号を入
力するためのメモリデバイス用入力端子６６と、が設け
られている。

【０２３１】メモリデバイス制御チップ６３内には、メ
モリデバイス制御装置６２が含まれている。そして、メ
モリデバイス制御装置６２の一方側の入力部は、ＣＰＵ
用入力端子６４と接続されている。また、メモリデバイ
ス制御装置の他方側の出力部は、メモリデバイス用出力
端子６５と接続されている。また、メモリデバイス制御
装置６２の他方側の入力部は、メモリデバイス用入力端
子６６と接続されている。

【０２３２】そして、メモリデバイス制御チップ６３の
ＣＰＵ用入力端子６４はＣＰＵ６１と接続され、メモリ
デバイス制御チップ６３のメモリデバイス用出力端子６
５はメモリデバイス６０の入力部と接続され、メモリデ
バイス制御チップ６３のメモリデバイス用入力端子６６
はメモリデバイス６０の出力部と接続される。

【０２３３】このようにして構成されたメモリデバイス
制御システムの動作について以下に説明する。

【０２３４】（１１−２）従来のメモリデバイス制御シ
ステムの動作メモリデバイス６０の所定アドレスからデータを読み出
すように指示する信号を、ＣＰＵ６１がメモリデバイス
制御チップ６３のＣＰＵ用入力端子６４に送る。上記信
号は、メモリデバイス制御装置６２の一方側の入力部へ
送られる。メモリデバイス制御装置６２は、その他方側
の出力部から上記所定アドレスをメモリデバイス用出力
端子６５を介して、メモリデバイス６０の入力部に送
る。この結果、メモリデバイス６０は、その出力部から
所定アドレスに格納されたデータをメモリデバイス制御
チップ６３のメモリデバイス用入力端子６６に送る。上
記データがメモリデバイス用入力端子６６からメモリデ
バイス制御装置６２の他方側の入力部に入力される。

【０２３５】しかしながら、従来のメモリデバイス制御
システムには、以下に示すような問題点があった。即
ち、従来では、１つのメモリデバイス制御チップには、
１つのメモリデバイス制御装置しか含めることができな
かった。このため、複数のメモリデバイス制御装置が必
要な場合には、複数のメモリデバイス制御チップを製造
する必要があり、製造コストが高くなるという問題点が
あった。また、製造した各メモリデバイス制御チップを
管理する必要があり、管理コストも高くなってしまっ
た。

【０２３６】そこで、本実施の形態では、１つのメモリ
デバイス制御チップ内に複数のメモリデバイス制御装置
を含めることができるメモリデバイス制御システムを提
供することを目的とする。

【０２３７】一般的に、メモリデバイス制御装置はゲー
ト数が少ないので、複数のメモリデバイス制御装置を１
つのメモリデバイス制御チップに含めることは可能であ
る。しかし、２つのメモリデバイス制御装置をそのまま
１つのチップに含める場合、メモリデバイス制御チップ
に設ける端子数は、１つのメモリデバイス制御装置を含
むメモリデバイス制御チップに設ける端子数に比べて、
約２倍必要となる。このため、メモリデバイス制御チッ
プが大きくなってしまい、チップ製造コストが高くなっ
てしまう。

【０２３８】本実施の形態では、１つのメモリデバイス
制御チップ内に複数のメモリデバイス制御装置を含める
ことができると共に、チップの小型化を図ることができ
るシステムを以下に説明する。

【０２３９】図２０は、実施の形態１０であるメモリデ
バイス制御システムの構成を示す図である。なお、対比
のために、従来のメモリデバイス制御システムの構成
（メモリデバイスＡを制御するメモリデバイスＡ制御シ
ステム、メモリデバイスＢを制御するメモリデバイスＢ
制御システム）も合わせて示す。図２０において、従来
のメモリデバイス制御システムのＣＰＵは省略してあ
る。

【０２４０】（１１−３）実施の形態１１であるメモリ
デバイス制御システムの構成メモリデバイス制御システムは、メモリデバイスＡ６０
ａ及びメモリデバイスＢ６０ｂと、ＣＰＵ６１と、ＣＰ
Ｕ６１の指令に基づいてメモリデバイスＡ６０ａ及びメ
モリデバイスＢ６０ｂを制御するメモリデバイス制御チ
ップ６８と、を有する。

【０２４１】（１１−３−１）メモリデバイス制御チッ
プの構成先ず、メモリデバイス制御チップ６８に形成された各端
子について説明する。

【０２４２】メモリデバイス制御チップ６８の一方側の
端部には、ＣＰＵ６１からの信号を入力するためのＣＰ
Ｕ用入力端子７０が設けられている。また、メモリデバ
イス制御チップ６８の他方側の端部には、メモリデバイ
スへ信号を出力するためのメモリデバイス用出力端子７
１と、メモリデバイスから出力される信号を入力するた
めのメモリデバイス用入力端子７２とが設けられてい
る。

【０２４３】メモリデバイス制御チップ内には、メモリ
デバイスＡ６０ａを制御するメモリデバイスＡ制御装置
６２ａと、メモリデバイスＢ６０ｂを制御するメモリデ
バイスＢ制御装置６２ｂと、が含まれている。

【０２４４】メモリデバイスＡ制御装置６２ａの一方側
の入力部及びメモリデバイスＢ制御装置６２ｂの一方側
の入力部は、共に、ＣＰＵ用入力端子７０と接続されて
いる。なお、ＣＰＵ用入力端子７０の一部の端子は、後
述する第１セレクタ部と接続されている。

【０２４５】また、メモリデバイス制御チップ６８内に
は、メモリデバイスＡ制御装置６２ａの他方側の出力部
と、メモリデバイスＢ制御装置６２ｂの他方側の出力部
と、のうちいずれか一方の出力部をメモリデバイス用出
力端子７１と接続させる第１セレクタ部７３が含まれ
る。

【０２４６】なお、第１セレクタ部７３には、ＣＰＵ用
入力端子７０から切り替え信号（いずれのメモリデバイ
ス制御装置の出力部をメモリデバイス用出力端子７１と
接続させるかを示す信号）が送られる。そして、第１セ
レクタ部７３は、上記切り替え信号に基づいて、メモリ
デバイスＡ制御装置６２ａの他方側の出力部又はメモリ
デバイスＢ制御装置６２ｂの他方側の出力部のうち、い
ずれか一方の出力部を、メモリデバイス用出力端子７１
と接続させる。

【０２４７】また、メモリデバイスＡ制御装置６２ａの
他方側の入力部及びメモリデバイスＢ制御装置６２ｂの
他方側の入力部は、メモリデバイス用入力端子７２と接
続されている。

【０２４８】（１１−３−２）メモリデバイス制御チッ
プを含めたシステムの構成の説明そして、メモリデバイス制御チップ６８のＣＰＵ用入力
端子７０は、ＣＰＵ６１と接続される。メモリデバイス
制御チップ６８のメモリデバイス用出力端子７１は、メ
モリデバイスＡ６０ａの入力部及びメモリデバイスＢ６
０ｂの入力部に接続される。

【０２４９】また、メモリデバイス制御システムは、メ
モリデバイスＡ６０ａの出力部と、メモリデバイスＢ６
０ｂの出力部と、のうちいずれか一方の出力部をメモリ
デバイス用入力端子７２と接続させる第２セレクタ部７
４を有する。なお、第２セレクタ部７４には、ＣＰＵ６
１から切り替え信号（いずれのメモリデバイスの出力部
をメモリデバイス用入力端子７２と接続させるかを示す
信号）が送られる。そして、第２セレクタ部７４は、上
記切り替え信号に基づいて、メモリデバイスＡ６０ａの
出力部又はメモリデバイスＢ６０ｂの出力部のうち、い
ずれか一方の出力部を、メモリデバイス用入力端子７２
と接続させる。

【０２５０】このようにして構成されたメモリデバイス
制御システムにおいて、各メモリデバイス制御装置がそ
れぞれ対応するメモリデバイスからデータを読み出す動
作について、以下に説明する。

【０２５１】（１１−４）メモリデバイスＡ制御装置６
２ａがメモリデバイスＡ６０ａからデータを読み出す動
作（１）メモリデバイスＡ６０ａからデータを読み出す動
作ＣＰＵ６１がメモリデバイスＡ６０ａの所定アドレスか
らデータを読み出すように指示する信号をメモリデバイ
ス制御チップ６８のＣＰＵ用入力端子７０に送る。上記
信号は、メモリデバイスＡ制御装置６２ａの一方側の入
力部及びメモリデバイスＢ制御装置６２ｂの一方側の入
力部へ送られる。また、ＣＰＵ６１は、第１セレクタ部
７３に、切り替え信号（メモリデバイスＡ制御装置６２
ａの出力部をメモリデバイス用出力端子７１と接続させ
るかを示す信号）を送ると共に、第２セレクタ部７４に
切り替え信号（メモリデバイスＡ６０ａの出力部をメモ
リデバイス用入力端子７２と接続させるかを示す信号）
を送る。

【０２５２】メモリデバイスＡ制御装置６２ａ及びメモ
リデバイスＢ制御装置６２ｂは、その他方側の出力部か
ら上記所定アドレスを第１セレクタ部７３へ送る。な
お、メモリデバイスＡ制御装置６２ａは、所定アドレス
をメモリデバイスＡ６０ａが受信するのに適した方法で
アドレスを出力し、メモリデバイスＢ制御装置６２ｂ
は、所定アドレスをメモリデバイスＢ６０ｂが受信する
のに適した方法でアドレスを出力する。

【０２５３】本動作の場合、メモリデバイスＡ制御装置
６２ａから所定アドレスをメモリデバイスＡ６０ａに送
る必要があるので、第１セレクタ部７３は、ＣＰＵ６１
からの切り替え信号に基づいて、メモリデバイスＡ制御
装置６２ａから出力された所定アドレスをメモリデバイ
ス用出力端子７１を介して、メモリデバイスＡ６０ａに
送る。

【０２５４】この結果、メモリデバイスＡ６０ａは、そ
の出力部から所定アドレスに格納されたデータを第２セ
レクタ部７４へ送る。また、上記所定アドレスはメモリ
デバイスＢ６０ｂにも送られるので、メモリデバイスＢ
６０ｂからもデータが第２セレクタ部７４に送られる。
本動作の場合、メモリデバイスＡ６０ａからデータをメ
モリデバイスＡ制御装置６２ａに送る必要があるので、
第２セレクタ部７４は、ＣＰＵ６１からの切り替え信号
に基づいて、メモリデバイスＡ６０ａのデータをメモリ
デバイス用入力端子７２に送る。そして、メモリデバイ
ス入力端子７２からメモリデバイスＡ制御装置６２ａの
他方側の入力部にデータが送られる。

【０２５５】（２）メモリデバイスＢからデータを読み
出す動作ＣＰＵ６１が、メモリデバイスＢ６０ｂの所定アドレス
からデータを読み出すように指示する信号をメモリデバ
イス制御チップ６８のＣＰＵ用入力端子７０に送る。上
記信号は、メモリデバイスＡ制御装置６２ａの一方側の
入力部及びメモリデバイスＢ制御装置６２ｂの一方側の
入力部へ送られる。また、ＣＰＵ６１は、第１セレクタ
部７３に、切り替え信号（メモリデバイスＢ制御装置６
２ｂの出力部をメモリデバイス用出力端子７１と接続さ
せるかを示す信号）を送ると共に、第２セレクタ部７４
に切り替え信号（メモリデバイスＢ６０ｂの出力部をメ
モリデバイス用入力端子７２と接続させるかを示す信
号）を送る。

【０２５６】メモリデバイスＡ制御装置６２ａ及びメモ
リデバイスＢ制御装置６２ｂは、その他方側の出力部か
ら上記所定アドレスを第１セレクタ部７３へ送る。

【０２５７】本動作の場合、メモリデバイスＢ制御装置
６２ｂから所定アドレスをメモリデバイスＢ６０ｂに送
る必要があるので、第１セレクタ部７３は、ＣＰＵ６１
からの切り替え信号に基づいて、メモリデバイスＢ制御
装置６２ｂから出力された所定アドレスをメモリデバイ
ス用出力端子７１を介して、メモリデバイスＢ６０ｂに
送る。なお、所定アドレスは、メモリデバイスＡ６０ａ
の入力部にも送られる。

【０２５８】この結果、メモリデバイスＡ６０ａ及びメ
モリデバイスＢ６０ｂは、共に、その出力部から所定ア
ドレスに格納されたデータを第２セレクタ部７４へ送
る。本動作の場合、メモリデバイスＢ６０ｂからデータ
をメモリデバイスＢ制御装置６２ｂに送る必要があるの
で、第２セレクタ部７４は、ＣＰＵ６１からの切り替え
信号に基づいて、メモリデバイスＢ６０ｂのデータをメ
モリデバイス用入力端子７２に送る。そして、メモリデ
バイス入力端子７２からメモリデバイスＢ制御装置６２
ｂの他方側の入力部にデータが送られる。

【０２５９】なお、メモリデバイス制御チップ６８にお
いては、ＣＰＵ６１からのＩ／Ｏ信号に基づいて、メモ
リデバイス制御装置の他方側の入力部を出力部に切り替
えると共に、メモリデバイスのデータ出力部をデータ入
力部に切り替えることができる。

【０２６０】そして、データの書き込み動作を行う場合
には、ＣＰＵ６１からのＩ／Ｏ信号に基づいて、メモリ
デバイス制御装置の他方側の入力部は、データ出力部と
なり、メモリデバイスのデータ出力部はデータ入力部と
なる。そして、第２セレクタ部７４は、ＣＰＵ６１から
の切り替え信号に基づいて、メモリデバイスＡ制御装置
６２ａのデータ出力部とメモリデバイス制御装置６２ｂ
のデータ出力部とのうち、いずれか一方のデータ出力部
をメモリデバイスのデータ入力部に接続させる。この結
果、メモリデバイス制御装置のデータ出力部からメモリ
デバイスのデータ入力部にデータを書き込むことができ
る。

【０２６１】また、本実施の形態では、２つのメモリデ
バイスを制御できるメモリデバイス制御チップについて
説明したが、いずれか一方のメモリデバイスを制御する
ように設定できる。この設定については、第１セレクタ
部７３及び第２セレクタ部７４に対して、システム起動
時にコンフィグレーションを行う。即ち、いずれのメモ
リデバイス制御装置の出力部がメモリデバイス用出力端
子７１に常時接続されるように第１セレクタ部７３を設
定する。また、いずれのメモリデバイスの出力部がメモ
リデバイス用入力端子７２に常時接続されるように第２
セレクタ部７４を設定する。このように各セレクタ部を
設定することにより、メモリデバイス制御チップは、い
ずれか一方のメモリデバイスを制御するように設定でき
る。

【０２６２】また、本実施の形態においては、３つ以上
のメモリデバイス制御装置を１つのチップに含めること
もできる。そして、３つ以上のメモリデバイスを制御す
るメモリデバイス制御チップを構成することも可能であ
る。この場合においては、第１セレクタ部７３及び第２
セレクタ部７４には、３つ以上の入力データのうち、１
つのデータを出力できるセレクタを用いる必要がある。

【０２６３】本実施の形態においては、１つのチップに
複数のメモリデバイス制御装置を含めることができるの
で、複数のメモリデバイス制御装置を使用する場合、そ
の製造コスト、管理コストを低減できる。そして、本実
施の形態では、複数メモリデバイス制御装置を含むメモ
リ制御チップの端子数は、１つのメモリデバイス制御装
置を含むメモリデバイス制御チップの端子数と、同程度
にできる。このため、複数のメモリデバイス制御装置を
１つのチップに含めても、チップの大きさは従来程度に
抑えることができる。

【０２６４】実施の形態１２．メモリデバイス制御装置
６２は、メモリデバイスに固有な制御を行う機能と、メ
モリデバイスに依存しない制御を行う機能と、を有す
る。そして、メモリデバイス制御装置６２が有する各機
能をハードウェア化すると、メモリデバイス制御装置
は、以下のような各部に分けられる。即ち、図２１
（ａ）に示すように、メモリデバイス制御装置６２は、
メモリデバイスに固有な制御を行う第１メモリデバイス
制御固有部８２及び第２メモリデバイス制御固有部８５
と、メモリデバイスに依存しない制御を行うメモリデバ
イス制御共通部８４と、に分けられる。

【０２６５】そして、本実施の形態では、複数のメモリ
デバイスを制御するメモリデバイス制御チップ内に、第
１メモリデバイス制御固有部及び第２メモリデバイス制
御固有部を複数個設ける必要があるが、メモリデバイス
制御共通部は１個設ければよい。このため、複数のメモ
リデバイス制御装置を１つのチップに含める場合、メモ
リデバイス制御共通部に関するハードウェア量を低減で
きる。

【０２６６】本実施の形態であるメモリデバイス制御シ
ステムにおいて、実施の形態１１であるメモリデバイス
制御システムと異なる点は、メモリデバイス制御チップ
の構成が異なる点にあり、その他の構成は実施の形態１
０と同様である。

【０２６７】（１２−１）メモリデバイス制御チップの
構成図２１（ｂ）は、本実施の形態であるメモリデバイス制
御チップの構成を示す図である。

【０２６８】本実施の形態であるメモリデバイス制御チ
ップ８０には、実施の形態１１であるメモリデバイス制
御チップの端子（ＣＰＵ用入力端子７０、メモリデバイ
ス用出力端子７１、メモリデバイス用入力端子７２）が
設けられている。

【０２６９】（メモリデバイス制御チップ内の各部につ
いて）メモリデバイス制御チップ８０には、ＣＰＵ用入
力端子７０と接続され、ＣＰＵ６１（図２１（ｂ）には
示していない）からの指令信号を解読して、解読結果を
後述するメモリデバイス制御共通部に送る第１メモリデ
バイスＡ制御固有部８２ａ及び第１メモリデバイスＢ制
御固有部８２ｂが含まれる。

【０２７０】ここで、第１メモリデバイス制御固有部８
２ａ，８２ｂは、それぞれ、制御するメモリデバイスに
固有の指令信号を解読するので、各第１メモリデバイス
制御固有部の構成は、制御するメモリデバイスに固有な
構成となる。

【０２７１】メモリデバイス制御チップ８０には、第１
メモリデバイスＡ制御固有部８２ａの出力部及び第１メ
モリデバイスＢ制御固有部８２ｂの出力部のうち、ＣＰ
Ｕ６１からの切り替え信号に基づいて、いずれか一方の
出力部を後述するメモリデバイス制御共通部と接続させ
る第３セレクタ部８３と、第３セレクタ部８３からの出
力（解読結果）を後述する第２メモリデバイスＡ制御固
有部及び第２メモリデバイスＢ制御固有部に送るメモリ
デバイス制御共通部８４と、が含まれる。

【０２７２】なお、ＣＰＵ用入力端子７０の一部の端子
は、第３セレクタ部８３と接続されており、ＣＰＵ用入
力端子７０を介して、ＣＰＵ６１から切り替え信号が第
３セレクタ部８３に送られる。また、メモリデバイス制
御共通部８４は、後述する第２メモリデバイス制御固有
部が動作を行っているとき、必要に応じて、上記解読結
果を一時的に保持することもできる。

【０２７３】メモリデバイス制御チップ８０には、メモ
リデバイス制御共通部８４から送られた解読結果に基づ
いてＣＰＵ６１からの指令を実行する（例えば、アドレ
スの送信）第２メモリデバイスＡ制御固有部８５ａ及び
第２メモリデバイスＢ制御固有部８５ｂと、これらの第
２メモリデバイス制御固有部の出力をＣＰＵ６１からの
切り替え信号に基づいて、いずれか一方の出力をメモリ
デバイス用出力端子７１に接続させる第４セレクタ部８
６と、を有する。

【０２７４】なお、ＣＰＵ用入力端子７２の一部の端子
は、第４セレクタ部８６と接続されており、ＣＰＵ用入
力端子７２を介して、ＣＰＵ６１からの切り替え信号が
第４セレクタ部８６に送られる。

【０２７５】また、第２メモリデバイスＡ制御固有部８
５ａの他方側の入力部及び第２メモリデバイスＢ制御固
有部８５ｂの他方側の入力部は、メモリデバイス用入力
端子７２と接続されている。

【０２７６】（１１−２）メモリデバイス制御チップの
動作本実施の形態におけるメモリデバイス制御チップ８０の
動作について、メモリデバイスＡからデータを読み出す
場合について説明する。

【０２７７】ＣＰＵ６１がメモリデバイスＡ６０ａから
データを読み出すように指示する指令信号をメモリデバ
イス制御チップ８０のＣＰＵ用入力端子７０に送る。上
記指令信号は、第１メモリデバイスＡ制御固有部８２ａ
の一方側の入力部及び第１メモリデバイスＢ制御固有部
８２ｂの一方側の入力部へ送られる。各第１メモリデバ
イス制御固有部では、ＣＰＵ６１からの指令を解読し、
解読結果を第３セレクタ部８３へ送る。本動作の場合、
第１メモリデバイスＡ制御固有部８２ａの解読結果が必
要なので、第３セレクタ部８３は、ＣＰＵ６１からの切
り替え信号（第１メモリデバイスＡ制御固有部の出力部
をメモリデバイス制御共通部と接続させる旨を示す信
号）に基づいて、第１メモリデバイスＡ制御固有部８２
ａから出力された解読結果をメモリデバイス制御共通部
８４へ送る。

【０２７８】メモリデバイス制御共通部８４から上記解
読結果が第２メモリデバイスＡ制御固有部８５ａ及び第
２メモリデバイスＢ制御固有部８５ｂに送られる。第２
メモリデバイスＡ制御固有部８５ａ及び第２メモリデバ
イスＢ制御固有部８５ｂでは、上記解読結果に基づい
て、アドレスの送信を行う。そして、アドレスは第４セ
レクタ部８６に送られる。本動作では、第２メモリデバ
イスＡ制御固有部８５ａからアドレスをメモリデバイス
Ａ６０ａに送る必要があるので、第４セレクタ部８６
は、ＣＰＵ６１からの切り替え信号に基づいて、第２メ
モリデバイスＡ制御固有部８５ａから出力されたアドレ
スをメモリデバイス用出力端子７１に出力する。このア
ドレスは、メモリデバイスＡ６０ａ及びメモリデバイス
Ｂ６０ｂの入力部に送られる。

【０２７９】この結果、メモリデバイスＡ６０ａ及びメ
モリデバイスＢ６０ｂは、共に、その出力部から所定ア
ドレスに格納されたデータを第２セレクタ部７４へ送
る。第２セレクタ部７４は、ＣＰＵ６１からの切り替え
信号に基づいて、メモリデバイスＡ６０ａのデータをメ
モリデバイス用入力端子７２に送る。そして、メモリデ
バイス入力端子７２から第２メモリデバイスＡ制御固有
部８５ａの他方側の入力部にデータが送られる。

【０２８０】本実施の形態では、メモリデバイス制御チ
ップ８０内に含まれるメモリデバイス制御装置は複数に
分けられている（第１メモリデバイス制御固有部、２メ
モリデバイス制御固有部、メモリデバイス制御共通
部）。そして、本実施の形態のメモリデバイス制御チッ
プ内に含めるメモリデバイス制御共通部８４は、１個だ
けでよい。このため、複数のメモリデバイス制御装置を
１つのチップに含める場合、メモリデバイス制御共通部
に関するハードウェア量を低減できる。

【０２８１】

【発明の効果】請求項１、２及び３に記載の発明によれ
ば、書き込み手段は、第１キャッシュメモリの記憶内容
と第２キャッシュメモリの記憶内容とが異なるように、
データ（主記憶装置から読み込まれたデータ）を第１キ
ャッシュメモリ又は第２キャッシュメモリのいずれか一
方に書き込んでいる。このため、第２キャッシュメモリ
の記憶内容は、全て第１キャッシュメモリの記憶内容と
異なっているので、第２キャッシュメモリの容量を有効
に活用することができ、第２キャッシュメモリがアクセ
スされたときのヒット率を向上させることができる。

【０２８２】また、管理情報記憶手段には、第１キャッ
シュメモリに記憶されているデータの管理情報と、第２
キャッシュメモリに記憶されているデータの管理情報
と、が記憶されている。そして、データの読み出し要求
を受けた場合、読み出し手段は、データの管理情報を読
み出すことができ、読み出し要求のデータに対して、そ
のアドレスといずれのキャッシュメモリに存在するかを
知ることができる。このため、読み出し手段は、管理情
報に基づいて、データの存在するキャッシュメモリから
迅速に、データを読み出すことができる。

【０２８３】請求項４に記載の発明によれば、書き込み
手段は、読み出し手段による読み出し回数が多いプログ
ラムコードデータについては、第１キャッシュメモリに
書き込み、読み出し手段による読み出し回数が比較的少
ないオペランドデータについては、第２キャッシュメモ
リに書き込むことができる。この結果、読み出し手段に
よるデータの読み出しの高速化を一層図ることができ
る。

【０２８４】請求項５に記載の発明によれば、読み出し
手段により読み出されたデータが第２キャッシュメモリ
にある場合、キャッシュメモリ制御手段は、上記データ
と、第１キャッシュメモリに記憶された各データのうち
読み出し手段による最近の読み出し頻度が少ないデータ
と、を相互に入れ替える。この結果、第２キャッシュメ
モリから読み出されたデータを読み出し手段が再度読み
出すときは、第１キャッシュメモリから読み出すことが
でき、データの読み出しの高速化を図ることができる。

【０２８５】請求項６に記載の発明によれば、第１キャ
ッシュメモリ及び第２キャッシュメモリはセットアソシ
エイティブキャッシュメモリを構成している。そして、
キャッシュメモリ制御手段は、第２キャッシュメモリか
ら読み出された読み出しデータと、第１キャッシュメモ
リに記憶された各データのうち読み出し手段による最近
の読み出し頻度が少ないデータと、について、第２キャ
ッシュメモリの読み出しデータの格納されたセットと、
第１キャッシュメモリの上記セットとの間で、相互に入
れ替える。この結果、請求項５の発明と比較して、キャ
ッシュメモリ制御手段がデータの読み出し頻度を調べる
範囲が狭くなるので、キャッシュメモリ制御手段は、デ
ータの入れ替えを迅速に行うことができる。また、キャ
ッシュメモリ制御手段がデータの読み出し頻度を調べる
範囲が狭くなるので、キャッシュメモリ制御手段による
制御システムを簡単にすることができる。

【０２８６】請求項７及び８の発明によれば、書き込み
実績情報記憶手段には、過去の書き込み実績情報が記憶
されており、予測手段は、この書き込み実績情報に基づ
いて、次に読み出されるデータを予測する。そして、こ
の予測データが第２キャッシュメモリにある場合、キャ
ッシュメモリ制御手段は、予測データを第１キャッシュ
メモリに移動させるので、予測通りにデータの読み出し
要求がきたときは、読み出し手段は高速にデータを読み
出すことができる。

【０２８７】請求項９に記載の発明によれば、読み出し
手段は、データ読み出し指令手段によるデータ読み出し
要求を受けた場合、第１管理情報記憶手段及び第２管理
情報記憶手段にアクセスするが、演算制御装置によるデ
ータ読み出し要求を受けた場合、第２管理情報記憶手段
にのみアクセスする。また、読み出し手段は、演算制御
装置からデータの読み出し要求を受けても、データ読み
出し指令手段によるデータ読み出し要求に基づいた読み
出し動作を行っているときは、その動作を優先して行
う。

【０２８８】このため、システムバスに演算制御装置が
接続されていて、この演算制御装置がキャッシュメモリ
にアクセスできる場合であっても、第１キャッシュメモ
リにあるデータが、データ読み出し指令手段により連続
的に読み出し要求を受けている場合には、第１キャッシ
ュメモリからデータを高速に読み出す動作は途中で中断
されずに、連続的に行われる。

【０２８９】請求項１０に記載の発明によれば、第１管
理情報記憶手段及び第２管理情報記憶手段は、それぞ
れ、高速メモリ及び低速メモリである。このため、読み
出し手段は、読み出し要求データに対して、第１管理情
報記憶手段及び第２管理情報記憶手段の両者にアクセス
すると、第１管理情報記憶手段から早くアクセス結果を
得られる。そして、読み出し要求データが第１キャッシ
ュメモリに存在しない場合、読み出し手段は、予めシス
テムバス使用権付与手段にシステムバス使用権要求を出
す。

【０２９０】そして、第２管理情報記憶手段からのアク
セス結果が読み出し手段に返されたとき、第１キャッシ
ュメモリ及び第２キャッシュメモリのいずれにデータが
存在しない場合、既にシステムバス使用権要求を出して
いるので、迅速にシステムバス使用権を得ることができ
る。この結果、読み出し手段は、読み出し要求データが
第１キャッシュメモリ及び第２キャッシュメモリの両者
に存在しない場合、上記システムバス使用権に基づい
て、主記憶装置に迅速にアクセスすることができる。従
って、２つのキャッシュメモリにミスヒットしたときの
ペナルティを低減することができる。

【０２９１】請求項１１に記載の発明によれば、読み出
し手段は、ＳＲＡＭへアドレスを送信するときの送信方
法とＤＲＡＭへアドレスを送信するときの送信方法とを
共に、考慮しているので、どちらのメモリにもアドレス
を送信することができる。また、読み出し手段は、アド
レスを送信したときを基準として、ＳＲＡＭからデータ
が読み出されるタイミングとＤＲＡＭからデータが読み
出されるタイミングとの違いを考慮しているので、どち
らのメモリからもデータ受信のタイミングを合わせるこ
とができる。

【図面の簡単な説明】

【図１】実施の形態１であるキャッシュメモリ制御シ
ステムの構成を示す図である。

【図２】実施の形態１であるキャッシュメモリにデー
タが書き込まれる様子を示した模式図である。

【図３】実施の形態３であるキャッシュメモリ制御シ
ステムの構成を示す図である。

【図４】実施の形態３であるキャッシュメモリ制御部
によるデータ入れ替え動作を説明するための模式図であ
って、（ａ）は、低速大容量キャッシュ及び高速小容量
キャッシュからデータをそれぞれ第１バッファ及び第２
バッファに移動させた様子を示す図であり、（ｂ）は、
第１バッファ及び第２バッファに格納されたデータを、
それぞれ、高速小容量キャッシュ及び低速大容量キャッ
シュに移動させた様子を示す図である。

【図５】ＣＰＵ２０がバスブリッジ２１を介して、キ
ャッシュメモリ又は主記憶装置４からデータを読み出す
システムを示す図である。

【図６】図５のシステムにキャッシュメモリを増設す
る場合において、同一の価格で構成できるシステムを示
す図であって、（ａ）はキャッシュメモリを全て高速小
容量キャッシュで構成したシステムを示す図であり、
（ｂ）はキャッシュメモリを全て低速大容量キャッシュ
で構成したシステムを示す図であり、（ｃ）はキャッシ
ュメモリを高速小容量キャッシュ及び低速大容量キャッ
シュで構成したシステムを示す図である。

【図７】実施の形態４であるキャッシュメモリ制御シ
ステムの構成を示す図である。

【図８】実施の形態４であるセットアソシエイティブ
キャッシュメモリの記憶内容を示す模式図である。

【図９】実施の形態４であるキャッシュメモリ制御部
によるデータ入れ替え動作を説明するための模式図であ
り、（ａ）は、低速大容量キャッシュ及び高速小容量キ
ャッシュからデータをそれぞれ第１バッファ及び第２バ
ッファに移動させた様子を示す図であり、（ｂ）は、第
１バッファ及び第２バッファに格納されたデータを、そ
れぞれ、高速小容量キャッシュ及び低速大容量キャッシ
ュに移動させた様子を示す図である。

【図１０】実施の形態５であるキャッシュメモリ制御
システムの構成を示す図である。

【図１１】実施の形態６であるキャッシュメモリ制御
システムの構成を示す図である。

【図１２】実施の形態６であるキュー部の記憶内容を
示す図である。

【図１３】実施の形態７であるキャッシュメモリ制御
システムの構成を示す図である。

【図１４】実施の形態８であるキャッシュメモリ制御
システムの構成を示す図である。

【図１５】実施の形態９であるキャッシュメモリ制御
システムの構成を示す図である。

【図１６】実施の形態９であるキャッシュメモリ制御
システムの別の構成を示す図である。

【図１７】実施の形態１０である読み出し制御部の構
成を示す図である。

【図１８】実施の形態１０である送信部の構成を示す
図である。

【図１９】従来のメモリデバイス制御システムの構成
を示す図である。

【図２０】実施の形態１１であるメモリデバイス制御
システムの構成を示す図である。

【図２１】（ａ）は実施の形態１２であるメモリデバ
イス制御装置を示す図であり、（ｂ）は実施の形態１２
であるメモリデバイス制御チップの構成を示す図であ
る。

【符号の説明】

１高速小容量キャッシュ、２低速大容量キャッシ
ュ、３システムバス、４主記憶装置、５Ｉ／Ｏコ
ントローラ、７ＴＡＧメモリ、８データ読み出し指
令部、９書き込み部、１０書き込み制御部、１１
読み出し部、１２読み出し制御部、１３演算制御部、
１４データパス選択部（読み出し用データパス選択部
及び書き込み用データパス選択部）、１５，３５キャ
ッシュメモリ制御部、１６，３６第１バッファ、１
７，３７第２バッファ、２０，６１ＣＰＵ、２１
バスブリッジ、２２キュー部、２３予測部、２４
比較部、２５キュー制御部、３０演算制御装置、３
１第１ＴＡＧメモリ、３２第２ＴＡＧメモリ、３３
システムバス使用権付与部、４０送信部、４１データ
受信部、４２データ受信制御部、４３タイミング遅
延部、４４送信確認信号切り替え部、５０管理情報
キュー部、５１遅延部、５２折り畳み用切り替え
部、５３選択部、６０，６０ａ，６０ｂメモリデバ
イス、６２，６２ａ，６２ｂメモリデバイス制御装
置、６３，８０メモリデバイス制御チップ、６４，６
４ａ，６４ｂ，７０ＣＰＵ用入力端子、６５，６５
ａ，６５ｂ，７１メモリデバイス用出力端子、６６，
６６ａ，６６ｂ，７２メモリデバイス用入力端子、７
３第１セレクタ部、７４第２セレクタ部、８２，８
２ａ，８２ｂ第１メモリデバイス制御固有部、８３
第３セレクタ部、８４メモリデバイス制御共通部、８
５，８５ａ，８５ｂ第２メモリデバイス制御固有部、
８６第４セレクタ部。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年２月１８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】キャッシュメモリ制御装置

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【０００２】

【００１０】

【００１３】

【課題を解決するための手段】以上のような目的を達成
するために、第１の発明に係るキャッシュメモリ制御装
置は、高速小容量の第１キャッシュメモリ及び低速大容
量の第２キャッシュメモリを制御するキャッシュメモリ
制御装置において、前記第１キャッシュメモリに記憶さ
れている複数のデータに対して、個別のデータに対する
前記第１キャッシュメモリ上のアドレス及び第１キャッ
シュメモリにある旨を示す管理情報を記憶する第１管理
情報記憶手段と、前記第１キャッシュメモリに記憶され
ている複数のデータと、前記第２キャッシュメモリに記
憶されている複数のデータと、に対して、個別のデータ
に対するそのデータが記憶されているキャッシュメモリ
上のアドレス及びいずれのキャッシュメモリにあるかを
示す管理情報を記憶する第２管理情報記憶手段と、前記
第１キャッシュメモリの記憶内容と前記第２キャッシュ
メモリの記憶内容とが異なるように、データを前記第１
キャッシュメモリ又は前記第２キャッシュメモリのいず
れか一方に書き込むと共に、前記データが第１キャッシ
ュメモリに書き込まれた場合には、前記データの管理情
報を前記第２管理情報記憶手段及び前記第１管理情報記
憶手段に書き込み、前記データが第２キャッシュメモリ
に書き込まれた場合には、前記データの管理情報を前記
第２管理情報記憶手段に書き込む書き込み手段と、デー
タの読み出し要求を行うデータ読み出し指令手段と、こ
のデータ読み出し指令手段によりデータ読み出し要求を
受けた場合、前記第１管理情報記憶手段又は前記第２管
理情報記憶手段のうち少なくとも一方から前記データの
管理情報を読み出し、この管理情報に基づいて、前記第
１キャッシュメモリ又は前記第２キャッシュメモリのい
ずれか一方から前記データを読み出す読み出し手段と、
を有し、前記読み出し手段は、システムバスを介して演
算制御装置と接続されており、前記演算制御装置による
データの読み出し要求に対しては、前記データの管理情
報を前記第２管理情報記憶手段のみから読み出し、前記
データ読み出し指令手段によるデータ読み出し要求に基
づいた読み出し動作を行っていないときに、前記第１キ
ャッシュメモリ又は前記第２キャッシュメモリのいずれ
か一方から前記データを読み出すものである。

【００１４】第２の発明に係るキャッシュメモリ制御装
置は、第１の発明において、前記第１管理情報記憶手段
は、高速動作のメモリであり、前記第２管理情報記憶手
段は、低速動作のメモリであり、前記システムバスに
は、主記憶装置と、システムバスの使用権を与えるシス
テムバス使用権付与手段と、が接続されており、前記読
み出し手段は、前記データ読み出し指令手段によるデー
タ読み出し要求に対して、前記第１管理情報記憶手段及
び前記第２管理情報記憶手段にアクセスし、前記第１管
理情報記憶手段から送られた管理情報から、前記データ
が前記第１キャッシュメモリに存在しないと判定した場
合には、前記システムバス使用権付与手段にシステムバ
ス使用権の要求信号を送り、前記第２管理情報記憶手段
から送られた管理情報から、前記データが前記第１キャ
ッシュメモリ及び前記第２キャッシュメモリの両者に存
在しないと判定した場合には、前記システムバス使用権
付与手段により付与されたシステムバス使用権に基づい
て、主記憶装置にアクセスするものである。

【００１５】

【００１６】実施の形態１．図１は、実施の形態１であ
るキャッシュメモリ制御装置を含むキャッシュメモリ制
御システムの構成を示すブロック図である。

【００１７】（１−１）キャッシュメモリ制御システム
の構成キャッシュメモリ制御システムは、高速小容量キ
ャッシュメモリ（以下、高速小容量キャッシュという）
１及び低速大容量キャッシュメモリ（以下、低速大容量
キャッシュという）２と、これらのキャッシュメモリ
１、２を制御するキャッシュメモリ制御装置と、システ
ムバス３を介して上記キャッシュメモリ制御装置と接続
されている主記憶装置４と、Ｉ／Ｏコントローラ５と、
を有する。

【００１８】このＩ／Ｏコントローラ５には、周辺装置
（図示せず）が接続されている。

【００１９】（１−２）キャッシュメモリ制御装置の各
部以下、キャッシュメモリ制御装置を構成している各部
の説明を行う。

【００２０】（１）第１ＴＡＧメモリ及び第２ＴＡＧメ
モリ第１ＴＡＧメモリ３１は、高速小容量キャッシュ１
に記憶されている複数のデータに対して、個別のデータ
に対するアドレス及び高速小容量キャッシュ１にある旨
を示す管理情報を記憶する。

【００２１】第２ＴＡＧメモリ３２は、高速小容量キャ
ッシュ１に記憶されている複数のデータと、低速大容量
キャッシュ２に記憶されている複数のデータと、に対し
て、個別のデータに対するアドレス及びいずれのキャッ
シュメモリにあるかを示す管理情報を記憶する。

【００２２】（２）データ読み出し指令部データ読み出
し指令部８は、データの読み出し要求を後述する読み出
し部に指令する。

【００２３】（３）書き込み部書き込み部９は、書き込
み制御部１０と書き込み用データパス選択部１４とを有
する。

【００２４】書き込み制御部１０は、データを高速小容
量キャッシュ１又は低速大容量キャッシュ２のいずれか
一方に書き込む旨を示す情報と書き込み対象データと
を、書き込み用データパス選択部に送ると共に、データ
を高速小容量キャッシュ１に書き込んだ場合には、デー
タの管理情報を第１ＴＡＧメモリ３１及び第２ＴＡＧメ
モリ３２に書き込み、データを低速大容量キャッシュ２
に書き込んだ場合には、データの管理情報を第２ＴＡＧ
メモリ３２に書き込む。書き込み用データパス選択部１
４は、書き込み制御部１０から送られた上記情報に基づ
いて、書き込み制御部１０から送られたデータを高速小
容量キャッシュ１又は低速大容量キャッシュ２のいずれ
か一方に書き込む。

【００２５】（４）読み出し部読み出し部１１は、読み
出し制御部１２と読み出し用データパス選択部とを有す
る。

【００２６】読み出し制御部１２は、データ読み出し指
令部８によるデータの読み出し要求を受けた場合、第１
ＴＡＧメモリ３１又は第２ＴＡＧメモリ３２のうち少な
くとも一方から上記データの管理情報を読み出す。そし
て、読み出し制御部１２は、管理情報を読み出し用デー
タパス選択部１４に送り、高速小容量キャッシュ１又は
低速大容量キャッシュ２のいずれか一方から読み出し用
データパス選択部１４を介して、データを読み出す。

【００２７】また、読み出し制御部１２は、演算制御装
置３０によるデータの読み出し要求に対しては、データ
の管理情報を第２ＴＡＧメモリ３２のみから読み出す。
そして、データ読み出し指令部８によるデータ読み出し
要求に基づいた読み出し動作を行っていないときに、読
み出し制御部１２は、管理情報を読み出し用データパス
選択部１４に送り、高速小容量キャッシュ１又は低速大
容量キャッシュ２のいずれか一方から読み出し用データ
パス選択部１４を介して、データを読み出す。

【００２８】なお、読み出し制御部１２は、必要に応じ
て、システムバス３を介して、主記憶装置４からもデー
タを読み出す。また、書き込み部９が書き込むデータ
は、読み出し制御部１２により主記憶装置４から読み出
されたデータである。

【００２９】そして、本実施の形態においては、データ
読み出し指令部８、書き込み制御部１０及び読み出し制
御部１２は、演算制御部１３に搭載されている。また、
読み出し用データパス選択部１４及び書き込み用データ
パス選択部１４は、データパス選択部１４に搭載されて
いる。

【００３０】（１−３）キャッシュメモリ制御装置の動
作（データの書き込み動作、データの読み出し動作）に
ついて以下に説明する。

【００３１】（１−３−１）データの書き込み動作読み
出し制御部１２は、例えば、データＡの読み出し要求を
受けた場合、第１ＴＡＧメモリ３１及び第２ＴＡＧメモ
リ３２にアクセスし、上記データＡの管理情報があるか
否かを調べる。この結果、データＡの管理情報が存在し
ない場合、読み出し制御部１２は、主記憶装置４からデ
ータＡを読み出し、このデータＡを書き込み制御部１０
へ送る。書き込み制御部１０は、データＡを書き込み用
データパス選択部１４を介して、高速小容量キャッシュ
１に書き込む。

【００３２】また、書き込み制御部１０は、上記データ
Ａの管理情報を第１ＴＡＧメモリ３１及び第２ＴＡＧメ
モリ３２に送り、更新させる。

【００３３】また、書き込み部９がデータを低速大容量
キャッシュ２に書き込んだ場合には、上記データの管理
情報を第２ＴＡＧメモリ３２に送り、上記データの管理
情報を更新させる。

【００３４】（１−３−２）データの読み出し動作
（１）データ読み出し指令部８によりデータ読み出し要
求を受けた場合におけるデータの読み出し動作を以下に
説明する。

【００３５】読み出し制御部１２は、第１ＴＡＧメモリ
３１及び第２ＴＡＧメモリ３２の両者にアクセスし、デ
ータの管理情報があるか否かを調べる。この結果、デー
タの管理情報が存在する場合、データの管理情報を読み
出し、管理情報のアドレスに基づいて、高速小容量キャ
ッシュ１及び低速大容量キャッシュ２の両者にアクセス
する。

【００３６】そして、読み出し制御部１２は、管理情報
（読み出し対象データが高速小容量キャッシュ１にある
ことを示す情報）をデータパス選択部１４へ送る。この
結果、読み出し制御部１２は、データパス選択部１４を
介して、高速小容量キャッシュ１のデータ出力部と接続
される。そして、読み出し制御部１２は、データパス選
択部１４を介して、高速小容量キャッシュ１からデータ
を読み出す。

【００３７】（２）演算制御装置３０によりデータ読み
出し要求を受けた場合におけるデータの読み出し動作を
以下に説明する。

【００３８】読み出し制御部１２は、第２ＴＡＧメモリ
３２のみにアクセスし、上記データの管理情報があるか
否かを調べる。この結果、データの管理情報が存在する
場合、データの管理情報を読み出す。

【００３９】ここで、読み出し制御部１２は、読み出し
指令部８に基づいたキャッシュメモリへの読み出し動作
を行っていないときに、管理情報のアドレスに基づい
て、高速小容量キャッシュ１及び低速大容量キャッシュ
２の両者にアクセスする。即ち、上述した読み出し指令
部８に基づいたキャッシュメモリへの読み出し動作を行
っているときはその動作を優先して行い、上記読み出し
動作が完了した後、演算制御装置３０によるキャッシュ
メモリへの読み出し動作を行う。例えば、読み出し指令
部８に基づいたキャッシュメモリへの読み出し動作が連
続的に行われている場合には、演算制御装置３０による
キャッシュメモリへの読み出し動作は行わない。

【００４０】そして、読み出し指令部８に基づいたキャ
ッシュメモリへの読み出し動作が行われていないとき、
読み出し制御部１２は、管理情報（読み出し対象データ
が高速小容量キャッシュにあることを示す情報）をデー
タパス選択部１４へ送る。この結果、読み出し部１１
は、データパス選択部１４を介して、高速小容量キャッ
シュ１のデータ出力部と接続される。そして、読み出し
制御部１２は、データパス選択部１４を介して、高速小
容量キャッシュ１からデータを読み出す。

【００４１】なお、演算制御部１３は、Ｉ／Ｏコントロ
ーラ５を制御して周辺装置からデータを主記憶装置４に
記憶させることができる。

【００４２】本実施の形態においては、読み出し部１１
は、データ読み出し指令部８によるデータ読み出し要求
を受けた場合、第１ＴＡＧメモリ３１及び第２ＴＡＧメ
モリ３２にアクセスするが、演算制御装置３０によるデ
ータ読み出し要求を受けた場合、第２ＴＡＧメモリ３２
にのみアクセスする。また、読み出し部１１は、演算制
御装置３０からデータの読み出し要求を受けても、デー
タ読み出し指令部８によるデータ読み出し要求に基づい
た読み出し動作を行っているときは、その動作を優先し
て行う。

【００４３】このため、システムバス３に他の演算制御
装置３０が接続されていて、上記演算制御装置３０がキ
ャッシュメモリにアクセスできる場合であっても、高速
小容量キャッシュ１にあるデータが、データ読み出し指
令部８により連続的に読み出し要求を受けている場合に
は、高速小容量キャッシュ１からデータを高速に読み出
す動作は途中で中断されずに、連続的に行われる。

【００４４】実施の形態２．図２は、実施の形態２であ
るキャッシュメモリ制御システムの構成を示す図であ
る。実施の形態２であるキャッシュメモリ制御システム
において、実施の形態７であるキャッシュメモリ制御シ
ステムと異なる点は、以下に示す点である。

【００４５】（２−１）キャッシュメモリ制御システム
の構成実施の形態２であるシステムバス３には、システ
ムバスの使用権を与えるシステムバス使用権付与部３３
（バスアービトレーション部）が接続されている。

【００４６】また、実施の形態２であるキャッシュメモ
リ制御装置においては、実施の形態１であるキャッシュ
メモリ制御装置と比較して、第１ＴＡＧメモリ３１及び
第２ＴＡＧメモリ３２の構成、読み出し部１１の機能が
異なる。

【００４７】（１）第１ＴＡＧメモリ及び第２ＴＡＧメ
モリ第１ＴＡＧメモリ３１は、高速メモリであり、第２
ＴＡＧメモリ３２は低速メモリである。

【００４８】（２）読み出し部読み出し制御部１２は、
データ読み出し指令部８によるデータ読み出し要求に対
して、第１ＴＡＧメモリ３１及び第２ＴＡＧメモリ３２
にアクセスし、第１ＴＡＧメモリ３１から送られた管理
情報から、データが高速小容量キャッシュ１に存在しな
いと判定した場合には、前記システムバス使用権付与部
３３にシステムバス使用権の要求信号を送る。

【００４９】また、読み出し制御部１２は、第２ＴＡＧ
メモリ３２から送られた管理情報から、データが高速小
容量キャッシュ１及び低速大容量キャッシュ２の両者に
存在しないと判定した場合には、システムバス使用権付
与部３３により付与されたシステムバス使用権に基づい
て、主記憶装置４にアクセスする。

【００５０】（２−２）キャッシュメモリ制御装置の動
作本実施の形態におけるキャッシュメモリ制御装置の動
作について説明する。

【００５１】読み出し制御部１２は、データ読み出し指
令部８によるデータの読み出し要求に対して、第１ＴＡ
Ｇメモリ３１及び第２ＴＡＧメモリ３２にアクセスす
る。この際、第１ＴＡＧメモリ３１は高速メモリなの
で、第１ＴＡＧメモリ３１の方が早くアクセス結果を読
み出し制御部１２に返す。

【００５２】この結果、読み出し要求データが高速小容
量キャッシュ１に存在しないと読み出し制御部１２が判
定した場合、システムバス３を介して、システムバス使
用権付与部３３にシステムバス使用権要求信号を送る。

【００５３】続いて、低速メモリである第２ＴＡＧメモ
リ３２からアクセス結果が読み出し制御部１２に送られ
る。このアクセス結果から、読み出し要求データが低速
大容量キャッシュ２に存在すると読み出し制御部１２が
判定した場合には、読み出し制御部１２は、システムバ
ス使用権付与部３３に、システムバス３を使用しない旨
を示す信号を送る。

【００５４】一方、アクセス結果から、読み出し要求デ
ータが高速大容量キャッシュ１及び低速大容量キャッシ
ュ２の両者に存在しないと読み出し制御部１２が判定し
た場合には、読み出し制御部１２は、システムバス使用
権付与部３３からシステムバス使用権が送られるのを待
つ。

【００５５】そして、読み出し制御部１２は、システム
バス使用権付与部３３により付与されたシステムバス使
用権に基づいて、主記憶装置４にアクセスし、上記デー
タを読み出す。

【００５６】本実施の形態においては、第１ＴＡＧメモ
リ３１及び第２ＴＡＧメモリ３２は、それぞれ、高速メ
モリ及び低速メモリである。このため、読み出し部１１
は、読み出し要求データに対して、第１ＴＡＧメモリ３
１及び第２ＴＡＧメモリ３２の両者にアクセスすると、
第１ＴＡＧメモリ３１から早くアクセス結果を得られ
る。そして、読み出し要求データが高速小容量キャッシ
ュ１に存在しない場合、読み出し部１１は、予めシステ
ムバス使用権付与部３３にシステムバス使用権要求を出
す。

【００５７】そして、第２ＴＡＧメモリ３２からのアク
セス結果が読み出し部１１に返されたとき、高速小容量
キャッシュ１及び低速大容量キャッシュ２のいずれにも
データが存在しない場合、既にシステムバス使用権要求
を出しているので、迅速にシステムバス使用権を得るこ
とができる。この結果、読み出し部１１は、読み出し要
求データが高速小容量キャッシュ１及び低速大容量キャ
ッシュ２の両者に存在しない場合、上記システムバス使
用権に基づいて、主記憶装置４に迅速にアクセスするこ
とができる。従って、本実施の形態においては、２つの
キャッシュメモリにミスヒットしたときのペナルティを
低減することができる。

【００５８】実施の形態３．（３−１）キャッシュメモ
リ制御システムの構成図３は、実施の形態３であるキャ
ッシュメモリ制御システムの構成を示す図である。実施
の形態３であるキャッシュメモリ制御システムが、実施
の形態２であるキャッシュメモリ制御システムと異なる
点は、以下に示す点である。

【００５９】即ち、実施の形態３であるキャッシュメモ
リ制御装置は、低速小容量キャッシュ２から読み出され
たデータと、高速大容量キャッシュ１に記憶された各デ
ータのうち読み出し部１１による最近の読み出し頻度が
少ないデータと、を相互に入れ替えると共に、移動させ
たデータの管理情報を第１ＴＡＧメモリ３１及び第２Ｔ
ＡＧメモリ３２に更新させるキャッシュメモリ制御部３
５を有する。

【００６０】また、第１ＴＡＧメモリ３１及び第２ＴＡ
Ｇメモリ３２には、各データに対する読み出し部１１に
よる最近の読み出し頻度が記憶される。

【００６１】（３−２）キャッシュメモリ制御装置の動
作本実施の形態であるキャッシュメモリ制御装置による
動作について以下に説明する。

【００６２】キャッシュメモリ制御部３５は、読み出し
部１１により低速大容量キャッシュ２からデータが読み
出された場合、読み出されたデータを低速大容量キャッ
シュ２から第１バッファ３６に移動させる。また、キャ
ッシュメモリ制御部３５は、第１ＴＡＧメモリ３１又は
第２ＴＡＧメモリ３２にアクセスして、高速小容量キャ
ッシュ１に記憶された各データのうち、読み出し部１１
による最近の読み出し頻度が少ないデータを調べ、この
データを高速小容量キャッシュ１から第２バッファ３７
に移動させる。

【００６３】そして、キャッシュメモリ制御部３５は、
第１バッファ３６に格納されたデータを高速小容量キャ
ッシュ１のデータが格納されていたアドレスに移動させ
ると共に、第２バッファ３７に格納されたデータを低速
大容量キャッシュ２のデータが格納されていたアドレス
に移動させる。そして、キャッシュメモリ制御部３５
は、新たなデータ（高速小容量キャッシュ１に新たに記
憶されたデータ）の管理情報を第１ＴＡＧメモリ３１及
び第２ＴＡＧメモリ３２に送ると共に、新たなデータ
（低速大容量キャッシュ２に新たに記憶されたデータ）
の管理情報を第２ＴＡＧメモリ３２に送る。そして、第
１ＴＡＧメモリ３１、第２ＴＡＧメモリ３２では、それ
ぞれ、移動されたデータの管理情報が更新される。

【００６４】この際、第１ＴＡＧメモリ３１と第２ＴＡ
Ｇメモリ３２とでは、その動作速度が異なるので、読み
出し制御部１２による第１ＴＡＧメモリ３１及び第２Ｔ
ＡＧメモリ３２へのアクセスは、第１ＴＡＧメモリ３１
と第２ＴＡＧメモリ３２における更新動作が終了してか
ら行う。なお、第１ＴＡＧメモリ３１及び第２ＴＡＧメ
モリ３２の更新動作が終了する前に、読み出し制御部１
２による高速小容量キャッシュ１へのアクセスを開始さ
せたい場合には、データ入れ替えを行ったアドレスへの
アクセスを抑制させる。

【００６５】本実施の形態においては、キャッシュメモ
リ制御部３５は、読み出し部１１により読み出されたデ
ータが低速大容量キャッシュ２にある場合、上記データ
と、高速小容量キャッシュ１に記憶された各データのう
ち読み出し部１１による最近の読み出し頻度が少ないデ
ータと、を相互に入れ替える。この結果、低速大容量キ
ャッシュ２から読み出されたデータを読み出し部１１が
再度読み出すときは、高速小容量キャッシュ１から読み
出すことになり、データの読み出しの高速化を図ること
ができる。

【００６６】なお、本実施の形態においては、第１ＴＡ
Ｇメモリ３１を演算制御部１３内に含めることもでき
る。この場合におけるキャッシュメモリ制御システムの
構成を図４に示す。これにより、読み出し制御部１２
は、第１ＴＡＧメモリ３１に一層迅速にアクセスするこ
とができる。

【００６７】実施の形態４．一般的に、コンピュータ等
の情報処理装置には、メモリデバイスと、これを制御す
るメモリデバイス制御装置が使用されている。従来、１
つのメモリデバイス制御装置は、１つのチップ（以下、
メモリデバイス制御チップという）内に組み込まれてい
た。

【００６８】図５は、従来のメモリデバイス制御チップ
を含むメモリデバイス制御システムの構成を示す図であ
る。

【００６９】（４−１）従来のメモリデバイス制御シス
テムの構成従来のメモリデバイス制御システムは、メモ
リデバイス６０と、ＣＰＵ６１と、ＣＰＵ６１の指令に
基づいてメモリデバイス６０を制御するメモリデバイス
制御装置６２を含むメモリデバイス制御チップ６３と、
を有する。

【００７０】メモリデバイス制御チップ６３の構成につ
いて以下に説明する。

【００７１】メモリデバイス制御チップ６３の一方側の
端部には、ＣＰＵ６１からの信号を入力するためのＣＰ
Ｕ用入力端子６４が設けられている。また、メモリデバ
イス制御チップ６３の他方側の端部には、メモリデバイ
ス６０へ信号を出力するためのメモリデバイス用出力端
子６５と、メモリデバイス６０から出力される信号を入
力するためのメモリデバイス用入力端子６６と、が設け
られている。

【００７２】メモリデバイス制御チップ６３内には、メ
モリデバイス制御装置６２が含まれている。そして、メ
モリデバイス制御装置６２の一方側の入力部は、ＣＰＵ
用入力端子６４と接続されている。また、メモリデバイ
ス制御装置の他方側の出力部は、メモリデバイス用出力
端子６５と接続されている。また、メモリデバイス制御
装置６２の他方側の入力部は、メモリデバイス用入力端
子６６と接続されている。

【００７３】そして、メモリデバイス制御チップ６３の
ＣＰＵ用入力端子６４はＣＰＵ６１と接続され、メモリ
デバイス制御チップ６３のメモリデバイス用出力端子６
５はメモリデバイス６０の入力部と接続され、メモリデ
バイス制御チップ６３のメモリデバイス用入力端子６６
はメモリデバイス６０の出力部と接続される。

【００７４】このようにして構成されたメモリデバイス
制御システムの動作について以下に説明する。

【００７５】（４−２）従来のメモリデバイス制御シス
テムの動作メモリデバイス６０の所定アドレスからデー
タを読み出すように指示する信号を、ＣＰＵ６１がメモ
リデバイス制御チップ６３のＣＰＵ用入力端子６４に送
る。上記信号は、メモリデバイス制御装置６２の一方側
の入力部へ送られる。メモリデバイス制御装置６２は、
その他方側の出力部から上記所定アドレスをメモリデバ
イス用出力端子６５を介して、メモリデバイス６０の入
力部に送る。この結果、メモリデバイス６０は、その出
力部から所定アドレスに格納されたデータをメモリデバ
イス制御チップ６３のメモリデバイス用入力端子６６に
送る。上記データがメモリデバイス用入力端子６６から
メモリデバイス制御装置６２の他方側の入力部に入力さ
れる。

【００７６】しかしながら、従来のメモリデバイス制御
システムには、以下に示すような問題点があった。即
ち、従来では、１つのメモリデバイス制御チップには、
１つのメモリデバイス制御装置しか含めることができな
かった。このため、複数のメモリデバイス制御装置が必
要な場合には、複数のメモリデバイス制御チップを製造
する必要があり、製造コストが高くなるという問題点が
あった。また、製造した各メモリデバイス制御チップを
管理する必要があり、管理コストも高くなってしまっ
た。

【００７７】そこで、本実施の形態では、１つのメモリ
デバイス制御チップ内に複数のメモリデバイス制御装置
を含めることができるメモリデバイス制御システムを提
供することを目的とする。

【００７８】一般的に、メモリデバイス制御装置はゲー
ト数が少ないので、複数のメモリデバイス制御装置を１
つのメモリデバイス制御チップに含めることは可能であ
る。しかし、２つのメモリデバイス制御装置をそのまま
１つのチップに含める場合、メモリデバイス制御チップ
に設ける端子数は、１つのメモリデバイス制御装置を含
むメモリデバイス制御チップに設ける端子数に比べて、
約２倍必要となる。このため、メモリデバイス制御チッ
プが大きくなってしまい、チップ製造コストが高くなっ
てしまう。

【００７９】本実施の形態では、１つのメモリデバイス
制御チップ内に複数のメモリデバイス制御装置を含める
ことができると共に、チップの小型化を図ることができ
るシステムを以下に説明する。

【００８０】図６は、実施の形態４であるメモリデバイ
ス制御システムの構成を示す図である。なお、対比のた
めに、従来のメモリデバイス制御システムの構成（メモ
リデバイスＡを制御するメモリデバイスＡ制御システ
ム、メモリデバイスＢを制御するメモリデバイスＢ制御
システム）も合わせて示す。図６において、従来のメモ
リデバイス制御システムのＣＰＵは省略してある。

【００８１】（４−３）実施の形態４であるメモリデバ
イス制御システムの構成メモリデバイス制御システム
は、メモリデバイスＡ６０ａ及びメモリデバイスＢ６０
ｂと、ＣＰＵ６１と、ＣＰＵ６１の指令に基づいてメモ
リデバイスＡ６０ａ及びメモリデバイスＢ６０ｂを制御
するメモリデバイス制御チップ６８と、を有する。

【００８２】（４−３−１）メモリデバイス制御チップ
の構成先ず、メモリデバイス制御チップ６８に形成され
た各端子について説明する。

【００８３】メモリデバイス制御チップ６８の一方側の
端部には、ＣＰＵ６１からの信号を入力するためのＣＰ
Ｕ用入力端子７０が設けられている。また、メモリデバ
イス制御チップ６８の他方側の端部には、メモリデバイ
スへ信号を出力するためのメモリデバイス用出力端子７
１と、メモリデバイスから出力される信号を入力するた
めのメモリデバイス用入力端子７２とが設けられてい
る。

【００８４】メモリデバイス制御チップ内には、メモリ
デバイスＡ６０ａを制御するメモリデバイスＡ制御装置
６２ａと、メモリデバイスＢ６０ｂを制御するメモリデ
バイスＢ制御装置６２ｂと、が含まれている。

【００８５】メモリデバイスＡ制御装置６２ａの一方側
の入力部及びメモリデバイスＢ制御装置６２ｂの一方側
の入力部は、共に、ＣＰＵ用入力端子７０と接続されて
いる。なお、ＣＰＵ用入力端子７０の一部の端子は、後
述する第１セレクタ部と接続されている。

【００８６】また、メモリデバイス制御チップ６８内に
は、メモリデバイスＡ制御装置６２ａの他方側の出力部
と、メモリデバイスＢ制御装置６２ｂの他方側の出力部
と、のうちいずれか一方の出力部をメモリデバイス用出
力端子７１と接続させる第１セレクタ部７３が含まれ
る。

【００８７】なお、第１セレクタ部７３には、ＣＰＵ用
入力端子７０から切り替え信号（いずれのメモリデバイ
ス制御装置の出力部をメモリデバイス用出力端子７１と
接続させるかを示す信号）が送られる。そして、第１セ
レクタ部７３は、上記切り替え信号に基づいて、メモリ
デバイスＡ制御装置６２ａの他方側の出力部又はメモリ
デバイスＢ制御装置６２ｂの他方側の出力部のうち、い
ずれか一方の出力部を、メモリデバイス用出力端子７１
と接続させる。

【００８８】また、メモリデバイスＡ制御装置６２ａの
他方側の入力部及びメモリデバイスＢ制御装置６２ｂの
他方側の入力部は、メモリデバイス用入力端子７２と接
続されている。

【００８９】（４−３−２）メモリデバイス制御チップ
を含めたシステムの構成の説明そして、メモリデバイス
制御チップ６８のＣＰＵ用入力端子７０は、ＣＰＵ６１
と接続される。メモリデバイス制御チップ６８のメモリ
デバイス用出力端子７１は、メモリデバイスＡ６０ａの
入力部及びメモリデバイスＢ６０ｂの入力部に接続され
る。

【００９０】また、メモリデバイス制御システムは、メ
モリデバイスＡ６０ａの出力部と、メモリデバイスＢ６
０ｂの出力部と、のうちいずれか一方の出力部をメモリ
デバイス用入力端子７２と接続させる第２セレクタ部７
４を有する。なお、第２セレクタ部７４には、ＣＰＵ６
１から切り替え信号（いずれのメモリデバイスの出力部
をメモリデバイス用入力端子７２と接続させるかを示す
信号）が送られる。そして、第２セレクタ部７４は、上
記切り替え信号に基づいて、メモリデバイスＡ６０ａの
出力部又はメモリデバイスＢ６０ｂの出力部のうち、い
ずれか一方の出力部を、メモリデバイス用入力端子７２
と接続させる。

【００９１】このようにして構成されたメモリデバイス
制御システムにおいて、各メモリデバイス制御装置がそ
れぞれ対応するメモリデバイスからデータを読み出す動
作について、以下に説明する。

【００９２】（４−４）メモリデバイスＡ制御装置６２
ａがメモリデバイスＡ６０ａからデータを読み出す動作
（１）メモリデバイスＡ６０ａからデータを読み出す動
作ＣＰＵ６１がメモリデバイスＡ６０ａの所定アドレス
からデータを読み出すように指示する信号をメモリデバ
イス制御チップ６８のＣＰＵ用入力端子７０に送る。上
記信号は、メモリデバイスＡ制御装置６２ａの一方側の
入力部及びメモリデバイスＢ制御装置６２ｂの一方側の
入力部へ送られる。また、ＣＰＵ６１は、第１セレクタ
部７３に、切り替え信号（メモリデバイスＡ制御装置６
２ａの出力部をメモリデバイス用出力端子７１と接続さ
せるかを示す信号）を送ると共に、第２セレクタ部７４
に切り替え信号（メモリデバイスＡ６０ａの出力部をメ
モリデバイス用入力端子７２と接続させるかを示す信
号）を送る。

【００９３】メモリデバイスＡ制御装置６２ａ及びメモ
リデバイスＢ制御装置６２ｂは、その他方側の出力部か
ら上記所定アドレスを第１セレクタ部７３へ送る。な
お、メモリデバイスＡ制御装置６２ａは、所定アドレス
をメモリデバイスＡ６０ａが受信するのに適した方法で
アドレスを出力し、メモリデバイスＢ制御装置６２ｂ
は、所定アドレスをメモリデバイスＢ６０ｂが受信する
のに適した方法でアドレスを出力する。

【００９４】本動作の場合、メモリデバイスＡ制御装置
６２ａから所定アドレスをメモリデバイスＡ６０ａに送
る必要があるので、第１セレクタ部７３は、ＣＰＵ６１
からの切り替え信号に基づいて、メモリデバイスＡ制御
装置６２ａから出力された所定アドレスをメモリデバイ
ス用出力端子７１を介して、メモリデバイスＡ６０ａに
送る。

【００９５】この結果、メモリデバイスＡ６０ａは、そ
の出力部から所定アドレスに格納されたデータを第２セ
レクタ部７４へ送る。また、上記所定アドレスはメモリ
デバイスＢ６０ｂにも送られるので、メモリデバイスＢ
６０ｂからもデータが第２セレクタ部７４に送られる。
本動作の場合、メモリデバイスＡ６０ａからデータをメ
モリデバイスＡ制御装置６２ａに送る必要があるので、
第２セレクタ部７４は、ＣＰＵ６１からの切り替え信号
に基づいて、メモリデバイスＡ６０ａのデータをメモリ
デバイス用入力端子７２に送る。そして、メモリデバイ
ス入力端子７２からメモリデバイスＡ制御装置６２ａの
他方側の入力部にデータが送られる。

【００９６】（２）メモリデバイスＢからデータを読み
出す動作ＣＰＵ６１が、メモリデバイスＢ６０ｂの所定
アドレスからデータを読み出すように指示する信号をメ
モリデバイス制御チップ６８のＣＰＵ用入力端子７０に
送る。上記信号は、メモリデバイスＡ制御装置６２ａの
一方側の入力部及びメモリデバイスＢ制御装置６２ｂの
一方側の入力部へ送られる。また、ＣＰＵ６１は、第１
セレクタ部７３に、切り替え信号（メモリデバイスＢ制
御装置６２ｂの出力部をメモリデバイス用出力端子７１
と接続させるかを示す信号）を送ると共に、第２セレク
タ部７４に切り替え信号（メモリデバイスＢ６０ｂの出
力部をメモリデバイス用入力端子７２と接続させるかを
示す信号）を送る。

【００９７】メモリデバイスＡ制御装置６２ａ及びメモ
リデバイスＢ制御装置６２ｂは、その他方側の出力部か
ら上記所定アドレスを第１セレクタ部７３へ送る。

【００９８】本動作の場合、メモリデバイスＢ制御装置
６２ｂから所定アドレスをメモリデバイスＢ６０ｂに送
る必要があるので、第１セレクタ部７３は、ＣＰＵ６１
からの切り替え信号に基づいて、メモリデバイスＢ制御
装置６２ｂから出力された所定アドレスをメモリデバイ
ス用出力端子７１を介して、メモリデバイスＢ６０ｂに
送る。なお、所定アドレスは、メモリデバイスＡ６０ａ
の入力部にも送られる。

【００９９】この結果、メモリデバイスＡ６０ａ及びメ
モリデバイスＢ６０ｂは、共に、その出力部から所定ア
ドレスに格納されたデータを第２セレクタ部７４へ送
る。本動作の場合、メモリデバイスＢ６０ｂからデータ
をメモリデバイスＢ制御装置６２ｂに送る必要があるの
で、第２セレクタ部７４は、ＣＰＵ６１からの切り替え
信号に基づいて、メモリデバイスＢ６０ｂのデータをメ
モリデバイス用入力端子７２に送る。そして、メモリデ
バイス入力端子７２からメモリデバイスＢ制御装置６２
ｂの他方側の入力部にデータが送られる。

【０１００】なお、メモリデバイス制御チップ６８にお
いては、ＣＰＵ６１からのＩ／Ｏ信号に基づいて、メモ
リデバイス制御装置の他方側の入力部を出力部に切り替
えると共に、メモリデバイスのデータ出力部をデータ入
力部に切り替えることができる。

【０１０１】そして、データの書き込み動作を行う場合
には、ＣＰＵ６１からのＩ／Ｏ信号に基づいて、メモリ
デバイス制御装置の他方側の入力部は、データ出力部と
なり、メモリデバイスのデータ出力部はデータ入力部と
なる。そして、第２セレクタ部７４は、ＣＰＵ６１から
の切り替え信号に基づいて、メモリデバイスＡ制御装置
６２ａのデータ出力部とメモリデバイス制御装置６２ｂ
のデータ出力部とのうち、いずれか一方のデータ出力部
をメモリデバイスのデータ入力部に接続させる。この結
果、メモリデバイス制御装置のデータ出力部からメモリ
デバイスのデータ入力部にデータを書き込むことができ
る。

【０１０２】また、本実施の形態では、２つのメモリデ
バイスを制御できるメモリデバイス制御チップについて
説明したが、いずれか一方のメモリデバイスを制御する
ように設定できる。この設定については、第１セレクタ
部７３及び第２セレクタ部７４に対して、システム起動
時にコンフィグレーションを行う。即ち、いずれのメモ
リデバイス制御装置の出力部がメモリデバイス用出力端
子７１に常時接続されるように第１セレクタ部７３を設
定する。また、いずれのメモリデバイスの出力部がメモ
リデバイス用入力端子７２に常時接続されるように第２
セレクタ部７４を設定する。このように各セレクタ部を
設定することにより、メモリデバイス制御チップは、い
ずれか一方のメモリデバイスを制御するように設定でき
る。

【０１０３】また、本実施の形態においては、３つ以上
のメモリデバイス制御装置を１つのチップに含めること
もできる。そして、３つ以上のメモリデバイスを制御す
るメモリデバイス制御チップを構成することも可能であ
る。この場合においては、第１セレクタ部７３及び第２
セレクタ部７４には、３つ以上の入力データのうち、１
つのデータを出力できるセレクタを用いる必要がある。

【０１０４】本実施の形態においては、１つのチップに
複数のメモリデバイス制御装置を含めることができるの
で、複数のメモリデバイス制御装置を使用する場合、そ
の製造コスト、管理コストを低減できる。そして、本実
施の形態では、複数メモリデバイス制御装置を含むメモ
リ制御チップの端子数は、１つのメモリデバイス制御装
置を含むメモリデバイス制御チップの端子数と、同程度
にできる。このため、複数のメモリデバイス制御装置を
１つのチップに含めても、チップの大きさは従来程度に
抑えることができる。

【０１０５】実施の形態５．メモリデバイス制御装置６
２は、メモリデバイスに固有な制御を行う機能と、メモ
リデバイスに依存しない制御を行う機能と、を有する。
そして、メモリデバイス制御装置６２が有する各機能を
ハードウェア化すると、メモリデバイス制御装置は、以
下のような各部に分けられる。即ち、図７（ａ）に示す
ように、メモリデバイス制御装置６２は、メモリデバイ
スに固有な制御を行う第１メモリデバイス制御固有部８
２及び第２メモリデバイス制御固有部８５と、メモリデ
バイスに依存しない制御を行うメモリデバイス制御共通
部８４と、に分けられる。

【０１０６】そして、本実施の形態では、複数のメモリ
デバイスを制御するメモリデバイス制御チップ内に、第
１メモリデバイス制御固有部及び第２メモリデバイス制
御固有部を複数個設ける必要があるが、メモリデバイス
制御共通部は１個設ければよい。このため、複数のメモ
リデバイス制御装置を１つのチップに含める場合、メモ
リデバイス制御共通部に関するハードウェア量を低減で
きる。

【０１０７】本実施の形態であるメモリデバイス制御シ
ステムにおいて、実施の形態４であるメモリデバイス制
御システムと異なる点は、メモリデバイス制御チップの
構成が異なる点にあり、その他の構成は実施の形態４と
同様である。

【０１０８】（５−１）メモリデバイス制御チップの構
成図７（ｂ）は、本実施の形態であるメモリデバイス制
御チップの構成を示す図である。

【０１０９】本実施の形態であるメモリデバイス制御チ
ップ８０には、実施の形態４であるメモリデバイス制御
チップの端子（ＣＰＵ用入力端子７０、メモリデバイス
用出力端子７１、メモリデバイス用入力端子７２）が設
けられている。

【０１１０】（メモリデバイス制御チップ内の各部につ
いて）メモリデバイス制御チップ８０には、ＣＰＵ用入
力端子７０と接続され、ＣＰＵ６１（図７（ｂ）には示
していない）からの指令信号を解読して、解読結果を後
述するメモリデバイス制御共通部に送る第１メモリデバ
イスＡ制御固有部８２ａ及び第１メモリデバイスＢ制御
固有部８２ｂが含まれる。

【０１１１】ここで、第１メモリデバイス制御固有部８
２ａ，８２ｂは、それぞれ、制御するメモリデバイスに
固有の指令信号を解読するので、各第１メモリデバイス
制御固有部の構成は、制御するメモリデバイスに固有な
構成となる。

【０１１２】メモリデバイス制御チップ８０には、第１
メモリデバイスＡ制御固有部８２ａの出力部及び第１メ
モリデバイスＢ制御固有部８２ｂの出力部のうち、ＣＰ
Ｕ６１からの切り替え信号に基づいて、いずれか一方の
出力部を後述するメモリデバイス制御共通部と接続させ
る第３セレクタ部８３と、第３セレクタ部８３からの出
力（解読結果）を後述する第２メモリデバイスＡ制御固
有部及び第２メモリデバイスＢ制御固有部に送るメモリ
デバイス制御共通部８４と、が含まれる。

【０１１３】なお、ＣＰＵ用入力端子７０の一部の端子
は、第３セレクタ部８３と接続されており、ＣＰＵ用入
力端子７０を介して、ＣＰＵ６１から切り替え信号が第
３セレクタ部８３に送られる。また、メモリデバイス制
御共通部８４は、後述する第２メモリデバイス制御固有
部が動作を行っているとき、必要に応じて、上記解読結
果を一時的に保持することもできる。

【０１１４】メモリデバイス制御チップ８０には、メモ
リデバイス制御共通部８４から送られた解読結果に基づ
いてＣＰＵ６１からの指令を実行する（例えば、アドレ
スの送信）第２メモリデバイスＡ制御固有部８５ａ及び
第２メモリデバイスＢ制御固有部８５ｂと、これらの第
２メモリデバイス制御固有部の出力をＣＰＵ６１からの
切り替え信号に基づいて、いずれか一方の出力をメモリ
デバイス用出力端子７１に接続させる第４セレクタ部８
６と、を有する。

【０１１５】なお、ＣＰＵ用入力端子７２の一部の端子
は、第４セレクタ部８６と接続されており、ＣＰＵ用入
力端子７２を介して、ＣＰＵ６１からの切り替え信号が
第４セレクタ部８６に送られる。

【０１１６】また、第２メモリデバイスＡ制御固有部８
５ａの他方側の入力部及び第２メモリデバイスＢ制御固
有部８５ｂの他方側の入力部は、メモリデバイス用入力
端子７２と接続されている。

【０１１７】（５−２）メモリデバイス制御チップの動
作本実施の形態におけるメモリデバイス制御チップ８０
の動作について、メモリデバイスＡからデータを読み出
す場合について説明する。

【０１１８】ＣＰＵ６１がメモリデバイスＡ６０ａから
データを読み出すように指示する指令信号をメモリデバ
イス制御チップ８０のＣＰＵ用入力端子７０に送る。上
記指令信号は、第１メモリデバイスＡ制御固有部８２ａ
の一方側の入力部及び第１メモリデバイスＢ制御固有部
８２ｂの一方側の入力部へ送られる。各第１メモリデバ
イス制御固有部では、ＣＰＵ６１からの指令を解読し、
解読結果を第３セレクタ部８３へ送る。本動作の場合、
第１メモリデバイスＡ制御固有部８２ａの解読結果が必
要なので、第３セレクタ部８３は、ＣＰＵ６１からの切
り替え信号（第１メモリデバイスＡ制御固有部の出力部
をメモリデバイス制御共通部と接続させる旨を示す信
号）に基づいて、第１メモリデバイスＡ制御固有部８２
ａから出力された解読結果をメモリデバイス制御共通部
８４へ送る。

【０１１９】メモリデバイス制御共通部８４から上記解
読結果が第２メモリデバイスＡ制御固有部８５ａ及び第
２メモリデバイスＢ制御固有部８５ｂに送られる。第２
メモリデバイスＡ制御固有部８５ａ及び第２メモリデバ
イスＢ制御固有部８５ｂでは、上記解読結果に基づい
て、アドレスの送信を行う。そして、アドレスは第４セ
レクタ部８６に送られる。本動作では、第２メモリデバ
イスＡ制御固有部８５ａからアドレスをメモリデバイス
Ａ６０ａに送る必要があるので、第４セレクタ部８６
は、ＣＰＵ６１からの切り替え信号に基づいて、第２メ
モリデバイスＡ制御固有部８５ａから出力されたアドレ
スをメモリデバイス用出力端子７１に出力する。このア
ドレスは、メモリデバイスＡ６０ａ及びメモリデバイス
Ｂ６０ｂの入力部に送られる。

【０１２０】この結果、メモリデバイスＡ６０ａ及びメ
モリデバイスＢ６０ｂは、共に、その出力部から所定ア
ドレスに格納されたデータを第２セレクタ部７４へ送
る。第２セレクタ部７４は、ＣＰＵ６１からの切り替え
信号に基づいて、メモリデバイスＡ６０ａのデータをメ
モリデバイス用入力端子７２に送る。そして、メモリデ
バイス入力端子７２から第２メモリデバイスＡ制御固有
部８５ａの他方側の入力部にデータが送られる。

【０１２１】本実施の形態では、メモリデバイス制御チ
ップ８０内に含まれるメモリデバイス制御装置は複数に
分けられている（第１メモリデバイス制御固有部、２メ
モリデバイス制御固有部、メモリデバイス制御共通
部）。そして、本実施の形態のメモリデバイス制御チッ
プ内に含めるメモリデバイス制御共通部８４は、１個だ
けでよい。このため、複数のメモリデバイス制御装置を
１つのチップに含める場合、メモリデバイス制御共通部
に関するハードウェア量を低減できる。

【０１２２】

【発明の効果】請求項１に記載の発明によれば、書き込
み手段は、第１キャッシュメモリの記憶内容と第２キャ
ッシュメモリの記憶内容とが異なるように、データ（主
記憶装置から読み込まれたデータ）を第１キャッシュメ
モリ又は第２キャッシュメモリのいずれか一方に書き込
んでいる。このため、第２キャッシュメモリの記憶内容
は、全て第１キャッシュメモリの記憶内容と異なってい
るので、第２キャッシュメモリの容量を有効に活用する
ことができ、第２キャッシュメモリがアクセスされたと
きのヒット率を向上させることができる。

【０１２３】また、第１管理情報記憶手段には、第１キ
ャッシュメモリに記憶されているデータの管理情報が、
第２管理情報記憶手段には、第１キャッシュメモリに記
憶されているデータの管理情報及び第２キャッシュメモ
リに記憶されているデータの管理情報と、が記憶されて
いる。そして、データの読み出し要求を受けた場合、読
み出し手段は、データの管理情報を読み出すことがで
き、読み出し要求のデータに対して、そのアドレスとい
ずれのキャッシュメモリに存在するかを知ることができ
る。このため、読み出し手段は、管理情報に基づいて、
データの存在するキャッシュメモリから迅速に、データ
を読み出すことができる。

【０１２４】また、読み出し手段は、データ読み出し指
令手段によるデータ読み出し要求を受けた場合、第１管
理情報記憶手段及び第２管理情報記憶手段にアクセスす
るが、演算制御装置によるデータ読み出し要求を受けた
場合、第２管理情報記憶手段にのみアクセスする。ま
た、読み出し手段は、演算制御装置からデータの読み出
し要求を受けても、データ読み出し指令手段によるデー
タ読み出し要求に基づいた読み出し動作を行っていると
きは、その動作を優先して行う。

【０１２５】このため、システムバスに演算制御装置が
接続されていて、この演算制御装置がキャッシュメモリ
にアクセスできる場合であっても、第１キャッシュメモ
リにあるデータが、データ読み出し指令手段により連続
的に読み出し要求を受けている場合には、第１キャッシ
ュメモリからデータを高速に読み出す動作は途中で中断
されずに、連続的に行われる。

【０１２６】請求項２に記載の発明によれば、第１管理
情報記憶手段及び第２管理情報記憶手段は、それぞれ、
高速メモリ及び低速メモリである。このため、読み出し
手段は、読み出し要求データに対して、第１管理情報記
憶手段及び第２管理情報記憶手段の両者にアクセスする
と、第１管理情報記憶手段から早くアクセス結果を得ら
れる。そして、読み出し要求データが第１キャッシュメ
モリに存在しない場合、読み出し手段は、予めシステム
バス使用権付与手段にシステムバス使用権要求を出す。

【０１２７】そして、第２管理情報記憶手段からのアク
セス結果が読み出し手段に返されたとき、第１キャッシ
ュメモリ及び第２キャッシュメモリのいずれにデータが
存在しない場合、既にシステムバス使用権要求を出して
いるので、迅速にシステムバス使用権を得ることができ
る。この結果、読み出し手段は、読み出し要求データが
第１キャッシュメモリ及び第２キャッシュメモリの両者
に存在しない場合、上記システムバス使用権に基づい
て、主記憶装置に迅速にアクセスすることができる。従
って、２つのキャッシュメモリにミスヒットしたときの
ペナルティを低減することができる。

【図面の簡単な説明】

【図２】実施の形態２であるキャッシュメモリ制御シ
ステムの構成を示す図である。

【図４】実施の形態３であるキャッシュメモリ制御シ
ステムの別の構成を示す図である。

【図５】従来のメモリデバイス制御システムの構成を
示す図である。

【図６】実施の形態４であるメモリデバイス制御シス
テムの構成を示す図である。

【図７】実施の形態５であるメモリデバイス制御装置
を説明する図である。

【符号の説明】１高速小容量キャッシュ、２低速大容量キャッシ
ュ、３システムバス、４主記憶装置、５Ｉ／Ｏコ
ントローラ、８データ読み出し指令部、９書き込み
部、１０書き込み制御部、１１読み出し部、１２
読み出し制御部、１３演算制御部、１４データパス
選択部（読み出し用データパス選択部及び書き込み用デ
ータパス選択部）、１５，３５キャッシュメモリ制御
部、３０演算制御装置、３１第１ＴＡＧメモリ、３２
第２ＴＡＧメモリ、３３システムバス使用権付与
部、３６第１バッファ、３７第２バッファ、６０，
６０ａ，６０ｂメモリデバイス、６１ＣＰＵ、６
２，６２ａ，６２ｂメモリデバイス制御装置、６３，
８０メモリデバイス制御チップ、６４，６４ａ，６４
ｂ，６５，６５ａ，６５ｂ，７１メモリデバイス用出
力端子、６６，６６ａ，６６ｂ，７２メモリデバイス
用入力端子、７０ＣＰＵ用入力端子、７３第１セレ
クタ部、７４第２セレクタ部、８２，８２ａ，８２ｂ
第１メモリデバイス制御固有部、８３第３セレクタ
部、８４メモリデバイス制御共通部、８５，８５ａ，
８５ｂ第２メモリデバイス制御固有部、８６第４セ
レクタ部。

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図５】

【図２】

【図３】

【図４】

【図６】

【図７】

Claims

【特許請求の範囲】

【請求項１】高速小容量の第１キャッシュメモリ及び
低速大容量の第２キャッシュメモリを制御するキャッシ
ュメモリ制御装置において、前記第１キャッシュメモリに記憶されている複数のデー
タと、前記第２キャッシュメモリに記憶されている複数
のデータと、に対して、個別のデータに対するアドレス
及びいずれのキャッシュメモリにあるかを示す管理情報
を記憶する管理情報記憶手段と、前記第１キャッシュメモリの記憶内容と前記第２キャッ
シュメモリの記憶内容とが異なるように、データを前記
第１キャッシュメモリ又は前記第２キャッシュメモリの
いずれか一方に書き込むと共に、前記データの管理情報
を前記管理情報記憶手段に書き込む書き込み手段と、データの読み出し要求を受けた場合、前記管理情報記憶
手段から前記データの管理情報を読み出し、この管理情
報に基づいて前記第１キャッシュメモリ又は前記第２キ
ャッシュメモリのいずれか一方から前記データを読み出
す読み出し手段と、を有することを特徴とするキャッシュメモリ制御装置。
【請求項２】前記読み出し手段は、データの読み出し
要求を受けた場合、前記管理情報記憶手段から前記デー
タの管理情報を読み出し、管理情報のアドレスに基づい
て、前記第１キャッシュメモリ及び前記第２キャッシュ
メモリの両者にアクセスし、前記管理情報に基づいて、
前記第１キャッシュメモリ又は前記第２キャッシュメモ
リのいずれか一方から前記データを読み出すことを特徴
とする請求項１に記載のキャッシュメモリ制御装置。
【請求項３】前記読み出し手段は、データの読み出し
要求を受けた場合、前記管理情報記憶手段から前記デー
タの管理情報を読み出し、管理情報に基づいて、前記第
１キャッシュメモリ又は前記第２キャッシュメモリのい
ずれか一方にアクセスして、前記データを読み出すこと
を特徴とする請求項１に記載のキャッシュメモリ制御装
置。
【請求項４】前記書き込み手段は、プログラムコード
データを前記第１キャッシュメモリに書き込むと共に、
オペランドデータを第２キャッシュメモリに書き込むこ
とを特徴とする請求項１、２又は３に記載のキャッシュ
メモリ制御装置。
【請求項５】前記第２キャッシュメモリから読み出さ
れたデータと、前記第１キャッシュメモリに記憶された
各データのうち前記読み出し手段による最近の読み出し
頻度が少ないデータとを相互に入れ替えると共に、移動
させたデータの管理情報を前記管理情報記憶手段に更新
させるキャッシュメモリ制御手段を有することを特徴と
する請求項１、２、３に記載のキャッシュメモリ制御装
置。
【請求項６】前記第１キャッシュメモリ及び前記第２
キャッシュメモリは、複数のセットと複数のウェイとが
それぞれ対応づけられたセットアソシエイティブキャッ
シュメモリを構成し、前記複数のウェイのうち、所定のウェイを前記第１キャ
ッシュメモリに割り当てると共に、前記所定ウェイ以外
のウェイを前記第２キャッシュメモリに割り当て、前記キャッシュメモリ制御手段は、前記第２キャッシュ
メモリから読み出された読み出しデータと、前記第１キ
ャッシュメモリに記憶された各データのうち前記読み出
し手段による最近の読み出し頻度が少ないデータと、に
ついて、前記第２キャッシュメモリの前記読み出しデー
タの格納されたセットと、前記第１キャッシュメモリの
前記セットとの間で、相互に入れ替えると共に、移動さ
せたデータの管理情報を前記管理情報記憶手段に更新さ
せることを特徴とする請求項５に記載のキャッシュメモ
リ制御装置。
【請求項７】前記書き込み手段が、過去に第１キャッ
シュメモリ及び第２キャッシュメモリに書き込んだ実績
を示す書き込み実績情報を記憶する書き込み実績情報記
憶手段と、この書き込み実績情報記憶手段に記憶された書き込み実
績情報に基づいて、前記読み出し手段により次に読み出
されるデータを予測する予測手段と、を有し、前記予測手段が予測した予測データが前記第２キャッシ
ュメモリに存在する場合、前記キャッシュメモリ制御手
段は、前記予測データと、前記第１キャッシュメモリに
記憶された各データのうち前記読み出し手段による最近
の読み出し頻度が少ないデータと、を相互に入れ替え、
移動させたデータの管理情報を前記管理情報記憶手段に
更新させることを特徴とする請求項５に記載のキャッシ
ュメモリ制御装置。
【請求項８】前記書き込み実績情報は、前記書き込み
手段により過去に書き込まれた複数のデータの管理情報
であり、前記予測手段は、前記読み出し手段により現在読み出さ
れたデータの管理情報と、前記書き込み実績記憶手段に
より記憶された各データの管理情報と、の比較に基づい
て、前記予測データを予測することを特徴とする請求項
７に記載のキャッシュメモリ制御装置。
【請求項９】高速小容量の第１キャッシュメモリ及び
低速大容量の第２キャッシュメモリを制御するキャッシ
ュメモリ制御装置において、前記第１キャッシュメモリに記憶されている複数のデー
タに対して、個別のデータに対するアドレス及び第１キ
ャッシュメモリにある旨を示す管理情報を記憶する第１
管理情報記憶手段と、前記第１キャッシュメモリに記憶されている複数のデー
タと、前記第２キャッシュメモリに記憶されている複数
のデータと、に対して、個別のデータに対するアドレス
及びいずれのキャッシュメモリにあるかを示す管理情報
を記憶する第２管理情報記憶手段と、前記第１キャッシュメモリの記憶内容と前記第２キャッ
シュメモリの記憶内容とが異なるように、データを前記
第１キャッシュメモリ又は前記第２キャッシュメモリの
いずれか一方に書き込むと共に、前記データが第１キャ
ッシュメモリに書き込まれた場合には、前記データの管
理情報を前記第２管理情報記憶手段及び前記第１管理情
報記憶手段に書き込み、前記データが第２キャッシュメ
モリに書き込まれた場合には、前記データの管理情報を
前記第２管理情報記憶手段に書き込む書き込み手段と、データの読み出し要求を行うデータ読み出し指令手段
と、このデータ読み出し指令手段によりデータ読み出し要求
を受けた場合、前記第１管理情報記憶手段又は前記第２
管理情報記憶手段のうち少なくとも一方から前記データ
の管理情報を読み出し、この管理情報に基づいて、前記
第１キャッシュメモリ又は前記第２キャッシュメモリの
いずれか一方から前記データを読み出す読み出し手段
と、を有し、前記読み出し手段は、システムバスを介して演算制御装
置と接続されており、前記演算制御装置によるデータの
読み出し要求に対しては、前記データの管理情報を前記
第２管理情報記憶手段のみから読み出し、前記データ読
み出し指令手段によるデータ読み出し要求に基づいた読
み出し動作を行っていないときに、前記第１キャッシュ
メモリ又は前記第２キャッシュメモリのいずれか一方か
ら前記データを読み出すことを特徴とするキャッシュメ
モリ制御装置。
【請求項１０】前記第１管理情報記憶手段は、高速動
作のメモリであり、前記第２管理情報記憶手段は、低速
動作のメモリであり、前記システムバスには、主記憶装置と、システムバスの
使用権を与えるシステムバス使用権付与手段と、が接続
されており、前記読み出し手段は、前記データ読み出し指令手段によ
るデータ読み出し要求に対して、前記第１管理情報記憶
手段及び前記第２管理情報記憶手段にアクセスし、前記第１管理情報記憶手段から送られた管理情報から、
前記データが前記第１キャッシュメモリに存在しないと
判定した場合には、前記システムバス使用権付与手段に
システムバス使用権の要求信号を送り、前記第２管理情報記憶手段から送られた管理情報から、
前記データが前記第１キャッシュメモリ及び前記第２キ
ャッシュメモリの両者に存在しないと判定した場合に
は、前記システムバス使用権付与手段により付与された
システムバス使用権に基づいて、主記憶装置にアクセス
することを特徴とする請求項９に記載のキャッシュメモ
リ制御装置。
【請求項１１】前記第１キャッシュメモリはＳＲＡＭ
であり、前記第２キャッシュメモリはＤＲＡＭであり、前記読み出し手段は、ＳＲＡＭに対しては、管理情報のアドレスを１サイクル
で送信し、ＤＲＡＭに対しては、管理情報のアドレスを
２分割し、分割されたアドレスをそれぞれ１サイクルに
対応させて、前記データのアドレスを２サイクルで送信
する送信手段と、ＤＲＡＭ又はＳＲＡＭのうちいずれか一方から読み出さ
れたデータを受信するデータ受信手段と、前記送信手段が管理情報のアドレスを送信した時を基準
としたとき、ＳＲＡＭから読み出されるデータを受信す
るタイミングに対して、ＤＲＡＭから読み出されるデー
タを受信するタイミングを遅らせるように前記データ受
信手段を制御するデータ受信制御手段と、を有すること
を特徴とする請求項１又は２に記載のキャッシュメモリ
制御装置。