JPH11243277A - Multilayer printed wiring board having filled via structure - Google Patents
Multilayer printed wiring board having filled via structureInfo
- Publication number
- JPH11243277A JPH11243277A JP10045397A JP4539798A JPH11243277A JP H11243277 A JPH11243277 A JP H11243277A JP 10045397 A JP10045397 A JP 10045397A JP 4539798 A JP4539798 A JP 4539798A JP H11243277 A JPH11243277 A JP H11243277A
- Authority
- JP
- Japan
- Prior art keywords
- plating
- wiring board
- via hole
- resin
- printed wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、フィルドビア構造
を有し、ヒートサイクル時の耐クラック性に優れる多層
プリント配線板について提案する。The present invention proposes a multilayer printed wiring board having a filled via structure and having excellent crack resistance during a heat cycle.
【０００２】[0002]
【従来の技術】ビルドアップ多層プリント配線板は、導
体回路と層間樹脂絶縁層とが交互に積層されたものであ
り、下層の導体回路と上層の導体回路とが、層間絶縁層
を開口してそこにめっき膜を設けてなるいわゆるバイア
ホールによって、電気的に接続されたものである。2. Description of the Related Art A build-up multilayer printed wiring board is formed by alternately laminating conductive circuits and interlayer resin insulating layers, and a lower conductive circuit and an upper conductive circuit are formed by opening an interlayer insulating layer. They are electrically connected by so-called via holes provided with a plating film.
【０００３】このようなビルドアップ多層プリント配線
板において、バイアホールは、層間絶縁層の開口部内面
にめっき膜を被覆して形成したものが一般的であった
が、めっき析出不良やヒートサイクルによる断線が発生
しやすいという問題があった。そのため最近では、その
開口部をめっきで充填して充填バイアホールとする方法
が採用されるようになった。例えば、特開平２−188992
号公報、特開平３−3298号公報には、その充填バイアホ
ールを開示する図面がある。さらに、特開平９−312472
号にも充填バイアホールに関する技術が開示されてい
る。In such a build-up multilayer printed wiring board, the via hole is generally formed by coating the inner surface of the opening of the interlayer insulating layer with a plating film. There was a problem that disconnection easily occurred. Therefore, recently, a method of filling the opening with plating to form a filled via hole has been adopted. For example, JP-A-2-188992
In Japanese Patent Application Laid-Open No. Hei 3-3298, there are drawings which disclose the filled via holes. Further, Japanese Patent Application Laid-Open No. 9-312472
Also discloses a technique related to a filled via hole.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、このよ
うな充填バイアホールは、開口部分をめっきにて充填し
たものであるため、その開口部の内面（内壁面および底
面）にめっき膜を被覆しただけのバイアホールとは異な
り、ヒートサイクル時に発生する応力が大きく、バイア
ホール部を起点として、層間樹脂絶縁層にクラックが発
生しやすいという問題があった。However, since such a filled via hole has an opening portion filled with plating, only the inner surface (inner wall surface and bottom surface) of the opening is covered with a plating film. Unlike the via hole, the stress generated during the heat cycle is large, and there is a problem that cracks easily occur in the interlayer resin insulating layer starting from the via hole.
【０００５】本発明の目的は、フィルドビア構造を有
し、ヒートサイクル時の耐クラック性に優れる多層プリ
ント配線板について提案することにある。An object of the present invention is to propose a multilayer printed wiring board having a filled via structure and having excellent crack resistance during a heat cycle.
【０００６】[0006]
【課題を解決するための手段】発明者らは、上記目的の
実現に向け鋭意研究した結果、下記〜を必須の構成
要件とする発明に想到した。 ．ビルドアップ多層プリント配線板であること（つま
り、導体回路が層間樹脂絶縁層を介して積層されている
こと）。 ．バイアホールがめっきで充填されて形成されてなる
こと。 ．層間樹脂絶縁層が「フッ素樹脂と耐熱性の熱可塑性
樹脂との複合体」、「フッ素樹脂と熱硬化性樹脂との複
合体」、「熱硬化性樹脂と耐熱性の熱可塑性樹脂との複
合体」からなること。Means for Solving the Problems The inventors of the present invention have made intensive studies for realizing the above object, and as a result, have arrived at an invention having the following essential components. . It must be a build-up multilayer printed wiring board (that is, conductive circuits are laminated via an interlayer resin insulating layer). . The via holes are formed by filling with plating. . The interlayer resin insulation layer is composed of "composite of fluororesin and heat-resistant thermoplastic resin", "composite of fluororesin and thermosetting resin", "composite of thermosetting resin and heat-resistant thermoplastic resin" The body.
【０００７】すなわち、本発明の多層プリント配線板
は、導体回路と層間樹脂絶縁層とが交互に積層された多
層プリント配線板において、前記層間樹脂絶縁層は、
「フッ素樹脂と耐熱性の熱可塑性樹脂との複合体」、
「フッ素樹脂と熱硬化性樹脂との複合体」、「熱硬化性
樹脂と耐熱性の熱可塑性樹脂との複合体」からなり、そ
の層間樹脂絶縁層には、開口部が設けられ、該開口部に
めっきが充填されてバイアホールが形成されていること
を特徴とする。That is, in the multilayer printed wiring board of the present invention, in a multilayer printed wiring board in which conductive circuits and interlayer resin insulating layers are alternately laminated, the interlayer resin insulating layer is
"Composite of fluororesin and heat-resistant thermoplastic resin",
"Composite of fluororesin and thermosetting resin", "composite of thermosetting resin and heat-resistant thermoplastic resin", the interlayer resin insulating layer is provided with an opening, the opening The portion is filled with plating to form a via hole.
【０００８】このような本発明の多層プリント配線板に
おいて、 (1) バイアホールおよび導体回路の表面は粗化処理され
ていることがより望ましい構成である。この理由は、上
層の層間樹脂絶縁層との密着性を改善するためである。 (2) 層間樹脂絶縁層に設けた開口部の内壁面は粗化処理
されていることがより望ましい構成である。この理由
は、その開口部に形成されるバイアホールとの密着性を
改善するためである。 (3) バイアホールが接続する下層側の導体回路（内層パ
ッド）は、その表面が粗化処理されており、その粗化面
を介して前記バイアホールと接続していることがより望
ましい構成である。この理由は、バイアホールと内層パ
ッド（下層導体回路）との密着性を向上させるためであ
る。 (4) バイアホール上に、さらに他のバイアホールが形成
されていることがより望ましい構成である。この理由
は、バイアホールによる配線のデットスペースを無く
し、より一層の高密度化が達成できるからである。 (5) バイアホールが形成された層間樹脂絶縁層は、フッ
素樹脂と、ポリエーテルスルフォンやポリフェニレンエ
ーテル、ポリフェレンスルフィド、ポリエチレンテレフ
タレート、ポリスルフォンなどの耐熱性の熱可塑性樹脂
（熱分解温度が250℃以上）との複合体、もしくは、フ
ッ素樹脂と、エポキシ樹脂やビスマレイミドートリアジ
ン樹脂、フェノール樹脂などの熱硬化性樹脂との複合
体、であることがより望ましい構成である。この理由
は、めっきを充填して形成してなる充填バイアホール
は、ヒートサイクル時に発生する応力が大きく、通常の
熱硬化性樹脂からなる層間樹脂絶縁層ではクラックが発
生しやすいが、上記したフッ素樹脂と耐熱性の熱可塑性
樹脂との複合体やフッ素樹脂と熱硬化性樹脂との複合体
を用いた層間樹脂絶縁層によれば、靱性が高く、クラッ
クを確実に抑制することができるからである。また、か
かる複合体は、フッ素樹脂の誘電率が低く、伝搬遅延な
どが発生しにくいからである。さらに、層間樹脂絶縁層
として、エポキシ樹脂やビスマレイミドートリアジン樹
脂、フェノール樹脂などの熱硬化性樹脂と、ポリエーテ
ルスルフォンやポリフェニレンエーテル、ポリフェレン
スルフィド、ポリエチレンテレフタレート、ポリスルフ
ォンなどの耐熱性の熱可塑性樹脂との複合体を使用する
ことができる。この理由は、熱硬化性樹脂により耐熱性
を確保し、熱可塑性樹脂により破壊靱性を向上させるこ
とができるため、充填バイアホールであってもクラック
の発生を抑制できるからである。 (6) （バイアホールの直径）／（層間樹脂絶縁層の厚
み）の比が１〜４であること、また導体回路の厚さが25
μｍ未満であることがより望ましい構成である。この理
由は、ファインパターンが形成しやすいからである。 (7) バイアホールの表面には、窪みがあってもよい。こ
の理由は、バイアホール上にさらにバイアホールを接続
する場合に、バイアホールの底部に直角形状が生じない
ため、ヒートサイクル時にクラックが発生にしくいから
である。 (8) バイアホールは、層間樹脂絶縁層に設けた開口部の
内面に金属核が打ち込まれ、次いで、その金属核を触媒
核として無電解めっき膜が形成され、その無電解めっき
膜上に電解めっき膜が形成されてなる構成でもよい。こ
の理由は、その開口部に形成されるバイアホールとの密
着性を改善するためである。In such a multilayer printed wiring board of the present invention, (1) it is preferable that the surfaces of the via holes and the conductor circuits are roughened. The reason for this is to improve the adhesion to the upper interlayer resin insulation layer. (2) It is more preferable that the inner wall surface of the opening provided in the interlayer resin insulating layer is roughened. The reason for this is to improve the adhesion to the via hole formed in the opening. (3) The lower conductor circuit (inner layer pad) to which the via hole is connected has a roughened surface, and it is more preferable that the lower conductor circuit is connected to the via hole via the roughened surface. is there. The reason for this is to improve the adhesion between the via hole and the inner layer pad (lower layer conductor circuit). (4) It is more preferable that another via hole is formed on the via hole. The reason for this is that a dead space for wiring due to via holes can be eliminated, and higher density can be achieved. (5) The interlayer resin insulation layer in which the via hole is formed is made of a fluororesin and a heat-resistant thermoplastic resin such as polyethersulfone, polyphenylene ether, polyphenylene sulfide, polyethylene terephthalate, and polysulfone (having a thermal decomposition temperature of 250 ° C). Or a composite of a fluororesin and a thermosetting resin such as an epoxy resin, a bismaleimide-triazine resin, and a phenol resin. The reason is that the filled via hole formed by filling the plating has a large stress generated during a heat cycle, and cracks are likely to occur in the interlayer resin insulating layer made of a normal thermosetting resin. According to the interlayer resin insulating layer using a composite of a resin and a heat-resistant thermoplastic resin or a composite of a fluororesin and a thermosetting resin, the toughness is high and cracks can be reliably suppressed. is there. In addition, in such a composite, the dielectric constant of the fluororesin is low, and propagation delay and the like are unlikely to occur. Furthermore, as an interlayer resin insulating layer, a thermosetting resin such as an epoxy resin, a bismaleimide-triazine resin, a phenol resin, and a heat-resistant thermoplastic such as polyether sulfone, polyphenylene ether, polyphenylene sulfide, polyethylene terephthalate, and polysulfone. A complex with a resin can be used. The reason is that the heat resistance can be ensured by the thermosetting resin and the fracture toughness can be improved by the thermoplastic resin, so that cracks can be suppressed even in the filled via hole. (6) The ratio of (diameter of via hole) / (thickness of interlayer resin insulation layer) is 1 to 4 and the thickness of the conductor circuit is 25
It is a more desirable configuration to be less than μm. The reason is that a fine pattern is easily formed. (7) The surface of the via hole may have a depression. The reason for this is that when a via hole is further connected to the via hole, a right-angled shape does not occur at the bottom of the via hole, so that cracks are unlikely to occur during a heat cycle. (8) In the via hole, a metal nucleus is driven into the inner surface of the opening provided in the interlayer resin insulating layer. A configuration in which a plating film is formed may be used. The reason for this is to improve the adhesion to the via hole formed in the opening.
【０００９】[0009]
【発明の実施の形態】導体回路と層間樹脂絶縁層とが交
互に積層された本発明の多層プリント配線板は、前記層
間樹脂絶縁層が、フッ素樹脂と耐熱性の熱可塑性樹脂と
の複合体、フッ素樹脂と熱硬化性樹脂との複合体、また
は熱硬化性樹脂と耐熱性樹脂との複合体からなり、その
層間樹脂絶縁層には、開口部が設けられ、該開口部にめ
っきが充填されてバイアホールが形成されている点に特
徴がある。BEST MODE FOR CARRYING OUT THE INVENTION A multilayer printed wiring board according to the present invention in which conductive circuits and interlayer resin insulating layers are alternately laminated, wherein the interlayer resin insulating layer is a composite of a fluororesin and a heat-resistant thermoplastic resin. , A composite of a fluororesin and a thermosetting resin or a composite of a thermosetting resin and a heat-resistant resin, the interlayer resin insulating layer is provided with an opening, and the opening is filled with plating. It is characterized in that a via hole is formed.
【００１０】このような本発明の構成によれば、バイア
ホールがめっきで充填されているので、開口がめっき膜
で被覆されたものに比べて、めっきの析出不良やヒート
サイクルに起因する断線不良が発生しにくくなる。ま
た、層間樹脂絶縁層が、フッ素樹脂と耐熱性の熱可塑性
樹脂との複合体、またはフッ素樹脂と熱硬化性樹脂との
複合体からなるので、破壊靱性値が高く、開口をめっき
で充填した充填バイアホールを採用しても、ヒートサイ
クル時に金属が熱膨張して、バイアホールを起点とした
クラックが生じることもない。また、フッ素樹脂は誘電
率が低く、伝搬遅延などが発生しにくい。According to the structure of the present invention, since the via holes are filled with plating, the disconnection failure caused by plating deposition failure and heat cycle is lower than that of the via hole covered with the plating film. Is less likely to occur. In addition, since the interlayer resin insulating layer is made of a composite of a fluororesin and a heat-resistant thermoplastic resin, or a composite of a fluororesin and a thermosetting resin, the fracture toughness value is high, and the openings are filled with plating. Even if the filled via holes are employed, the metal does not thermally expand during the heat cycle, and cracks starting from the via holes do not occur. In addition, fluororesin has a low dielectric constant and is unlikely to cause propagation delay and the like.
【００１１】このような本発明において、層間樹脂絶縁
層の開口内壁面には、粗化面が形成されていることが好
ましい。この理由は、充填めっきからなるバイアホール
と層間樹脂絶縁層との密着性を向上させるためである。In the present invention, it is preferable that a roughened surface is formed on the inner wall surface of the opening of the interlayer resin insulating layer. The reason for this is to improve the adhesion between the via hole formed by filling plating and the interlayer resin insulating layer.
【００１２】本発明の多層プリント配線板は、下層導体
回路の表面に設けた粗化層を介してバイアホールが電気
的に接続されていることが好ましい。これにより、その
粗化層が導体回路とバイアホールの密着性を改善してい
るので、ＰＣＴのような高温多湿条件下やヒートサイク
ル条件下でもその導体回路とバイアホールとの界面で剥
離が発生しにくくなる。In the multilayer printed wiring board of the present invention, it is preferable that via holes are electrically connected to each other through a roughened layer provided on the surface of the lower conductive circuit. As a result, the roughened layer improves the adhesion between the conductor circuit and the via hole, so that peeling occurs at the interface between the conductor circuit and the via hole even under high-temperature and high-humidity conditions such as PCT or under heat cycle conditions. It becomes difficult to do.
【００１３】なお、前記導体回路の側面にも粗化層が形
成されていると、導体回路側面と層間樹脂絶縁層との密
着不足によりこれらの界面を起点として層間樹脂絶縁層
に向けて垂直に発生するクラックを抑制することができ
る点で有利である。If a roughened layer is also formed on the side surface of the conductor circuit, the interface between the conductor circuit side surface and the interlayer resin insulation layer is perpendicular to the interlayer resin insulation layer starting from the interface due to insufficient adhesion. This is advantageous in that the generation of cracks can be suppressed.
【００１４】このような導体回路の表面に形成される粗
化層の厚さは、１〜10μｍがよい。この理由は、厚すぎ
ると層間ショートの原因となり、薄すぎると被着体との
密着力が低くなるからである。この粗化層を形成する粗
化処理としては、導体回路の表面を、酸化（黒化）−還
元処理するか、有機酸と第二銅錯体の混合水溶液でスプ
レー処理するか、あるいは銅−ニッケル−リン針状合金
めっきで処理する方法がよい。The thickness of the roughened layer formed on the surface of such a conductor circuit is preferably 1 to 10 μm. The reason for this is that if it is too thick, it causes interlayer short-circuit, and if it is too thin, the adhesion to the adherend decreases. As the roughening treatment for forming the roughened layer, the surface of the conductor circuit is subjected to oxidation (blackening) -reduction treatment, spray treatment with a mixed aqueous solution of an organic acid and a cupric complex, or copper-nickel. -A method of performing treatment by phosphor needle-shaped alloy plating is preferable.
【００１５】これらの処理のうち、酸化（黒化）−還元
処理による方法では、NaOH（20ｇ／ｌ）、NaClO2（50ｇ
／ｌ）、Na3PO4（15.0ｇ／ｌ）を酸化浴（黒化浴）、Na
OH（2.7ｇ／ｌ）、NaBH4 （1.0ｇ／ｌ）を還元浴とす
る。Among these treatments, in the method by oxidation (blackening) -reduction treatment, NaOH (20 g / l), NaClO 2 (50 g
/ L), Na 3 PO 4 (15.0 g / l) in an oxidation bath (blackening bath), Na
OH (2.7 g / l) and NaBH 4 (1.0 g / l) are used as the reducing bath.
【００１６】また、有機酸−第二銅錯体の混合水溶液を
用いた処理では、スプレーやバブリングなどの酸素共存
条件下で次のように作用し、下層導体回路である銅など
の金属箔を溶解させる。 Ｃｕ＋Ｃｕ（II）Ａn →２Ｃｕ（Ｉ）Ａn/2 ２Ｃｕ（Ｉ）Ａn/2 ＋ｎ／４Ｏ2 ＋ｎＡＨ （エアレーション） →２Ｃｕ（II）Ａn ＋ｎ／２Ｈ2 Ｏ Ａは錯化剤（キレート剤として作用）、ｎは配位数であ
る。In a treatment using a mixed aqueous solution of an organic acid-copper complex, the following action is performed under the coexistence conditions of oxygen such as spraying and bubbling to melt a metal foil such as copper which is a lower conductor circuit. Let it. Cu + Cu (II) A n → 2Cu (I) A n / 2 2Cu (I) A n / 2 + n / 4O 2 + nAH (aeration) → 2Cu (II) A n + n / 2H 2 O A is a complexing agent (chelate) N acts as a coordination number.
【００１７】この処理で用いられる第二銅錯体は、アゾ
ール類の第二銅錯体がよい。このアゾール類の第二銅錯
体は、金属銅などを酸化するための酸化剤として作用す
る。アゾール類としては、ジアゾール、トリアゾール、
テトラゾールがよい。なかでもイミダゾール、２−メチ
ルイミダゾール、２−エチルイミダゾール、２−エチル
−４−メチルイミダゾール、２−フェニルイミダゾー
ル、２−ウンデシルイミダゾールなどがよい。このアゾ
ール類の第二銅錯体の含有量は、１〜15重量％がよい。
この範囲内にあれば、溶解性および安定性に優れるから
である。The cupric complex used in this treatment is preferably an azole cupric complex. The cupric complex of azoles acts as an oxidizing agent for oxidizing metallic copper and the like. As the azoles, diazole, triazole,
Tetrazole is preferred. Among them, imidazole, 2-methylimidazole, 2-ethylimidazole, 2-ethyl-4-methylimidazole, 2-phenylimidazole, 2-undecylimidazole and the like are preferable. The content of the cupric complex of azoles is preferably 1 to 15% by weight.
This is because, when it is in this range, solubility and stability are excellent.
【００１８】また、有機酸は、酸化銅を溶解させるため
に配合させるものである。具体例としては、ギ酸、酢
酸、プロピオン酸、酪酸、吉草酸、カプロン酸、アクリ
ル酸、クロトン酸、シュウ酸、マロン酸、コハク酸、グ
ルタル酸、マレイン酸、安息香酸、グリコール酸、乳
酸、リンゴ酸、スルファミン酸から選ばれるいずれか少
なくとも１種がよい。この有機酸の含有量は、 0.1〜30
重量％がよい。酸化された銅の溶解性を維持し、かつ溶
解安定性を確保するためである。なお、発生した第一銅
錯体は、酸の作用で溶解し、酸素と結合して第二銅錯体
となって、再び銅の酸化に寄与する。The organic acid is added to dissolve copper oxide. Specific examples include formic acid, acetic acid, propionic acid, butyric acid, valeric acid, caproic acid, acrylic acid, crotonic acid, oxalic acid, malonic acid, succinic acid, glutaric acid, maleic acid, benzoic acid, glycolic acid, lactic acid, apple At least one selected from acids and sulfamic acids is preferred. The content of this organic acid is 0.1-30
% By weight is good. This is for maintaining the solubility of the oxidized copper and ensuring the solubility stability. The generated cuprous complex dissolves under the action of an acid and combines with oxygen to form a cupric complex, which again contributes to copper oxidation.
【００１９】この有機酸−第二銅錯体からなるエッチン
グ液には、銅の溶解やアゾール類の酸化作用を補助する
ために、ハロゲンイオン、例えば、フッ素イオン、塩素
イオン、臭素イオンなどを加えてもよい。このハロゲン
イオンは、塩酸、塩化ナトリウムなどを添加して供給で
きる。ハロゲンイオン量は、0.01〜20重量％がよい。こ
の範囲内にあれば、形成された粗化層は層間樹脂絶縁層
との密着性に優れるからである。To the etching solution comprising the organic acid-cupric complex, a halogen ion, for example, a fluorine ion, a chlorine ion, a bromine ion or the like is added in order to dissolve copper and assist the oxidizing action of azoles. Is also good. The halogen ions can be supplied by adding hydrochloric acid, sodium chloride, or the like. The amount of halogen ions is preferably 0.01 to 20% by weight. This is because if it is within this range, the formed roughened layer has excellent adhesion to the interlayer resin insulating layer.
【００２０】この有機酸−第二銅錯体からなるエッチン
グ液は、アゾール類の第二銅錯体および有機酸（必要に
応じてハロゲンイオン）を、水に溶解して調製する。The etching solution comprising the organic acid-cupric complex is prepared by dissolving a cupric complex of an azole and an organic acid (halogen ion if necessary) in water.
【００２１】また、銅−ニッケル−リンからなる針状合
金のめっき処理では、硫酸銅１〜40ｇ／ｌ、硫酸ニッケ
ル 0.1〜6.0 ｇ／ｌ、クエン酸10〜20ｇ／ｌ、次亜リン
酸塩10〜100 ｇ／ｌ、ホウ酸10〜40ｇ／ｌ、界面活性剤
0.01〜10ｇ／ｌからなる液組成のめっき浴を用いること
が望ましい。In the plating treatment of a needle-shaped alloy composed of copper-nickel-phosphorus, copper sulfate 1-40 g / l, nickel sulfate 0.1-6.0 g / l, citric acid 10-20 g / l, hypophosphite 10-100 g / l, boric acid 10-40 g / l, surfactant
It is desirable to use a plating bath having a liquid composition of 0.01 to 10 g / l.
【００２２】本発明の多層プリント配線板は、充填バイ
アホール上に、さらに他のバイアホールが形成されてい
ることが好ましい。これにより、バイアホール直上に他
のバイアホールを形成することができるので、バイアホ
ールによる配線のデッドスペースなどを無くして配線の
高密度化を実現することができる。In the multilayer printed wiring board of the present invention, it is preferable that another via hole is formed on the filled via hole. As a result, another via hole can be formed immediately above the via hole, so that a high-density wiring can be realized without a dead space of the wiring due to the via hole.
【００２３】本発明において、層間樹脂絶縁層として
は、フッ素樹脂と耐熱性の熱可塑性樹脂との複合体、フ
ッ素樹脂と熱硬化性樹脂との複合体、熱硬化性樹脂と耐
熱性の熱可塑性樹脂との複合体を用いることができる。In the present invention, as the interlayer resin insulating layer, a composite of a fluororesin and a heat-resistant thermoplastic resin, a composite of a fluororesin and a thermosetting resin, a thermosetting resin and a heat-resistant thermoplastic A composite with a resin can be used.
【００２４】特に本発明では、バイアホールが形成され
る層間樹脂絶縁層として、フッ素樹脂と耐熱性の熱可塑
性樹脂との複合体、またはフッ素樹脂と熱硬化性樹脂と
の複合体を使用することが好ましい。この場合の熱硬化
性樹脂としては、エポキシ樹脂、ポリイミド樹脂、フェ
ノール樹脂、熱硬化性ポリフェニレンエーテル（ＰＰ
Ｅ）などが使用できる。耐熱性の熱可塑性樹脂として
は、熱分解温度が 250℃以上のものが望ましく、ポリテ
トラフルオロエチレン（ＰＴＦＥ）等のフッ素樹脂、ポ
リエチレンテレフタレート（ＰＥＴ）、ポリスルフォン
（ＰＳＦ）、ポリフェニレンスルフィド（ＰＰＳ）、熱
可塑型ポリフェニレンエーテル（ＰＰＥ）、ポリエーテ
ルスルフォン（ＰＥＳ）、ポリエーテルイミド（ＰＥ
Ｉ）、ポリフェニレンスルフォン（ＰＰＥＳ）、４フッ
化エチレン６フッ化プロピレン共重合体（ＦＥＰ）、４
フッ化エチレンパーフロロアルコキシ共重合体（ＰＦ
Ａ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエー
テルエーテルケトン（ＰＥＥＫ）、ポリオレフィン系樹
脂などが使用できる。フッ素樹脂としては、ポリテトラ
フルオロエチレンであることが望ましい。最も汎用のフ
ッ素樹脂だからである。In particular, in the present invention, a composite of a fluororesin and a heat-resistant thermoplastic resin or a composite of a fluororesin and a thermosetting resin is used as an interlayer resin insulating layer in which a via hole is formed. Is preferred. As the thermosetting resin in this case, epoxy resin, polyimide resin, phenol resin, thermosetting polyphenylene ether (PP
E) can be used. As the heat-resistant thermoplastic resin, those having a thermal decomposition temperature of 250 ° C. or more are desirable, and fluororesins such as polytetrafluoroethylene (PTFE), polyethylene terephthalate (PET), polysulfone (PSF), and polyphenylene sulfide (PPS) , Thermoplastic polyphenylene ether (PPE), polyether sulfone (PES), polyetherimide (PE
I), polyphenylene sulfone (PPES), tetrafluoroethylene hexafluoropropylene copolymer (FEP),
Fluorinated ethylene perfluoroalkoxy copolymer (PF
A), polyethylene naphthalate (PEN), polyetheretherketone (PEEK), polyolefin-based resin and the like can be used. Desirably, the fluororesin is polytetrafluoroethylene. This is because it is the most general-purpose fluororesin.
【００２５】前記フッ素樹脂と熱硬化樹脂との複合体と
して、より望ましくは、フッ素樹脂繊維の布とその布の
空隙に充填された熱硬化性樹脂との複合体を用いる。こ
の場合の熱硬化性樹脂としては、エポキシ樹脂、ポリイ
ミド樹脂、ポリアミド樹脂、フェノール樹脂から選ばれ
るいずれか少なくとも１種以上を用いることが望まし
い。フッ素樹脂繊維の布としては、その繊維を織った布
や不織布などを用いることが望ましい。不織布は、フッ
素樹脂繊維の短繊維または長繊維をバインダーとともに
抄造してシートを作り、このシートを加熱して繊維同士
を融着させて製造する。As the composite of the fluororesin and the thermosetting resin, more preferably, a composite of a fluororesin fiber cloth and a thermosetting resin filled in voids of the cloth is used. As the thermosetting resin in this case, it is desirable to use at least one or more selected from an epoxy resin, a polyimide resin, a polyamide resin, and a phenol resin. As the cloth made of fluororesin fiber, it is desirable to use a cloth woven or nonwoven cloth of the fiber. The nonwoven fabric is manufactured by forming a sheet by making short fibers or long fibers of a fluororesin fiber together with a binder, and then heating the sheet to fuse the fibers together.
【００２６】熱硬化性樹脂と熱可塑性樹脂の複合体とし
ては、エポキシ樹脂−ＰＥＳ、エポキシ樹脂−ＰＳＦ、
エポキシ樹脂−ＰＰＳ、エポキシ樹脂−ＰＰＥＳなどが
使用できる。As a composite of a thermosetting resin and a thermoplastic resin, epoxy resin-PES, epoxy resin-PSF,
Epoxy resin-PPS, epoxy resin-PPES, or the like can be used.
【００２７】また本発明において、層間樹脂絶縁層とし
ては、無電解めっき用接着剤を用いることができる。こ
の無電解めっき用接着剤としては、硬化処理された酸あ
るいは酸化剤に可溶性の耐熱性樹脂粒子が、硬化処理ま
たは固化処理によって酸あるいは酸化剤に難溶性となる
未硬化の耐熱性樹脂中に分散されてなるものが最適であ
る。この理由は、酸や酸化剤で処理することにより、耐
熱性樹脂粒子が溶解除去されて、表面に蛸つぼ状のアン
カーからなる粗化面を形成できるからである。In the present invention, an adhesive for electroless plating can be used as the interlayer resin insulating layer. As the adhesive for electroless plating, heat-resistant resin particles that are soluble in a cured acid or oxidizing agent are included in an uncured heat-resistant resin that becomes hardly soluble in an acid or an oxidizing agent by a curing treatment or a solidifying treatment. What is dispersed is optimal. The reason for this is that by treating with an acid or an oxidizing agent, the heat-resistant resin particles are dissolved and removed, and a roughened surface composed of an octopus pot-shaped anchor can be formed on the surface.
【００２８】上記無電解めっき用接着剤において、特に
硬化処理された前記耐熱性樹脂粒子としては、平均粒
径が10μｍ以下の耐熱性樹脂粉末、平均粒径が２μｍ
以下の耐熱性樹脂粉末を凝集させた凝集粒子、平均粒
径が２〜10μｍの耐熱性樹脂粉末と平均粒径が２μｍ以
下の耐熱性樹脂粉末との混合物、平均粒径が２〜10μ
ｍの耐熱性樹脂粉末の表面に平均粒径が２μｍ以下の耐
熱性樹脂粉末または無機粉末のいずれか少なくとも１種
を付着させてなる疑似粒子、平均粒径が 0.1〜0.8 μ
ｍの耐熱性樹脂粉末と平均粒径が 0.8μｍを超え２μｍ
未満の耐熱性樹脂粉末との混合物、平均粒径が 0.1〜
1.0 μｍの耐熱性樹脂粉末、から選ばれるいずれか少な
くとも１種を用いることが望ましい。これらは、より複
雑なアンカーを形成できるからである。この無電解めっ
き用接着剤で使用される酸あるいは酸化剤に難溶性の耐
熱性樹脂は、前述のフッ素樹脂および耐熱性熱可塑性樹
脂からなる樹脂複合体、フッ素樹脂および熱硬化性樹脂
から成る樹脂複合体、熱可塑性樹脂および熱硬化性樹脂
からなる樹脂複合体を用いることが好ましい。In the above-mentioned adhesive for electroless plating, particularly as the heat-resistant resin particles subjected to the curing treatment, a heat-resistant resin powder having an average particle diameter of 10 μm or less, an average particle diameter of 2 μm
Aggregated particles obtained by aggregating the following heat-resistant resin powder, a mixture of a heat-resistant resin powder having an average particle size of 2 to 10 μm and a heat-resistant resin powder having an average particle size of 2 μm or less, and an average particle size of 2 to 10 μm
m, a pseudo particle obtained by adhering at least one of a heat-resistant resin powder or an inorganic powder having an average particle diameter of 2 μm or less to the surface of the heat-resistant resin powder having an average particle diameter of 0.1 to 0.8 μm.
m heat resistant resin powder and average particle size exceeding 0.8 μm and 2 μm
Mixture with heat-resistant resin powder of less than 0.1, average particle size 0.1 ~
It is desirable to use at least one selected from heat-resistant resin powder of 1.0 μm. This is because they can form more complex anchors. The heat-resistant resin hardly soluble in an acid or an oxidizing agent used in the adhesive for electroless plating is a resin composite comprising the above-mentioned fluororesin and a heat-resistant thermoplastic resin, a resin comprising a fluororesin and a thermosetting resin. It is preferable to use a resin composite comprising a composite, a thermoplastic resin and a thermosetting resin.
【００２９】次に、本発明の多層プリント配線板を製造
する一方法について説明する。 (1) まず、コア基板の表面に内層銅パターンを形成した
配線基板を作製する。このコア基板への銅パターンの形
成は、銅張積層板をエッチングして行うか、あるいは、
ガラスエポキシ基板やポリイミド基板、セラミック基
板、金属基板などの基板に無電解めっき用接着剤層を形
成し、この接着剤層表面を粗化して粗化面とし、ここに
無電解めっきを施す方法、もしくはいわゆるセミアディ
ティブ法（その粗化面全体に無電解めっきを施し、めっ
きレジストを形成し、めっきレジスト非形成部分に電解
めっきを施した後、めっきレジストを除去し、エッチン
グ処理して、電解めっき膜と無電解めっき膜とからなる
導体回路を形成する方法）により形成される。Next, one method of manufacturing the multilayer printed wiring board of the present invention will be described. (1) First, a wiring board having an inner copper pattern formed on the surface of a core board is manufactured. The copper pattern is formed on the core substrate by etching the copper clad laminate, or
A method of forming an adhesive layer for electroless plating on a substrate such as a glass epoxy substrate, a polyimide substrate, a ceramic substrate, and a metal substrate, roughening the surface of the adhesive layer to a roughened surface, and applying electroless plating to the substrate; Alternatively, the so-called semi-additive method (electroless plating is performed on the entire roughened surface, a plating resist is formed, and the electroless plating is performed on a portion where the plating resist is not formed. Then, the plating resist is removed, etching is performed, and electrolytic plating is performed. (A method of forming a conductor circuit composed of a film and an electroless plating film).
【００３０】さらに必要に応じて、上記配線基板の銅パ
ターン表面（下層導体回路の表面）に銅−ニッケル−リ
ンからなる粗化層を形成する。この粗化層は、無電解め
っきにより形成される。この無電解めっき水溶液の液組
成は、銅イオン濃度、ニッケルイオン濃度、次亜リン酸
イオン濃度が、それぞれ 2.2×10-2〜 4.1×10-2 mol／
ｌ、 2.2×10-3〜 4.1×10-3 mol／ｌ、0.20〜0.25 mol
／ｌであることが望ましい。この範囲で析出する被膜の
結晶構造は針状構造になるため、アンカー効果に優れる
からである。この無電解めっき水溶液には上記化合物に
加えて錯化剤や添加剤を加えてもよい。粗化層の形成方
法としては、前述したように、銅−ニッケル−リン針状
合金めっきによる処理、酸化−還元処理、銅表面を粒界
に沿ってエッチングする処理にて粗化面を形成する方法
などがある。If necessary, a roughened layer made of copper-nickel-phosphorus is formed on the surface of the copper pattern of the wiring board (the surface of the lower conductive circuit). This roughened layer is formed by electroless plating. The solution composition of this electroless plating aqueous solution has a copper ion concentration, a nickel ion concentration, and a hypophosphite ion concentration of 2.2 × 10 −2 to 4.1 × 10 −2 mol / mol, respectively.
1, 2.2 × 10 -3 to 4.1 × 10 -3 mol / l, 0.20 to 0.25 mol
/ L is desirable. This is because the crystalline structure of the film deposited in this range has a needle-like structure, and thus has an excellent anchor effect. A complexing agent or an additive may be added to the electroless plating aqueous solution in addition to the above compounds. As a method of forming the roughened layer, as described above, a roughened surface is formed by a treatment using copper-nickel-phosphorus needle-like alloy plating, an oxidation-reduction treatment, and a treatment for etching the copper surface along grain boundaries. There are methods.
【００３１】なお、コア基板には、スルーホールが形成
され、このスルーホールを介して表面と裏面の配線層を
電気的に接続することができる。また、スルーホールお
よびコア基板の導体回路間には樹脂が充填されて、平滑
性を確保してもよい。A through hole is formed in the core substrate, and the front and rear wiring layers can be electrically connected through the through hole. Further, a resin may be filled between the through hole and the conductor circuit of the core substrate to ensure smoothness.
【００３２】(2) 次に、前記(1) で作製した配線基板の
上に、層間樹脂絶縁層を形成する。特に本発明では、バ
イアホールを形成する層間樹脂絶縁材として、フッ素樹
脂と耐熱性の熱可塑性樹脂との複合体、フッ素樹脂と熱
硬化性樹脂との複合体、熱硬化性樹脂と熱可塑性樹脂と
の複合体を用いる。特に、これらの複合体を樹脂マトリ
ックスとした無電解めっき用接着剤を用いることが望ま
しい。(2) Next, an interlayer resin insulating layer is formed on the wiring board manufactured in the above (1). In particular, in the present invention, as an interlayer resin insulating material forming a via hole, a composite of a fluororesin and a heat-resistant thermoplastic resin, a composite of a fluororesin and a thermosetting resin, a thermosetting resin and a thermoplastic resin Is used. In particular, it is desirable to use an adhesive for electroless plating using these composites as a resin matrix.
【００３３】(3) 前記(2) で形成した無電解めっき用接
着剤層を乾燥した後、バイアホール形成用開口を設け
る。アクリル化などで感光化した樹脂の場合は、露光，
現像してから熱硬化することにより、また、フッ素樹脂
と耐熱性の熱可塑性樹脂との複合体、フッ素樹脂と熱硬
化性樹脂との複合体、感光化してない熱硬化性樹脂と熱
可塑性樹脂との複合体の場合は、熱硬化したのちレーザ
ー加工することにより、前記接着剤層にバイアホール形
成用の開口部を設ける。このとき、（バイアホールの直
径）／（層間樹脂絶縁層の厚み）の比が１〜４であるこ
とが好ましい。この理由は、その比が１未満であると、
開口部に電解めっき液が入らず、開口部にめっきが析出
しないからであり、一方、その比が４を超えると、開口
部のめっき充填の程度が悪くなるからである。(3) After drying the electroless plating adhesive layer formed in (2), an opening for forming a via hole is provided. In the case of resin sensitized by acrylation,
By developing and then thermosetting, a composite of a fluororesin and a heat-resistant thermoplastic resin, a composite of a fluororesin and a thermosetting resin, a non-photosensitized thermosetting resin and a thermoplastic resin In the case of a composite with the above, an opening for forming a via hole is provided in the adhesive layer by laser processing after thermosetting. At this time, the ratio of (diameter of via hole) / (thickness of interlayer resin insulating layer) is preferably 1 to 4. The reason for this is that if the ratio is less than 1,
This is because the electrolytic plating solution does not enter the opening and the plating does not precipitate in the opening. On the other hand, when the ratio exceeds 4, the degree of filling of the opening with the plating deteriorates.
【００３４】(4) 次に、層間樹脂絶縁層の場合は、プラ
ズマ処理などで粗化することが望ましい。めっき膜との
密着性を改善できるからである。無電解めっき用接着剤
を使用した場合は、硬化した前記接着剤層の表面に存在
するエポキシ樹脂粒子を酸あるいは酸化剤によって分解
または溶解して除去し、接着剤層表面を粗化処理する。
ここで、上記酸としては、リン酸、塩酸、硫酸、あるい
は蟻酸や酢酸などの有機酸があるが、特に有機酸を用い
ることが望ましい。粗化処理した場合に、バイアホール
から露出する金属導体層を腐食させにくいからである。
一方、上記酸化剤としては、クロム酸、過マンガン酸塩
（過マンガン酸カリウムなど）を用いることが望まし
い。(4) Next, in the case of an interlayer resin insulation layer, it is desirable to roughen it by a plasma treatment or the like. This is because the adhesion to the plating film can be improved. When an adhesive for electroless plating is used, the epoxy resin particles present on the surface of the cured adhesive layer are decomposed or dissolved by an acid or an oxidizing agent and removed, and the surface of the adhesive layer is roughened.
Here, examples of the acid include phosphoric acid, hydrochloric acid, sulfuric acid, and organic acids such as formic acid and acetic acid, and it is particularly preferable to use an organic acid. This is because when the roughening treatment is performed, the metal conductor layer exposed from the via hole is hardly corroded.
On the other hand, it is desirable to use chromic acid and permanganate (such as potassium permanganate) as the oxidizing agent.
【００３５】(5) 次に、接着剤層表面を粗化した配線基
板に触媒核を付与する。触媒核の付与には、貴金属イオ
ンや貴金属コロイドなどを用いることが望ましく、一般
的には、塩化パラジウムやパラジウムコロイドを使用す
る。なお、触媒核を固定するために加熱処理を行うこと
が望ましい。このような触媒核としてはパラジウムがよ
い。(5) Next, a catalyst nucleus is applied to the wiring board whose surface of the adhesive layer is roughened. It is desirable to use a noble metal ion or a noble metal colloid for providing the catalyst nucleus, and generally, palladium chloride or a palladium colloid is used. Note that it is desirable to perform a heat treatment to fix the catalyst core. Palladium is preferred as such a catalyst core.
【００３６】(6) 次に、無電解めっき用接着剤表面に無
電解めっきを施し、粗化面全面に追従するように、無電
解めっき膜を形成する。このとき、無電解めっき膜の厚
みは、0.1〜５μｍ、より望ましくは 0.5〜３μｍとす
る。つぎに、無電解めっき膜上にめっきレジストを形成
する。めっきレジスト組成物としては、特にクレゾール
ノボラック型エポキシ樹脂やフェノールノボラック型エ
ポキシ樹脂のアクリレートとイミダゾール硬化剤からな
る組成物を用いることが望ましいが、他に市販品のドラ
イフィルムを使用することもできる。(6) Next, electroless plating is applied to the surface of the adhesive for electroless plating, and an electroless plating film is formed so as to follow the entire roughened surface. At this time, the thickness of the electroless plating film is 0.1 to 5 μm, more preferably 0.5 to 3 μm. Next, a plating resist is formed on the electroless plating film. As the plating resist composition, it is particularly desirable to use a composition comprising an acrylate of a cresol novolak type epoxy resin or an acrylate of a phenol novolak type epoxy resin and an imidazole curing agent. Alternatively, a commercially available dry film may be used.
【００３７】(7) 次に、めっきレジスト非形成部に電解
めっきを施し、導体回路、ならびに開口部にめっきを充
填したバイアホールを形成する。このとき、電解めっき
膜の厚みは、５〜30μｍが望ましく、導体回路としての
厚みがバイアホール径の１／２未満となるようにするこ
とが望ましい。ここで、上記電解めっきとしては、銅め
っきを用いることが望ましい。(7) Next, electrolytic plating is applied to the portion where the plating resist is not formed to form a conductor circuit and via holes filled with plating in the openings. At this time, the thickness of the electrolytic plating film is desirably 5 to 30 μm, and the thickness of the conductor circuit is desirably less than の of the via hole diameter. Here, it is desirable to use copper plating as the electrolytic plating.
【００３８】(8) さらに、めっきレジストを除去した
後、硫酸と過酸化水素の混合液や過硫酸ナトリウム、過
硫酸アンモニウムなどのエッチング液でめっきレジスト
下の無電解めっき膜を溶解除去して、独立した導体回路
と充填バイアホールとする。(8) After the plating resist is removed, the electroless plating film under the plating resist is dissolved and removed with a mixed solution of sulfuric acid and hydrogen peroxide or an etching solution such as sodium persulfate and ammonium persulfate. Conductor circuit and filled via hole.
【００３９】(9) 次に、導体回路の表面に粗化層を形成
する。粗化層の形成方法としては、エッチング処理、研
磨処理、酸化還元処理、めっき処理がある。これらの処
理のうち酸化還元処理は、NaOH（20ｇ／ｌ）、NaClO
2（50ｇ／ｌ）、Na3PO4（15.0ｇ／ｌ）を酸化浴（黒化
浴）、NaOH（2.7ｇ／ｌ）、NaBH4 （1.0ｇ／ｌ）を還元
浴とする。また、銅−ニッケル−リン合金層からなる粗
化層は、無電解めっき処理による析出により形成され
る。この合金の無電解めっき液としては、硫酸銅１〜40
ｇ／ｌ、硫酸ニッケル 0.1〜6.0 ｇ／ｌ、クエン酸10〜
20ｇ／ｌ、次亜リン酸塩10〜100 ｇ／ｌ、ホウ酸10〜40
ｇ／ｌ、界面活性剤0.01〜10ｇ／ｌからなる液組成のめ
っき浴を用いることが望ましい。(9) Next, a roughened layer is formed on the surface of the conductor circuit. Examples of the method of forming the roughened layer include an etching process, a polishing process, an oxidation-reduction process, and a plating process. Of these treatments, the oxidation-reduction treatment is NaOH (20 g / l), NaClO
2 (50 g / l) and Na 3 PO 4 (15.0 g / l) as an oxidation bath (blackening bath), NaOH (2.7 g / l) and NaBH 4 (1.0 g / l) as a reduction bath. Further, the roughened layer composed of the copper-nickel-phosphorus alloy layer is formed by deposition by electroless plating. As an electroless plating solution for this alloy, copper sulfate 1 to 40
g / l, nickel sulfate 0.1-6.0 g / l, citric acid 10-
20 g / l, hypophosphite 10-100 g / l, boric acid 10-40
It is desirable to use a plating bath having a liquid composition of 0.1 g / l and a surfactant of 0.01 to 10 g / l.
【００４０】さらに、この粗化層表面をイオン化傾向が
銅より大きくチタン以下である金属もしくは貴金属の層
にて被覆する。スズの場合は、ホウフッ化スズ−チオ尿
素、塩化スズ−チオ尿素液を使用する。このとき、Cu−
Snの置換反応により 0.1〜２μｍ程度のSn層が形成され
る。貴金属の場合は、スパッタや蒸着などの方法が採用
できる。Further, the surface of the roughened layer is covered with a layer of a metal or a noble metal whose ionization tendency is larger than copper and equal to or less than titanium. In the case of tin, tin borofluoride-thiourea or tin chloride-thiourea liquid is used. At this time, Cu-
A Sn layer having a thickness of about 0.1 to 2 μm is formed by the Sn substitution reaction. In the case of a noble metal, a method such as sputtering or vapor deposition can be adopted.
【００４１】(10)次に、この基板上に層間樹脂絶縁層と
して、無電解めっき用接着剤層を形成する。 (11)さらに、前記 (3)〜(8) の工程を繰り返してさらに
上層の導体回路を設ける。この導体回路は、はんだパッ
ドとして機能する導体パッドあるいはバイアホールであ
る。(10) Next, an adhesive layer for electroless plating is formed on the substrate as an interlayer resin insulating layer. (11) Further, the above steps (3) to (8) are repeated to provide a further upper layer conductive circuit. This conductor circuit is a conductor pad or via hole that functions as a solder pad.
【００４２】(12)次に、こうして得られた配線基板の表
面に、ソルダーレジスト組成物を塗布し、その塗膜を乾
燥した後、この塗膜に、開口部を描画したフォトマスク
フィルムを載置して露光、現像処理することにより、導
体回路のうちはんだパッド（導体パッド、バイアホール
を含む）部分を露出させた開口部を形成する。ここで、
前記開口部の開口径は、はんだパッドの径よりも大きく
することができ、はんだパッドを完全に露出させてもよ
い。また、逆に前記開口部の開口径は、はんだパッドの
径よりも小さくすることができ、はんだパッドの縁周を
ソルダーレジスト層で被覆することができる。この場
合、はんだパッドをソルダーレジスト層で抑えることが
でき、はんだパッドの剥離を防止できる。(12) Next, a solder resist composition is applied to the surface of the wiring board thus obtained, and the coating film is dried. Then, a photomask film having an opening is drawn on the coating film. By exposing and developing the conductive circuit, an opening is formed to expose a solder pad (including a conductive pad and a via hole) in the conductive circuit. here,
The diameter of the opening may be larger than the diameter of the solder pad, and the solder pad may be completely exposed. Conversely, the diameter of the opening can be smaller than the diameter of the solder pad, and the periphery of the solder pad can be covered with a solder resist layer. In this case, the solder pads can be suppressed by the solder resist layer, and peeling of the solder pads can be prevented.
【００４３】(13)次に、前記開口部から露出した前記は
んだパッド部上に「ニッケル−金」の金属層を形成す
る。ニッケル層は１〜７μｍが望ましく、金層は0.01〜
0.06μｍがよい。この理由は、ニッケル層は、厚すぎる
と抵抗値の増大を招き、薄すぎると剥離しやすいからで
ある。一方金層は、厚すぎるとコスト増になり、薄すぎ
るとはんだ体との密着効果が低下するからである。(13) Next, a “nickel-gold” metal layer is formed on the solder pad exposed from the opening. The nickel layer is preferably 1 to 7 μm, and the gold layer is 0.01 to
0.06 μm is preferred. The reason for this is that if the nickel layer is too thick, the resistance value will increase, and if it is too thin, it will easily peel off. On the other hand, if the gold layer is too thick, the cost increases, and if it is too thin, the effect of adhering to the solder body decreases.
【００４４】(14)次に、前記開口部から露出した前記は
んだパッド部上にはんだ体を供給する。はんだ体の供給
方法としては、はんだ転写法や印刷法を用いることがで
きる。ここで、はんだ転写法は、プリプレグにはんだ箔
を貼合し、このはんだ箔を開口部分に相当する箇所のみ
を残してエッチングすることによりはんだパターンを形
成してはんだキャリアフィルムとし、このはんだキャリ
アフィルムを、基板のソルダーレジスト開口部分にフラ
ックスを塗布した後、はんだパターンがパッドに接触す
るように積層し、これを加熱して転写する方法である。
一方、印刷法は、パッドに相当する箇所に貫通孔を設け
たメタルマスクを基板に載置し、はんだペーストを印刷
して加熱処理する方法である。(14) Next, a solder body is supplied onto the solder pad exposed from the opening. As a method of supplying the solder body, a solder transfer method or a printing method can be used. Here, in the solder transfer method, a solder foil is bonded to a prepreg, and the solder foil is etched leaving only a portion corresponding to an opening portion to form a solder pattern to form a solder carrier film. Is applied to a solder resist opening portion of a substrate, and then laminated such that a solder pattern is in contact with a pad, which is heated and transferred.
On the other hand, the printing method is a method in which a metal mask having a through-hole provided at a position corresponding to a pad is placed on a substrate, and a solder paste is printed and heated.
【００４５】[0045]
【実施例】（実施例１） 〔フッ素樹脂＋耐熱性の熱可
塑性樹脂〕 (1) ポリエーテルスルフォン（ＰＥＳ）８重量部、フッ
素樹脂（デュポン社製、テフロン）92重量部を 350℃で
加熱溶融させて混合して層間樹脂液を調製した。EXAMPLES (Example 1) [Fluororesin + heat-resistant thermoplastic resin] (1) 8 parts by weight of polyethersulfone (PES) and 92 parts by weight of a fluororesin (Teflon manufactured by DuPont) are heated at 350 ° C. The mixture was melted and mixed to prepare an interlayer resin liquid.
【００４６】(2) 表面に導体回路２を形成したビスマレ
イミドトリアジン（ＢＴ）樹脂基板１（図１(a) 参照）
を、硫酸銅８ｇ／ｌ、硫酸ニッケル 0.6ｇ、クエン酸15
ｇ／ｌ、次亜リン酸ナトリウム29ｇ／ｌ、ホウ酸31ｇ／
ｌ、界面活性剤 0.1ｇ／ｌからなるｐＨ＝９の無電解め
っき液に浸漬し、該導体回路２の表面に厚さ３μｍの銅
−ニッケル−リンからなる粗化層３を形成した。次い
で、その基板を水洗いし、0.1mol／ｌホウふっ化スズ−
1.0mol／ｌチオ尿素液からなる無電解スズ置換めっき浴
に50℃で１時間浸漬し、前記粗化層３の表面に 0.3μｍ
のスズ層を設けた（図１(b) 参照、但し、スズ層につい
ては図示しない）。(2) Bismaleimide triazine (BT) resin substrate 1 having conductive circuit 2 formed on the surface (see FIG. 1 (a))
To copper sulfate 8 g / l, nickel sulfate 0.6 g, citric acid 15
g / l, sodium hypophosphite 29 g / l, boric acid 31 g /
1) A surfactant 3 was immersed in an electroless plating solution containing 0.1 g / l of pH = 9 to form a roughened layer 3 made of copper-nickel-phosphorus having a thickness of 3 μm on the surface of the conductor circuit 2. Next, the substrate was washed with water, and 0.1 mol / l tin borofluoride-
Immersion in an electroless tin displacement plating bath composed of 1.0 mol / l thiourea solution at 50 ° C. for 1 hour
(See FIG. 1 (b), but the tin layer is not shown).
【００４７】(3) 前記(1) で調製した層間樹脂液を前記
(2) の処理を施した基板に塗布し（図１(c) 参照）、冷
却させて厚さ20μｍの層間樹脂絶縁層４を形成した。さ
らに、その層間樹脂絶縁層に波長 220nmの紫外線レーザ
を照射して直径60μｍのバイアホール用開口５を設けた
（図１(d) 参照）。(3) The interlayer resin solution prepared in (1) is
It was applied to the substrate subjected to the treatment (2) (see FIG. 1 (c)), and was cooled to form an interlayer resin insulating layer 4 having a thickness of 20 μm. Further, the interlayer resin insulating layer was irradiated with an ultraviolet laser having a wavelength of 220 nm to form a via hole opening 5 having a diameter of 60 μm (see FIG. 1D).
【００４８】(4) Ｐｄをダーゲットとして、 200Ｗ、１
分間の条件でスパッタリングし、Ｐｄ核を層間樹脂絶縁
層に打ち込んだ。 (5) 前記(4) の処理を施した基板を無電解めっき液に浸
漬し、開口部を含む層間樹脂絶縁層の表面全体に厚さ
0.6μｍの無電解銅めっき膜７を形成した（図１(e) 参
照）。 (6) めっきレジスト８を常法に従い形成した（図２(a)
参照）。(4) Using Pd as a target, 200 W, 1
Then, Pd nuclei were implanted into the interlayer resin insulating layer. (5) The substrate subjected to the treatment of (4) is immersed in an electroless plating solution, and the thickness of the entire surface of the interlayer resin insulating layer including the openings is reduced.
A 0.6 μm electroless copper plating film 7 was formed (see FIG. 1E). (6) A plating resist 8 was formed according to a conventional method (FIG. 2 (a)
reference).
【００４９】(7) 次に、以下の条件にて、めっきレジス
ト非形成部分に電解めっきを施し、厚さ15μｍの電解め
っき膜を設けて導体回路を形成すると同時に、開口部内
を充填してバイアホール10を形成した（図２(b) 参
照）。 〔電解めっき水溶液〕 硫酸銅・５水和物 ： 60 ｇ／ｌ レベリング剤（アトテック製、ＨＬ）： 40 ml／ｌ 硫酸 ： 190 ｇ／ｌ 光沢剤（アトテック製、ＵＶ） ： 0.5 ml／ｌ 塩素イオン ： 40 ppm 〔電解めっき条件〕 バブリング： 3.0 リットル／分 電流密度 ： 0.5Ａ／dm2 設定電流値： 0.18 Ａ めっき時間： 130分(7) Next, under the following conditions, a portion where the plating resist is not formed is subjected to electrolytic plating, and a 15 μm-thick electrolytic plating film is provided to form a conductive circuit. A hole 10 was formed (see FIG. 2 (b)). [Aqueous electrolytic plating solution] Copper sulfate pentahydrate: 60 g / l Leveling agent (manufactured by Atotech, HL): 40 ml / l Sulfuric acid: 190 g / l Brightening agent (manufactured by Atotech, UV): 0.5 ml / l chlorine Ion: 40 ppm [Electroplating conditions] Bubbling: 3.0 liter / min Current density: 0.5 A / dm 2 Set current: 0.18 A Plating time: 130 min
【００５０】(8) めっきレジスト８を剥離除去した後、
硫酸と過酸化水素の混合液や過硫酸ナトリウム、過硫酸
アンモニウムなどのエッチング液でめっきレジスト下の
無電解めっき膜を溶解除去して、無電解めっき膜７と電
解銅めっき膜９からなる厚さ約15μｍの導体回路11を形
成した。このとき、バイアホール表面は平坦であり、導
体回路表面とバイアホールの表面の高さは同一であっ
た。(8) After removing the plating resist 8 by stripping,
The electroless plating film under the plating resist is dissolved and removed with a mixed solution of sulfuric acid and hydrogen peroxide or an etching solution such as sodium persulfate and ammonium persulfate, and the thickness of the electroless plating film 7 and the electrolytic copper plating film 9 is reduced. A conductor circuit 11 of 15 μm was formed. At this time, the surface of the via hole was flat, and the height of the surface of the conductor circuit and the surface of the via hole were the same.
【００５１】(9) この基板に前記(2) と同様にして粗化
層３を形成し、さらに前記 (3)〜(8)の工程を繰り返し
て多層プリント配線板を製造した（図２(c) 参照）。(9) A roughened layer 3 was formed on the substrate in the same manner as in (2), and the steps (3) to (8) were repeated to manufacture a multilayer printed wiring board (FIG. c)).
【００５２】（実施例２） 〔フッ素樹脂＋熱硬化性樹
脂〕 (1) Ｗ．Ｌ．ゴア社（W.L. Gore ＆ Associates, In
c．）のゴアテックス（登録商標 ＧＯＲＥ−ＴＥＸ、
延伸ＰＴＦＥ織物用繊維として入手できる延伸テトラフ
ルオロエチレン樹脂（ＰＴＦＥ）の繊維を用いて布を織
ったものである。この布の構造は、長手方向2.54センチ
メートル当たり53本の 400デニールの繊維、および横方
向2.54センチメートル当たり52本の 400デニールの繊維
を有する）を、層間樹脂絶縁層を構成するフッ素樹脂繊
維布として用いた。(Example 2) [Fluororesin + thermosetting resin] (1) L. Gore (WL Gore & Associates, In)
c. Gore-Tex (registered trademark GORE-TEX,
The cloth is woven using expanded tetrafluoroethylene resin (PTFE) fibers available as expanded PTFE textile fibers. The structure of this fabric has 53 400 denier fibers per 2.54 cm in the longitudinal direction and 52 400 denier fibers per 2.54 cm in the transverse direction), the fluororesin fiber cloth constituting the interlayer resin insulation layer Used as
【００５３】(2) このフッ素樹脂繊維布を、15.24 セン
チメートル×15.24 センチメートルのシートに裁断し、
同じくＷ．Ｌ．ゴア社のテトラエッチ（登録商標 ＴＥ
ＴＲＡ−ＥＴＣＨ）として入手できるアルカリ金属−ナ
フタレン溶液中に浸漬した。この処理の後、布を温水で
洗ってアセトンによりすすぎ洗いをした。このとき、繊
維は、テトラエッチにより暗褐色になり、布は、長手方
向および横方向に20％収縮した。そこで、この布を、縁
を手でつかんで元の寸法に引延ばした。一方、上記フッ
素樹脂繊維布に含浸させる熱硬化性樹脂として、ダウエ
ポキシ樹脂 521−Ａ80用のダウケミカル社製品カタログ
の♯296-396-783 のガイドラインに従って液状エポキシ
樹脂を調製した。(2) This fluororesin fiber cloth is cut into a sheet of 15.24 cm × 15.24 cm,
W. L. Gore's Tetra Etch (registered trademark TE)
(TRA-ETCH) was immersed in an alkali metal-naphthalene solution available as (TRA-ETCH). After this treatment, the cloth was washed with warm water and rinsed with acetone. At this time, the fibers became dark brown due to the tetraetch and the fabric shrank by 20% in the longitudinal and transverse directions. Therefore, the cloth was stretched to its original size by grasping the edge by hand. On the other hand, as a thermosetting resin to be impregnated into the fluororesin fiber cloth, a liquid epoxy resin was prepared according to the guideline of # 296-396-783 of Dow Chemical Company product catalog for Dow epoxy resin 521-A80.
【００５４】(3) この液状エポキシ樹脂を前記(2) で得
たフッ素樹脂繊維布に含浸させ、その樹脂含浸布を 160
℃で加熱乾燥させてＢステージのシートとした。このと
き、シートの厚さは0.3556センチメートルであり、シー
ト中の含浸樹脂量は５ｇであった。(3) This liquid epoxy resin is impregnated into the fluororesin fiber cloth obtained in the above (2), and the resin impregnated cloth is
It was dried by heating at ℃ to obtain a B-stage sheet. At this time, the thickness of the sheet was 0.3556 cm, and the amount of the impregnated resin in the sheet was 5 g.
【００５５】(4) このＢステージのシートを実施例１の
(2) の基板に積層し、175 ℃で80kg／cm2 の圧力でプレ
スして層間樹脂絶縁層を形成した。さらに、この層間樹
脂絶縁層に波長 220nmの紫外線レーザを照射して直径60
μｍのバイアホール形成用開口を設けた。以後、実施例
１の (4)〜(9) の工程に従って多層プリント配線板を製
造した。(4) This B-stage sheet is
It was laminated on the substrate of (2) and pressed at 175 ° C. under a pressure of 80 kg / cm 2 to form an interlayer resin insulating layer. The interlayer resin insulation layer is irradiated with an ultraviolet laser having a wavelength of 220 nm to have a diameter of 60 nm.
An opening for forming a via hole of μm was provided. Thereafter, a multilayer printed wiring board was manufactured according to the steps (4) to (9) of Example 1.
【００５６】（実施例３） 〔熱硬化性樹脂＋熱可塑性
樹脂〕 (1) 下記〜で得た組成物を混合攪拌し無電解めっき
用接着剤を調製した。 ．クレゾールノボラック型エポキシ樹脂（日本化薬
製、分子量2500）の25％アクリル化物を35重量部（固形
分80％）、感光性モノマー（東亜合成製、アロニックス
Ｍ315 ）４重量部、消泡剤（サンノプコ製、Ｓ−65）0.
5 重量部、ＮＭＰを3.6 重量部を攪拌混合した。 ．ポリエーテルスルフォン（ＰＥＳ）８重量部、エポ
キシ樹脂粒子（三洋化成製、ポリマーポール）の平均粒
径 0.5μｍのものを 7.245重量部、を混合した後、さら
にＮＭＰ20重量部を添加し攪拌混合した。 ．イミダゾール硬化剤（四国化成製、2E4MZ-CN）２重
量部、光開始剤（チバガイギー製、イルガキュア Ｉ−
907 ）２重量部、光増感剤（日本化薬製、DETX-S） 0.2
重量部、ＮＭＰ 1.5重量部を攪拌混合した。Example 3 [Thermosetting Resin + Thermoplastic Resin] (1) The composition obtained in the following was mixed and stirred to prepare an adhesive for electroless plating. . 35 parts by weight (solid content: 80%) of 25% acrylate of cresol novolak type epoxy resin (manufactured by Nippon Kayaku, molecular weight: 2500), 4 parts by weight of photosensitive monomer (Aronix M315, manufactured by Toagosei Co., Ltd.), defoamer (Sannopco S-65) 0.
5 parts by weight and 3.6 parts by weight of NMP were stirred and mixed. . After mixing 8 parts by weight of polyether sulfone (PES) and 7.245 parts by weight of an epoxy resin particle (manufactured by Sanyo Chemical Industries, polymer pole) having an average particle diameter of 0.5 μm, 20 parts by weight of NMP was further added and mixed with stirring. . 2 parts by weight of an imidazole curing agent (2E4MZ-CN, manufactured by Shikoku Chemicals), a photoinitiator (Irgacure I-, manufactured by Ciba-Geigy)
907) 2 parts by weight, photosensitizer (DETX-S, manufactured by Nippon Kayaku) 0.2
Parts by weight and 1.5 parts by weight of NMP were mixed with stirring.
【００５７】(2) 表面に導体回路を形成したＢＴ樹脂基
板を、上記実施例１と同様にして粗化処理し、その導体
回路表面に粗化層を形成した。(2) The BT resin substrate having the conductive circuit formed on the surface was subjected to a roughening treatment in the same manner as in Example 1 to form a roughened layer on the conductive circuit surface.
【００５８】(3) 前記(1) で調製した無電解めっき用接
着剤を前記(2) の処理を施した基板に塗布し、乾燥させ
た後、フォトマスクフィルムを載置して、露光、現像処
理し、さらに熱硬化処理することにより、直径60μｍの
開口部（バイアホール形成用開口）を有する厚さ20μｍ
の層間樹脂絶縁層を形成した。(3) The adhesive for electroless plating prepared in the above (1) is applied to the substrate subjected to the treatment in the above (2), and after drying, a photomask film is placed thereon and exposed, Developing treatment and heat-curing treatment have a thickness of 20 μm with an opening with a diameter of 60 μm (opening for forming a via hole).
Was formed.
【００５９】(4) 層間樹脂絶縁層を形成した基板をクロ
ム酸に19分間浸漬し、その表面に深さ４μｍの粗化面を
形成した。 (5) 粗化面を形成した基板を無電解めっき液に浸漬し、
粗面全体に厚さ 0.6μｍの無電解銅めっき膜を形成し
た。 (6) めっきレジストを常法に従い形成した。(4) The substrate on which the interlayer resin insulating layer was formed was immersed in chromic acid for 19 minutes to form a roughened surface having a depth of 4 μm on the surface. (5) Immerse the substrate with the roughened surface in the electroless plating solution,
An electroless copper plating film having a thickness of 0.6 μm was formed on the entire rough surface. (6) A plating resist was formed according to a conventional method.
【００６０】(7) 次に、実施例１と同じ条件にて、めっ
きレジスト非形成部分に電解めっきを施し、厚さ15μｍ
の電解めっき膜を設けて導体回路を形成すると同時に、
開口部内をめっきで充填してバイアホールを形成した。(7) Next, under the same conditions as in Example 1, electrolytic plating was applied to the portion where the plating resist was not formed to a thickness of 15 μm.
At the same time as forming a conductor circuit by providing an electrolytic plating film of
The inside of the opening was filled with plating to form a via hole.
【００６１】(8) めっきレジストを剥離除去した後、硫
酸と過酸化水素の混合液や過硫酸ナトリウム、過硫酸ア
ンモニウムなどのエッチング液でめっきレジスト下の無
電解めっき膜を溶解除去して、無電解めっき膜と電解銅
めっき膜からなる厚さ約15μｍの導体回路を形成した。
このとき、バイアホール表面は平坦であり、導体回路表
面とバイアホールの表面の高さは同一であった。(8) After the plating resist is peeled off, the electroless plating film under the plating resist is dissolved and removed with a mixed solution of sulfuric acid and hydrogen peroxide or an etching solution such as sodium persulfate and ammonium persulfate. A conductor circuit having a thickness of about 15 μm and comprising a plating film and an electrolytic copper plating film was formed.
At this time, the surface of the via hole was flat, and the height of the surface of the conductor circuit and the surface of the via hole were the same.
【００６２】(9) この基板に前記(2) と同様にして粗化
層を形成した。さらに前記 (3)〜(8)の工程を繰り返し
て多層プリント配線板を製造した。(9) A roughened layer was formed on this substrate in the same manner as in (2). Further, the above steps (3) to (8) were repeated to produce a multilayer printed wiring board.
【００６３】（比較例１） 〔熱硬化性樹脂のみ〕 (1) 下記〜で得た組成物を混合攪拌し無電解めっき
用接着剤を調製した。 ．クレゾールノボラック型エポキシ樹脂（日本化薬
製、分子量2500）の25％アクリル化物を35重量部（固形
分80％）、感光性モノマー（東亜合成製、アロニックス
Ｍ315 ）４重量部、消泡剤（サンノプコ製、Ｓ−65）0.
5 重量部、ＮＭＰを3.6 重量部を攪拌混合した。 ．エポキシ樹脂粒子（三洋化成製、ポリマーポール）
の平均粒径 0.5μｍのものを 7.245重量部にＮＭＰ20重
量部を添加し攪拌混合した。 ．イミダゾール硬化剤（四国化成製、2E4MZ-CN）２重
量部、光開始剤（チバガイギー製、イルガキュア Ｉ−
907 ）２重量部、光増感剤（日本化薬製、DETX-S） 0.2
重量部、ＮＭＰ 1.5重量部を攪拌混合した。実施例３と
同様にして多層プリント配線板を得た。(Comparative Example 1) [Only thermosetting resin] (1) The compositions obtained in the following items (1) and (2) were mixed and stirred to prepare an adhesive for electroless plating. . 35 parts by weight (solid content: 80%) of 25% acrylate of cresol novolak type epoxy resin (manufactured by Nippon Kayaku, molecular weight: 2500), 4 parts by weight of photosensitive monomer (Aronix M315, manufactured by Toagosei Co., Ltd.), defoamer (Sannopco S-65) 0.
5 parts by weight and 3.6 parts by weight of NMP were stirred and mixed. . Epoxy resin particles (Sanyo Chemical, polymer pole)
Was added to 7.245 parts by weight of NMP and 20 parts by weight of NMP, followed by stirring and mixing. . 2 parts by weight of an imidazole curing agent (2E4MZ-CN, manufactured by Shikoku Chemicals), a photoinitiator (Irgacure I-, manufactured by Ciba-Geigy)
907) 2 parts by weight, photosensitizer (DETX-S, manufactured by Nippon Kayaku) 0.2
Parts by weight and 1.5 parts by weight of NMP were mixed with stirring. A multilayer printed wiring board was obtained in the same manner as in Example 3.
【００６４】（比較例２） 〔充填めっきしない〕 電解めっき液中に、レベリング剤および光沢剤を添加し
なかったこと以外は、実施例１と同様にして多層プリン
ト配線板を製造した。その結果、バイアホール形成用の
開口内にめっき膜が十分に充填されなかった。(Comparative Example 2) [No Fill Plating] A multilayer printed wiring board was manufactured in the same manner as in Example 1 except that no leveling agent and brightener were added to the electrolytic plating solution. As a result, the opening for forming the via hole was not sufficiently filled with the plating film.
【００６５】このようにして製造した実施例１〜３、比
較例１、２の配線板について、−55℃〜125 ℃のヒート
サイクル試験を500 回、1000回実施し、バイアホール起
点のクラックの有無、バイアホールを構成するめっき膜
の剥がれやクラックの有無について、光学顕微鏡で調べ
た。その結果を表１に示す。The wiring boards of Examples 1 to 3 and Comparative Examples 1 and 2 thus manufactured were subjected to a heat cycle test at −55 ° C. to 125 ° C. 500 times and 1000 times, and cracks at the via hole starting point were observed. The presence or absence, and the presence or absence of peeling or cracking of the plating film constituting the via hole were examined with an optical microscope. Table 1 shows the results.
【００６６】この表１に示す結果から明らかなように、
実施例１の多層プリント配線板は、特に層間樹脂絶縁層
がフッ素樹脂や熱可塑性樹脂を含むため、ヒートサイク
ル特性に優れていた。As is apparent from the results shown in Table 1,
The multilayer printed wiring board of Example 1 was excellent in heat cycle characteristics, especially since the interlayer resin insulating layer contained a fluororesin or a thermoplastic resin.
【００６７】[0067]
【表１】 [Table 1]
【００６８】[0068]
【発明の効果】以上説明したように本発明によれば、配
線板の断線不良を確実に防止でき、しかも耐ヒートサイ
クル特性を向上した、フィルドビア構造を有する多層プ
リント配線板を提供することができる。As described above, according to the present invention, it is possible to provide a multilayer printed wiring board having a filled via structure, which can surely prevent a disconnection failure of the wiring board and has improved heat cycle resistance. .
【図１】発明にかかる多層プリント配線板の各製造工程
を示す図である。FIG. 1 is a diagram showing each manufacturing process of a multilayer printed wiring board according to the present invention.
【図２】発明にかかる多層プリント配線板の各製造工程
を示す図である。FIG. 2 is a diagram showing each manufacturing process of a multilayer printed wiring board according to the invention.
１ 基板 ２,11 導体回路 ３ 粗化層 ４ 層間樹脂絶縁層 ５ バイアホール用開口 ７ 無電解めっき膜 ８ めっきレジスト ９ 電解めっき膜 10 充填バイアホール DESCRIPTION OF SYMBOLS 1 Substrate 2,11 Conductor circuit 3 Roughening layer 4 Interlayer resin insulation layer 5 Opening for via hole 7 Electroless plating film 8 Plating resist 9 Electrolytic plating film 10 Filled via hole
Claims (9)
層された多層プリント配線板において、 前記層間樹脂絶縁層は、フッ素樹脂と耐熱性の熱可塑性
樹脂との複合体からなり、その層間樹脂絶縁層には、開
口部が設けられ、該開口部にめっきが充填されてバイア
ホールが形成されていることを特徴とする多層プリント
配線板。1. A multilayer printed wiring board in which conductive circuits and interlayer resin insulating layers are alternately laminated, wherein the interlayer resin insulating layer is made of a composite of a fluororesin and a heat-resistant thermoplastic resin. An opening is provided in the resin insulating layer, and the opening is filled with plating to form a via hole.
層された多層プリント配線板において、 前記層間樹脂絶縁層は、フッ素樹脂と熱硬化性樹脂との
複合体からなり、その層間樹脂絶縁層には、開口部が設
けられ、該開口部にめっきが充填されてバイアホールが
形成されていることを特徴とする多層プリント配線板。2. A multilayer printed wiring board in which conductive circuits and interlayer resin insulation layers are alternately laminated, wherein the interlayer resin insulation layer is made of a composite of a fluororesin and a thermosetting resin, An opening is provided in the layer, and the opening is filled with plating to form a via hole.
の布とその布の空隙に充填された熱硬化性樹脂との複合
体からなることを特徴とする請求項２に記載の多層プリ
ント配線板。3. The multilayer printed wiring according to claim 2, wherein the interlayer resin insulating layer is made of a composite of a fluororesin fiber cloth and a thermosetting resin filled in the voids of the cloth. Board.
層された多層プリント配線板において、 前記層間樹脂絶縁層は、熱硬化性樹脂と耐熱性の熱可塑
性樹脂との複合体からなり、その層間樹脂絶縁層には、
開口部が設けられ、該開口部にめっきが充填されてバイ
アホールが形成されていることを特徴とする多層プリン
ト配線板。4. A multilayer printed wiring board in which conductive circuits and interlayer resin insulating layers are alternately laminated, wherein the interlayer resin insulating layer is made of a composite of a thermosetting resin and a heat-resistant thermoplastic resin, In the interlayer resin insulation layer,
A multilayer printed wiring board, wherein an opening is provided, and the opening is filled with plating to form a via hole.
ていることを特徴とする請求項１〜４のいずれか１に記
載の多層プリント配線板。5. The multilayer printed wiring board according to claim 1, wherein a wall surface of the opening is roughened.
体回路は、その表面が粗化処理されていることを特徴と
する請求項１〜５のいずれか１に記載の多層プリント配
線板。6. The multilayer printed wiring board according to claim 1, wherein a surface of the lower conductive circuit connected to the via hole is roughened.
ールが形成されていることを特徴とする請求項１〜６の
いずれか１に記載の多層プリント配線板。7. The multilayer printed wiring board according to claim 1, wherein a via hole is further formed on the via hole.
縁層の厚み）の比が１〜４であることを特徴とする請求
項１〜７のいずれか１に記載の多層プリント配線板。8. The multilayer printed wiring board according to claim 1, wherein the ratio of (diameter of via hole) / (thickness of interlayer resin insulating layer) is 1 to 4.
項１〜８のいずれか１に記載の多層プリント配線板。9. The multilayer printed wiring board according to claim 1, wherein the thickness of the conductive circuit is less than 25 μm.
Priority Applications (23)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10045397A JPH11243277A (en) | 1998-02-26 | 1998-02-26 | Multilayer printed wiring board having filled via structure |
| KR1020007009363A KR100633678B1 (en) | 1998-02-26 | 1999-02-05 | Multilayer printed wiring board having filled-via structure |
| EP20040024664 EP1505859B1 (en) | 1998-02-26 | 1999-02-05 | Multilayer printed wiring board having filled via-holes |
| KR1020067015985A KR20060095785A (en) | 1998-02-26 | 1999-02-05 | Multilayer printed wiring board having filled-via structure |
| EP19990902842 EP1075172B1 (en) | 1998-02-26 | 1999-02-05 | Multilayer printed wiring board having filled-via structure |
| DE1999636235 DE69936235T2 (en) | 1998-02-26 | 1999-02-05 | Multilayer printed circuit board with filled contact holes |
| EP20050012908 EP1583407B1 (en) | 1998-02-26 | 1999-02-05 | Multilayer printed wiring board with filled viaholes |
| DE1999628518 DE69928518T2 (en) | 1998-02-26 | 1999-02-05 | MULTILAYER CONDUCTOR PLATE WITH A STRUCTURE OF FILLED CONTACT HOLES |
| CNB99804394XA CN1168361C (en) | 1998-02-26 | 1999-02-05 | Multilayer printed wiring board having filled-via structure |
| KR1020087014200A KR100906931B1 (en) | 1998-02-26 | 1999-02-05 | Multilayer printed wiring board having filled-via structure |
| PCT/JP1999/000504 WO1999044403A1 (en) | 1998-02-26 | 1999-02-05 | Multilayer printed wiring board having filled-via structure |
| CNB2004100560029A CN100475005C (en) | 1998-02-26 | 1999-02-05 | Multilayer printed wiring board having filled-via structure |
| US09/600,890 US7071424B1 (en) | 1998-02-26 | 1999-02-05 | Multilayer printed wiring board having filled-via structure |
| KR1020087003146A KR20080017496A (en) | 1998-02-26 | 1999-02-05 | Multilayer printed wiring board having filled-via structure |
| DE1999636892 DE69936892T2 (en) | 1998-02-26 | 1999-02-05 | Multilayer printed circuit board with filled contact holes |
| EP20070008979 EP1811825A1 (en) | 1998-02-26 | 1999-02-05 | Multilayer printed wiring board with filled viaholes |
| TW88102855A TW404158B (en) | 1998-02-26 | 1999-02-25 | Multiple layer printed wiring plate with package conductive hole structure |
| MYPI99000690A MY129801A (en) | 1998-02-26 | 1999-02-25 | Multilayer printed wiring board with filled viahole structure |
| US11/020,035 US7390974B2 (en) | 1998-02-26 | 2004-12-23 | Multilayer printed wiring board with filled viahole structure |
| US11/385,904 US7622183B2 (en) | 1998-02-26 | 2006-03-22 | Multilayer printed wiring board with filled viahole structure |
| US12/164,710 US7737366B2 (en) | 1998-02-26 | 2008-06-30 | Multilayer printed wiring board with filled viahole structure |
| US12/646,517 US8115111B2 (en) | 1998-02-26 | 2009-12-23 | Multilayer printed wiring board with filled viahole structure |
| US13/348,708 US8987603B2 (en) | 1998-02-26 | 2012-01-12 | Multilayer printed wiring board with filled viahole structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10045397A JPH11243277A (en) | 1998-02-26 | 1998-02-26 | Multilayer printed wiring board having filled via structure |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002312622A Division JP2003179358A (en) | 2002-10-28 | 2002-10-28 | Multilayer printed-wiring board with filled via structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11243277A true JPH11243277A (en) | 1999-09-07 |
Family
ID=12718135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10045397A Pending JPH11243277A (en) | 1998-02-26 | 1998-02-26 | Multilayer printed wiring board having filled via structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11243277A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005070611A1 (en) * | 2004-01-23 | 2007-09-06 | 住友電気工業株式会社 | Expanded polytetrafluoroethylene porous body having fine pores, method for producing the same, and ablation method |
| US7939171B2 (en) | 2003-12-26 | 2011-05-10 | Kabushiki Kaisha Toshiba | Metal-containing resin particle, metal-containing resin layer, method of forming metal-containing resin layer, and substrate for electronic circuit |
| JP2018195702A (en) * | 2017-05-17 | 2018-12-06 | 新光電気工業株式会社 | Wiring board and manufacturing method of the same |
| WO2020004229A1 (en) | 2018-06-28 | 2020-01-02 | 京セラ株式会社 | Laminated uncured sheet |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283694A (en) * | 1986-06-02 | 1987-12-09 | ジヤパンゴアテツクス株式会社 | Manufacture of printed wiring board |
| JPH0669648A (en) * | 1992-08-20 | 1994-03-11 | Ibiden Co Ltd | Multi-layer printed board and its manufacturing method |
| JPH0779078A (en) * | 1993-09-08 | 1995-03-20 | Shinko Electric Ind Co Ltd | Multilayer wiring board and manufacture thereof |
| JPH07235768A (en) * | 1994-02-25 | 1995-09-05 | Toshiba Corp | Production process for thin film multilayer wiring board |
| JPH0983138A (en) * | 1995-09-07 | 1997-03-28 | Nippon Polytec Kk | Method of manufacturing multi-layered printed wiring board |
| JPH09307239A (en) * | 1996-05-10 | 1997-11-28 | Matsushita Electric Works Ltd | Manufacture of multilayer printed wiring board |
| JPH09312472A (en) * | 1996-05-23 | 1997-12-02 | Kyocera Corp | Multilayer wiring board and its manufacturing method |
| JPH09331140A (en) * | 1996-06-07 | 1997-12-22 | Ibiden Co Ltd | Manufacture of printed-wiring board |
| JPH104254A (en) * | 1996-06-14 | 1998-01-06 | Ibiden Co Ltd | Method of manufacturing printed wiring board |
-
1998
- 1998-02-26 JP JP10045397A patent/JPH11243277A/en active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283694A (en) * | 1986-06-02 | 1987-12-09 | ジヤパンゴアテツクス株式会社 | Manufacture of printed wiring board |
| JPH0669648A (en) * | 1992-08-20 | 1994-03-11 | Ibiden Co Ltd | Multi-layer printed board and its manufacturing method |
| JPH0779078A (en) * | 1993-09-08 | 1995-03-20 | Shinko Electric Ind Co Ltd | Multilayer wiring board and manufacture thereof |
| JPH07235768A (en) * | 1994-02-25 | 1995-09-05 | Toshiba Corp | Production process for thin film multilayer wiring board |
| JPH0983138A (en) * | 1995-09-07 | 1997-03-28 | Nippon Polytec Kk | Method of manufacturing multi-layered printed wiring board |
| JPH09307239A (en) * | 1996-05-10 | 1997-11-28 | Matsushita Electric Works Ltd | Manufacture of multilayer printed wiring board |
| JPH09312472A (en) * | 1996-05-23 | 1997-12-02 | Kyocera Corp | Multilayer wiring board and its manufacturing method |
| JPH09331140A (en) * | 1996-06-07 | 1997-12-22 | Ibiden Co Ltd | Manufacture of printed-wiring board |
| JPH104254A (en) * | 1996-06-14 | 1998-01-06 | Ibiden Co Ltd | Method of manufacturing printed wiring board |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7939171B2 (en) | 2003-12-26 | 2011-05-10 | Kabushiki Kaisha Toshiba | Metal-containing resin particle, metal-containing resin layer, method of forming metal-containing resin layer, and substrate for electronic circuit |
| JPWO2005070611A1 (en) * | 2004-01-23 | 2007-09-06 | 住友電気工業株式会社 | Expanded polytetrafluoroethylene porous body having fine pores, method for producing the same, and ablation method |
| JP4811022B2 (en) * | 2004-01-23 | 2011-11-09 | 住友電気工業株式会社 | Expanded polytetrafluoroethylene porous body having fine pores and method for producing the same |
| JP2018195702A (en) * | 2017-05-17 | 2018-12-06 | 新光電気工業株式会社 | Wiring board and manufacturing method of the same |
| WO2020004229A1 (en) | 2018-06-28 | 2020-01-02 | 京セラ株式会社 | Laminated uncured sheet |
| US11426970B2 (en) | 2018-06-28 | 2022-08-30 | Kyocera Corporation | Laminated uncured sheet |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100633678B1 (en) | Multilayer printed wiring board having filled-via structure | |
| JP2007235164A (en) | Multilayer printed wiring board | |
| JPH11214846A (en) | Multilayer printed wiring board | |
| JPH11243277A (en) | Multilayer printed wiring board having filled via structure | |
| JPH11243279A (en) | Multilayer printed wiring board having field via structure | |
| JPH11243280A (en) | Multilayer printed wiring board having filled via structure | |
| JP3373406B2 (en) | Printed wiring board and method of manufacturing the same | |
| JPH11243278A (en) | Multilayer printed wiring board having filled via structure | |
| JP2003179358A (en) | Multilayer printed-wiring board with filled via structure | |
| JP4812065B2 (en) | Multilayer printed wiring board having fill via structure | |
| JP2009038390A (en) | Method for manufacturing multilayer printed wiring board | |
| JP4875776B2 (en) | Method for manufacturing multilayer printed wiring board having fill via structure | |
| JP2009055059A (en) | Multi-layer printed wiring board having filled via structure | |
| JP2003152339A (en) | Multilayer printed wiring board having filled-via structure | |
| JP2003179353A (en) | Multilayer printed-wiring board with filled via structure | |
| JP2003115663A (en) | Multilayer printed wiring board | |
| JP2007251189A (en) | Multilayer printed wiring board | |
| JP2007201508A (en) | Multilayer printed wiring board | |
| JP2007201509A (en) | Multilayer printed wiring board | |
| JP2007243214A (en) | Multilayer circuit board |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070809 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20090809 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20100809 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20120809 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130809 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |