JPH11243116A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH11243116A JPH11243116A JP4514298A JP4514298A JPH11243116A JP H11243116 A JPH11243116 A JP H11243116A JP 4514298 A JP4514298 A JP 4514298A JP 4514298 A JP4514298 A JP 4514298A JP H11243116 A JPH11243116 A JP H11243116A
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＣＳＰ（チップサイズパッケージ）構造を有
する半導体パッケージにおいて、１次及び２次接続端子
部の熱応力を緩和し、吸湿後の耐リフロー性及び耐温度
サイクル性を向上させ、かつ多ピン化に対応できる半導
体パッケージの構造を有する半導体集積回路装置及びそ
の製造方法を提供する。 【解決手段】 本発明の半導体装置は、はんだバンプ付
き半導体チップの能動面に接着剤を介してスペーサーを
実装し、フィルム基板の配線面をスペーサーに実装し、
フィルム基板の配線面の端子と半導体チップ上のはんだ
バンプとを電気的に接続し、フィルム基板の配線面と反
対側の面にはんだバンプを形成している。
する半導体パッケージにおいて、１次及び２次接続端子
部の熱応力を緩和し、吸湿後の耐リフロー性及び耐温度
サイクル性を向上させ、かつ多ピン化に対応できる半導
体パッケージの構造を有する半導体集積回路装置及びそ
の製造方法を提供する。 【解決手段】 本発明の半導体装置は、はんだバンプ付
き半導体チップの能動面に接着剤を介してスペーサーを
実装し、フィルム基板の配線面をスペーサーに実装し、
フィルム基板の配線面の端子と半導体チップ上のはんだ
バンプとを電気的に接続し、フィルム基板の配線面と反
対側の面にはんだバンプを形成している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法に関し特にＣＳＰ（ＣｈｉｐＳｉｚ
ｅ Ｐａｃｋａｇｅ）構造の半導体パッケージを有する
半導体集積回路装置に関するものである。
置及びその製造方法に関し特にＣＳＰ（ＣｈｉｐＳｉｚ
ｅ Ｐａｃｋａｇｅ）構造の半導体パッケージを有する
半導体集積回路装置に関するものである。
【０００２】
【従来の技術】近年、高密度実装、取り扱いの簡便さと
いう観点からＣＳＰが注目されている。図１１に従来の
ＣＳＰ構造について示す。図１１のＣＳＰは半導体チッ
プ３１上にエラストマー３２を介してフィルム基板３３
の配線面を実装した後熱圧着し、半導体チップ３１の電
極端子３４とフィルム基板３３の端縁部のリード３５と
を電気的に接続した後、接続部を液状封止材３６で封止
し、フィルム基板３３の配線面と反対側の面にマトリク
ス状に外部接続端子としてのはんだバンプ３７を形成す
ることにより、半導体チップ３１の接続端子３４、フィ
ルム基板３３の端縁部のリード３５、フィルム基板３３
の配線３８及びはんだバンプ３７を電気的に接続したも
ので、実装面積を小さくでき、かつ低弾性のエラストマ
ー３２を使用することにより外部接続端子としてのはん
だバンプ３７の機械的信頼性の向上を図ることができる
という利点がある。さらに、半導体チップ３１の裏面が
むき出しであるために放熱性の向上も図ることができ
る。
いう観点からＣＳＰが注目されている。図１１に従来の
ＣＳＰ構造について示す。図１１のＣＳＰは半導体チッ
プ３１上にエラストマー３２を介してフィルム基板３３
の配線面を実装した後熱圧着し、半導体チップ３１の電
極端子３４とフィルム基板３３の端縁部のリード３５と
を電気的に接続した後、接続部を液状封止材３６で封止
し、フィルム基板３３の配線面と反対側の面にマトリク
ス状に外部接続端子としてのはんだバンプ３７を形成す
ることにより、半導体チップ３１の接続端子３４、フィ
ルム基板３３の端縁部のリード３５、フィルム基板３３
の配線３８及びはんだバンプ３７を電気的に接続したも
ので、実装面積を小さくでき、かつ低弾性のエラストマ
ー３２を使用することにより外部接続端子としてのはん
だバンプ３７の機械的信頼性の向上を図ることができる
という利点がある。さらに、半導体チップ３１の裏面が
むき出しであるために放熱性の向上も図ることができ
る。
【０００３】
【発明が解決しようとする課題】今後、ＣＳＰが主流と
なるためには更なる信頼性の向上が要求される。しかし
ながら、前述した従来のＣＳＰには次のような問題点が
ある。 （１）図３のＣＳＰがマザー基板に実装された場合、そ
の構成上、半導体チップ、エラストマー、フィルム基板
及び液状封止材が完全に接着されているために、半導体
チップと基板との熱膨張係数差による熱応力が外部接続
端子としてのはんだバンプに蓄積され、信頼性が低下す
るという問題がある。半導体チップと外部接続端子とし
てのはんだバンプとの間にエラストマーを介在させてい
るもののエラストマーの厚み、弾性率及び熱膨張係数の
関係上、はんだバンプに蓄積される応力の低減にも限界
がある。 （２）図３のＣＳＰは、その構成上、半導体チップ、エ
ラストマー、フィルム基板及び液状封止材が完全に接着
されているために、吸湿後の耐リフロー試験において、
各材料間で剥離が発生し、剥離の進展によっては接続不
良をもたらす可能性があるという問題がある。 （３）図３のＣＳＰは、その構成上、半導体チップ上の
範囲内でしかはんだバンプを形成することができず多ピ
ン化に不向きという問題がある。 本発明は、信頼性の向上、多ピン化の促進を可能とする
ＣＳＰ構造を有する半導体集積回路装置及びその製造方
法提供するものである。
なるためには更なる信頼性の向上が要求される。しかし
ながら、前述した従来のＣＳＰには次のような問題点が
ある。 （１）図３のＣＳＰがマザー基板に実装された場合、そ
の構成上、半導体チップ、エラストマー、フィルム基板
及び液状封止材が完全に接着されているために、半導体
チップと基板との熱膨張係数差による熱応力が外部接続
端子としてのはんだバンプに蓄積され、信頼性が低下す
るという問題がある。半導体チップと外部接続端子とし
てのはんだバンプとの間にエラストマーを介在させてい
るもののエラストマーの厚み、弾性率及び熱膨張係数の
関係上、はんだバンプに蓄積される応力の低減にも限界
がある。 （２）図３のＣＳＰは、その構成上、半導体チップ、エ
ラストマー、フィルム基板及び液状封止材が完全に接着
されているために、吸湿後の耐リフロー試験において、
各材料間で剥離が発生し、剥離の進展によっては接続不
良をもたらす可能性があるという問題がある。 （３）図３のＣＳＰは、その構成上、半導体チップ上の
範囲内でしかはんだバンプを形成することができず多ピ
ン化に不向きという問題がある。 本発明は、信頼性の向上、多ピン化の促進を可能とする
ＣＳＰ構造を有する半導体集積回路装置及びその製造方
法提供するものである。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体チップがその能動面側を接着部材を介し
て半導体チップ端子間隔変換用基板に搭載された半導体
集積回路装置であって、前記基板は絶縁基板、絶縁基板
の半導体チップ対向面に形成されたインナー接続端子、
絶縁基板の半導体チップ対向面と反対面に形成されたア
ウター接続端子を備えており、前記インナー接続端子は
半導体チップ端子と接続部材を介して電気的に接続され
ており、前記接着部材は、半導体チップ及び絶縁基板の
一方に接着、他方に非接着であり、接着部材端面の少な
くとも一部は樹脂封止されることなく露出面を構成して
いる半導体集積回路装置である。本発明の半導体集積回
路装置においては、インナー接続端子と半導体チップ端
子との接続部分は樹脂封止されることなく露出されてい
るように構成することが好ましい。接着部材としては、
接着剤層とスペーサーを備えているものが使用される。
スペーサーとしては、厚みが５０μｍから２ｍｍ、弾性
率が５ｋｇｆ／ｍｍ2から４０００ｋｇｆ／ｍｍ2、熱膨
張係数が２ｐｐｍから３０ｐｐｍ、比誘電率が２から４
であるであるものが使用される。絶縁基板としては、弾
性率が５ｋｇｆ／ｍｍ2から４０００ｋｇｆ／ｍｍ2、熱
膨張係数が１０ｐｐｍから４０ｐｐｍであるものが使用
される。本発明の半導体集積回路装置の製造方法は、端
子付き半導体チップの能動面に接着剤を介してスペーサ
ーを貼付け、基板の配線面をスペーサーに実装し、フィ
ルム基板の配線面の端子と半導体チップの端子とを電気
的に接続し、基板の配線面と反対側の面にはんだバンプ
を形成す半導体集積回路装置の製造方法であって、
（ａ）端子付き半導体チップの能動面に接着剤を塗布し
た後、接着剤の上にスペーサーを実装し熱処理により接
着剤を硬化させる工程、（ｂ）基板の配線面をスペーサ
ーに実装し、スペーサーと基板とは直接機械的に接続す
ることなく、フィルム基板の配線面の端子と半導体チッ
プの端子とを電気的に接続する工程、（ｃ）基板の配線
面と反対側の面にはんだバンプを形成する工程を含むこ
とを特徴とするものである。
装置は、半導体チップがその能動面側を接着部材を介し
て半導体チップ端子間隔変換用基板に搭載された半導体
集積回路装置であって、前記基板は絶縁基板、絶縁基板
の半導体チップ対向面に形成されたインナー接続端子、
絶縁基板の半導体チップ対向面と反対面に形成されたア
ウター接続端子を備えており、前記インナー接続端子は
半導体チップ端子と接続部材を介して電気的に接続され
ており、前記接着部材は、半導体チップ及び絶縁基板の
一方に接着、他方に非接着であり、接着部材端面の少な
くとも一部は樹脂封止されることなく露出面を構成して
いる半導体集積回路装置である。本発明の半導体集積回
路装置においては、インナー接続端子と半導体チップ端
子との接続部分は樹脂封止されることなく露出されてい
るように構成することが好ましい。接着部材としては、
接着剤層とスペーサーを備えているものが使用される。
スペーサーとしては、厚みが５０μｍから２ｍｍ、弾性
率が５ｋｇｆ／ｍｍ2から４０００ｋｇｆ／ｍｍ2、熱膨
張係数が２ｐｐｍから３０ｐｐｍ、比誘電率が２から４
であるであるものが使用される。絶縁基板としては、弾
性率が５ｋｇｆ／ｍｍ2から４０００ｋｇｆ／ｍｍ2、熱
膨張係数が１０ｐｐｍから４０ｐｐｍであるものが使用
される。本発明の半導体集積回路装置の製造方法は、端
子付き半導体チップの能動面に接着剤を介してスペーサ
ーを貼付け、基板の配線面をスペーサーに実装し、フィ
ルム基板の配線面の端子と半導体チップの端子とを電気
的に接続し、基板の配線面と反対側の面にはんだバンプ
を形成す半導体集積回路装置の製造方法であって、
（ａ）端子付き半導体チップの能動面に接着剤を塗布し
た後、接着剤の上にスペーサーを実装し熱処理により接
着剤を硬化させる工程、（ｂ）基板の配線面をスペーサ
ーに実装し、スペーサーと基板とは直接機械的に接続す
ることなく、フィルム基板の配線面の端子と半導体チッ
プの端子とを電気的に接続する工程、（ｃ）基板の配線
面と反対側の面にはんだバンプを形成する工程を含むこ
とを特徴とするものである。
【０００５】
【発明の実施の形態】本発明の半導体集積回路装置は、
はんだバンプ付き半導体チップの能動面に接着剤を介し
てスペーサーを実装し、フィルム基板の配線面をスペー
サーに実装し、フィルム基板の配線面の端子と半導体チ
ップ上のはんだバンプとを電気的に接続し、フィルム基
板の配線面と反対側の面にはんだバンプを形成している
半導体集積回路装置であって、スペーサーとフィルム基
板とが直接機械的に接続されておらず独立であって、か
つフィルム基板の配線面の端子と半導体チップ上のはん
だバンプとの接続部分に何も充填されていない半導体集
積回路装置であることができる。
はんだバンプ付き半導体チップの能動面に接着剤を介し
てスペーサーを実装し、フィルム基板の配線面をスペー
サーに実装し、フィルム基板の配線面の端子と半導体チ
ップ上のはんだバンプとを電気的に接続し、フィルム基
板の配線面と反対側の面にはんだバンプを形成している
半導体集積回路装置であって、スペーサーとフィルム基
板とが直接機械的に接続されておらず独立であって、か
つフィルム基板の配線面の端子と半導体チップ上のはん
だバンプとの接続部分に何も充填されていない半導体集
積回路装置であることができる。
【０００６】又本発明の半導体集積回路装置の製造方法
は、はんだバンプ付き半導体チップの能動面に接着剤を
介してスペーサーを実装し、フィルム基板の配線面をス
ペーサーに実装し、フィルム基板の配線面の端子と半導
体チップのはんだバンプとを電気的に接続し、フィルム
基板の配線面と反対側の面にはんだバンプを形成してい
る半導体集積回路装置の製造方法であって、（ａ）はん
だバンプ付き半導体チップの能動面に接着剤を塗布した
後、接着剤の上にスペーサーを実装し熱処理により接着
剤を硬化させる工程、（ｂ）フィルム基板の配線面をス
ペーサーに実装し、スペーサーとフィルム基板とは直接
機械的に接続することなく、フィルム基板の配線面の端
子と半導体チップのはんだバンプとを電気的に接続する
工程、（ｃ）フィルム基板の配線面と反対側の面にはん
だバンプを形成する工程を含むものであることができ
る。
は、はんだバンプ付き半導体チップの能動面に接着剤を
介してスペーサーを実装し、フィルム基板の配線面をス
ペーサーに実装し、フィルム基板の配線面の端子と半導
体チップのはんだバンプとを電気的に接続し、フィルム
基板の配線面と反対側の面にはんだバンプを形成してい
る半導体集積回路装置の製造方法であって、（ａ）はん
だバンプ付き半導体チップの能動面に接着剤を塗布した
後、接着剤の上にスペーサーを実装し熱処理により接着
剤を硬化させる工程、（ｂ）フィルム基板の配線面をス
ペーサーに実装し、スペーサーとフィルム基板とは直接
機械的に接続することなく、フィルム基板の配線面の端
子と半導体チップのはんだバンプとを電気的に接続する
工程、（ｃ）フィルム基板の配線面と反対側の面にはん
だバンプを形成する工程を含むものであることができ
る。
【０００７】半導体チップの端子としては、はんだバン
プ、スタッドバンプ等が使用できる。インナー接続端子
と半導体チップ端子を電気的に接続する接続部材は、は
んだ、直接溶着等が使用できる。チップ上のはんだバン
プ（端子）は高融点はんだ、基板上のアウター接続端子
は低融点はんだを使用することができる。接着部材とし
ては、接着剤層とスペーサーを備えているものが使用さ
れる。溶剤系、無溶剤系の液状封止材（エポキシ樹脂、
アミド樹脂等）、エポキシ系樹脂、シリコー系樹脂等の
液状ペースト材を、半導体チップの能動面または基板に
塗布し熱硬化させ接着部材とすることができる。ポリイ
ミドフィルム、エポキシ樹脂、ＢＴ（ビスマレイミド・
トリアジン）樹脂含浸ガラスクロス等の固形基材の片面
に液状封止材、液状ペースト材等の接着剤を形成したも
のを用いることもできる。また片面接着用エラストマー
などを用いることもできる。基板に搭載するはんだバン
プ（アウター接続端子）はあらかじめ基板に搭載されて
いても良い。基板のバンプ（アウター接続端子）をチッ
プのバンプ（端子）の投影面以外（水平方向に所定の距
離を確保する）に配置することによって、チップとマザ
ー基板の熱膨張係数差による熱応力をチップ上のバンプ
と基板上のバンプとの間の基材、バンプ高さ・形状によ
って緩和することができる。
プ、スタッドバンプ等が使用できる。インナー接続端子
と半導体チップ端子を電気的に接続する接続部材は、は
んだ、直接溶着等が使用できる。チップ上のはんだバン
プ（端子）は高融点はんだ、基板上のアウター接続端子
は低融点はんだを使用することができる。接着部材とし
ては、接着剤層とスペーサーを備えているものが使用さ
れる。溶剤系、無溶剤系の液状封止材（エポキシ樹脂、
アミド樹脂等）、エポキシ系樹脂、シリコー系樹脂等の
液状ペースト材を、半導体チップの能動面または基板に
塗布し熱硬化させ接着部材とすることができる。ポリイ
ミドフィルム、エポキシ樹脂、ＢＴ（ビスマレイミド・
トリアジン）樹脂含浸ガラスクロス等の固形基材の片面
に液状封止材、液状ペースト材等の接着剤を形成したも
のを用いることもできる。また片面接着用エラストマー
などを用いることもできる。基板に搭載するはんだバン
プ（アウター接続端子）はあらかじめ基板に搭載されて
いても良い。基板のバンプ（アウター接続端子）をチッ
プのバンプ（端子）の投影面以外（水平方向に所定の距
離を確保する）に配置することによって、チップとマザ
ー基板の熱膨張係数差による熱応力をチップ上のバンプ
と基板上のバンプとの間の基材、バンプ高さ・形状によ
って緩和することができる。
【０００８】以下、本発明の実施例を図面に基づいて詳
細に説明する。図１は、本発明の一実施例であるＣＳＰ
の断面図である。この実施例のＣＳＰは、半導体チップ
１の電極端子４ａ上にあらかじめ、はんだバンプ７ａが
装着されたはんだバンプ７ａ付き半導体チップ１の能動
面に接着剤８を介してスペーサー９を実装し、フィルム
基板３の配線面をスペーサー９に実装し、フィルム基板
３の配線面の電極端子４ｂと半導体チップ１のはんだバ
ンプ７ａとを電気的に接続し、フィルム基板３の配線面
と反対側の面にはんだバンプ７ｂを形成している。電極
端子４ａ、はんだバンブ７ａ、電極端子４ｂ、配線１
０、及びはんだバンプ７ｂは電気的に接続され、更に外
部接続端子用のはんだバンプ７ｂはマザー基板（図示、
省略）に電気的に接続される。半導体チップ１の電極端
子４ａは半導体チップ１のコーナー部に配列されている
が、特に限定するものではなく、半導体チップ１のセン
ター部に配列されていても良い。接着剤８は、液状、フ
ィルム状どちらでも良く、材料としてはエポキシ系、シ
リコーン系等のもので、低弾性のものが好ましい。液状
の接着剤８を採用した場合、スペーサー９を実装した
後、高温で熱処理し硬化させ、フィルム状の接着剤８が
採用された場合、スペーサー９を熱圧着する。また、接
着剤８の塗布範囲は図においてスペーサー９上の全面に
塗布しているが、特に限定するものではない。スペーサ
ー９は接着剤８を介して半導体チップ１と機械的に接続
されているため、その熱膨張係数は２ｐｐｍから１０ｐ
ｐｍの範囲が最も好ましいと考えられる。またスペーサ
ー９は半導体チップ１内の回路素子とフィルム基板３の
配線１０との間に位置するため、電気的な容量性の結合
によるノイズを軽減するために低い比誘電率を有する材
料が好ましい。また、スペーサー９の厚みも重要な要素
であるが、製造方法の説明で詳しく述べる。フィルム基
板３はポリイミド等の材料からなり、マザー基板に実装
されたときの半導体チップ１とマザー基板との熱膨張係
数差によって生じる熱応力を軽減するために低弾性の材
料が好ましい。また、ここでフィルム基板３はフィルム
に限定するものでなく、ガラスエポキシ樹脂などの合成
樹脂基材に銅（Ｃｕ）の多層配線を形成した多層基板で
も良い。はんだバンプはＰｂ−Ｓｎ合金からなるはんだ
バンプで構成されている。このＣＳＰは構造上、以下の
ような特徴がある。 （１）スペーサー９とフィルム基板３とが直接機械的に
接続されておらず独立である。 （２）半導体チップ１の電極端子４ａとフィルム基板３
の電極端子４ｂとをはんだバンプ７ａで接続した部分に
ついては何も充填しない。 （３）スペーサー９の厚みを制御することによって、は
んだバンプの高さを１００μｍ以上確保する。
細に説明する。図１は、本発明の一実施例であるＣＳＰ
の断面図である。この実施例のＣＳＰは、半導体チップ
１の電極端子４ａ上にあらかじめ、はんだバンプ７ａが
装着されたはんだバンプ７ａ付き半導体チップ１の能動
面に接着剤８を介してスペーサー９を実装し、フィルム
基板３の配線面をスペーサー９に実装し、フィルム基板
３の配線面の電極端子４ｂと半導体チップ１のはんだバ
ンプ７ａとを電気的に接続し、フィルム基板３の配線面
と反対側の面にはんだバンプ７ｂを形成している。電極
端子４ａ、はんだバンブ７ａ、電極端子４ｂ、配線１
０、及びはんだバンプ７ｂは電気的に接続され、更に外
部接続端子用のはんだバンプ７ｂはマザー基板（図示、
省略）に電気的に接続される。半導体チップ１の電極端
子４ａは半導体チップ１のコーナー部に配列されている
が、特に限定するものではなく、半導体チップ１のセン
ター部に配列されていても良い。接着剤８は、液状、フ
ィルム状どちらでも良く、材料としてはエポキシ系、シ
リコーン系等のもので、低弾性のものが好ましい。液状
の接着剤８を採用した場合、スペーサー９を実装した
後、高温で熱処理し硬化させ、フィルム状の接着剤８が
採用された場合、スペーサー９を熱圧着する。また、接
着剤８の塗布範囲は図においてスペーサー９上の全面に
塗布しているが、特に限定するものではない。スペーサ
ー９は接着剤８を介して半導体チップ１と機械的に接続
されているため、その熱膨張係数は２ｐｐｍから１０ｐ
ｐｍの範囲が最も好ましいと考えられる。またスペーサ
ー９は半導体チップ１内の回路素子とフィルム基板３の
配線１０との間に位置するため、電気的な容量性の結合
によるノイズを軽減するために低い比誘電率を有する材
料が好ましい。また、スペーサー９の厚みも重要な要素
であるが、製造方法の説明で詳しく述べる。フィルム基
板３はポリイミド等の材料からなり、マザー基板に実装
されたときの半導体チップ１とマザー基板との熱膨張係
数差によって生じる熱応力を軽減するために低弾性の材
料が好ましい。また、ここでフィルム基板３はフィルム
に限定するものでなく、ガラスエポキシ樹脂などの合成
樹脂基材に銅（Ｃｕ）の多層配線を形成した多層基板で
も良い。はんだバンプはＰｂ−Ｓｎ合金からなるはんだ
バンプで構成されている。このＣＳＰは構造上、以下の
ような特徴がある。 （１）スペーサー９とフィルム基板３とが直接機械的に
接続されておらず独立である。 （２）半導体チップ１の電極端子４ａとフィルム基板３
の電極端子４ｂとをはんだバンプ７ａで接続した部分に
ついては何も充填しない。 （３）スペーサー９の厚みを制御することによって、は
んだバンプの高さを１００μｍ以上確保する。
【０００９】以上のような構成にすることによって、ス
ペーサー９とフィルム基板３が直接機械的に接続されな
いためにマザー基板実装時の半導体チップ１とマザー基
板３との熱膨張係数差による熱応力を軽減でき、耐温度
サイクル性等の信頼性を向上させることができる。ま
た、半導体チップ１上のはんだバンプの高さをスペーサ
ー９の厚みを変化させることによって制御し、かつ低弾
性のフィルム基板３を採用することにより、半導体チッ
プ１上のはんだバンプ７ａとフィルム基板３との２段階
で半導体チップ１とマザー基板との熱膨張係数差による
熱応力を吸収することができ、耐温度サイクル性等の信
頼性を向上させることができる。また、スペーサー９と
フィルム基板３とは直接機械的に接続されておらず、か
つ半導体チップ１の電極端子部４ａとフィルム基板３の
電極端子部４ｂとをはんだバンプ７ａで電気的に接続し
た部分は何も充填されてないために、吸湿後の耐リフロ
ー性試験時の水蒸気がパッケージの外部へ容易に放出さ
れ、パッケージ内の界面の剥離、及び剥離の進展によっ
て生じる電気的接続不良を防止することができる。
ペーサー９とフィルム基板３が直接機械的に接続されな
いためにマザー基板実装時の半導体チップ１とマザー基
板３との熱膨張係数差による熱応力を軽減でき、耐温度
サイクル性等の信頼性を向上させることができる。ま
た、半導体チップ１上のはんだバンプの高さをスペーサ
ー９の厚みを変化させることによって制御し、かつ低弾
性のフィルム基板３を採用することにより、半導体チッ
プ１上のはんだバンプ７ａとフィルム基板３との２段階
で半導体チップ１とマザー基板との熱膨張係数差による
熱応力を吸収することができ、耐温度サイクル性等の信
頼性を向上させることができる。また、スペーサー９と
フィルム基板３とは直接機械的に接続されておらず、か
つ半導体チップ１の電極端子部４ａとフィルム基板３の
電極端子部４ｂとをはんだバンプ７ａで電気的に接続し
た部分は何も充填されてないために、吸湿後の耐リフロ
ー性試験時の水蒸気がパッケージの外部へ容易に放出さ
れ、パッケージ内の界面の剥離、及び剥離の進展によっ
て生じる電気的接続不良を防止することができる。
【００１０】次にＣＳＰの製造方法について図２から図
９を用いて述べる。まず、図２に示すように半導体チッ
プ１上に電極端子４ａが形成され、電極端子４ａの上に
はんだバンプ７ａが形成されている。図３に示すよう
に、半導体チップ１の能動面に液状、またはフィルム状
の接着剤８が塗布される。図４に示すように接着剤８の
上にスペーサー９が実装され、液状の接着剤８を採用し
た場合は高温での熱処理により硬化され、フィルム状の
接着剤８が採用された場合は、スペーサー９を熱圧着す
る。ここで、スペーサー９の厚みははんだバンプ７ａの
高さより高くなるように設定する必要がある。これは、
半導体チップ１の電極端子４ａとフィルム基板３の電極
端子４ｂがはんだバンプ７ａによって電気的に接続され
たとき、はんだバンプ７ａの高さを確保するためであ
り、かつはんだバンプ７ａの形状を中心部分が窪んだ形
に形成するためである。これにより、はんだバンプ７ａ
の機械的強度は向上する。次に、図５に示すようにスペ
ーサー９の上にフィルム基板３の配線面を実装する。こ
こで、スペーサー９とフィルム基板３は、機械的に直接
接続されていない。次に図６に示すように、高温の金型
１１をフィルム基板３の上から押し当ててはんだバンプ
７ａを一括で溶解し半導体チップ１の電極端子４ａとフ
ィルム基板３の電極端子４ｂは瞬時に電気的に接続され
る。フィルム基板３に金型１１を押し当てた状態ではフ
ィルム基板３は変形するが、はんだバンプ８が溶解し、
金型１１をフィルム基板３から離したとき、図７に示す
ように、フィルム基板３はスペーサー９と平行を保ち、
かつはんだバンプ７ａは中心部分が窪んだ形状になる。
金型１１はフィルム基板３の電極端子４ｂの箇所に対応
して連続した凸部が形成されている一体のものである。
次に、図８に示すようにフィルム基板３の上にはんだバ
ンプ７ｂを実装し、所定の温度設定でリフロー炉を通す
ことにより、半導体チップ１上の電極端子４ａ、はんだ
バンプ７ａ、フィルム基板３上の電極端子４ｂ、配線１
０及び外部接続端子用のはんだバンプ７ｂが電気的に接
続され、図９に示すようなＣＳＰが完成する。また、は
んだバンプ７ａとはんだバンプ７ｂとは水平方向に５０
０μｍ以上のスペースを確保することにより、熱応力を
緩和する必要がある。
９を用いて述べる。まず、図２に示すように半導体チッ
プ１上に電極端子４ａが形成され、電極端子４ａの上に
はんだバンプ７ａが形成されている。図３に示すよう
に、半導体チップ１の能動面に液状、またはフィルム状
の接着剤８が塗布される。図４に示すように接着剤８の
上にスペーサー９が実装され、液状の接着剤８を採用し
た場合は高温での熱処理により硬化され、フィルム状の
接着剤８が採用された場合は、スペーサー９を熱圧着す
る。ここで、スペーサー９の厚みははんだバンプ７ａの
高さより高くなるように設定する必要がある。これは、
半導体チップ１の電極端子４ａとフィルム基板３の電極
端子４ｂがはんだバンプ７ａによって電気的に接続され
たとき、はんだバンプ７ａの高さを確保するためであ
り、かつはんだバンプ７ａの形状を中心部分が窪んだ形
に形成するためである。これにより、はんだバンプ７ａ
の機械的強度は向上する。次に、図５に示すようにスペ
ーサー９の上にフィルム基板３の配線面を実装する。こ
こで、スペーサー９とフィルム基板３は、機械的に直接
接続されていない。次に図６に示すように、高温の金型
１１をフィルム基板３の上から押し当ててはんだバンプ
７ａを一括で溶解し半導体チップ１の電極端子４ａとフ
ィルム基板３の電極端子４ｂは瞬時に電気的に接続され
る。フィルム基板３に金型１１を押し当てた状態ではフ
ィルム基板３は変形するが、はんだバンプ８が溶解し、
金型１１をフィルム基板３から離したとき、図７に示す
ように、フィルム基板３はスペーサー９と平行を保ち、
かつはんだバンプ７ａは中心部分が窪んだ形状になる。
金型１１はフィルム基板３の電極端子４ｂの箇所に対応
して連続した凸部が形成されている一体のものである。
次に、図８に示すようにフィルム基板３の上にはんだバ
ンプ７ｂを実装し、所定の温度設定でリフロー炉を通す
ことにより、半導体チップ１上の電極端子４ａ、はんだ
バンプ７ａ、フィルム基板３上の電極端子４ｂ、配線１
０及び外部接続端子用のはんだバンプ７ｂが電気的に接
続され、図９に示すようなＣＳＰが完成する。また、は
んだバンプ７ａとはんだバンプ７ｂとは水平方向に５０
０μｍ以上のスペースを確保することにより、熱応力を
緩和する必要がある。
【００１１】図１０は本発明の他の実施例であるＣＳＰ
の断面図である。図１０に示すように、フィルム基板３
の配線１０、及びはんだバンプ７ｂをファンインで半導
体チップ１上に形成するだけでなく、ファンアウトで半
導体チップ１の外側にもフィルム基板３の配線１０、及
びはんだバンプ７ｂを形成する。実施例１と同様にはん
だバンプ７ａの真上は熱応力が集中するため、はんだバ
ンプ７ａとはんだバンプ７ｂとは水平方向に５００μｍ
以上のスペースを確保することにより熱応力を緩和する
必要がある。これにより、多ピン化に対応することがで
きる。
の断面図である。図１０に示すように、フィルム基板３
の配線１０、及びはんだバンプ７ｂをファンインで半導
体チップ１上に形成するだけでなく、ファンアウトで半
導体チップ１の外側にもフィルム基板３の配線１０、及
びはんだバンプ７ｂを形成する。実施例１と同様にはん
だバンプ７ａの真上は熱応力が集中するため、はんだバ
ンプ７ａとはんだバンプ７ｂとは水平方向に５００μｍ
以上のスペースを確保することにより熱応力を緩和する
必要がある。これにより、多ピン化に対応することがで
きる。
【００１２】
【発明の効果】（１）本発明によれば、スペーサーとフ
ィルム基板が直接接着されてないためにマザー基板実装
時の半導体チップとマザー基板との熱膨張係数差による
熱応力をフィルム基板に搭載したはんだバンプが直接受
けないために耐温度サイクル性等の信頼性を向上させる
ことができる。 （２）本発明によれば、半導体チップ上のはんだバンプ
の高さをスペーサーの厚みを変化させることによって制
御し、かつ低弾性のフィルム基板を採用することによ
り、半導体チップ上のはんだバンプとフィルム基板との
２段階で半導体チップとマザー基板との熱膨張係数差に
よる熱応力を吸収することができ耐温度サイクル性等の
信頼性を向上させることができる。 （３）本発明によれば、スペーサーとフィルム基板とは
直接機械的に接続されておらず、かつ半導体チップの電
極端子部とフィルム基板の電極端子部とをはんだバンプ
で電気的に接続した部分は何も充填されてないために、
吸湿後の耐リフロー性試験時の水蒸気がパッケージの外
部へ容易に放出され、パッケージ内の界面の剥離、及び
剥離の進展によって生じる電気的接続不良を防止するこ
とができる。 （４）本発明によれば、フィルム基板上の配線はパッケ
ージの中心方向にも外側方向にも拡張することが可能で
あるため、多ピン化に対応できる。
ィルム基板が直接接着されてないためにマザー基板実装
時の半導体チップとマザー基板との熱膨張係数差による
熱応力をフィルム基板に搭載したはんだバンプが直接受
けないために耐温度サイクル性等の信頼性を向上させる
ことができる。 （２）本発明によれば、半導体チップ上のはんだバンプ
の高さをスペーサーの厚みを変化させることによって制
御し、かつ低弾性のフィルム基板を採用することによ
り、半導体チップ上のはんだバンプとフィルム基板との
２段階で半導体チップとマザー基板との熱膨張係数差に
よる熱応力を吸収することができ耐温度サイクル性等の
信頼性を向上させることができる。 （３）本発明によれば、スペーサーとフィルム基板とは
直接機械的に接続されておらず、かつ半導体チップの電
極端子部とフィルム基板の電極端子部とをはんだバンプ
で電気的に接続した部分は何も充填されてないために、
吸湿後の耐リフロー性試験時の水蒸気がパッケージの外
部へ容易に放出され、パッケージ内の界面の剥離、及び
剥離の進展によって生じる電気的接続不良を防止するこ
とができる。 （４）本発明によれば、フィルム基板上の配線はパッケ
ージの中心方向にも外側方向にも拡張することが可能で
あるため、多ピン化に対応できる。
【図１】本発明の一実施例のＣＳＰの断面図である。
【図２】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図３】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図４】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図５】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図６】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図７】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図８】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図９】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図１０】本発明の他の実施例のＣＳＰの製造方法を示
す断面図である。
す断面図である。
【図１１】従来のＣＳＰ構造を示す断面図である。
１ ：半導体チップ ３ ：フィルム基板 ４ａ：電極端子 ４ｂ：電極端子 ５ ：リード ６ ：液状封止材 ７ａ：はんだバンプ ７ｂ：はんだバンプ ８ ：接着剤 ９ ：スペーサー １０：配線 １１：金型 ３１：半導体チップ ３２：エラストマー ３３：フィルム基板 ３４：電極端子 ３５：リード ３６：液状封止材 ３７：はんだバンプ ３８：配線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年３月１６日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】
【発明が解決しようとする課題】今後、ＣＳＰが主流と
なるためには更なる信頼性の向上が要求される。しかし
ながら、前述した従来のＣＳＰには次のような問題点が
ある。 （１）図１１のＣＳＰがマザー基板に実装された場合、
その構成上、半導体チップ、エラストマー、フィルム基
板及び液状封止材が完全に接着されているために、半導
体チップと基板との熱膨張係数差による熱応力が外部接
続端子としてのはんだバンプに蓄積され、信頼性が低下
するという問題がある。半導体チップと外部接続端子と
してのはんだバンプとの間にエラストマーを介在させて
いるもののエラストマーの厚み、弾性率及び熱膨張係数
の関係上、はんだバンプに蓄積される応力の低減にも限
界がある。 （２）図１１のＣＳＰは、その構成上、半導体チップ、
エラストマー、フィルム基板及び液状封止材が完全に接
着されているために、吸湿後の耐リフロー試験におい
て、各材料間で剥離が発生し、剥離の進展によっては接
続不良をもたらす可能性があるという問題がある。 （３）図１１のＣＳＰは、その構成上、半導体チップ上
の範囲内でしかはんだバンプを形成することができず多
ピン化に不向きという問題がある。 本発明は、信頼性の向上、多ピン化の促進を可能とする
ＣＳＰ構造を有する半導体集積回路装置及びその製造方
法提供するものである。
なるためには更なる信頼性の向上が要求される。しかし
ながら、前述した従来のＣＳＰには次のような問題点が
ある。 （１）図１１のＣＳＰがマザー基板に実装された場合、
その構成上、半導体チップ、エラストマー、フィルム基
板及び液状封止材が完全に接着されているために、半導
体チップと基板との熱膨張係数差による熱応力が外部接
続端子としてのはんだバンプに蓄積され、信頼性が低下
するという問題がある。半導体チップと外部接続端子と
してのはんだバンプとの間にエラストマーを介在させて
いるもののエラストマーの厚み、弾性率及び熱膨張係数
の関係上、はんだバンプに蓄積される応力の低減にも限
界がある。 （２）図１１のＣＳＰは、その構成上、半導体チップ、
エラストマー、フィルム基板及び液状封止材が完全に接
着されているために、吸湿後の耐リフロー試験におい
て、各材料間で剥離が発生し、剥離の進展によっては接
続不良をもたらす可能性があるという問題がある。 （３）図１１のＣＳＰは、その構成上、半導体チップ上
の範囲内でしかはんだバンプを形成することができず多
ピン化に不向きという問題がある。 本発明は、信頼性の向上、多ピン化の促進を可能とする
ＣＳＰ構造を有する半導体集積回路装置及びその製造方
法提供するものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の一実施例のＣＳＰの断面図である。
【図２】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図３】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図４】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図５】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図６】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図７】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図８】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図９】本発明の一実施例のＣＳＰの製造方法を示す断
面図である。
面図である。
【図１０】本発明の他の実施例のＣＳＰの断面図であ
る。
る。
【図１１】従来のＣＳＰ構造を示す断面図である。
【符号の説明】 １ ：半導体チップ ３ ：フィルム基板 ４ａ：電極端子 ４ｂ：電極端子７ ａ：はんだバンプ ７ｂ：はんだバンプ ８ ：接着剤 ９ ：スペーサー １０：配線 １１：金型 ３１：半導体チップ ３２：エラストマー ３３：フィルム基板 ３４：電極端子 ３５：リード ３６：液状封止材 ３７：はんだバンプ ３８：配線
Claims (8)
- 【請求項１】半導体チップがその能動面側を接着部材を
介して半導体チップ端子間隔変換用基板に搭載された半
導体集積回路装置であって、 前記基板は絶縁基板、絶縁基板の半導体チップ対向面に
形成されたインナー接続端子、絶縁基板の半導体チップ
対向面と反対面に形成されたアウター接続端子を備えて
おり、 前記インナー接続端子は半導体チップ端子と接続部材を
介して電気的に接続されており、 前記接着部材は、半導体チップ及び絶縁基板の一方に接
着、他方に非接着であり、接着部材端面の少なくとも一
部は樹脂封止されることなく露出面を構成している半導
体集積回路装置。 - 【請求項２】 インナー接続端子と半導体チップ端子と
の接続部分は樹脂封止されることなく露出されている請
求項１記載の半導体集積回路装置。 - 【請求項３】 接着部材は、接着剤層とスペーサーを備
えている請求項１又は２記載の半導体集積回路装置。 - 【請求項４】 スペーサーの厚みが５０μｍから２ｍｍ
である請求項３記載の半導体集積回路装置。 - 【請求項５】 スペーサーの弾性率が５ｋｇｆ／ｍｍ2
から４０００ｋｇｆ／ｍｍ2、かつ熱膨張係数が２ｐｐ
ｍから３０ｐｐｍである請求項３又は４記載の半導体集
積回路装置。 - 【請求項６】 スペーサーの比誘電率が２から４である
請求項３〜５各項記載の半導体集積回路装置。 - 【請求項７】 絶縁基板の弾性率が５ｋｇｆ／ｍｍ2か
ら４０００ｋｇｆ／ｍｍ2、かつ熱膨張係数が１０ｐｐ
ｍから４０ｐｐｍである請求項１〜６各項記載の半導体
集積回路装置。 - 【請求項８】 端子付き半導体チップの能動面に接着剤
を介してスペーサーを貼付け、基板の配線面をスペーサ
ーに実装し、フィルム基板の配線面の端子と半導体チッ
プの端子とを電気的に接続し、基板の配線面と反対側の
面にはんだバンプを形成す半導体集積回路装置の製造方
法であって、（ａ）端子付き半導体チップの能動面に接
着剤を塗布した後、接着剤の上にスペーサーを実装し熱
処理により接着剤を硬化させる工程、（ｂ）基板の配線
面をスペーサーに実装し、スペーサーと基板とは直接機
械的に接続することなく、フィルム基板の配線面の端子
と半導体チップの端子とを電気的に接続する工程、
（ｃ）基板の配線面と反対側の面にはんだバンプを形成
する工程を含むことを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4514298A JPH11243116A (ja) | 1998-02-26 | 1998-02-26 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4514298A JPH11243116A (ja) | 1998-02-26 | 1998-02-26 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11243116A true JPH11243116A (ja) | 1999-09-07 |
Family
ID=12711039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4514298A Pending JPH11243116A (ja) | 1998-02-26 | 1998-02-26 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11243116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101366455B1 (ko) * | 2011-07-29 | 2014-02-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 장치, 패키징 방법 및 구조 |
-
1998
- 1998-02-26 JP JP4514298A patent/JPH11243116A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101366455B1 (ko) * | 2011-07-29 | 2014-02-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 장치, 패키징 방법 및 구조 |
| US8916969B2 (en) | 2011-07-29 | 2014-12-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices, packaging methods and structures |
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