JPH11242885A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11242885A JPH11242885A JP10043562A JP4356298A JPH11242885A JP H11242885 A JPH11242885 A JP H11242885A JP 10043562 A JP10043562 A JP 10043562A JP 4356298 A JP4356298 A JP 4356298A JP H11242885 A JPH11242885 A JP H11242885A
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Abstract
(57)【要約】
【課題】 バンク数が増加してもタイミング・ジェネレ
ータの回路面積を大幅に増加させない。 【解決手段】 ワンショット信号発生部２は、行アドレ
ス活性化信号ＲＡＳＢ０〜ＲＡＳＢ７の変化によりワン
ショットパルス信号ＲＴＯＡ０〜ＲＴＯＡ７を出力しラ
ッチ回路６0〜６7をセットする。そして、これらの信号
はエンコード部３においてエンコードされ、４つの信号
に変換され、バンク間共有タイミング生成部４において
一定時間遅延された後にデコード部５で元の信号に戻さ
れてからラッチ回路６0〜６7をリセットする。リフレッ
シュ時には、リフレッシュ用タイミング生成部１が動作
して全てのバンク活性化信号ＲＴＯ０〜ＲＴＯ７が出力
される、よって、バンクが８つでもディレイ素子１４、
４１0〜４１3は５つで済む。
ータの回路面積を大幅に増加させない。 【解決手段】 ワンショット信号発生部２は、行アドレ
ス活性化信号ＲＡＳＢ０〜ＲＡＳＢ７の変化によりワン
ショットパルス信号ＲＴＯＡ０〜ＲＴＯＡ７を出力しラ
ッチ回路６0〜６7をセットする。そして、これらの信号
はエンコード部３においてエンコードされ、４つの信号
に変換され、バンク間共有タイミング生成部４において
一定時間遅延された後にデコード部５で元の信号に戻さ
れてからラッチ回路６0〜６7をリセットする。リフレッ
シュ時には、リフレッシュ用タイミング生成部１が動作
して全てのバンク活性化信号ＲＴＯ０〜ＲＴＯ７が出力
される、よって、バンクが８つでもディレイ素子１４、
４１0〜４１3は５つで済む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に記憶領域が複数のバンクによって構成される
半導体記憶装置に関する。
関し、特に記憶領域が複数のバンクによって構成される
半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体記憶装置は、複数の
ビット線対と複数のワード線の交点にそれぞれメモリセ
ルが設けられていて、行アドレスによりワード線を選択
し、列アドレスによりビット線対を選択することにより
目的のメモリセルの記憶情報を読み出すことができるよ
うになっている。
ビット線対と複数のワード線の交点にそれぞれメモリセ
ルが設けられていて、行アドレスによりワード線を選択
し、列アドレスによりビット線対を選択することにより
目的のメモリセルの記憶情報を読み出すことができるよ
うになっている。
【０００３】そして、従来のＤＲＡＭ等の半導体記憶装
置では、記憶容量の増加やビット線対の長さの制限等の
原因により記憶領域を複数のブロックに分割する方法が
用いられている。
置では、記憶容量の増加やビット線対の長さの制限等の
原因により記憶領域を複数のブロックに分割する方法が
用いられている。
【０００４】そして、このような複数ブロック構成の半
導体記憶装置のメモリセルに記憶された記憶情報を読み
出すには、先ず行アドレスを指定し、続いて列アドレス
を指定するとともにブロックアドレスを指定する必要が
ある。そして、アドレスが指定された後に、外部からコ
マンドが与えられることによりデータの書き込みや読み
出しなど各種の動作を行うようになっている。
導体記憶装置のメモリセルに記憶された記憶情報を読み
出すには、先ず行アドレスを指定し、続いて列アドレス
を指定するとともにブロックアドレスを指定する必要が
ある。そして、アドレスが指定された後に、外部からコ
マンドが与えられることによりデータの書き込みや読み
出しなど各種の動作を行うようになっている。
【０００５】しかし、このように半導体記憶装置を複数
のブロックにより構成し、１つのタイミング・ジェネレ
ータでコントロールするようにすると、あるブロックの
処理を行っている間は他のブロックに対する処理を行う
ことができないため、記憶容量が増加しブロックの数が
増加してくると記憶内容の読み出しに長時間を要すると
いう問題点があった。
のブロックにより構成し、１つのタイミング・ジェネレ
ータでコントロールするようにすると、あるブロックの
処理を行っている間は他のブロックに対する処理を行う
ことができないため、記憶容量が増加しブロックの数が
増加してくると記憶内容の読み出しに長時間を要すると
いう問題点があった。
【０００６】この問題点を解決するために半導体記憶装
置を複数のブロックにより構成するのではなく、互いに
独立に動作することができるバンクにより構成するＳ
（シンクロナス）ＤＲＡＭ等が用いられるようになって
いる。
置を複数のブロックにより構成するのではなく、互いに
独立に動作することができるバンクにより構成するＳ
（シンクロナス）ＤＲＡＭ等が用いられるようになって
いる。
【０００７】このような複数のバンクから成る従来の半
導体記憶装置の構成を図４に示す。
導体記憶装置の構成を図４に示す。
【０００８】この従来の半導体記憶装置は、記憶領域が
８つのバンク１０0〜１０7から構成されている。
８つのバンク１０0〜１０7から構成されている。
【０００９】そして、この従来の半導体記憶装置は各バ
ンク１０0〜１０7を活性化するタイミングを制御するた
めのタイミング・ジェネレータ９を有している。タイミ
ング・ジェネレータ９は、行アドレス活性化信号ＲＡＳ
Ｂ０〜ＲＡＳＢ７を入力し、この各行アドレス活性化信
号ＲＡＳＢ０〜ＲＡＳＢ７がアクティブであるロウレベ
ルとなると対応するバンク活性化信号ＲＴＯ０〜ＲＴＯ
７を一定時間だけアクティブであるハイレベルとする。
各バンク１０0〜１０7は、対応しているバンク活性化信
号ＲＴＯ０〜ＲＴＯ７がアクティブとなることにより活
性化される。
ンク１０0〜１０7を活性化するタイミングを制御するた
めのタイミング・ジェネレータ９を有している。タイミ
ング・ジェネレータ９は、行アドレス活性化信号ＲＡＳ
Ｂ０〜ＲＡＳＢ７を入力し、この各行アドレス活性化信
号ＲＡＳＢ０〜ＲＡＳＢ７がアクティブであるロウレベ
ルとなると対応するバンク活性化信号ＲＴＯ０〜ＲＴＯ
７を一定時間だけアクティブであるハイレベルとする。
各バンク１０0〜１０7は、対応しているバンク活性化信
号ＲＴＯ０〜ＲＴＯ７がアクティブとなることにより活
性化される。
【００１０】また、タイミング・ジェネレータ９は、リ
フレッシュ信号８がアクティブであるハイレベルとなる
と全てのバンク活性化信号ＲＴＯ０〜ＲＴＯ７を一定期
間アクティブとする。
フレッシュ信号８がアクティブであるハイレベルとなる
と全てのバンク活性化信号ＲＴＯ０〜ＲＴＯ７を一定期
間アクティブとする。
【００１１】次に、この従来のタイミング・ジェネレー
タ９の回路図を図５に示す。
タ９の回路図を図５に示す。
【００１２】このタイミング・ジェネレータ９は、イン
バータ８７0〜８７7と、アンド回路８６0〜８６7と、イ
ンバータ８０0〜８０7と、タイミング生成部８１と、ナ
ンド回路８４0〜８４7と、インバータ８５0〜８５7とか
ら構成されている。また、タイミング生成部８１は、デ
ィレイ素子８２0〜８２7と、インバータ８３0〜８３7と
から構成されている。
バータ８７0〜８７7と、アンド回路８６0〜８６7と、イ
ンバータ８０0〜８０7と、タイミング生成部８１と、ナ
ンド回路８４0〜８４7と、インバータ８５0〜８５7とか
ら構成されている。また、タイミング生成部８１は、デ
ィレイ素子８２0〜８２7と、インバータ８３0〜８３7と
から構成されている。
【００１３】図５では、行アドレス活性化信号ＲＡＳＢ
１〜ＲＡＳＢ６を入力してバンク活性化信号ＲＴＯ1〜
ＲＴＯ6を生成するための回路には図面が煩雑となるた
め符号を付していないが、符号が付されているものとし
て説明する。
１〜ＲＡＳＢ６を入力してバンク活性化信号ＲＴＯ1〜
ＲＴＯ6を生成するための回路には図面が煩雑となるた
め符号を付していないが、符号が付されているものとし
て説明する。
【００１４】次に、この従来の半導体記憶装置における
タイミング・ジェネレータ９の動作を図５および図６の
タイミングチャートを用いて説明する。
タイミング・ジェネレータ９の動作を図５および図６の
タイミングチャートを用いて説明する。
【００１５】先ず、リフレッシュ時でない通常の動作に
ついて説明する。
ついて説明する。
【００１６】この場合には、リフレッシュ信号８はイン
アクティブであるロウレベルであるためインバータ８７
0〜８７7の出力はすべてハイレベルとなり、アンド回路
８６ 0〜８６7はそれぞれ行アドレス活性化信号ＲＡＳＢ
０〜ＲＡＳＢ７をそのままの論理で出力する。
アクティブであるロウレベルであるためインバータ８７
0〜８７7の出力はすべてハイレベルとなり、アンド回路
８６ 0〜８６7はそれぞれ行アドレス活性化信号ＲＡＳＢ
０〜ＲＡＳＢ７をそのままの論理で出力する。
【００１７】これからの動作の説明は、行アドレス活性
化信号ＲＡＳＢ０からバンク活性化信号ＲＴＯ０が生成
される動作について説明するが、行アドレス活性化信号
ＲＡＳＢ１〜ＲＡＳＢ７からバンク活性化信号ＲＴＯ１
〜ＲＴＯ７がそれぞれ生成される動作も同様であるため
その説明は省略する。
化信号ＲＡＳＢ０からバンク活性化信号ＲＴＯ０が生成
される動作について説明するが、行アドレス活性化信号
ＲＡＳＢ１〜ＲＡＳＢ７からバンク活性化信号ＲＴＯ１
〜ＲＴＯ７がそれぞれ生成される動作も同様であるため
その説明は省略する。
【００１８】アンド回路８６0から出力された信号は、
インバータ８０0により論理反転され信号ａとなる。そ
して、信号ａは、ディレイ素子８２0により一定時間だ
け遅延され信号ｂとなり、さらにインバータ８３0によ
り論理反転され信号ｃとなる。そして、ナンド回路８４
0において論理演算されることにより信号ｄが生成さ
れ、インバータ８５0により論理反転されることにより
バンク活性化信号ＲＴＯ０が生成される。
インバータ８０0により論理反転され信号ａとなる。そ
して、信号ａは、ディレイ素子８２0により一定時間だ
け遅延され信号ｂとなり、さらにインバータ８３0によ
り論理反転され信号ｃとなる。そして、ナンド回路８４
0において論理演算されることにより信号ｄが生成さ
れ、インバータ８５0により論理反転されることにより
バンク活性化信号ＲＴＯ０が生成される。
【００１９】図６のタイミングチャートを参照するとバ
ンク活性化信号ＲＴＯ０がハイレベルとなる時間の長さ
は、ディレイ素子８２0の遅延時間により決定されるこ
とが分かる。
ンク活性化信号ＲＴＯ０がハイレベルとなる時間の長さ
は、ディレイ素子８２0の遅延時間により決定されるこ
とが分かる。
【００２０】次に、リフレッシュ時における動作につい
て説明する。
て説明する。
【００２１】リフレッシュ時には、ＲＡＳＢ０がアクテ
ィブであるハイレベルのままでリフレッシュ信号８がア
クティブであるハイレベルとなる。そして、リフレッシ
ュ信号８は、インバータ８７0において論理反転されロ
ウレベルとなりアンド回路８６0に入力されるため、ア
ンド回路８６0の出力はロウレベルとなる。このことに
より、ディレイ素子８２0の遅延時間により決定される
バンンク活性化信号ＲＴＯ０が出力されるのはリフレッ
シュ時以外の場合と同様である。
ィブであるハイレベルのままでリフレッシュ信号８がア
クティブであるハイレベルとなる。そして、リフレッシ
ュ信号８は、インバータ８７0において論理反転されロ
ウレベルとなりアンド回路８６0に入力されるため、ア
ンド回路８６0の出力はロウレベルとなる。このことに
より、ディレイ素子８２0の遅延時間により決定される
バンンク活性化信号ＲＴＯ０が出力されるのはリフレッ
シュ時以外の場合と同様である。
【００２２】そして、リフレッシュ時にはリフレッシュ
信号８がアクティブとなることにより、バンク活性化信
号ＲＴＯ０〜ＲＴＯ７は全て同時にアクティブとなる。
信号８がアクティブとなることにより、バンク活性化信
号ＲＴＯ０〜ＲＴＯ７は全て同時にアクティブとなる。
【００２３】この説明においては、リフレッシュ時にお
いて８つのバンクを全てアクティブとする場合について
説明したが、半導体記憶装置においては複数のバンクの
一部のみをアクティブとする場合もある。
いて８つのバンクを全てアクティブとする場合について
説明したが、半導体記憶装置においては複数のバンクの
一部のみをアクティブとする場合もある。
【００２４】ここで、ディレイ素子８２0〜８２7は遅延
時間を長くしてバンク活性化信号ＲＴＯ０〜ＲＴＯ７が
ハイレベルとなる時間を一定時間確保するために、一般
的に数十段のインバータ又はバッファ等を直列に接続す
ることにより構成されている。そのため、ディレイ素子
８２0〜８２7は大きな回路面積を必要とする。
時間を長くしてバンク活性化信号ＲＴＯ０〜ＲＴＯ７が
ハイレベルとなる時間を一定時間確保するために、一般
的に数十段のインバータ又はバッファ等を直列に接続す
ることにより構成されている。そのため、ディレイ素子
８２0〜８２7は大きな回路面積を必要とする。
【００２５】この従来のタイミング・ジェネレータ９で
は、バンク数と同じ数のディレイ素子が必要であるた
め、記憶容量が増えてバンク数が増えれば増える程タイ
ミング・ジェネレータのサイズが増大し半導体記憶装置
の回路面積が大幅に増加してしまうことになる。
は、バンク数と同じ数のディレイ素子が必要であるた
め、記憶容量が増えてバンク数が増えれば増える程タイ
ミング・ジェネレータのサイズが増大し半導体記憶装置
の回路面積が大幅に増加してしまうことになる。
【００２６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、そのタイミング・ジェネレータにおいて
バンク数と同数のディレイ素子が必要なため、バンク数
が増加するとタイミング・ジェネレータの回路面積が大
幅に増加するという問題点があった。
記憶装置では、そのタイミング・ジェネレータにおいて
バンク数と同数のディレイ素子が必要なため、バンク数
が増加するとタイミング・ジェネレータの回路面積が大
幅に増加するという問題点があった。
【００２７】本発明の目的は、バンク数が増加してもタ
イミング・ジェネレータの回路面積が大幅に増加しない
半導体記憶装置を提供することである。
イミング・ジェネレータの回路面積が大幅に増加しない
半導体記憶装置を提供することである。
【００２８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、複数のバンク活性化信
号をそれぞれ入力し、前記複数のバンク活性化信号のう
ちの対応した信号がアクティブとなると活性化される複
数のバンクと、複数の行アドレス活性化信号を入力し、
リフレッシュ信号がリフレッシュ動作時ではないことを
示しているインアクティブの場合には、前記各行アドレ
ス活性化信号の変化を検出して前記各行アドレス活性化
信号に対応したワンショットパルス信号を出力するワン
ショット信号発生部と、前記リフレッシュ信号がリフレ
ッシュ動作時を示しているアクティブの場合に、前記複
数の行アドレス活性化信号のうちの定められた１つの行
アドレス活性化信号を入力し、該行アドレス活性化信号
がアクティブとなると一定期間アクティブとなるリフレ
ッシュ用バンク活性化信号を出力するリフレッシュ用タ
イミング生成部と、前記ワンショット信号発生部から出
力された複数のワンショットパルス信号を組み合わせる
ことにより該ワンショットパルス信号の数よりも少ない
数の信号に変換するエンコーダ部と、複数のディレイ素
子により構成され、前記エンコーダ部によって変換され
た信号を一定時間だけ遅延させるバンク間共有タイミン
グ生成部と、前記バンク間共有タイミング生成部から出
力された信号を前記エンコード部によって行われた変換
とは逆の変換を行うことにより前記ワンショット信号発
生部から出力された際と同じである元のワンショットパ
ルス信号に戻すための動作を行うデコード部と、前記ワ
ンショット信号発生部から出力されたワンショットパル
ス信号によりそれぞれセットされ、前記デコード部から
出力されたワンショットパルス信号によってそれぞれリ
セットされる複数のラッチ回路と、前記リフレッシュ用
バンク活性化信号と前記ラッチ回路の出力信号との間で
論理演算することによりどちらか一方の信号をバンク活
性化信号として出力する複数の論理回路とから構成され
ているタイミング・ジェネレータとを有している。
に、本発明の半導体記憶装置は、複数のバンク活性化信
号をそれぞれ入力し、前記複数のバンク活性化信号のう
ちの対応した信号がアクティブとなると活性化される複
数のバンクと、複数の行アドレス活性化信号を入力し、
リフレッシュ信号がリフレッシュ動作時ではないことを
示しているインアクティブの場合には、前記各行アドレ
ス活性化信号の変化を検出して前記各行アドレス活性化
信号に対応したワンショットパルス信号を出力するワン
ショット信号発生部と、前記リフレッシュ信号がリフレ
ッシュ動作時を示しているアクティブの場合に、前記複
数の行アドレス活性化信号のうちの定められた１つの行
アドレス活性化信号を入力し、該行アドレス活性化信号
がアクティブとなると一定期間アクティブとなるリフレ
ッシュ用バンク活性化信号を出力するリフレッシュ用タ
イミング生成部と、前記ワンショット信号発生部から出
力された複数のワンショットパルス信号を組み合わせる
ことにより該ワンショットパルス信号の数よりも少ない
数の信号に変換するエンコーダ部と、複数のディレイ素
子により構成され、前記エンコーダ部によって変換され
た信号を一定時間だけ遅延させるバンク間共有タイミン
グ生成部と、前記バンク間共有タイミング生成部から出
力された信号を前記エンコード部によって行われた変換
とは逆の変換を行うことにより前記ワンショット信号発
生部から出力された際と同じである元のワンショットパ
ルス信号に戻すための動作を行うデコード部と、前記ワ
ンショット信号発生部から出力されたワンショットパル
ス信号によりそれぞれセットされ、前記デコード部から
出力されたワンショットパルス信号によってそれぞれリ
セットされる複数のラッチ回路と、前記リフレッシュ用
バンク活性化信号と前記ラッチ回路の出力信号との間で
論理演算することによりどちらか一方の信号をバンク活
性化信号として出力する複数の論理回路とから構成され
ているタイミング・ジェネレータとを有している。
【００２９】本発明では、ワンショット信号発生部は、
各行アドレス活性化信号の変化によりワンショットパル
ス信号を出力しラッチ回路をそれぞれセットする。そし
て、ワンショットパルス信号はエンコード部においてエ
ンコードされ、ワンショットパルス信号の数より少ない
数の信号に変換され、バンク間共有タイミング生成部に
おいて一定時間遅延された後にデコード部で元の信号に
復元されてから各ラッチ回路をそれぞれリセットする。
そして、リフレッシュ時には、リフレッシュ用タイミン
グ生成部がリフレッシュ用バンク活性化信号を出力する
ことにより全ての論理回路はバンク活性化信号を出力す
る。
各行アドレス活性化信号の変化によりワンショットパル
ス信号を出力しラッチ回路をそれぞれセットする。そし
て、ワンショットパルス信号はエンコード部においてエ
ンコードされ、ワンショットパルス信号の数より少ない
数の信号に変換され、バンク間共有タイミング生成部に
おいて一定時間遅延された後にデコード部で元の信号に
復元されてから各ラッチ回路をそれぞれリセットする。
そして、リフレッシュ時には、リフレッシュ用タイミン
グ生成部がリフレッシュ用バンク活性化信号を出力する
ことにより全ての論理回路はバンク活性化信号を出力す
る。
【００３０】したがって、設けられているバンクより少
ない数のディレイ素子により各バンクに対応したバンク
活性化信号をそれぞ独立したタイミングで出力すること
ができる。
ない数のディレイ素子により各バンクに対応したバンク
活性化信号をそれぞ独立したタイミングで出力すること
ができる。
【００３１】また、本発明の半導体記憶装置は、複数の
バンク活性化信号をそれぞれ入力し、前記複数のバンク
活性化信号のうちの対応した信号がアクティブとなると
活性化される複数のバンクと、複数の行アドレス活性化
信号を入力し、リフレッシュ信号がリフレッシュ動作時
ではないことを示しているインアクティブの場合には、
前記各行アドレス活性化信号の変化を検出して前記各行
アドレス活性化信号に対応したワンショットパルス信号
を出力、前記リフレッシュ信号がリフレッシュ動作時で
あることを示しているアクティブの場合には前記複数の
行アドレス活性化信号のうち定められた１つの行活性化
信号のみの変化を検出して該行アドレス活性化信号に対
応したワンショットパルス信号を出力するワンショット
信号発生部と、前記ワンショット信号発生部から出力さ
れた複数のワンショットパルス信号を組み合わせること
により該ワンショットパルス信号の数よりも少ない数の
信号に変換するエンコーダ部と、複数のディレイ素子に
より構成され、前記エンコーダ部によって変換された信
号を一定時間だけ遅延させるバンク間共有タイミング生
成部と、前記バンク間共有タイミング生成部から出力さ
れた信号を前記エンコード部によって行われた変換とは
逆の変換を行うことにより前記ワンショット信号発生部
から出力された際と同じである元のワンショットパルス
信号に戻すための動作を行うデコード部と、前記ワンシ
ョット信号発生部から出力されたワンショットパルス信
号によりそれぞれセットされ、前記デコード部から出力
されたワンショットパルス信号によってそれぞれリセッ
トされる複数のラッチ回路と、前記リフレッシュ信号が
アクティブの場合に、前記ワンショット信号発生部から
出力されたワンショットパルス信号が入力されている前
記ラッチ回路の出力を前記リフレッシュ用バンク活性化
信号として出力する第１の論理回路と、前記リフレッシ
ュ用バンク活性化信号と前記ラッチ回路の出力信号との
間で論理演算することによりどちらか一方の信号をバン
ク活性化信号として出力する複数の第２の論理回路とか
ら構成されているタイミング・ジェネレータとを有して
いる。
バンク活性化信号をそれぞれ入力し、前記複数のバンク
活性化信号のうちの対応した信号がアクティブとなると
活性化される複数のバンクと、複数の行アドレス活性化
信号を入力し、リフレッシュ信号がリフレッシュ動作時
ではないことを示しているインアクティブの場合には、
前記各行アドレス活性化信号の変化を検出して前記各行
アドレス活性化信号に対応したワンショットパルス信号
を出力、前記リフレッシュ信号がリフレッシュ動作時で
あることを示しているアクティブの場合には前記複数の
行アドレス活性化信号のうち定められた１つの行活性化
信号のみの変化を検出して該行アドレス活性化信号に対
応したワンショットパルス信号を出力するワンショット
信号発生部と、前記ワンショット信号発生部から出力さ
れた複数のワンショットパルス信号を組み合わせること
により該ワンショットパルス信号の数よりも少ない数の
信号に変換するエンコーダ部と、複数のディレイ素子に
より構成され、前記エンコーダ部によって変換された信
号を一定時間だけ遅延させるバンク間共有タイミング生
成部と、前記バンク間共有タイミング生成部から出力さ
れた信号を前記エンコード部によって行われた変換とは
逆の変換を行うことにより前記ワンショット信号発生部
から出力された際と同じである元のワンショットパルス
信号に戻すための動作を行うデコード部と、前記ワンシ
ョット信号発生部から出力されたワンショットパルス信
号によりそれぞれセットされ、前記デコード部から出力
されたワンショットパルス信号によってそれぞれリセッ
トされる複数のラッチ回路と、前記リフレッシュ信号が
アクティブの場合に、前記ワンショット信号発生部から
出力されたワンショットパルス信号が入力されている前
記ラッチ回路の出力を前記リフレッシュ用バンク活性化
信号として出力する第１の論理回路と、前記リフレッシ
ュ用バンク活性化信号と前記ラッチ回路の出力信号との
間で論理演算することによりどちらか一方の信号をバン
ク活性化信号として出力する複数の第２の論理回路とか
ら構成されているタイミング・ジェネレータとを有して
いる。
【００３２】本発明は、ある１つのバンク活性化信号を
生成するための回路を用いてリフレッシュ用バンク活性
化信号を生成するようにして、上記の発明におけるリフ
レッシュ用タイミング生成部を設けずにリフレッシュ時
の動作を行なえるようにしたものである。
生成するための回路を用いてリフレッシュ用バンク活性
化信号を生成するようにして、上記の発明におけるリフ
レッシュ用タイミング生成部を設けずにリフレッシュ時
の動作を行なえるようにしたものである。
【００３３】したがって、上記の発明よりさらに１つ少
ないディレイ素子のみで各バンクに対応したバンク活性
化信号をそれぞれ独立したタイミングで生成することが
できる。
ないディレイ素子のみで各バンクに対応したバンク活性
化信号をそれぞれ独立したタイミングで生成することが
できる。
【００３４】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３５】（第１の実施形態）図１は本発明の第１の
実施形態の半導体記憶装置におけるタイミング・ジェネ
レータの構成を示したブロック図である。
実施形態の半導体記憶装置におけるタイミング・ジェネ
レータの構成を示したブロック図である。
【００３６】本実施形態の半導体記憶装置は、図４の従
来の半導体記憶装置に対して、タイミング・ジェネレー
タ９の替わりに図１に示すタイミング・ジェネレータを
用いたものである。
来の半導体記憶装置に対して、タイミング・ジェネレー
タ９の替わりに図１に示すタイミング・ジェネレータを
用いたものである。
【００３７】本実施形態における、タイミング・ジェネ
レータは、図１に示すように、リフレッシュ用タイミン
グ生成部１と、ワンショット信号発生部２と、エンコー
ド部３と、バンク間共有タイミング生成部４と、デコー
ド部５とラッチ回路６0〜６7と、ナンド回路７0〜７7と
から構成されている。
レータは、図１に示すように、リフレッシュ用タイミン
グ生成部１と、ワンショット信号発生部２と、エンコー
ド部３と、バンク間共有タイミング生成部４と、デコー
ド部５とラッチ回路６0〜６7と、ナンド回路７0〜７7と
から構成されている。
【００３８】リフレッシュ用タイミング生成部１は、イ
ンバータ１３、１５と、ディレイ素子１４と、ナンド回
路１６とから構成されている。
ンバータ１３、１５と、ディレイ素子１４と、ナンド回
路１６とから構成されている。
【００３９】このリフレッシュ用タイミング生成部１
は、リフレッシュ信号８がハイレベルの場合に、行アド
レス活性化信号ＲＡＳＢ０がロウレベルとなると一定時
間ハイレベルとなるリフレッシュ用バンク活性化信号Ｒ
ＴＯＣを出力する。
は、リフレッシュ信号８がハイレベルの場合に、行アド
レス活性化信号ＲＡＳＢ０がロウレベルとなると一定時
間ハイレベルとなるリフレッシュ用バンク活性化信号Ｒ
ＴＯＣを出力する。
【００４０】ワンショット信号発生部２は、インバータ
２１0〜２１7と、インバータ２３と、インバータ２４0
〜２４7と、遅延回路２２0〜２２7と、ナンド回路２５0
〜２５7とから構成されている。
２１0〜２１7と、インバータ２３と、インバータ２４0
〜２４7と、遅延回路２２0〜２２7と、ナンド回路２５0
〜２５7とから構成されている。
【００４１】インバータ２１0〜２１7は、行アドレス活
性化信号ＲＡＳＢ０〜ＲＡＳＢ７をそれぞれ入力し、論
理反転して出力している。
性化信号ＲＡＳＢ０〜ＲＡＳＢ７をそれぞれ入力し、論
理反転して出力している。
【００４２】遅延回路２２0〜２２7は、インバータ２１
0〜２１7からの出力信号をそれぞれ一定時間遅延して出
力している。
0〜２１7からの出力信号をそれぞれ一定時間遅延して出
力している。
【００４３】インバータ２４0〜２４7は、遅延回路２２
0〜２２7からの出力信号をそれぞれ入力し、論理反転し
てから出力している。
0〜２２7からの出力信号をそれぞれ入力し、論理反転し
てから出力している。
【００４４】インバータ２３は、リフレッシュ信号８を
論理反転して出力している。
論理反転して出力している。
【００４５】ナンド回路２５0〜２５7は、インバータ２
１0〜２１7、２４0〜２４7からのそれぞれの出力信号お
よびインバータ２３からの出力信号との間の論理積の反
転の演算を行ないその演算結果をワンショットパルス信
号ＲＴＯＡ０〜ＲＴＯＡ７として出力している。そし
て、ナンド回路２５0〜２５7には、インバータ２３から
の出力信号が入力されているためリフレッシュ信号８が
ハイレベルとなった場合にはワンショット信号発生部２
の動作を全て停止するようになっている。
１0〜２１7、２４0〜２４7からのそれぞれの出力信号お
よびインバータ２３からの出力信号との間の論理積の反
転の演算を行ないその演算結果をワンショットパルス信
号ＲＴＯＡ０〜ＲＴＯＡ７として出力している。そし
て、ナンド回路２５0〜２５7には、インバータ２３から
の出力信号が入力されているためリフレッシュ信号８が
ハイレベルとなった場合にはワンショット信号発生部２
の動作を全て停止するようになっている。
【００４６】ここで、遅延回路２２0〜２２7は、入力し
た信号を一定時間遅延するための回路でありディレイ素
子４１0〜４１3、ディレイ素子１４と同様な動作を行う
ものである。しかし、遅延回路２２0〜２２7は、ワンシ
ョットパルス信号を生成するための回路に用いられてい
るため、その遅延量はディレイ素子と比較してはるかに
少ないため必要な回路面積も大幅に少なくなっている。
た信号を一定時間遅延するための回路でありディレイ素
子４１0〜４１3、ディレイ素子１４と同様な動作を行う
ものである。しかし、遅延回路２２0〜２２7は、ワンシ
ョットパルス信号を生成するための回路に用いられてい
るため、その遅延量はディレイ素子と比較してはるかに
少ないため必要な回路面積も大幅に少なくなっている。
【００４７】エンコード部３と、ナンド回路３１0〜３
１3と、ナンド回路３２0〜３２3と、ノア回路３３0〜３
３3とから構成されている。
１3と、ナンド回路３２0〜３２3と、ノア回路３３0〜３
３3とから構成されている。
【００４８】ナンド回路３１0〜３１3およびナンド回路
３２0〜３２3は、ワンショット信号発生部２から出力さ
れたワンショットパルス信号ＲＴＯＡ０〜ＲＴＯＡ７の
うち所定の２つの信号の間の論理積演算の反転の演算を
行なっている。
３２0〜３２3は、ワンショット信号発生部２から出力さ
れたワンショットパルス信号ＲＴＯＡ０〜ＲＴＯＡ７の
うち所定の２つの信号の間の論理積演算の反転の演算を
行なっている。
【００４９】ノア回路３３0〜３３3は、ナンド回路３２
0〜３２3とナンド回路３２0〜３２3とのそれぞれの出力
信号との間の論理和の反転の演算を行なっている。
0〜３２3とナンド回路３２0〜３２3とのそれぞれの出力
信号との間の論理和の反転の演算を行なっている。
【００５０】バンク間共有タイミング生成部４は、ディ
レイ素子４１0〜４１3と、インバータ４２0〜４２3とか
ら構成されている。
レイ素子４１0〜４１3と、インバータ４２0〜４２3とか
ら構成されている。
【００５１】ディレイ素子４１0〜４１3は、エンコード
部３から出力された信号をそれぞれ一定時間だけ遅延さ
せて出力している。
部３から出力された信号をそれぞれ一定時間だけ遅延さ
せて出力している。
【００５２】インバータ４２0〜４２3は、ディレイ素子
４１0〜４１3からの出力信号を論理反転してワンショッ
トパルス信号ＲＴＯＢ０〜ＲＴＯＢ３として出力してい
る。
４１0〜４１3からの出力信号を論理反転してワンショッ
トパルス信号ＲＴＯＢ０〜ＲＴＯＢ３として出力してい
る。
【００５３】デコード部５は、ノア回路５１0〜５１7、
５２0〜５２7と、ナンド回路５３0〜５３7と、インバー
タ５４、５５、５６、・・とから構成されている。
５２0〜５２7と、ナンド回路５３0〜５３7と、インバー
タ５４、５５、５６、・・とから構成されている。
【００５４】ここで、図にはインバータ５４、５５、５
６のみが示されているが、図示されていないノア回路５
１1〜５１6、５２1〜５２6にも所定の入力にはインバー
タが設けられている。そして、このインバータは、ラッ
チ回路６0〜６7をリセットするための信号を生成するデ
コード部５の各回路において、そのラッチ回路をセット
するためのワンショットパルス信号が、エンコード部３
においてエンコード後のワンショットパルス信号を生成
するための回路に入力されている場合にはそのエンコー
ド後のワンショットパルス信号を入力しているナンド回
路５１0〜５１7、５２0〜５２7の入力端子にのみ設けら
れている。
６のみが示されているが、図示されていないノア回路５
１1〜５１6、５２1〜５２6にも所定の入力にはインバー
タが設けられている。そして、このインバータは、ラッ
チ回路６0〜６7をリセットするための信号を生成するデ
コード部５の各回路において、そのラッチ回路をセット
するためのワンショットパルス信号が、エンコード部３
においてエンコード後のワンショットパルス信号を生成
するための回路に入力されている場合にはそのエンコー
ド後のワンショットパルス信号を入力しているナンド回
路５１0〜５１7、５２0〜５２7の入力端子にのみ設けら
れている。
【００５５】例えば、ワンショットパルス信号ＲＴＯＡ
０は、エンコード部３におけるワンショットパルス信号
ＲＴＯＢ０を生成するための回路とワンショットパルス
信号ＲＴＯＢ３を生成するための回路に入力されている
ため、デコード部５ではワンショットパルス信号ＲＴＯ
Ｂ０とワンショットパルス信号ＲＴＯＢ３が入力される
ナンド回路５１0、５２0の入力端子にインバータ５４、
５５が設けられている。
０は、エンコード部３におけるワンショットパルス信号
ＲＴＯＢ０を生成するための回路とワンショットパルス
信号ＲＴＯＢ３を生成するための回路に入力されている
ため、デコード部５ではワンショットパルス信号ＲＴＯ
Ｂ０とワンショットパルス信号ＲＴＯＢ３が入力される
ナンド回路５１0、５２0の入力端子にインバータ５４、
５５が設けられている。
【００５６】ラッチ回路６0は、ナンド回路６１0、６２
0、とインバータ６３0によって構成されていて、ワンシ
ョットパルス信号ＲＴＯＡ０によってセットされ、ナン
ド回路５３0の出力信号によってリセットされる。ま
た、リセット信号５７がナンド回路６２0に入力され、
このリセット信号５７によってもリセットされるように
なっている。このリセット信号５７は、初期状態におい
てラッチ回路６0の出力が不定とならないように決定す
るための信号である。また、ラッチ回路６1〜６7も、ナ
ンド回路６１1〜６１7、６２1〜６２7、とインバータ６
３1〜６３7によって構成されラッチ回路６0と同様な動
作を行うためその説明は省略する。
0、とインバータ６３0によって構成されていて、ワンシ
ョットパルス信号ＲＴＯＡ０によってセットされ、ナン
ド回路５３0の出力信号によってリセットされる。ま
た、リセット信号５７がナンド回路６２0に入力され、
このリセット信号５７によってもリセットされるように
なっている。このリセット信号５７は、初期状態におい
てラッチ回路６0の出力が不定とならないように決定す
るための信号である。また、ラッチ回路６1〜６7も、ナ
ンド回路６１1〜６１7、６２1〜６２7、とインバータ６
３1〜６３7によって構成されラッチ回路６0と同様な動
作を行うためその説明は省略する。
【００５７】ナンド回路７0〜７7は、ラッチ回路６0〜
６7からの出力信号とリフレッシュ用バンク活性化信号
ＲＴＯＣとの間でそれぞれ論理演算を行ない、その演算
結果をバンク活性化信号ＲＴＯ０〜ＲＴＯ７として出力
する。
６7からの出力信号とリフレッシュ用バンク活性化信号
ＲＴＯＣとの間でそれぞれ論理演算を行ない、その演算
結果をバンク活性化信号ＲＴＯ０〜ＲＴＯ７として出力
する。
【００５８】次に、本実施形態の動作について図１およ
び図２のタイミングチャートを参照して説明する。
び図２のタイミングチャートを参照して説明する。
【００５９】図２は図１のタイミング・ジェネレータに
おいてバンク１０0とバンク１０1をタイミングを少しず
らせて活性化する際の動作を示したタイミングチャート
である。この図２においては、説明を簡単にするため、
ディレイ素子１４、４１0〜４１3および遅延回路２２0
〜２２7以外の回路による遅延は無視して説明するもの
とする。
おいてバンク１０0とバンク１０1をタイミングを少しず
らせて活性化する際の動作を示したタイミングチャート
である。この図２においては、説明を簡単にするため、
ディレイ素子１４、４１0〜４１3および遅延回路２２0
〜２２7以外の回路による遅延は無視して説明するもの
とする。
【００６０】先ず、行アドレス活性化信号ＲＡＳＢ０が
アクティブであるロウレベルになることによりワンショ
ット信号発生部２によりワンショットパルス信号ＲＴＯ
Ａ０が出力される。そして、ラッチ回路６0では、ワン
ショットパルス信号ＲＴＯＡ０が出力されたことにより
セットされバンク活性化信号ＲＴＯ０がハイレベルとな
る（時刻ｔ１）。
アクティブであるロウレベルになることによりワンショ
ット信号発生部２によりワンショットパルス信号ＲＴＯ
Ａ０が出力される。そして、ラッチ回路６0では、ワン
ショットパルス信号ＲＴＯＡ０が出力されたことにより
セットされバンク活性化信号ＲＴＯ０がハイレベルとな
る（時刻ｔ１）。
【００６１】同様にして、行アドレス活性化信号ＲＡＳ
Ｂ１がアクティブであるロウレベルになることによりワ
ンショット信号発生部２によりワンショットパルス信号
ＲＴＯＡ１が出力され、バンク活性化信号ＲＴＯ１がハ
イレベルとなる（時刻ｔ２）。
Ｂ１がアクティブであるロウレベルになることによりワ
ンショット信号発生部２によりワンショットパルス信号
ＲＴＯＡ１が出力され、バンク活性化信号ＲＴＯ１がハ
イレベルとなる（時刻ｔ２）。
【００６２】そして、発生したワンショットパルス信号
ＲＴＯＡ０がエンコード部３のナンド回路３１0に入力
されることによりノア回路３３0からワンショットパル
ス信号ＲＴＯＡ０と同じ信号が出力される。そして、バ
ンク間共有タイミング生成部４を通過することによりデ
ィレイ素子４１0の遅延時間だけ遅延したワンショット
パルス信号ＲＴＯＢ０が出力される時刻（ｔ３）。
ＲＴＯＡ０がエンコード部３のナンド回路３１0に入力
されることによりノア回路３３0からワンショットパル
ス信号ＲＴＯＡ０と同じ信号が出力される。そして、バ
ンク間共有タイミング生成部４を通過することによりデ
ィレイ素子４１0の遅延時間だけ遅延したワンショット
パルス信号ＲＴＯＢ０が出力される時刻（ｔ３）。
【００６３】同様にして、発生したワンショットパルス
信号ＲＴＯＡ１がエンコード部３のナンド回路３１1に
入力されることによりノア回路３３1からワンショット
パルス信号ＲＴＯＡ１と同じ信号が出力される。そし
て、バンク間共有タイミング生成部４を通過することに
よりディレイ素子４１1の遅延時間だけ遅延したワンシ
ョットパルス信号ＲＴＯＢ１が出力される時刻（ｔ
４）。
信号ＲＴＯＡ１がエンコード部３のナンド回路３１1に
入力されることによりノア回路３３1からワンショット
パルス信号ＲＴＯＡ１と同じ信号が出力される。そし
て、バンク間共有タイミング生成部４を通過することに
よりディレイ素子４１1の遅延時間だけ遅延したワンシ
ョットパルス信号ＲＴＯＢ１が出力される時刻（ｔ
４）。
【００６４】また、発生したワンショットパルス信号Ｒ
ＴＯＡ０、ＲＴＯＡ１がエンコード部３のナンド回路３
１3に入力されることによりノア回路３３3からワンショ
ットパルス信号ＲＴＯＡ０、ＲＴＯＡ１を合わせた信号
が出力される。そして、バンク間共有タイミング生成部
４を通過することによりディレイ素子４１3の遅延時間
だけ遅延したワンショットパルス信号ＲＴＯＢ３が出力
される時刻（ｔ３、４）。
ＴＯＡ０、ＲＴＯＡ１がエンコード部３のナンド回路３
１3に入力されることによりノア回路３３3からワンショ
ットパルス信号ＲＴＯＡ０、ＲＴＯＡ１を合わせた信号
が出力される。そして、バンク間共有タイミング生成部
４を通過することによりディレイ素子４１3の遅延時間
だけ遅延したワンショットパルス信号ＲＴＯＢ３が出力
される時刻（ｔ３、４）。
【００６５】そして、ワンショットパルス信号ＲＴＯＢ
０はインバータ５４で論理反転され、ワンショットパル
ス信号ＲＴＯＢ１はそのままの論理でノア回路５１0に
おいて論理演算されることによりノア回路５１0からは
ワンショットパルス信号ＲＴＯＢ０と同じ信号のみが出
力される。同様にして、ワンショットパルス信号ＲＴＯ
Ｂ３はインバータ５５により論理反転されてからノア回
路５２0に入力されるため、ノア回路５２0からはワンシ
ョットパルス信号ＲＴＯＢ３と同じ信号が出力される。
そして、ワンショットパルス信号ＲＴＯＢ０、ＲＴＯＢ
３と同じ信号がナンド回路５３0において論理演算され
ることによりこの２つの信号のうち共通した信号のみが
論理反転されて出力される。そして、ラッチ回路６0は
この信号を入力することによりその出力が反転するた
め、ナンド回路７0から出力されていたバンク活性化信
号ＲＴＯ０はインアクティブであるロウレベルとなる
（時刻t３）。
０はインバータ５４で論理反転され、ワンショットパル
ス信号ＲＴＯＢ１はそのままの論理でノア回路５１0に
おいて論理演算されることによりノア回路５１0からは
ワンショットパルス信号ＲＴＯＢ０と同じ信号のみが出
力される。同様にして、ワンショットパルス信号ＲＴＯ
Ｂ３はインバータ５５により論理反転されてからノア回
路５２0に入力されるため、ノア回路５２0からはワンシ
ョットパルス信号ＲＴＯＢ３と同じ信号が出力される。
そして、ワンショットパルス信号ＲＴＯＢ０、ＲＴＯＢ
３と同じ信号がナンド回路５３0において論理演算され
ることによりこの２つの信号のうち共通した信号のみが
論理反転されて出力される。そして、ラッチ回路６0は
この信号を入力することによりその出力が反転するた
め、ナンド回路７0から出力されていたバンク活性化信
号ＲＴＯ０はインアクティブであるロウレベルとなる
（時刻t３）。
【００６６】また、同様にしてワンショットパルス信号
ＲＴＯＢ０、１、３によりバンク活性化信号ＲＴＯ１も
インアクティブであるロウレベルとなる（時刻ｔ４）。
ＲＴＯＢ０、１、３によりバンク活性化信号ＲＴＯ１も
インアクティブであるロウレベルとなる（時刻ｔ４）。
【００６７】次に、図１のタイミング・ジェネレータに
おけるリフレッシュ時の動作について説明する。
おけるリフレッシュ時の動作について説明する。
【００６８】リフレッシュ時には、リフレッシュ信号８
がアクティブであるハイレベルとなった後に、行アドレ
ス活性化信号ＲＡＳＢ０がアクティブであるロウレベル
となる。そのため、リフレッシュ用タイミング生成部１
において一定期間だけロウレベルであるリフレッシュ用
バンク活性化信号ＲＴＯＣが生成される。そして、リフ
レッシュ用バンク活性化信号ＲＴＯＣはナンド回路７0
〜７7に入力されているため、ハイレベルの期間が一定
期間ハイレベルであるバンク活性化信号ＲＴＯ０〜ＲＴ
Ｏ７がそれぞれ出力される。
がアクティブであるハイレベルとなった後に、行アドレ
ス活性化信号ＲＡＳＢ０がアクティブであるロウレベル
となる。そのため、リフレッシュ用タイミング生成部１
において一定期間だけロウレベルであるリフレッシュ用
バンク活性化信号ＲＴＯＣが生成される。そして、リフ
レッシュ用バンク活性化信号ＲＴＯＣはナンド回路７0
〜７7に入力されているため、ハイレベルの期間が一定
期間ハイレベルであるバンク活性化信号ＲＴＯ０〜ＲＴ
Ｏ７がそれぞれ出力される。
【００６９】本実施形態の半導体記憶装置におけるタイ
ミング・ジェネレータは、バンク数が８であるにもかか
わらず、ディレイ素子４１0〜４１3とディレイ素子１４
の５つのディレイ素子のみで各バンク１０0〜１０7に対
応したバンク活性化信号ＲＴＯ０〜ＲＴＯ７をそれぞれ
独立したタイミングで生成することができる。
ミング・ジェネレータは、バンク数が８であるにもかか
わらず、ディレイ素子４１0〜４１3とディレイ素子１４
の５つのディレイ素子のみで各バンク１０0〜１０7に対
応したバンク活性化信号ＲＴＯ０〜ＲＴＯ７をそれぞれ
独立したタイミングで生成することができる。
【００７０】本実施形態は、図５の従来の半導体記憶装
置におけるタイミング・ジェネレータと比較してディレ
イ素子の数が８から５へと減少しているが、ワンショッ
ト信号発生部２、エンコード部３、デコード部５ラッチ
回路６0〜６7等の他の周辺回路が増加している。しか
し、ディレイ素子の回路面積は他の回路の回路面積と比
較してはるかに大きいため、本実施形態におけるタイミ
ング・ジェネレータを用いることによりトータルでの回
路面積を削減することができる。特に、今後半導体記憶
装置の記憶容量が増加し設けられるバンクの数が増えれ
ば増える程、本実施形態におけるタイミング・ジェネレ
ータを用いた場合の回路面積の削減効果は大きくなる。
置におけるタイミング・ジェネレータと比較してディレ
イ素子の数が８から５へと減少しているが、ワンショッ
ト信号発生部２、エンコード部３、デコード部５ラッチ
回路６0〜６7等の他の周辺回路が増加している。しか
し、ディレイ素子の回路面積は他の回路の回路面積と比
較してはるかに大きいため、本実施形態におけるタイミ
ング・ジェネレータを用いることによりトータルでの回
路面積を削減することができる。特に、今後半導体記憶
装置の記憶容量が増加し設けられるバンクの数が増えれ
ば増える程、本実施形態におけるタイミング・ジェネレ
ータを用いた場合の回路面積の削減効果は大きくなる。
【００７１】（第２の実施形態）図３は本発明の第２の
実施形態の半導体記憶装置の構成を示したブロック図で
ある。図１中と同番号は同じ構成要素を示す。
実施形態の半導体記憶装置の構成を示したブロック図で
ある。図１中と同番号は同じ構成要素を示す。
【００７２】本実施形態の半導体記憶装置のタイミング
・ジェネレータは、図１の第１の実施形態におけるタイ
ミング・ジェネレータに対して、リフレッシュ用タイミ
ング生成部１を削除し、ワンショット信号発生部２をワ
ンショット信号発生部９２に置き換え、ナンド回路７0
をインバータ１１に置き換え、ナンド回路１２を新たに
設けたものである。
・ジェネレータは、図１の第１の実施形態におけるタイ
ミング・ジェネレータに対して、リフレッシュ用タイミ
ング生成部１を削除し、ワンショット信号発生部２をワ
ンショット信号発生部９２に置き換え、ナンド回路７0
をインバータ１１に置き換え、ナンド回路１２を新たに
設けたものである。
【００７３】ワンショット信号発生部９２は、図１にお
けるワンショット信号発生部２に対して、３入力のナン
ド回路２５0を２入力のナンド回路９３に置き換えるこ
とによりリフレッシュ信号８がハイレベルとなった場合
でもワンショットパルス信号ＲＴＯＡ０が出力されるよ
うにしたものである。
けるワンショット信号発生部２に対して、３入力のナン
ド回路２５0を２入力のナンド回路９３に置き換えるこ
とによりリフレッシュ信号８がハイレベルとなった場合
でもワンショットパルス信号ＲＴＯＡ０が出力されるよ
うにしたものである。
【００７４】インバータ１１は、ラッチ回路６0の出力
信号を論理反転してバンク活性化信号ＲＴＯ０として出
力する。
信号を論理反転してバンク活性化信号ＲＴＯ０として出
力する。
【００７５】ナンド回路１２は、ラッチ回路６0におけ
るナンド回路６１0の出力信号とリフレッシュ信号８と
の間で論理演算を行ないその演算結果をリフレッシュ用
バンク活性化信号ＲＴＯＣとして出力している。
るナンド回路６１0の出力信号とリフレッシュ信号８と
の間で論理演算を行ないその演算結果をリフレッシュ用
バンク活性化信号ＲＴＯＣとして出力している。
【００７６】次に、本実施形態の動作について図３を参
照して説明する。
照して説明する。
【００７７】リフレッシュ信号８がロウレベルであり、
リフレッシュ動作を行う場合以外の通常の動作時が行わ
れる場合には、図１の第１の実施形態と動作は同様であ
るためその説明は省略する。
リフレッシュ動作を行う場合以外の通常の動作時が行わ
れる場合には、図１の第１の実施形態と動作は同様であ
るためその説明は省略する。
【００７８】次に、リフレッシュ信号８がハイレベルと
なるリフレッシュが行われる際の動作について説明す
る。
なるリフレッシュが行われる際の動作について説明す
る。
【００７９】この場合には、リフレッシュ信号８がハイ
レベルのためインバータ２３の出力はロウレベルとなり
ナンド回路２５1〜２５7の出力は全てインアクティブで
あるハイレベルとなる。しかし、ナンド回路９３には、
インバータ２３の出力が入力されていないため、行アド
レス活性化信号ＲＡＳＢ０がロウレベルとなるとワンシ
ョットパルス信号ＲＴＯＡ０が出力される。そのため、
ラッチ回路６0におけるナンド回路６１0の出力信号は一
定期間ハイレベルとなる信号が出力される。そして、リ
フレッシュ信号８がハイレベルであるため、ナンド回路
１２は、ナンド回路６１0の出力信号を論理反転した信
号をリフレッシュ用バンク活性化信号ＲＴＯＣとして出
力する。
レベルのためインバータ２３の出力はロウレベルとなり
ナンド回路２５1〜２５7の出力は全てインアクティブで
あるハイレベルとなる。しかし、ナンド回路９３には、
インバータ２３の出力が入力されていないため、行アド
レス活性化信号ＲＡＳＢ０がロウレベルとなるとワンシ
ョットパルス信号ＲＴＯＡ０が出力される。そのため、
ラッチ回路６0におけるナンド回路６１0の出力信号は一
定期間ハイレベルとなる信号が出力される。そして、リ
フレッシュ信号８がハイレベルであるため、ナンド回路
１２は、ナンド回路６１0の出力信号を論理反転した信
号をリフレッシュ用バンク活性化信号ＲＴＯＣとして出
力する。
【００８０】そして、リフレッシュ用バンク活性化信号
ＲＴＯＣは、ナンド回路７1〜７7に入力されることによ
り一定期間ハイレベルとなるバンク活性化信号ＲＴＯ１
〜ＲＴＯ７として出力される。
ＲＴＯＣは、ナンド回路７1〜７7に入力されることによ
り一定期間ハイレベルとなるバンク活性化信号ＲＴＯ１
〜ＲＴＯ７として出力される。
【００８１】上記第１の実施形態では、リフレッシュ時
に各バンクを同時にアクティブとするための信号である
リフレッシュ用バンク活性化信号ＲＴＯＣを生成するた
めにリフレッシュ用タイミング生成部１を設けていた
が、本実施形態ではバンク活性化信号ＲＴＯ０を生成す
るための回路を用いてリフレッシュ用バンク活性化信号
ＲＴＯＣを生成するようにしたものである。
に各バンクを同時にアクティブとするための信号である
リフレッシュ用バンク活性化信号ＲＴＯＣを生成するた
めにリフレッシュ用タイミング生成部１を設けていた
が、本実施形態ではバンク活性化信号ＲＴＯ０を生成す
るための回路を用いてリフレッシュ用バンク活性化信号
ＲＴＯＣを生成するようにしたものである。
【００８２】本実施形態の半導体記憶装置におけるタイ
ミング・ジェネレータは、バンク数が８であるにもかか
わらず、上記第１の実施形態より１つ少ないディレイ素
子４１0〜４１3の４つのディレイ素子のみで各バンク１
０0〜１０7に対応したバンク活性化信号ＲＴＯ０〜ＲＴ
Ｏ７をそれぞれ独立したタイミングで生成することがで
きる。
ミング・ジェネレータは、バンク数が８であるにもかか
わらず、上記第１の実施形態より１つ少ないディレイ素
子４１0〜４１3の４つのディレイ素子のみで各バンク１
０0〜１０7に対応したバンク活性化信号ＲＴＯ０〜ＲＴ
Ｏ７をそれぞれ独立したタイミングで生成することがで
きる。
【００８３】上記第１および第２の実施形態では、バン
ク数が８の場合を用いて説明したが、本発明はこれに限
定されるものではなく他のバンク数の半導体記憶装置に
も適用することができるものである。この場合には、バ
ンク数を２Nとするとディレイ素子の数を、第１の実施
形態ではＮ＋１個、第２の実施形態ではＮ＋２個に削減
することができる。
ク数が８の場合を用いて説明したが、本発明はこれに限
定されるものではなく他のバンク数の半導体記憶装置に
も適用することができるものである。この場合には、バ
ンク数を２Nとするとディレイ素子の数を、第１の実施
形態ではＮ＋１個、第２の実施形態ではＮ＋２個に削減
することができる。
【００８４】また、上記第１および第２の実施形態にお
ける１ショット信号発生部２、９２は入力した信号の立
ち下がりまたは立ち上がりを検出して１ショットパルス
信号を発生することができれば上記の実施形態において
説明した構成に限定されるされるものではなく、単安定
マルチバイブレータ等の他の回路を用いて構成するよう
にしてもよい。
ける１ショット信号発生部２、９２は入力した信号の立
ち下がりまたは立ち上がりを検出して１ショットパルス
信号を発生することができれば上記の実施形態において
説明した構成に限定されるされるものではなく、単安定
マルチバイブレータ等の他の回路を用いて構成するよう
にしてもよい。
【００８５】また、エンコード部３、デコード部５も上
記第１および第２の実施形態において説明した回路構成
に限定されるものではなく、発生したワンショットパル
ス信号をエンコードし、エンコードされたワンショット
パルス信号をデコードすることができる回路であれば他
の回路を用いてもよい。
記第１および第２の実施形態において説明した回路構成
に限定されるものではなく、発生したワンショットパル
ス信号をエンコードし、エンコードされたワンショット
パルス信号をデコードすることができる回路であれば他
の回路を用いてもよい。
【００８６】
【発明の効果】以上説明したように、本発明は、バンク
数が増加してもタイミング・ジェネレータの回路面積が
大幅に増加することを防ぐことができるという効果を有
する。
数が増加してもタイミング・ジェネレータの回路面積が
大幅に増加することを防ぐことができるという効果を有
する。
【図１】本発明の第１の実施形態の半導体記憶装置にお
けるタイミング・ジェネレータの構成を示した回路図で
ある。
けるタイミング・ジェネレータの構成を示した回路図で
ある。
【図２】図１のタイミング・ジェネレータの動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図３】本発明の第２の実施形態の半導体記憶装置にお
けるタイミング・ジェネレータの構成を示した回路図で
ある。
けるタイミング・ジェネレータの構成を示した回路図で
ある。
【図４】複数バンクから成る半導体記憶装置の構成を示
したブロック図である。
したブロック図である。
【図５】図４中のタイミング・ジェネレータ９の構成を
示した回路図である。
示した回路図である。
【図６】図４中のタイミング・ジェネレータ９の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
１ リフレッシュ用タイミング生成部 ２ ワンショット信号発生部 ３ エンコード部 ４ バンク間共有タイミング生成部 ５ デコード部 ６0〜６7 ラッチ回路 ７0〜７7 ナンド回路 ８ リフレッシュ信号 ９ タイミングジェネレータ １０0〜１０7 バンク １１ インバータ １２ ナンド回路 １３ インバータ １４ ディレイ素子 １５ インバータ １６ ナンド回路 ２１0〜２１7 インバータ ２２0〜２２7 遅延回路 ２３ インバータ ２４0〜２４7 インバータ ２５0〜２５7 ナンド回路 ３１0〜３１4 ナンド回路 ３２0〜３２4 ナンド回路 ４１0〜４１4 ディレイ素子 ４２0〜４２4 インバータ ５１0〜５１7 ノア回路 ５２0〜５２7 ノア回路 ５３0〜５３7 ナンド回路 ５４〜５６ インバータ ５７ リセット信号 ６１0〜６１7 ナンド回路 ６２0〜６２7 ナンド回路 ６３0〜６３7 インバータ ８０0〜８０7 インバータ ８１ タイミング生成部 ８２0〜８２7 ディレイ素子 ８３0〜８３7 インバータ ８４0〜８４7 ナンド回路 ８５0〜８５7 インバータ ８６0〜８６7 アンド回路 ８７0〜８７7 インバータ ９２ ワンショット信号発生部 ＲＡＳＢ０〜ＲＡＳＢ７ 行アドレス活性化信号 ＲＴＯ０〜ＲＴＯ７ バンク活性化信号 ＲＴＯＣ リフレッシュバンク活性化信号 ＲＴＯＡ０〜ＲＴＯＡ７ ワンショットパルス信号 ＲＴＯＢ０〜ＲＴＯＢ３ ワンショットパルス信号
Claims (9)
- 【請求項１】 複数のバンク活性化信号をそれぞれ入力
し、前記複数のバンク活性化信号のうちの対応した信号
がアクティブとなると活性化される複数のバンクと、 複数の行アドレス活性化信号を入力し、リフレッシュ信
号がリフレッシュ動作時ではないことを示しているイン
アクティブの場合には、前記各行アドレス活性化信号の
変化を検出して前記各行アドレス活性化信号に対応した
ワンショットパルス信号を出力するワンショット信号発
生部と、 前記リフレッシュ信号がリフレッシュ動作時を示してい
るアクティブの場合に、前記複数の行アドレス活性化信
号のうちの定められた１つの行アドレス活性化信号を入
力し、該行アドレス活性化信号がアクティブとなると一
定期間アクティブとなるリフレッシュ用バンク活性化信
号を出力するリフレッシュ用タイミング生成部と、 前記ワンショット信号発生部から出力された複数のワン
ショットパルス信号を組み合わせることにより該ワンシ
ョットパルス信号の数よりも少ない数の信号に変換する
エンコーダ部と、 複数のディレイ素子により構成され、前記エンコーダ部
によって変換された信号を一定時間だけ遅延させるバン
ク間共有タイミング生成部と、 前記バンク間共有タイミング生成部から出力された信号
を前記エンコード部によって行われた変換とは逆の変換
を行うことにより前記ワンショット信号発生部から出力
された際と同じである元のワンショットパルス信号に戻
すための動作を行うデコード部と、 前記ワンショット信号発生部から出力されたワンショッ
トパルス信号によりそれぞれセットされ、前記デコード
部から出力されたワンショットパルス信号によってそれ
ぞれリセットされる複数のラッチ回路と、 前記リフレッシュ用バンク活性化信号と前記ラッチ回路
の出力信号との間で論理演算することによりどちらか一
方の信号をバンク活性化信号として出力する複数の論理
回路とから構成されているタイミング・ジェネレータと
を有する半導体記憶装置。 - 【請求項２】 前記リフレッシュ用タイミング生成部
が、 前記定められた１つの行アドレス活性化信号を入力して
論理反転して出力する第１のインバータと、 前記第１のインバータからの出力信号を一定時間遅延し
て出力する第１のディレイ素子と、 前記第１のディレイ素子から出力された信号を論理反転
して出力する第２のインバータと、 前記第１のインバータ、前記第２のインバータおよび前
記リフレッシュ信号の間の論理積の反転を演算し、該演
算結果をリフレッシュ用バンク活性化信号として出力す
る第１のナンド回路とから構成されている請求項１記載
の半導体記憶装置。 - 【請求項３】 前記ワンショト信号発生部が、 前記各行アドレス活性化信号をそれぞれ入力して論理反
転して出力する複数の第３のインバータと、 前記各第３のインバータからの出力信号をそれぞれ一定
時間遅延して出力する複数の遅延回路と、 前記各遅延回路から出力された信号を論理反転して出力
する第４の複数のインバータと、 前記リフレッシュ信号を論理反転して出力する第５のイ
ンバータと、 前記各第３のインバータ、前記各第４のインバータおよ
び前記第５のインバータのそれぞれの出力の間の論理積
の反転をそれぞれ演算し、該演算結果をワンショットパ
ルス信号として出力する複数の第２のナンド回路とから
構成されている請求項１または２記載の半導体記憶装
置。 - 【請求項４】 複数のバンク活性化信号をそれぞれ入力
し、前記複数のバンク活性化信号のうちの対応した信号
がアクティブとなると活性化される複数のバンクと、 複数の行アドレス活性化信号を入力し、リフレッシュ信
号がリフレッシュ動作時ではないことを示しているイン
アクティブの場合には、前記各行アドレス活性化信号の
変化を検出して前記各行アドレス活性化信号に対応した
ワンショットパルス信号を出力、前記リフレッシュ信号
がリフレッシュ動作時であることを示しているアクティ
ブの場合には前記複数の行アドレス活性化信号のうち定
められた１つの行活性化信号のみの変化を検出して該行
アドレス活性化信号に対応したワンショットパルス信号
を出力するワンショット信号発生部と、 前記ワンショット信号発生部から出力された複数のワン
ショットパルス信号を組み合わせることにより該ワンシ
ョットパルス信号の数よりも少ない数の信号に変換する
エンコーダ部と、 複数のディレイ素子により構成され、前記エンコーダ部
によって変換された信号を一定時間だけ遅延させるバン
ク間共有タイミング生成部と、 前記バンク間共有タイミング生成部から出力された信号
を前記エンコード部によって行われた変換とは逆の変換
を行うことにより前記ワンショット信号発生部から出力
された際と同じである元のワンショットパルス信号に戻
すための動作を行うデコード部と、 前記ワンショット信号発生部から出力されたワンショッ
トパルス信号によりそれぞれセットされ、前記デコード
部から出力されたワンショットパルス信号によってそれ
ぞれリセットされる複数のラッチ回路と、 前記リフレッシュ信号がアクティブの場合に、前記ワン
ショット信号発生部から出力されたワンショットパルス
信号が入力されている前記ラッチ回路の出力を前記リフ
レッシュ用バンク活性化信号として出力する第１の論理
回路と、 前記リフレッシュ用バンク活性化信号と前記ラッチ回路
の出力信号との間で論理演算することによりどちらか一
方の信号をバンク活性化信号として出力する複数の第２
の論理回路とから構成されているタイミング・ジェネレ
ータとを有する半導体記憶装置。 - 【請求項５】 前記ワンショト信号発生部が、 前記各行アドレス活性化信号をそれぞれ入力して論理反
転して出力する複数の第３のインバータと、 前記各第３のインバータからの出力信号をそれぞれ一定
時間遅延して出力する複数の遅延回路と、 前記各遅延回路から出力された信号を論理反転して出力
する第４の複数のインバータと、 前記リフレッシュ信号を論理反転して出力する第５のイ
ンバータと、 前記複数の第３のインバータのうちの所定の１つの第３
のインバータの出力と、前記第４のインバータのうちの
前記所定の第３のインバータに対応した所定の第４のイ
ンバータの出力との間の論理積の反転を演算し、該演算
結果をワンショットパルス信号として出力する第２のナ
ンド回路と、 前記複数の第３のインバータのうちの前記所定の第３の
インバータ以外の出力と、前記複数の第４のインバータ
のうちの前記所定の第４のインバータ以外の出力および
前記第５のインバータの出力の間の論理積の反転をそれ
ぞれ演算し、該演算結果をワンショットパルス信号とし
て出力する複数の第３のナンド回路とから構成されてい
る請求項４記載の半導体記憶装置。 - 【請求項６】 前記エンコード部が、 前記ワンショト信号発生部から出力された各ワンショッ
トパルス信号のうちの所定の２つのワンショットパルス
信号の間の論理演算を行う複数の第３の論理回路と、 前記ワンショト信号発生部から出力された各ワンショッ
トパルス信号のうちの前記第３の論理回路に入力された
ワンショットパルス信号とは異なる所定の２つのワンシ
ョットパルス信号の間の論理演算を行う複数の第４の論
理回路と、 前記各第３の論理回路の出力信号と前記各第４の論理回
路の出力信号との間の論理演算を行う複数の第５の論理
回路とから構成されている請求項１から５のいずれか１
項記載の半導体記憶装置。 - 【請求項７】 前記第３および前記第４の論理回路がナ
ンド回路であり、前記第５の論理回路がノア回路である
請求項６記載の半導体記憶装置。 - 【請求項８】 前記デコード部が、 前記バンク間共有タイミング生成部からから出力された
各ワンショットパルス信号のうちの所定の２つのワンシ
ョットパルス信号の間の論理演算を行う複数の第６の論
理回路と、 前記バンク間共有タイミング生成部から出力された各ワ
ンショットパルス信号のうちの前記第６の論理回路に入
力されたワンショットパルス信号とは異なる所定の２つ
のワンショットパルス信号の間の論理演算を行う複数の
第７の論理回路と、 前記各第６の論理回路の出力信号と前記各第７の論理回
路の出力信号との間の論理演算を行う複数の第８の論理
回路とから構成されている請求項１から７のいずれか１
項記載の半導体記憶装置。 - 【請求項９】 前記第６および前記第７の論理回路が、
入力した２つのワンショットパルス信号のうち、前記エ
ンコード部で組み合わされた信号が組み合わされる前に
復元されるように所定のワンショットパルス信号のみを
論理反転してから論理和の反転の演算を行う論理回路で
あり、 前記第８の論理回路がナンド回路である請求項８記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04356298A JP3221483B2 (ja) | 1998-02-25 | 1998-02-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04356298A JP3221483B2 (ja) | 1998-02-25 | 1998-02-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11242885A true JPH11242885A (ja) | 1999-09-07 |
| JP3221483B2 JP3221483B2 (ja) | 2001-10-22 |
Family
ID=12667197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04356298A Expired - Fee Related JP3221483B2 (ja) | 1998-02-25 | 1998-02-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221483B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088292A (en) * | 1997-11-28 | 2000-07-11 | Nec Corporation | Semiconductor memory device having a plurality of banks activated by a common timing control circuit |
| CN1303612C (zh) * | 2001-08-01 | 2007-03-07 | 联华电子股份有限公司 | 选择性存储器刷新电路与刷新方法 |
-
1998
- 1998-02-25 JP JP04356298A patent/JP3221483B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088292A (en) * | 1997-11-28 | 2000-07-11 | Nec Corporation | Semiconductor memory device having a plurality of banks activated by a common timing control circuit |
| CN1303612C (zh) * | 2001-08-01 | 2007-03-07 | 联华电子股份有限公司 | 选择性存储器刷新电路与刷新方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3221483B2 (ja) | 2001-10-22 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |