JPH11238855A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に強誘電体膜あるいは高誘電体膜を使った半導
体装置の製造に関する。ＰＺＴ（Ｐｂ（Ｚｒx Ｔ
ｉ1-x ）Ｏ3 ）やＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）等の
強誘電体は自発分極を有することを特徴とし、半導体装
置、特にキャパシタに情報を蓄積する不揮発性半導体メ
モリ装置（ＦｅＲＡＭ）への応用について、多くの研究
がなされている。また、ＳＢＴやＳＴＯ等の高誘電体は
高い誘電率を特徴とし、揮発性半導体メモリ装置（ＤＲ
ＡＭ）への応用が研究されている。特にＦｅＲＡＭは高
速で、また構成が簡単であり、さらに光ディスク装置や
ハードディスク装置に比べて小型かつ堅牢であるため、
コンピュータの主記憶装置のほか、メモリーカード等の
携帯型コンピュータの記憶装置への応用が期待されてい
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to a semiconductor device, and more particularly to the manufacture of a semiconductor device using a ferroelectric film or a high dielectric film. PZT (Pb (Zr x T
A ferroelectric material such as i 1-x ) O 3 ) or SBT (SrBi 2 Ta 2 O 9 ) is characterized by having spontaneous polarization, and is a semiconductor device, especially a nonvolatile semiconductor memory device (FeRAM) for storing information in a capacitor. Much research has been done on the application to). In addition, high dielectrics such as SBT and STO are characterized by a high dielectric constant, and are used in volatile semiconductor memory devices (DRs).
AM) is being studied. In particular, FeRAM is high-speed, has a simple configuration, and is smaller and more robust than optical disk devices and hard disk devices.
In addition to the main storage device of a computer, application to a storage device of a portable computer such as a memory card is expected.
【０００２】これらの強誘電体材料は従来のＤＲＡＭで
使われていたシリコン酸化物（ＳｉＯ2 ）あるいはシリ
コン窒化物（ＳｉＮ）と異なり、典型的にはペロフスカ
イト型結晶構造を有する複酸化物であり、従来のＳｉＯ
2 膜あるいはＳｉＮ膜を形成する工程とは異なった工程
で形成する必要がある。[0002] These ferroelectric materials are different from silicon oxide (SiO 2 ) or silicon nitride (SiN) used in conventional DRAMs, and are typically double oxides having a perovskite type crystal structure. , Conventional SiO
It must be formed in a process different from the process of forming the two films or the SiN film.
【０００３】[0003]
【従来の技術】図１０は強誘電体に特徴的な自発分極の
ヒステリシス特性を示す。図１０を参照するに、電圧値
を増大させる場合と減少させる場合とで、強誘電体膜の
分極は異なったカーブに従って変化し、電圧値がゼロの
場合に＋ｃあるいは−ｃの自発分極を示す。そこで、強
誘電体を半導体メモリ装置のメモリセルキャパシタに使
った場合、自発分極＋ｃと自発分極−ｃとの間の差Ｑsw
が大きければ大きいほど、たとえメモリセルキャパシタ
が非常に微細化されていても、情報の保持が効果的かつ
確実になされる。かかる大きなヒステリシス特性を実現
するには、強誘電体を酸化雰囲気中、高温で熱処理し、
結晶化を促進する必要がある。2. Description of the Related Art FIG. 10 shows a hysteresis characteristic of spontaneous polarization characteristic of a ferroelectric. Referring to FIG. 10, the polarization of the ferroelectric film changes according to different curves when the voltage value is increased and when the voltage value is decreased, and the spontaneous polarization of + c or −c is shown when the voltage value is zero. . Therefore, when a ferroelectric is used for a memory cell capacitor of a semiconductor memory device, the difference Q sw between the spontaneous polarization + c and the spontaneous polarization -c
Is larger, the information can be effectively and reliably retained even if the memory cell capacitor is extremely miniaturized. In order to realize such a large hysteresis characteristic, the ferroelectric is heat-treated at a high temperature in an oxidizing atmosphere,
It is necessary to promote crystallization.
【０００４】図１１（Ａ）〜（Ｄ），図１２（Ｅ）〜
（Ｇ），図１３（Ｈ）〜（Ｋ）および図１４（Ｌ）〜
（Ｎ）は、従来のＦｅＲＡＭ１０の製造工程を示す。図
１１（Ａ）を参照するに、ＦｅＲＡＭ１０はＰ型Ｓｉ基
板１１と、前記Ｓｉ基板１１上に形成され、前記Ｓｉ基
板１１の表面上において活性領域を画成するフィールド
酸化膜１２Ａ〜１２Ｃと、前記活性領域に対応して形成
されるＰ型ウェル１１ＡおよびＮ型ウェル１１Ｂと、前
記Ｐ型ウェル１１ＡおよびＮ型ウェル１１Ｂのそれぞれ
の表面に形成され、各々側壁絶縁膜を形成されたＷある
いはポリシリコンよりなるゲート電極１３Ａおよび１３
Ｂと、前記Ｐ型ウェル１１Ａ中、前記ゲート電極１３Ａ
の両側に形成されたｎ型の拡散領域１１ａおよび１１ｂ
と、前記Ｎ型ウェル１１Ｂ中、前記ゲート電極１３Ｂの
両側に形成されたｐ型の拡散領域１１ｃおよび１１ｄと
を含み、前記フィールド酸化膜１２Ａ上には、他のメモ
リセルのゲート電極に連続するワード線パターン１３Ｃ
が延在する。同様に、前記フィールド酸化膜１２Ｂ上に
は、他のメモリセルのゲート電極に連続する別のワード
線パターン１３Ｄが延在する。前記ゲート電極１３Ａお
よび１３Ｂは、それぞれＰ型ウェル１１Ａの表面および
Ｎ型ウェル１１Ｂの表面との間に、図示しないゲート酸
化膜を有する。FIGS. 11 (A) to 11 (D) and FIGS. 12 (E) to 12 (E)
(G), FIGS. 13 (H) to (K) and FIG. 14 (L) to
(N) shows a process for manufacturing the conventional FeRAM 10. Referring to FIG. 11A, a FeRAM 10 includes a P-type Si substrate 11, field oxide films 12A to 12C formed on the Si substrate 11 and defining active regions on the surface of the Si substrate 11. P-type well 11A and N-type well 11B formed corresponding to the active region, and W or poly formed on respective surfaces of the P-type well 11A and N-type well 11B and having sidewall insulating films formed thereon, respectively. Gate electrodes 13A and 13 made of silicon
B and the gate electrode 13A in the P-type well 11A.
Diffusion regions 11a and 11b formed on both sides of
And p-type diffusion regions 11c and 11d formed on both sides of the gate electrode 13B in the N-type well 11B. On the field oxide film 12A, the p-type diffusion regions are connected to gate electrodes of other memory cells. Word line pattern 13C
Extends. Similarly, another word line pattern 13D extending to the gate electrode of another memory cell extends on the field oxide film 12B. The gate electrodes 13A and 13B each have a gate oxide film (not shown) between the surface of the P-type well 11A and the surface of the N-type well 11B.
【０００５】さらに、前記ゲート電極１３Ａ，１３Ｂお
よびワード線パターン１３Ｃ，１３ＤはＣＶＤ酸化膜１
４により覆われ、さらに前記ＣＶＤ酸化膜１４上には平
坦化された表面を有する層間絶縁膜１５が形成される。
次に、図１１（Ｂ）の工程で、前記層間絶縁膜１５およ
びその下のＣＶＤ酸化膜１４を貫通して、それぞれ拡散
領域１１ａ，１１ｂ，１１ｃおよび１１ｄを露出するコ
ンタクトホール１５Ａ，１５Ｂ，１５Ｃおよび１５Ｄが
形成され、図１１（Ｃ）の工程で、前記層間絶縁膜１５
上に、前記コンタクトホール１５Ａ，１５Ｂ，１５Ｃお
よび１５Ｄを埋めるように、Ｗ層１６が形成される。さ
らに、図１１（Ｄ）の工程で、前記Ｗ層１６をＣＭＰ
（化学機械研磨）等により前記層間絶縁膜１５の表面か
ら除去し、前記コンタクトホール１５Ａ〜１５Ｄをそれ
ぞれ埋めるＷプラグ１６Ａ〜１６Ｄが形成される。前記
Ｗプラグ１６Ａ〜１６Ｄは、前記コンタクトホール１５
Ａ〜１５Ｄを介して前記拡散領域１１ａ〜１１ｄにそれ
ぞれコンタクトする。また、図１１（Ｂ）の工程では前
記層間絶縁膜１５中に前記ワード線１３Ｄを露出する浅
いコンタクトホール１５Ｅが形成され、図１１（Ｄ）の
工程において、前記コンタクトホール１５Ｅを埋める導
体プラグ１６Ｅが形成される。Further, the gate electrodes 13A and 13B and the word line patterns 13C and 13D are
4 and an interlayer insulating film 15 having a flattened surface is formed on the CVD oxide film 14.
Next, in the step of FIG. 11B, the contact holes 15A, 15B, 15C penetrate the interlayer insulating film 15 and the CVD oxide film 14 thereunder to expose the diffusion regions 11a, 11b, 11c and 11d, respectively. And 15D are formed, and in the step of FIG.
A W layer 16 is formed thereon so as to fill the contact holes 15A, 15B, 15C and 15D. Further, in the step of FIG.
The W plugs 16A to 16D are removed from the surface of the interlayer insulating film 15 by (chemical mechanical polishing) or the like to fill the contact holes 15A to 15D, respectively. The W plugs 16A to 16D are
Contacts are made to the diffusion regions 11a to 11d through A to 15D, respectively. In the step of FIG. 11B, a shallow contact hole 15E exposing the word line 13D is formed in the interlayer insulating film 15. In the step of FIG. 11D, a conductor plug 16E filling the contact hole 15E is formed. Is formed.
【０００６】次に、図１２（Ｅ）の工程で、前記層間絶
縁膜１５上に絶縁膜１７をＳｉＮ膜およびＳｉＯ2 膜を
順次堆積することにより形成し、さらに図１２（Ｆ）の
工程で、前記絶縁膜１７上にＰｔ膜１８、ＰＺＴ膜１９
およびＰｔ膜２０を順次堆積する。さらに、図１２
（Ｇ）の工程で前記Ｐｔ膜１８、ＰＺＴ膜１９およびＰ
ｔ膜２０をパターニングすることにより、下部電極１８
Ａ、強誘電体膜１９Ａおよび上部電極２０Ａよりなるキ
ャパシタＣを前記絶縁膜１７上に形成する。ただし、前
記下部電極１８ＡはＰｔ膜１８のパターニングにより形
成され、前記強誘電体膜１９Ａは前記ＰＺＴ膜１９のパ
ターニングにより形成され、さらに前記上部電極２０Ａ
はＰｔ膜２０のパターニングにより形成される。図１２
（Ｇ）の構造は、前記強誘電体膜１９Ａの結晶化のた
め、酸化雰囲気中８００°Ｃにおいて約１時間熱処理さ
れる。Next, in the step of FIG. 12E, an insulating film 17 is formed on the interlayer insulating film 15 by sequentially depositing a SiN film and a SiO 2 film, and further in the step of FIG. A Pt film 18 and a PZT film 19 on the insulating film 17.
And a Pt film 20 are sequentially deposited. Further, FIG.
In the step (G), the Pt film 18, PZT film 19 and P
By patterning the t film 20, the lower electrode 18 is formed.
A, a capacitor C comprising a ferroelectric film 19A and an upper electrode 20A is formed on the insulating film 17. However, the lower electrode 18A is formed by patterning the Pt film 18, the ferroelectric film 19A is formed by patterning the PZT film 19, and the upper electrode 20A
Is formed by patterning the Pt film 20. FIG.
The structure (G) is heat-treated at 800 ° C. for about 1 hour in an oxidizing atmosphere to crystallize the ferroelectric film 19A.
【０００７】次に、図１３（Ｈ）の工程において、前記
絶縁膜１７上に前記キャパシタＣを覆うように別のＣＶ
Ｄ絶縁膜２１を堆積し、さらに図１３（Ｉ）の工程にお
いて前記ＣＶＤ絶縁膜２１中に、前記Ｗプラグ１６Ａ〜
１６Ｄに対応したコンタクトホール２１Ａ〜２１Ｄを形
成する。さらに図１３（Ｉ）の工程では、前記ＣＶＤ絶
縁膜２１中に、前記キャパシタＣの上部電極２０Ａおよ
び下部電極１８Ａをそれぞれ露出するコンタクトホール
２１Ｅおよび２１Ｇ、さらに前記ワード線１３Ｄ上のＷ
プラグ１６Ｅを露出するコンタクトホール２１Ｆが形成
され、さらに図１３（Ｊ）の工程において、前記コンタ
クトホール２１Ａ〜２１Ｇに対応して、前記ＣＶＤ絶縁
膜２１上にＴｉＮパターン２２Ａ〜２２Ｄ，２２Ｆ〜２
２Ｇが形成される。ただし、図示の例では、ＴｉＮパタ
ーン２２Ａは前記キャパシタＣの上部電極２０Ａと導体
プラグ１６Ａとを結ぶローカル配線を形成する。Next, in the step of FIG. 13H, another CV is formed on the insulating film 17 so as to cover the capacitor C.
A D insulating film 21 is deposited, and the W plugs 16A to 16D are formed in the CVD insulating film 21 in the step of FIG.
Contact holes 21A to 21D corresponding to 16D are formed. Further, in the step of FIG. 13I, contact holes 21E and 21G for exposing the upper electrode 20A and the lower electrode 18A of the capacitor C, respectively, and the W on the word line 13D are formed in the CVD insulating film 21.
A contact hole 21F exposing the plug 16E is formed. Further, in the step of FIG. 13J, TiN patterns 22A to 22D and 22F to 2F are formed on the CVD insulating film 21 corresponding to the contact holes 21A to 21G.
2G is formed. However, in the illustrated example, the TiN pattern 22A forms a local wiring connecting the upper electrode 20A of the capacitor C and the conductor plug 16A.
【０００８】さらに、図１３（Ｋ）の工程において前記
ＣＶＤ絶縁膜２１上に前記ＴｉＮパターン２２Ａ〜２２
Ｇを覆うように別の層間絶縁膜２３を堆積し、図１４
（Ｌ）の工程で前記層間絶縁膜２３に前記ＴｉＮパター
ン２２Ｂ〜２２Ｄおよび２２Ｆ〜２２Ｇを露出するコン
タクトホール２３Ｂ〜２３Ｄおよび２３Ｆ〜２３Ｇを形
成する。さらに図１４（Ｍ）の工程において、前記層間
絶縁膜２３上に前記コンタクトホール２３Ｂ〜２３Ｄお
よび２３Ｅ〜２３Ｇにおいて前記ＴｉＮパターン２２Ｂ
〜２２Ｄおよび２２Ｄ〜２２Ｇとコンタクトするように
Ａｌ配線パターン２４Ｂ〜２４Ｄおよび２４Ｆ〜２４Ｇ
をそれぞれ形成し、さらに図１４（Ｎ）の工程で、前記
層間絶縁膜２３上に前記Ａｌ配線パターン２４Ｂ〜２４
Ｄおよび２４Ｆ〜２４Ｇを覆うようにさらに別の層間絶
縁膜２５を形成する。Further, in the step of FIG. 13K, the TiN patterns 22A to 22A are formed on the CVD insulating film 21.
G, another interlayer insulating film 23 is deposited.
In the step (L), contact holes 23B to 23D and 23F to 23G exposing the TiN patterns 22B to 22D and 22F to 22G are formed in the interlayer insulating film 23. Further, in the step of FIG. 14M, the TiN pattern 22B is formed on the interlayer insulating film 23 in the contact holes 23B to 23D and 23E to 23G.
Wiring patterns 24B to 24D and 24F to 24G so as to be in contact with to 22D and 22D to 22G.
14N, and the Al wiring patterns 24B to 24B are formed on the interlayer insulating film 23 in the step of FIG.
Another interlayer insulating film 25 is formed to cover D and 24F to 24G.
【０００９】[0009]
【発明が解決しようとする課題】図１１（Ａ）〜図１４
（Ｎ）のＦｅＲＡＭ１０の製造工程では、前記キャパシ
タＣの強誘電体膜１９Ａが図１０に示すようなＱsw値の
大きいヒステリシス特性を有するように、特に図１２
（Ｆ）あるいは図１２（Ｇ）の工程において、前記ＰＺ
Ｔ膜１９を酸化雰囲気中、８００°Ｃ程度の高温で１時
間程度熱処理して結晶化を促進する工程が必要である。
しかし、このような酸素雰囲気中における高温熱処理
は、すでに形成されているＷプラグ１６Ａ〜１６Ｄある
いは１６Ｅの特に底部においてコンタクト抵抗を増大さ
せる効果があり、望ましくない。この問題は前記絶縁膜
１７に酸素を遮断するためにＳｉＮ層を含めても、十分
に抑制できない。Problems to be Solved by the Invention FIGS. 11A to 14
In the manufacturing process of (N) FeRAM 10, the ferroelectric film 19A of the capacitor C has a hysteresis characteristic having a large Q sw value as shown in FIG.
(F) or in the step of FIG.
A step of heat-treating the T film 19 in an oxidizing atmosphere at a high temperature of about 800 ° C. for about 1 hour to promote crystallization is required.
However, such a high-temperature heat treatment in an oxygen atmosphere has an effect of increasing the contact resistance particularly at the bottom of the W plug 16A to 16D or 16E already formed, and is not desirable. This problem cannot be sufficiently suppressed even if the insulating film 17 includes a SiN layer for blocking oxygen.
【００１０】図１５は、図１１（Ａ）〜図１４（Ｎ）の
工程で製造されたＦｅＲＡＭ１０について、図１２
（Ｇ）の工程において酸素雰囲気中８００°Ｃで熱処理
を行った場合のＰ−チャネルＭＯＳトランジスタのソー
ス−ドレイン間におけるコンタクト抵抗およびＮ−チャ
ネルＭＯＳトランジスタのソース−ドレイン間における
コンタクト抵抗の時間依存性を示す。図中、横軸は秒で
表した時間を、また縦軸は熱処理を行わなかった場合の
ＦｅＲＡＭのソース−ドレインコンタクト抵抗に対する
ソース−ドレインコンタクト抵抗の比率を示している。FIG. 15 shows the FeRAM 10 manufactured in the steps shown in FIGS.
Time dependence of the contact resistance between the source and the drain of the P-channel MOS transistor and the contact resistance between the source and the drain of the N-channel MOS transistor when the heat treatment is performed in an oxygen atmosphere at 800 ° C. in the step (G). Is shown. In the figure, the horizontal axis represents time in seconds, and the vertical axis represents the ratio of the source-drain contact resistance to the source-drain contact resistance of the FeRAM when no heat treatment was performed.
【００１１】図１５を参照するに、ＦｅＲＡＭ１０を構
成するｐ−チャネルＭＯＳトランジスタおよびｎ−チャ
ネルＭＯＳトランジスタ共、熱処理時間と共にコンタク
ト抵抗はいったん減少するが、その後増大に転じ、その
後は時間と共に増加しつづけるることがわかる。また、
従来のＦｅＲＡＭ１０では、かかる熱処理の結果、メカ
ニズムは現在のところ十分に解明されていないが、リー
ク電流が増大する傾向が観察されている。さらに、かか
る酸素雰囲気中における高温熱処理の結果、Ｗプラグ１
６Ａ〜１６Ｅの表面が酸化により膨張し、絶縁膜１７あ
るいは２１にひび割れが生じる問題が観察されている。Referring to FIG. 15, for both the p-channel MOS transistor and the n-channel MOS transistor constituting FeRAM 10, the contact resistance once decreases with the heat treatment time, but thereafter increases, and thereafter increases with time. You can see that Also,
In the conventional FeRAM 10, as a result of such heat treatment, the mechanism has not been sufficiently elucidated at present, but a tendency that the leakage current increases has been observed. Further, as a result of the high-temperature heat treatment in the oxygen atmosphere, the W plug 1
It has been observed that the surfaces of 6A to 16E expand due to oxidation and cracks occur in the insulating film 17 or 21.
【００１２】そこで、本発明は従来の課題を解決した新
規で有用な半導体装置の製造方法を提供することを概括
的課題とする。本発明のより具体的な課題は、強誘電体
層を含む半導体装置の製造において、前記強誘電体層の
結晶化を促進すべく酸素雰囲気中で高温熱処理を行った
場合にもコンタクト抵抗の増大あるいはリーク電流の増
大の問題を回避できる製造方法を提供することにある。Accordingly, it is a general object of the present invention to provide a new and useful method of manufacturing a semiconductor device which solves the conventional problems. A more specific object of the present invention is to increase the contact resistance even when performing a high-temperature heat treatment in an oxygen atmosphere to promote crystallization of the ferroelectric layer in the manufacture of a semiconductor device including the ferroelectric layer. Another object of the present invention is to provide a manufacturing method capable of avoiding the problem of an increase in leakage current.
【００１３】[0013]
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、基板上に活性素子を形
成する工程と、前記基板上に、前記活性素子を覆うよう
に層間絶縁膜を形成する工程と、前記層間絶縁膜上に強
誘電体膜または高誘電体膜を形成する工程と、前記強誘
電体膜または高誘電体膜を、酸素雰囲気中の熱処理によ
り結晶化する工程と、前記層間絶縁膜中にコンタクトホ
ールを形成する工程と、前記コンタクトホールを埋める
導体プラグを形成する工程とを含む半導体装置の製造方
法において、前記コンタクトホールは、前記強誘電体膜
または高誘電体膜の結晶化工程よりも後に形成されるこ
とを特徴とする半導体装置の製造方法により、または請
求項２に記載したように、さらに、前記層間絶縁膜と前
記強誘電体膜または高誘電体膜との間に下部電極層を堆
積する工程と、前記強誘電体膜または高誘電体膜上に上
部電極層を堆積する工程とを含むことを特徴とする請求
項１記載の半導体装置の製造方法により、または請求項
３に記載したように、前記強誘電体膜または高誘電体膜
を形成する工程は、さらに前記下部電極層、前記強誘電
体膜または高誘電体膜および前記上部電極層をパターニ
ングしてキャパシタを形成する工程を含むことを特徴と
する請求項２記載の半導体装置の製造方法により、また
は請求項４に記載したように、前記導体プラグを形成す
る工程は、金属のめっきにより形成することを特徴とす
る請求項１〜３のうち、いずれか一項記載の半導体装置
の製造方法により、または請求項５に記載したように、
さらに、前記キャパシタを覆うように別の層間絶縁膜を
形成する工程と、前記別の層間絶縁膜中に開口部を形成
する工程と、前記開口部を導体のめっきにより埋める工
程とを含むことを特徴とする請求項１〜４のうち、いず
れか一項記載の半導体装置の製造方法により、または請
求項６に記載したように、前記開口部を導体のめっきに
より埋める工程は、前記別の層間絶縁膜上に、前記開口
部を覆うように、前記開口部の形状に対応した形状の電
極膜を形成する工程と、前記電極膜上に導体層をめっき
により、前記開口部を埋めるように形成する工程と、前
記電極膜上の導体層を、研磨により除去する工程とを含
み、前記研磨は前記電極膜が研磨ストッパとなるような
条件で実行されることを特徴とする請求項５記載の半導
体装置の製造方法により、または請求項７に記載したよ
うに、さらに前記層間絶縁膜を研磨により平坦化する工
程を含むことを特徴とする請求項１〜４のうち、いずれ
か一項記載の半導体装置の製造方法により、または請求
項８に記載したように、強誘電体膜または高誘電体膜を
含む半導体装置の製造方法において、基板上に強誘電体
膜または高誘電体膜を形成する工程と、前記強誘電体膜
または高誘電体膜を、酸化雰囲気中において熱処理し、
結晶化する工程と、前記結晶化工程の後、前記強誘電体
膜または高誘電体膜を覆うように、前記基板上に層間絶
縁膜を堆積する工程と、前記層間絶縁膜中に開口部を形
成する工程と、前記開口部を埋めるように、導体層を金
属のめっきにより形成する工程とを含むことを特徴とす
る半導体装置の製造方法により、または請求項９に記載
したように、基板と、前記基板上に形成された活性素子
と、前記基板上に形成された強誘電体膜または高誘電体
膜と、前記基板上に、前記強誘電体膜または高誘電体膜
を覆うように形成された層間絶縁膜と、前記層間絶縁膜
中に形成された開口部と、前記開口部を埋めるＣｕパタ
ーンとを含むことを特徴とする半導体装置により、また
は請求項１０に記載したように、基板と、前記基板上に
形成された活性素子と、前記活性素子を覆う層間絶縁膜
と、前記層間絶縁膜上に形成された、強誘電体膜または
高誘電体膜を含むキャパシタと、前記層間絶縁膜上に、
前記キャパシタを覆うように形成された絶縁膜と、前記
絶縁膜中に、その下の前記層間絶縁膜を貫通して形成さ
れ、前記活性素子の一部を露出する開口部と、前記開口
部を、その下端から上端まで埋める導体プラグとよりな
る半導体装置により、解決する。 ［作用］本発明の第１の特徴によれば、前記コンタクト
ホールを酸化雰囲気中高温で行われる強誘電体膜の結晶
化工程の後で形成することにより、前記コンタクトホー
ルを埋める金属が酸化されることがなく、コンタクト抵
抗の増大やリーク電流の増大、あるいは酸化物形成に伴
うコンタクトホールを覆う絶縁膜のクラックの問題が回
避される。SUMMARY OF THE INVENTION According to the present invention, there is provided a method for forming an active element on a substrate, comprising the steps of: Forming an interlayer insulating film, forming a ferroelectric film or a high dielectric film on the interlayer insulating film, and crystallizing the ferroelectric film or the high dielectric film by a heat treatment in an oxygen atmosphere. Forming a contact hole in the interlayer insulating film, and forming a conductor plug filling the contact hole, wherein the contact hole comprises the ferroelectric film or A method for manufacturing a semiconductor device, which is formed after a step of crystallizing a high dielectric film, or as described in claim 2, further comprising the interlayer insulating film and the ferroelectric film or 2. The semiconductor device according to claim 1, further comprising: a step of depositing a lower electrode layer between the ferroelectric film and the dielectric film; and a step of depositing an upper electrode layer on the ferroelectric film or the high dielectric film. Or the step of forming the ferroelectric film or the high-dielectric film according to the method of manufacturing the lower electrode layer, the ferroelectric film or the high-dielectric film, and the upper portion. The method of manufacturing a semiconductor device according to claim 2, further comprising a step of patterning an electrode layer to form a capacitor, or the step of forming the conductor plug comprises a metal. The method of manufacturing a semiconductor device according to any one of claims 1 to 3, wherein the semiconductor device is formed by plating, or as described in claim 5,
Further, the method includes a step of forming another interlayer insulating film so as to cover the capacitor, a step of forming an opening in the another interlayer insulating film, and a step of filling the opening with a conductor plating. The step of filling the opening by plating a conductor with the method of manufacturing a semiconductor device according to any one of claims 1 to 4 or as described in claim 6, wherein Forming an electrode film having a shape corresponding to the shape of the opening on the insulating film so as to cover the opening; and forming a conductive layer on the electrode film by plating so as to fill the opening. And removing the conductive layer on the electrode film by polishing, wherein the polishing is performed under conditions such that the electrode film serves as a polishing stopper. Method for manufacturing semiconductor device 5. The method of manufacturing a semiconductor device according to claim 1, further comprising: flattening the interlayer insulating film by polishing. 6. Or a method of manufacturing a semiconductor device including a ferroelectric film or a high-dielectric film, wherein a step of forming a ferroelectric film or a high-dielectric film on a substrate; Heat-treating the dielectric film or the high-dielectric film in an oxidizing atmosphere,
Crystallizing, and after the crystallization, depositing an interlayer insulating film on the substrate so as to cover the ferroelectric film or the high dielectric film, and forming an opening in the interlayer insulating film. Forming a conductive layer by plating a metal so as to fill the opening, and a method for manufacturing a semiconductor device, or as described in claim 9, wherein: An active element formed on the substrate, a ferroelectric film or a high-dielectric film formed on the substrate, and a ferroelectric film or a high-dielectric film formed on the substrate so as to cover the ferroelectric film or the high-dielectric film. 11. A semiconductor device comprising: an inter-layer insulating film formed, an opening formed in the inter-layer insulating film, and a Cu pattern filling the opening, or as described in claim 10, And an active element formed on the substrate When, an interlayer insulating film covering the active elements, formed on said interlayer insulating film, and a capacitor including a ferroelectric film or a high dielectric film, on the interlayer insulating film,
An insulating film formed so as to cover the capacitor, an opening formed in the insulating film through the interlayer insulating film thereunder, and exposing a part of the active element; The problem is solved by a semiconductor device comprising a conductor plug buried from the lower end to the upper end. According to the first feature of the present invention, the metal filling the contact hole is oxidized by forming the contact hole after the crystallization step of the ferroelectric film performed at a high temperature in an oxidizing atmosphere. Thus, the problem of an increase in contact resistance, an increase in leak current, or a crack in an insulating film covering a contact hole due to formation of an oxide can be avoided.
【００１４】本発明の第２の特徴によれば、前記コンタ
クトホールを埋める金属プラグ、あるいは層間絶縁膜中
の開口部を埋める金属パターンを、従来の気相堆積工程
ではなくめっき工程により形成することにより、形成さ
れた強誘電体膜が還元雰囲気にさらされることがなく、
強誘電体膜の特性の劣化が回避される。According to a second feature of the present invention, the metal plug for filling the contact hole or the metal pattern for filling the opening in the interlayer insulating film is formed by a plating process instead of a conventional vapor deposition process. Thereby, the formed ferroelectric film is not exposed to the reducing atmosphere,
Deterioration of the characteristics of the ferroelectric film is avoided.
【００１５】[0015]
【発明の実施の形態】［第１実施例］図１（Ａ）〜
（Ｄ），図２（Ｅ）〜（Ｇ），図３（Ｈ）〜（Ｋ）図４
（Ｌ）〜（Ｎ），図５（Ｏ）〜（Ｑ）および図６
（Ｒ），（Ｓ）は、本発明の第１実施例によるＦｅＲＡ
Ｍ３０の製造工程を示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] FIGS.
(D), FIGS. 2 (E) to (G), FIGS. 3 (H) to (K), FIG.
(L)-(N), FIGS. 5 (O)-(Q) and FIG.
(R) and (S) show FeRA according to the first embodiment of the present invention.
3 shows a manufacturing process of M30.
【００１６】図１（Ａ）を参照するに、ＦｅＲＡＭ３０
はＰ型Ｓｉ基板３１と、前記Ｓｉ基板３１上に形成さ
れ、前記Ｓｉ基板３１の表面上において活性領域を画成
するフィールド酸化膜３２Ａ〜３２Ｃと、前記活性領域
に対応して形成されるＰ型ウェル３１ＡおよびＮ型ウェ
ル３１Ｂと、前記Ｐ型ウェル３１ＡおよびＮ型ウェル３
１Ｂのそれぞれの表面に形成され、各々側壁絶縁膜を形
成されたたＷあるいはポリシリコンよりなるゲート電極
３３Ａおよび３３Ｂと、前記Ｐ型ウェル３１Ａ中、前記
ゲート電極３３Ａの両側に形成されたｎ型の拡散領域３
１ａおよび３１ｂと、前記Ｎ型ウェル３１Ｂ中、前記ゲ
ート電極３３Ｂの両側に形成されたｐ型の拡散領域３１
ｃおよび３１ｄとを含み、前記フィールド酸化膜３２Ａ
上には、他のメモリセルのゲート電極に連続するワード
線パターン３３Ｃが延在する。同様に、前記フィールド
酸化膜３２Ｂ上には、他のメモリセルのゲート電極に連
続する別のワード線パターン３３Ｄが延在する。前記ゲ
ート電極３３Ａおよび３３Ｂは、それぞれＰ型ウェル３
１Ａの表面およびＮ型ウェル３１Ｂの表面との間に、図
示しないゲート酸化膜を有する。Referring to FIG. 1A, the FeRAM 30
Are a P-type Si substrate 31, field oxide films 32A to 32C formed on the Si substrate 31 and defining an active region on the surface of the Si substrate 31, and a P type formed corresponding to the active region. Type well 31A and N type well 31B, and the P type well 31A and N type well 3
1B, gate electrodes 33A and 33B made of W or polysilicon each having a sidewall insulating film formed thereon, and n-type gate electrodes 33A and 33B formed on both sides of the gate electrode 33A in the P-type well 31A. Diffusion area 3
1a and 31b and a p-type diffusion region 31 formed on both sides of the gate electrode 33B in the N-type well 31B.
c and 31d, said field oxide film 32A
Above, a word line pattern 33C extending to the gate electrode of another memory cell extends. Similarly, another word line pattern 33D extending to the gate electrode of another memory cell extends on the field oxide film 32B. Each of the gate electrodes 33A and 33B is a P-type well 3
A gate oxide film (not shown) is provided between the surface of 1A and the surface of N-type well 31B.
【００１７】さらに、前記ゲート電極３３Ａ，３３Ｂお
よびワード線パターン３３Ｃ，３３ＤはＣＶＤ酸化膜３
４により覆われ、さらに前記ＣＶＤ酸化膜３４上には平
坦化された表面を有する層間絶縁膜３５が形成される。
次に、図１（Ｂ）の工程で、前記層間絶縁膜３５上に図
１２（Ｅ）の絶縁膜１７に対応する絶縁膜３７をＳｉＮ
膜およびＳｉＯ2 膜を順次堆積することにより形成し、
さらに図１（Ｃ）の工程で、前記絶縁膜３７上にＰｔ膜
３８、ＰＺＴ膜あるいはＳＴＯ膜３９およびＰｔ膜４０
を順次堆積する。さらに、図１（Ｄ）の工程で前記Ｐｔ
膜３８、ＰＺＴ膜３９およびＰｔ膜４０をパターニング
することにより、下部電極３８Ａ、強誘電体膜３９Ａお
よび上部電極４０ＡよりなるキャパシタＣを前記絶縁膜
３７上に形成する。ただし、前記下部電極３８ＡはＰｔ
膜３８のパターニングにより形成され、前記強誘電体膜
３９Ａは前記ＰＺＴあるいはＳＢＴ膜３９のパターニン
グにより形成され、さらに前記上部電極４０ＡはＰｔ膜
４０のパターニングにより形成される。Further, the gate electrodes 33A and 33B and the word line patterns 33C and 33D are
4, an interlayer insulating film 35 having a flattened surface is formed on the CVD oxide film 34.
Next, in the step of FIG. 1B, an insulating film 37 corresponding to the insulating film 17 of FIG.
Formed by sequentially depositing a film and a SiO 2 film,
1C, a Pt film 38, a PZT film or an STO film 39 and a Pt film 40 are formed on the insulating film 37.
Are sequentially deposited. Further, in the step of FIG.
By patterning the film 38, the PZT film 39 and the Pt film 40, a capacitor C including a lower electrode 38A, a ferroelectric film 39A and an upper electrode 40A is formed on the insulating film 37. However, the lower electrode 38A is made of Pt.
The ferroelectric film 39A is formed by patterning the PZT or SBT film 39, and the upper electrode 40A is formed by patterning the Pt film 40.
【００１８】図１（Ｄ）の構造は、さらに酸化雰囲気中
約８００°Ｃにおいて１時間程度熱処理され、前記強誘
電体膜３９Ａが結晶化される。前記酸化雰囲気中の高温
熱処理は、図１（Ｃ）の段階で行ってもよい。次に、図
２（Ｅ）の工程において、前記絶縁膜３７上に前記キャ
パシタＣを覆うように別のＣＶＤ絶縁膜４１を堆積し、
さらに図２（Ｆ）の工程において前記ＣＶＤ絶縁膜４１
中に、図１３（Ｉ）のコンタクトホール２１Ｅに対応し
前記キャパシタＣの上部電極４０Ａを露出するコンタク
トホール４１Ｅおよび図１３（Ｈ）のコンタクトホール
２１Ｇに対応し前記下部電極１８Ａを露出するコンタク
トホール４１Ｇが形成される。さらに図２（Ｇ）の工程
において、前記コンタクトホール４１Ｅおよび４１Ｇに
対応して、前記ＣＶＤ絶縁膜４１上にＴｉＮパターン４
２Ｅおよび４２Ｇをそれぞれ形成する。The structure shown in FIG. 1D is further subjected to a heat treatment at about 800 ° C. for about one hour in an oxidizing atmosphere to crystallize the ferroelectric film 39A. The high-temperature heat treatment in the oxidizing atmosphere may be performed at the stage of FIG. Next, in the step of FIG. 2E, another CVD insulating film 41 is deposited on the insulating film 37 so as to cover the capacitor C,
Further, in the step of FIG.
The contact hole 41E corresponding to the contact hole 21E of FIG. 13I and exposing the upper electrode 40A of the capacitor C and the contact hole exposing the lower electrode 18A corresponding to the contact hole 21G of FIG. 41G is formed. Further, in the step of FIG. 2G, a TiN pattern 4 is formed on the CVD insulating film 41 corresponding to the contact holes 41E and 41G.
2E and 42G are formed respectively.
【００１９】本実施例では、さらに図３（Ｈ）の工程に
おいて、絶縁層４１，３７，３５および３４を順次貫通
して拡散領域３１ａ，３１ｂ，３１ｃおよび３１ｄをそ
れぞれ露出するコンタクトホール３５Ａ，３５Ｂ，３５
Ｃおよび３５Ｄがドライエッチング工程により形成され
る。同時に、前記ワード線３３Ｄを露出するコンタクト
ホール３５Ｅも、前記絶縁層４１，３７および３４を貫
通して形成される。In this embodiment, further, in the step of FIG. 3H, the contact holes 35A, 35B which sequentially penetrate the insulating layers 41, 37, 35 and 34 to expose the diffusion regions 31a, 31b, 31c and 31d, respectively. , 35
C and 35D are formed by a dry etching process. At the same time, a contact hole 35E exposing the word line 33D is also formed through the insulating layers 41, 37 and 34.
【００２０】次に、図３（Ｉ）の工程において、図３
（Ｈ）の構造上にＴｉＮ膜４２をスパッタリングにより
一様に堆積し、さらに図３（Ｊ）の工程で前記ＴｉＮ膜
４２上に薄いＣｕ膜をスパッタにより堆積し、形成され
たＣｕ膜を電極に、図３（Ｈ）の構造上にＣｕ層４３を
電解めっき法により形成する。前記ＴｉＮ膜４２は前記
コンタクトホール３５Ａ〜３５Ｄおよび３５Ｅに対応す
る形状を有し、その結果電解めっきＣｕ層４３は前記コ
ンタクトホール３５Ａ〜３５Ｄおよび３５Ｅを埋めるよ
うに成長する。Next, in the step of FIG.
3H, a TiN film 42 is uniformly deposited on the structure by sputtering, and a thin Cu film is deposited on the TiN film 42 by sputtering in the step of FIG. Next, a Cu layer 43 is formed on the structure of FIG. The TiN film 42 has a shape corresponding to the contact holes 35A to 35D and 35E. As a result, the electroplated Cu layer 43 grows to fill the contact holes 35A to 35D and 35E.
【００２１】さらに、図３（Ｋ）の工程で前記Ｃｕ層４
３およびその下のＴｉＮ膜４２はＣＭＰ法により選択的
に除去され、Ｃｕよりなる導体プラグ４３Ａ〜４３Ｅお
よびＴｉＮパターン４２Ｅ，４２Ｇが露出された構造が
得られる。ＣＭＰ法による研磨は、研磨速度の選択性の
結果、前記ＣＶＤ絶縁膜４１が露出した時点で自動的に
停止する。Further, in the step shown in FIG.
3 and the TiN film 42 thereunder are selectively removed by the CMP method to obtain a structure in which the conductor plugs 43A to 43E made of Cu and the TiN patterns 42E and 42G are exposed. Polishing by the CMP method automatically stops when the CVD insulating film 41 is exposed as a result of the selectivity of the polishing rate.
【００２２】次に、図４（Ｌ）の工程において、前記導
体プラグ４３Ａ〜４３Ｅに対応して図１３（Ｊ）のＴｉ
Ｎパターン２２Ａ〜２２Ｄ，２２Ｆ〜２２Ｇに対応する
ＴｉＮパターン４２Ａ〜４２Ｄ，４２Ｆ〜４２Ｇが形成
され、さらに図４（Ｍ）の工程において図４（Ｌ）の構
造上に層間絶縁膜４４がＣＶＤ法等により堆積される。
ただし、図示の例ではパターン４２ＡはキャパシタＣの
上部電極４０Ａと導体プラグ４３Ａとを接続するローカ
ル配線を形成する。また、図４（Ｌ）のＴｉＮパターン
４２Ｇは図３（Ｋ）のＴｉＮパターン４２Ｇに連続して
形成される。Next, in the step of FIG. 4 (L), corresponding to the conductor plugs 43A to 43E, the Ti of FIG.
TiN patterns 42A to 42D and 42F to 42G corresponding to the N patterns 22A to 22D and 22F to 22G are formed, and in the step of FIG. 4M, an interlayer insulating film 44 is formed on the structure of FIG. And so on.
However, in the illustrated example, the pattern 42A forms a local wiring connecting the upper electrode 40A of the capacitor C and the conductor plug 43A. Further, the TiN pattern 42G of FIG. 4L is formed continuously to the TiN pattern 42G of FIG.
【００２３】さらに図４（Ｎ）の工程で前記層間絶縁膜
４４中に前記ＴｉＮパターン４２Ｂ〜４２Ｇを露出する
コンタクトホール４４Ｂ〜４４Ｄおよび４４Ｆ〜４４Ｇ
が形成され、さらに図５（Ｏ）の工程で前記層間絶縁膜
４４上にＴｉＮ膜４５をスパッタリングにより形成した
後、図５（Ｐ）の工程において前記ＴｉＮ膜４５中に前
記コンタクトホール４４Ｂ〜４４Ｄおよび４４Ｆ〜４４
Ｇにそれぞれ対応して形成された凹部４５Ｂ〜４５Ｄお
よび４５Ｆ〜４５Ｇを埋めるように、薄いＣｕ膜をスパ
ッタリングにより堆積後、Ｃｕ層４６が電解めっき法に
より形成される。Further, in the step of FIG. 4N, contact holes 44B to 44D and 44F to 44G exposing the TiN patterns 42B to 42G in the interlayer insulating film 44.
After the TiN film 45 is formed by sputtering on the interlayer insulating film 44 in the step of FIG. 5 (O), the contact holes 44B to 44D are formed in the TiN film 45 in the step of FIG. And 44F-44
After depositing a thin Cu film by sputtering so as to fill the recesses 45B to 45D and 45F to 45G formed corresponding to G, a Cu layer 46 is formed by electrolytic plating.
【００２４】次に、前記層間絶縁膜４４上に残るＣｕ層
４６およびその下のＴｉＮ膜４５は図５（Ｑ）の工程に
おいてＣＭＰ法により選択的に研磨・除去され、前記コ
ンタクトホール４３Ｂ〜４３Ｄおよび４３Ｆ〜４３Ｇに
おいてＣｕプラグ４６Ａ〜４６Ｄおよび４６Ｆ〜４６Ｇ
がそれぞれ形成される。さらに図６（Ｒ）の工程におい
て、前記コンタクトホール４３Ｂ〜４３Ｄおよび４３Ｆ
〜４３Ｇにおいて前記Ｃｕプラグ４６Ｂ〜４６Ｄおよび
４６Ｆ〜４６Ｇとコンタクトするように、Ａｌ配線パタ
ーン４７Ｂ〜４７Ｄおよび４７Ｆ〜４７Ｇをそれぞれ形
成する。さらに図６（Ｓ）の工程で、前記層間絶縁膜４
４上に前記Ａｌ配線パターン４７Ｂ〜４７Ｄおよび４７
Ｆ〜４７Ｇを覆うようにさらに別の層間絶縁膜４８を形
成する。Next, the Cu layer 46 remaining on the interlayer insulating film 44 and the TiN film 45 thereunder are selectively polished and removed by the CMP method in the step of FIG. 5 (Q), and the contact holes 43B to 43D are removed. And 43F-43G at Cu plugs 46A-46D and 46F-46G
Are respectively formed. Further, in the step of FIG. 6R, the contact holes 43B to 43D and 43F
At 43G to 43G, Al wiring patterns 47B to 47D and 47F to 47G are formed to be in contact with the Cu plugs 46B to 46D and 46F to 46G, respectively. Further, in the step of FIG.
4, the Al wiring patterns 47B to 47D and 47
Another interlayer insulating film 48 is formed so as to cover F to 47G.
【００２５】本実施例によれば、導体プラグ４３Ａ〜４
３Ｅは強誘電体膜３９Ａの酸化雰囲気中での熱処理の後
で形成されるため、熱処理による影響は受けない。ま
た、導体プラグ４３Ａ〜４３Ｅ、あるいは他の導体プラ
グ４６Ｂ〜４６Ｄ、さらに導体プラグ４６Ｆ〜４６Ｇは
電解めっきにより形成されるため、ＣＶＤ等の気相堆積
法におけるような還元雰囲気は必要なく、このため前記
酸化雰囲気中で熱処理した強誘電体膜３９Ａの特性、例
えばＱSW値が導体プラグの形成により劣化する等の問題
は生じない。このため、本実施例によれば、多層配線構
造を有するＦｅＲＡＭを、ＦｅＲＡＭの特性を劣化させ
ることなく形成することが可能になる。 ［第２実施例］図７（Ａ）〜（Ｂ）および図８（Ｃ）〜
（Ｇ）は、本発明の第２実施例によるＦｅＲＡＭ３０の
製造方法を示す。ただし、図中先に説明した部分には同
一の参照符号を付し、説明を省略する。According to this embodiment, the conductor plugs 43A to 43A-4
Since 3E is formed after the heat treatment of the ferroelectric film 39A in the oxidizing atmosphere, it is not affected by the heat treatment. Further, since the conductor plugs 43A to 43E, or the other conductor plugs 46B to 46D, and further the conductor plugs 46F to 46G are formed by electrolytic plating, a reducing atmosphere such as in a vapor deposition method such as CVD is not required. There is no problem that the characteristics of the ferroelectric film 39A heat-treated in the oxidizing atmosphere, for example, the Q SW value is deteriorated by the formation of the conductor plug. Therefore, according to the present embodiment, it is possible to form an FeRAM having a multilayer wiring structure without deteriorating the characteristics of the FeRAM. [Second embodiment] FIGS. 7A and 7B and FIGS.
(G) shows a method for manufacturing the FeRAM 30 according to the second embodiment of the present invention. However, the parts described earlier in the drawing are denoted by the same reference numerals, and description thereof will be omitted.
【００２６】図７（Ａ）は先の実施例の図４（Ｍ）に対
応し、図４（Ｌ）の構造上に層間絶縁膜４４を堆積した
状態を示す。本実施例では、次に図７（Ｂ）の工程にお
いて前記層間絶縁膜４４をＣＭＰ法を使った研磨工程に
より平坦化し、図８（Ｃ）の工程において、平坦化され
た層間絶縁膜４４中にコンタクトホール４４Ｂ〜４４Ｄ
および４４Ｆ〜４４Ｇを形成する。FIG. 7A corresponds to FIG. 4M of the previous embodiment, and shows a state in which an interlayer insulating film 44 is deposited on the structure of FIG. 4L. In the present embodiment, the interlayer insulating film 44 is flattened by a polishing process using a CMP method in the process of FIG. 7B, and in the flattened interlayer insulating film 44 in the process of FIG. Contact holes 44B to 44D
And 44F to 44G.
【００２７】次に、図８（Ｄ）の工程において、前記層
間絶縁膜４４上にＴｉＮ膜４５をスパッタリングにより
形成した後、図８（Ｅ）の工程において前記ＴｉＮ膜４
５中に前記コンタクトホール４４Ｂ〜４４Ｄおよび４４
Ｆ〜４４Ｇにそれぞれ対応して形成された凹部４５Ｂ〜
４５Ｄおよび４５Ｆ〜４５Ｇを埋めるように、Ｃｕプラ
グ４６Ｂ〜４６Ｄおよび４６Ｆ〜４６Ｇを、Ｃｕ層のス
パッタリングおよびめっき、さらにＣＭＰ研磨工程によ
り形成する。Next, after a TiN film 45 is formed on the interlayer insulating film 44 by sputtering in the step of FIG. 8D, the TiN film 4 is formed in the step of FIG.
5, the contact holes 44B to 44D and 44
F to 44G, corresponding to concave portions 45B to 45G, respectively.
Cu plugs 46B to 46D and 46F to 46G are formed so as to fill 45D and 45F to 45G by sputtering and plating of a Cu layer and further by a CMP polishing process.
【００２８】さらに、図８（Ｆ）の工程において図８
（Ｅ）の構造上にＡｌ層４７を堆積し、これを図８
（Ｇ）の工程でパターニングしてＡｌ配線パターン４７
Ｂ〜４７Ｄおよび４７Ｆ〜４７Ｇをそれぞれ形成する。
本実施例によれば、図８（Ｃ）のコンタクトホールを形
成する工程において層間絶縁膜４４が平坦化されている
ため、高解像度露光系を使った非常に微細化されたコン
タクトホールを形成することができる。このため、より
一層の多層化が容易になる。 ［第３実施例］図９（Ａ）〜（Ｃ）は本発明の第３実施
例によるＦｅＲＡＭの製造方法を示す。ただし、図中先
に説明した部分には同一の参照符号を付し、説明を省略
する。Further, in the step of FIG.
An Al layer 47 is deposited on the structure shown in FIG.
Patterning in the step (G) to form an Al wiring pattern 47
Form B-47D and 47F-47G, respectively.
According to this embodiment, since the interlayer insulating film 44 is flattened in the step of forming the contact hole in FIG. 8C, a very fine contact hole is formed using a high-resolution exposure system. be able to. For this reason, further multilayering becomes easy. Third Embodiment FIGS. 9A to 9C show a method of manufacturing an FeRAM according to a third embodiment of the present invention. However, the parts described earlier in the drawing are denoted by the same reference numerals, and description thereof will be omitted.
【００２９】図９（Ａ）は先の実施例の図３（Ｊ）の工
程に対応し、ＴｉＮ膜４２で覆われた図３（Ｉ）の構造
上にＣＶＤ絶縁膜４３が形成される。本実施例では、次
の図９（Ｂ）のＣＭＰ工程を、前記ＴｉＮ膜４２の下の
ＣＶＤ絶縁膜４１を研磨ストッパに使う代わりに、前記
ＴｉＮ膜４２が残るような選択性を与える条件で実行
し、その結果図９（Ｂ）の構造上にはＴｉＮ膜４２が研
磨ストッパとして残留する。その後スパッタリングによ
りＴｉＮ膜４２を堆積後、これをパターニングすること
により、図４（Ｌ）に対応する図９（Ｃ）の構造を得
る。FIG. 9A corresponds to the step of FIG. 3J of the previous embodiment, and a CVD insulating film 43 is formed on the structure of FIG. In the present embodiment, the next CMP process shown in FIG. 9B is performed under the condition that the selectivity such that the TiN film 42 remains is used instead of using the CVD insulating film 41 under the TiN film 42 as a polishing stopper. As a result, the TiN film 42 remains as a polishing stopper on the structure of FIG. 9B. Thereafter, a TiN film 42 is deposited by sputtering, and is patterned to obtain the structure of FIG. 9C corresponding to FIG.
【００３０】本実施例によれば、ＣＭＰ法により研磨さ
れる構造にキャパシタＣに対応する凸部が含まれている
場合でも、前記ＴｉＮ膜４２が研磨ストッパとなるた
め、研磨がキャパシタＣにまで到達するおそれがなく、
ＦｅＲＡＭ製造の際の歩留まりおよび効率を向上させる
ことができる。 ［第４実施例］以上に説明した本発明の各実施例では、
強誘電体キャパシタＣが形成された後の多層配線構造の
形成において、導体プラグの形成をＣｕ等の金属の電解
めっきにより形成しているため、例えばＷプラグを形成
する場合に使われるＷＦ6 等のような強い還元性雰囲気
が使われることがなく、形成された強誘電体キャパシタ
Ｃの特性が劣化することがない。このことはまた、かか
る電解めっきを使った多層配線構造の形成が、先に図１
１（Ａ）〜図１４（Ｎ）で説明した従来のＦｅＲＡＭ１
０の製造方法においても有効であることを示している。According to the present embodiment, even when the structure to be polished by the CMP method includes a projection corresponding to the capacitor C, the TiN film 42 serves as a polishing stopper. Without the risk of reaching
The yield and efficiency in manufacturing FeRAM can be improved. [Fourth Embodiment] In each embodiment of the present invention described above,
In the formation of the multilayer wiring structure after the formation of the ferroelectric capacitor C, the conductor plug is formed by electrolytic plating of a metal such as Cu. For example, WF 6 or the like used when forming a W plug Is not used, and the characteristics of the formed ferroelectric capacitor C are not deteriorated. This also means that the formation of a multilayer wiring structure using such electrolytic plating was first performed in FIG.
1 (A) to conventional FeRAM1 described with reference to FIG.
0 indicates that the method is also effective.
【００３１】本発明の第４実施例においては、まず図１
１（Ａ）〜図１３（Ｊ）に示す工程により、Ｓｉ基板１
１上にメモリセルトランジスタおよび強誘電体キャパシ
タＣを形成した後、図４（Ｍ）〜図６（Ｓ）の工程によ
り多層配線構造を形成する。ただし、図１３（Ｊ）の工
程は図４（Ｌ）の状態に対応していることに注意すべき
である。In the fourth embodiment of the present invention, first, FIG.
1 (A) to the process shown in FIG.
After forming the memory cell transistor and the ferroelectric capacitor C on the semiconductor device 1, a multilayer wiring structure is formed by the steps shown in FIGS. However, it should be noted that the step in FIG. 13J corresponds to the state in FIG.
【００３２】本実施例によれば、前記強誘電体キャパシ
タＣの酸化雰囲気中での高温熱処理に伴うＷプラグの抵
抗値の増大あるいはリーク電流の増大の問題こそあるも
のの、強誘電体キャパシタの特性を劣化させることなく
多層配線構造を形成することが可能である。以上に説明
した本発明の各実施例において、多層配線構造を形成す
る際の金属層のめっきはＣｕに限定されるものではな
く、Ａｕやその他の金属であってもよい。According to the present embodiment, although there is a problem that the resistance value of the W plug or the leakage current increases due to the high-temperature heat treatment in the oxidizing atmosphere of the ferroelectric capacitor C, the characteristics of the ferroelectric capacitor C Can be formed without deteriorating the structure. In each of the embodiments of the present invention described above, the plating of the metal layer when forming the multilayer wiring structure is not limited to Cu, but may be Au or another metal.
【００３３】また、前記多層配線構造において、めっき
で形成される配線構造は導体プラグに限定されるもので
はなく、いわゆるダマシン構造を有する導体パターンで
あってもよい。さらに、前記キャパシタＣを構成する誘
電体材料は前記ＰＺＴあるいはＳＢＴに限定されるもの
ではなく、ＢａＴｉＯ3 ，ＬｉＮｂＯ3 等の強誘電体材
料、あるいはＳＴＯ（ＳｒＴｉＯ3 ）やＴａ2 Ｏ5 等の
高誘電材料であってもよい。これらの強誘電体膜あるい
は高誘電体膜は、いずれも結晶化の際に酸化雰囲気中で
の高温の熱処理を必要とし、かつ結晶化後に還元性雰囲
気と反応すると、比較的容易に還元を受けてしまうもの
である。In the multilayer wiring structure, the wiring structure formed by plating is not limited to a conductor plug, but may be a conductor pattern having a so-called damascene structure. Further, the dielectric material forming the capacitor C is not limited to PZT or SBT, but is a ferroelectric material such as BaTiO 3 or LiNbO 3 or a high dielectric material such as STO (SrTiO 3 ) or Ta 2 O 5. It may be a dielectric material. All of these ferroelectric films or high-dielectric films require high-temperature heat treatment in an oxidizing atmosphere during crystallization, and are relatively easily reduced when reacted with a reducing atmosphere after crystallization. It will be.
【００３４】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、本発明の要旨内において様々な変形・変更
が可能である。Although the present invention has been described with reference to the preferred embodiment, the present invention is not limited to such a specific embodiment, and various modifications and changes can be made within the gist of the present invention.
【００３５】[0035]
【発明の効果】請求項１〜３および１０記載の本発明の
第１の特徴によれば、前記コンタクトホールを酸化雰囲
気中高温で行われる強誘電体膜の結晶化工程の後で形成
することにより、前記コンタクトホールを埋める金属が
強誘電体膜の結晶化工程で酸化されることがなく、コン
タクト抵抗の増大やリーク電流の増大、あるいは酸化物
形成に伴うコンタクトホールのクラックの問題が回避さ
れる。According to the first aspect of the present invention, the contact hole is formed after a crystallization step of a ferroelectric film performed at a high temperature in an oxidizing atmosphere. Thereby, the metal filling the contact hole is not oxidized in the crystallization step of the ferroelectric film, and the problem of an increase in contact resistance, an increase in leak current, or a crack in the contact hole due to oxide formation is avoided. You.
【００３６】請求項４〜９記載の本発明の第２の特徴に
よれば、前記コンタクトホールを埋める金属プラグ、あ
るいは層間絶縁膜中の開口部を埋める金属パターンを、
従来の気相堆積工程ではなくめっき工程により形成する
ことにより、形成された強誘電体膜が還元雰囲気にさら
されることがなく、強誘電体膜の特性の劣化が回避され
る。According to the second feature of the present invention, a metal plug for filling the contact hole or a metal pattern for filling an opening in the interlayer insulating film is provided.
By forming the ferroelectric film by a plating process instead of the conventional vapor deposition process, the formed ferroelectric film is not exposed to a reducing atmosphere, and deterioration of the characteristics of the ferroelectric film is avoided.
【図１】（Ａ）〜（Ｄ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その（１）である。FIGS. 1A to 1D are diagrams (part (1)) showing a manufacturing process of an FeRAM according to a first embodiment of the present invention;
【図２】（Ｅ）〜（Ｇ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その（２）である。FIGS. 2 (E) to 2 (G) are views (No. 2) showing the steps of manufacturing the FeRAM according to the first embodiment of the present invention; FIGS.
【図３】（Ｈ）〜（Ｋ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その（３）である。FIGS. 3H to 3K are views (part (3)) showing the steps of manufacturing the FeRAM according to the first embodiment of the present invention; FIGS.
【図４】（Ｌ）〜（Ｎ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その（４）である。FIGS. 4 (L) to (N) are views (No. 4) showing the steps of manufacturing the FeRAM according to the first embodiment of the present invention.
【図５】（Ｏ）〜（Ｑ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その（５）である。FIGS. 5 (O) to (Q) are views (part (5)) showing a manufacturing process of the FeRAM according to the first embodiment of the present invention;
【図６】（Ｒ）〜（Ｓ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その（６）である。FIGS. 6 (R) to (S) are views (No. 6) showing the steps of manufacturing the FeRAM according to the first embodiment of the present invention.
【図７】（Ａ）〜（Ｂ）は、本発明の第２実施例による
ＦｅＲＡＭの製造工程を示す図（その（１）である。FIGS. 7A and 7B are diagrams (part 1) illustrating a manufacturing process of an FeRAM according to a second embodiment of the present invention;
【図８】（Ｃ）〜（Ｇ）は、本発明の第２実施例による
ＦｅＲＡＭの製造工程を示す図（その（２）である。FIGS. 8 (C) to 8 (G) are diagrams (part 2) illustrating the steps of manufacturing the FeRAM according to the second embodiment of the present invention.
【図９】（Ａ）〜（Ｃ）は、本発明の第３実施例による
ＦｅＲＡＭの製造工程を示す図である。FIGS. 9A to 9C are views showing a manufacturing process of the FeRAM according to the third embodiment of the present invention.
【図１０】強誘電体膜の特性を示す図である。FIG. 10 is a diagram showing characteristics of a ferroelectric film.
【図１１】（Ａ）〜（Ｄ）は、従来のＦｅＲＡＭの製造
工程を示す図（その１）である。FIGS. 11A to 11D are diagrams (part 1) illustrating a manufacturing process of a conventional FeRAM.
【図１２】（Ｅ）〜（Ｇ）は、従来のＦｅＲＡＭの製造
工程を示す図（その２）である。12 (E) to 12 (G) are diagrams (part 2) illustrating a process for manufacturing a conventional FeRAM.
【図１３】（Ｈ）〜（Ｋ）は、従来のＦｅＲＡＭの製造
工程を示す図（その３）である。13 (H) to (K) are views (No. 3) showing a process for manufacturing a conventional FeRAM.
【図１４】（Ｌ）〜（Ｎ）は、従来のＦｅＲＡＭの製造
工程を示す図（その４）である。FIGS. 14 (L) to (N) are views (No. 4) showing steps of manufacturing a conventional FeRAM.
【図１５】従来の問題点を示す図である。FIG. 15 is a diagram showing a conventional problem.
１０，３０ ＦｅＲＡＭ １１，３１ 基板 １１Ａ，３１Ａ Ｐ型ウェル １１Ｂ，３１Ｂ Ｎ型ウェル １１ａ，１１ｂ，１１ｃ，１１ｄ，３１ａ，３１ｂ，３
１ｃ，３１ｄ 拡散領域 １２Ａ〜１２Ｃ，３１Ａ〜３１Ｃ フィールド酸化膜 １３Ａ，１３Ｂ，３３Ａ，３３Ｂ ゲート電極 １４，１７，３４ ＣＶＤ絶縁膜 １５，２３，３５，４４，４８ 層間絶縁膜 １５Ａ〜１５Ｅ，２１Ａ〜２１Ｇ，２３Ｂ〜２３Ｄ，２
３Ｆ，２３Ｇ，３５Ａ〜３５Ｅ，４４Ａ〜４４Ｄ，４４
Ｆ，４４Ｇ，４５Ｂ〜４５Ｄ，４５Ｆ，４５Ｇコンタク
トホール １６Ａ〜１６Ｄ Ｗプラグ １７，３７ 絶縁膜 １８，２０，３８，４０ Ｐｔ層 １９，３９ ＰＺＴ膜 １８Ａ，３８Ａ 下部電極 １９Ａ，３９Ａ 強誘電体膜 ２０Ａ，２０Ａ 上部電極 ２２Ａ〜２２Ｄ，２２Ｆ，２２Ｇ，４２Ａ〜４２Ｄ，４
２Ｆ，４２Ｇ ＴｉＮパターン ２４Ｂ〜２４Ｄ，２４Ｆ，２４Ｇ，４７Ｂ〜４７Ｄ，４
７Ｆ，４７Ｇ Ａｌ配線パターン ４２，４５ ＴｉＮ膜 ４３，４６ Ｃｕ層 ４３Ａ〜４３Ｅ，４６Ｂ〜４６Ｄ，４６Ｆ，４６Ｇ Ｃ
ｕプラグ10, 30 FeRAM 11, 31 substrate 11A, 31A P-type well 11B, 31B N-type well 11a, 11b, 11c, 11d, 31a, 31b, 3
1c, 31d Diffusion region 12A to 12C, 31A to 31C Field oxide film 13A, 13B, 33A, 33B Gate electrode 14, 17, 34 CVD insulating film 15, 23, 35, 44, 48 Interlayer insulating film 15A to 15E, 21A to 21G, 23B to 23D, 2
3F, 23G, 35A to 35E, 44A to 44D, 44
F, 44G, 45B to 45D, 45F, 45G Contact hole 16A to 16D W plug 17, 37 Insulating film 18, 20, 38, 40 Pt layer 19, 39 PZT film 18A, 38A Lower electrode 19A, 39A Ferroelectric film 20A , 20A Upper electrode 22A-22D, 22F, 22G, 42A-42D, 4
2F, 42G TiN pattern 24B to 24D, 24F, 24G, 47B to 47D, 4
7F, 47G Al wiring pattern 42, 45 TiN film 43, 46 Cu layer 43A to 43E, 46B to 46D, 46F, 46G C
u plug
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 ──────────────────────────────────────────────────続 き Continued on front page (51) Int.Cl. 6 Identification code FI H01L 29/792
Claims (10)
記基板上に、前記活性素子を覆うように層間絶縁膜を形
成する工程と、前記層間絶縁膜上に強誘電体膜または高
誘電体膜を形成する工程と、前記強誘電体膜または高誘
電体膜を、酸素雰囲気中の熱処理により結晶化する工程
と、前記層間絶縁膜中にコンタクトホールを形成する工
程と、前記コンタクトホールを埋める導体プラグを形成
する工程とを含む半導体装置の製造方法において、前記
コンタクトホールは、前記強誘電体膜または高誘電体膜
の結晶化工程よりも後に形成されることを特徴とする半
導体装置の製造方法。A step of forming an active element on a substrate, a step of forming an interlayer insulating film on the substrate so as to cover the active element, and a step of forming a ferroelectric film or a high dielectric layer on the interlayer insulating film. Forming a body film, crystallizing the ferroelectric film or the high dielectric film by heat treatment in an oxygen atmosphere, forming a contact hole in the interlayer insulating film, and forming the contact hole. Forming a conductive plug to be buried, wherein the contact hole is formed after a crystallization step of the ferroelectric film or the high dielectric film. Production method.
膜または高誘電体膜との間に下部電極層を堆積する工程
と、前記強誘電体膜または高誘電体膜上に上部電極層を
堆積する工程とを含むことを特徴とする請求項１記載の
半導体装置の製造方法。2. A step of depositing a lower electrode layer between the interlayer insulating film and the ferroelectric film or the high dielectric film, and an upper electrode layer on the ferroelectric film or the high dielectric film. 2. The method of manufacturing a semiconductor device according to claim 1, further comprising the step of:
する工程は、さらに前記下部電極層、前記強誘電体膜ま
たは高誘電体膜および前記上部電極層をパターニングし
てキャパシタを形成する工程を含むことを特徴とする請
求項２記載の半導体装置の製造方法。3. The step of forming the ferroelectric film or the high-dielectric film further includes patterning the lower electrode layer, the ferroelectric film or the high-dielectric film, and the upper electrode layer to form a capacitor. 3. The method for manufacturing a semiconductor device according to claim 2, comprising a step.
のめっきにより形成することを特徴とする請求項１〜３
のうち、いずれか一項記載の半導体装置の製造方法。4. The method according to claim 1, wherein the step of forming the conductor plug is performed by plating a metal.
13. The method of manufacturing a semiconductor device according to claim 1.
の層間絶縁膜を形成する工程と、前記別の層間絶縁膜中
に開口部を形成する工程と、前記開口部を導体のめっき
により埋める工程とを含むことを特徴とする請求項１〜
４のうち、いずれか一項記載の半導体装置の製造方法。5. A step of forming another interlayer insulating film so as to cover the capacitor, a step of forming an opening in the another interlayer insulating film, and a step of filling the opening by plating a conductor. And wherein:
5. The method of manufacturing a semiconductor device according to claim 4.
工程は、前記別の層間絶縁膜上に、前記開口部を覆うよ
うに、前記開口部の形状に対応した形状の電極膜を形成
する工程と、前記電極膜上に導体層をめっきにより、前
記開口部を埋めるように形成する工程と、前記電極膜上
の導体層を、研磨により除去する工程とを含み、前記研
磨は前記電極膜が研磨ストッパとなるような条件で実行
されることを特徴とする請求項５記載の半導体装置の製
造方法。6. The step of filling the opening by plating a conductor, the step of forming an electrode film having a shape corresponding to the shape of the opening on the another interlayer insulating film so as to cover the opening. And forming a conductive layer on the electrode film by plating so as to fill the opening, and removing the conductive layer on the electrode film by polishing, wherein the polishing is performed by the electrode film. 6. The method for manufacturing a semiconductor device according to claim 5, wherein the method is performed under a condition to serve as a polishing stopper.
化する工程を含むことを特徴とする請求項１〜４のう
ち、いずれか一項記載の半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of flattening said interlayer insulating film by polishing.
体装置の製造方法において、 基板上に強誘電体膜または高誘電体膜を形成する工程
と、 前記強誘電体膜または高誘電体膜を、酸化雰囲気中にお
いて熱処理し、結晶化する工程と、 前記結晶化工程の後、前記強誘電体膜または高誘電体膜
を覆うように、前記基板上に層間絶縁膜を堆積する工程
と、 前記層間絶縁膜中に開口部を形成する工程と、 前記開口部を埋めるように、導体層を金属のめっきによ
り形成する工程とを含むことを特徴とする半導体装置の
製造方法。8. A method for manufacturing a semiconductor device including a ferroelectric film or a high dielectric film, comprising: forming a ferroelectric film or a high dielectric film on a substrate; Heat treating the film in an oxidizing atmosphere and crystallizing; and after the crystallization, depositing an interlayer insulating film on the substrate so as to cover the ferroelectric film or the high dielectric film. A method of manufacturing a semiconductor device, comprising: a step of forming an opening in the interlayer insulating film; and a step of forming a conductive layer by metal plating so as to fill the opening.
と、 前記基板上に、前記強誘電体膜または高誘電体膜を覆う
ように形成された層間絶縁膜と、 前記層間絶縁膜中に形成された開口部と、 前記開口部を埋めるＣｕパターンとを含むことを特徴と
する半導体装置。9. A substrate, an active element formed on the substrate, a ferroelectric film or a high dielectric film formed on the substrate, and a ferroelectric film or a high dielectric film formed on the substrate. A semiconductor device comprising: an interlayer insulating film formed so as to cover a body film; an opening formed in the interlayer insulating film; and a Cu pattern filling the opening.
電体膜を含むキャパシタと、 前記層間絶縁膜上に、前記キャパシタを覆うように形成
された絶縁膜と、 前記絶縁膜中に、その下の前記層間絶縁膜を貫通して形
成され、前記活性素子の一部を露出する開口部と、 前記開口部を、その下端から上端まで埋める導体プラグ
とよりなる半導体装置。10. A substrate, an active element formed on the substrate, an interlayer insulating film covering the active element, and a ferroelectric film or a high dielectric film formed on the interlayer insulating film. A capacitor, an insulating film formed on the interlayer insulating film so as to cover the capacitor, and formed in the insulating film through the interlayer insulating film thereunder, and a part of the active element. A semiconductor device comprising: an opening that is exposed; and a conductor plug that fills the opening from a lower end to an upper end.
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