JPH11231837A

JPH11231837A - 表示装置の駆動方法及び駆動回路

Info

Publication number: JPH11231837A
Application number: JP2870998A
Authority: JP
Inventors: Yusuke Tsutsui; 雄介筒井; Mitsugi Kobayashi; 貢小林; Hisao Uehara; 久夫上原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-02-10
Filing date: 1998-02-10
Publication date: 1999-08-27
Anticipated expiration: 2018-02-10
Also published as: JP3421564B2

Abstract

(57)【要約】【課題】ｐ−ＳｉＴＦＴＬＣＤの原画信号の波形を整
形する。【解決手段】入力信号を４ドット期間遅延する第１の
遅延回路11、８ドット期間遅延する第２の遅延回路12
1、１２ドット期間遅延する第３の遅延回路122、これら
の遅延信号DL1,2,3と当該の原画素データVDより補正量
を生成する補正量演算回路13、この出力と原画素データ
VDとを加算または減算する加減算回路14、当該の原画素
データVD及び加減算回路14から出力された補正データRD
を４倍に分割伸張するとともに、分割伸張された原画素
データと補正データを、所定のタイミングで切り換え出
力する分割伸張回路151,152,153,154よりなり、原画信
号の立ち上がり及び立ち下がりエッジ部を最適に強調す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置の駆動方
法及び駆動回路に関し、特に、最終的に表示画素に供給
される画素信号の歪みを考慮してあらかじめ原画信号の
波形整形を行うものである。

【０００２】

【従来の技術】液晶表示装置（ＬＣＤ）、有機エレクト
ロルミネッセンス（ＥＬ）ディスプレイ、プラズマディ
スプレイ等、フラットパネルディスプレイの開発が盛ん
に行われている。中でも、ＬＣＤは薄型、低消費電力の
点で優れており、ＡＶ機器、ＯＡ機器の分野におけるモ
ニターディスプレイの主流となっている。

【０００３】ＬＣＤは一対の対向基板間に液晶を封入を
してなる。各基板の対向内面には、液晶に電界を付与し
て駆動するための電極が多数が形成されており、液晶を
誘電層にしたコンデンサとして表示画素が構成されてい
る。表示画素は、マトリクス（行列）状に配列される
が、特に、各々にスイッチング素子として薄膜電界効果
型トランジスタ（ＴＦＴ）を接続形成してなる表示素子
をマトリクス状に配列したものはアクティブマトリクス
型と呼ばれる。アクティブマトリクス型では、表示画素
電圧を順次に印加するとともに、非選択期間には、表示
画素電圧を保持することで表示を継続することが可能と
なり、高画質の表示画面が得られる。

【０００４】近年、ＴＦＴとして、それまで能動層に用
いられた非晶質半導体、特に、アモルファスシリコン
（ａ−Ｓｉ）に換わり、多結晶半導体、特に、ポリシリ
コン（ｐ−Ｓｉ）を用いることでスイッチング動作速度
が上昇し、これに伴い、ＴＦＴの小型による有効表示領
域の拡大、あるいは、表示素子の小型化による高精細化
等が達成され、極めて高い画質を得るに至っている。更
に、表示素子を駆動するためのドライバー回路は、表示
素子よりも高速動作が要求されるが、ｐ−ＳｉＴＦＴに
よりＣＭＯＳを形成することが可能となり、ドライバー
回路を同一基板上に一体的に作り込むことができる。こ
のような、ドライバー内蔵型ＬＣＤは、製造コストが低
く、また、表示画面周辺の額縁部を小さくすることがで
きるなどの利点があり、量産化が望まれている。

【０００５】図１２に、ＬＣＤモジュールの構成を示
す。信号処理回路（１）には、外部よりＲ、Ｇ、Ｂの映
像信号VIDEOが供給され、所定の原画信号VDR,G,Bを作成
する。この原画信号はバッファ回路（２）を介して、Ｌ
ＣＤ（４）のドレインドライバー（６）へ供給される。
一方、タイミングコントローラ（３）には、外部より同
期信号SYNCが供給され、各種のタイミング制御信号が作
成される。また、信号処理回路（１）では、タイミング
コントローラ（３）にて作成されるサンプルホールド信
号に基づいて、後に詳述するように、原画信号VDR,G,B
が複数相に分割伸張される。ドレインドライバー（６）
は、サンプリング動作を制御すべくタイミングコントロ
ーラ（３）にて作成された水平シフトクロック及び水平
スタートパルスに基づいて、後に述べるように、原画信
号VDR,G,Bのサンプリングを行う。また、ＬＣＤ（４）
のゲートドライバー（５）は、主に垂直シフトレジスタ
からなり、タイミングコントローラ（３）から垂直シフ
トクロック及び垂直スタートパルスが供給される。

【０００６】ＬＣＤ（４）は、多数のゲートライン（４
１）とドレインライン（４２）とが縦横に配置され、そ
の交差部において、スイッチング素子であるＴＦＴ（４
３）とこれに接続された表示画素である液晶容量（４
３）及び電荷蓄積用の補助容量（４４）が形成され、表
示素子を構成している。ゲートドライバー（５）は、行
走査を行ってゲートライン（４１）を順次に選択する。
ドレインドライバー（６）は、行選択期間中に各表示素
子を駆動すべく、原画信号よりサンプリングされた画素
信号を順次に供給していく。ここで、ＴＦＴ（４３）は
ｐ−ＳｉＴＦＴであり、ゲートドライバー（５）及びド
レインドライバー（６）も、これと同じ構造のｐ−Ｓｉ
ＴＦＴによりＣＭＯＳが構成されてなり、ＬＣＤ（４）
とゲートドライバー（５）及びドレインドライバー
（６）が一体化されたドライバー内蔵型となっている。

【０００７】図１３にドレインドライバーの構成を示
す。図の上段は水平シフトレジスタ（６１）、中段は原
画信号ライン（６２）、下段はサンプリングスイッチ
（６３）である。水平シフトレジスタ（６１）は２系列
とされており、同一の出力段S/Rにより制御されるサン
プリングスイッチ（６３）の各組は、交互に異なる系列
へ接続されている。これらの水平シフトレジスタ（６
１）へは、タイミングコントローラ（３）より水平スタ
ートパルスSTH1,2と水平シフトクロックCKH1,2が送られ
ており、各出力段S/RよりサンプリングパルスSPを発生
してサンプリングスイッチ（６３）を順にオンしてい
く。なお、水平スタートパルスSTH1とSTH2、及び、水平
クロックパルスCKH1とCKH2とは、位相が９０°異なって
おり、各々の水平シフトレジスタ（６１）からの出力段
S/Rから出されるサンプリングパルスSPは、系列間で位
相が９０°ずれたものとなっている。即ち、１／２周期
期間重なっている。原画信号ライン（６２）には、バッ
ファ回路（２）よりＲ、Ｇ、Ｂの原画信号VDR,G,Bが送
られており、オンされたサンプリングスイッチ（６３）
を介して各ドレインライン（４２）へ原画信号VDR,G,B
が伝達され、サンプリングスイッチ（６３）がオフした
時点の電圧を画素信号PXとしてサンプリングする。原画
信号VDR,G,Bは、信号処理回路（１）にて、Ｒ、Ｇ、Ｂ
毎に４相の信号に分割伸長され、各々、原画信号ライン
（６２）に供給される。

【０００８】ここで、４相に分割伸長された原画信号VD
R,G,Bは、Ｒ、Ｇ、Ｂ毎に、４つ毎の画素信号を含んで
おり、これらを同時にサンプリングする構成となってい
る。このように複数系列に分割伸長することで、各原画
信号の周期を長くして、信号の歪みの影響を抑えるとと
もに、ｐ−ＳｉＴＦＴからなるサンプリングスイッチ
（６３）の動作速度の不足を補っている。

【０００９】その上、ここで挙げた例において、２系列
からなる水平シフトレジスタ（６１）の各出力段S/Rよ
り出されるサンプリングパルスSPの期間は、４相に分割
伸長された原画信号の更に４倍となっている。即ち、サ
ンプリングスイッチ（６３）は１６ドット期間オンされ
る。このため、水平シフトレジスタ（６１）やサンプリ
ングスイッチ（６３）に要求される動作速度を低減する
ことができ、ｐ−ＳｉＴＦＴの採用が可能な構成となっ
ている。

【００１０】

【発明が解決しようとする課題】しかしながら原画信号
は、ドレインドライバー（６）内での寄生抵抗および寄
生容量からなる積分回路により波形の歪みが生じ、この
結果、画素信号電圧の振幅が減少し、輝度あるいはコン
トラスト比が低下する問題がある。更に、同一系列に関
して、前の列に供給した画素信号が、後の列に供給され
る画素信号に影響を及ぼす。この結果、図１３に示すよ
うな、数列毎に同一系列が対応する構成では、ある列の
影響が数列隣の列に影響が出て、ゴーストとして認識さ
れ、表示に悪影響を及ぼしていた。

【００１１】このような問題は、図１３に示すように、
原画信号を複数相に分割伸長し、周波数を低くした構成
により、ある程度は解消される。しかしながら、高精細
化によるサンプリング時間の短縮、大画面化による信号
経路の容量負荷及び抵抗負荷の増大等によって、その効
果は薄れてしまう。更に、このような問題を解決するた
めに分割数を多くすることもできるが、信号処理回路
（１）やドレインドライバー（６）の複雑化を招き、コ
ストが増大する。

【００１２】

【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、表示画素である表示素子が行列状に配列さ
れてなり、原画信号より画素信号をサンプリングして前
記表示素子に供給することにより、前記表示素子を駆動
する表示装置の駆動方法において、前記原画信号の各画
素期間における始めの所定期間は、駆動すべき前記表示
素子の画素期間とその一定期間前の複数の画素期間にお
ける前記原画信号との差分に応じて振幅が増幅または減
衰される構成である。

【００１３】また、表示画素である表示素子が行列状に
配列されてなり、サンプリングスイッチによって原画信
号より画素信号をサンプリングし、前記表示素子に供給
することにより、前記表示素子を駆動する表示装置の駆
動回路において、入力される原画信号を各々ｎ，２ｎ，
…，ｍｎ（ｎは自然数、ｍは２≦ｍ≦ｎ−１のいずれか
の整数）画素期間遅延させる第１，第２，…，第ｍの遅
延回路と、第１，第２，…，第ｍの遅延回路から出力さ
れる第１，第２，…，第ｍの遅延信号と前記入力原画信
号との差分を取り第１，第２，…，第ｍの差分信号を発
生する第１，第２，…，第ｍの減算回路と、前記第１，
第２，…，第ｍの差分信号に基づいて振幅調整信号を発
生する補正演算回路と、前記入力原画信号を画素毎にｎ
系列の信号に分割し、かつ、その周期をｎ倍に伸長する
とともに、このように分割伸長された各原画信号の画素
期間における始めの所定期間の振幅を、前記振幅調整信
号に基づいて所望幅増幅または減衰して前記サンプリン
グスイッチに供給する制御回路を備えた構成である。

【００１４】これにより、原画信号の各画素信号期間の
始めの部分が、その直前の画素信号期間と比べて凸状に
波形整形されるので、信号の歪みによりこの凸部を吸収
する形で、信号の歪みが抑えられる。また、このような
凸部である補正量は、直前の画素信号との差分、及び、
それよりも前の複数の画素信号との差分に応じて最適に
調整されるので、所望の画素信号電圧を各表示素子に供
給することができる。

【００１５】

【発明の実施の形態】図１は、本発明の第１の実施の形
態にかかる表示装置の駆動方法を実現するための信号処
理回路の構成図である。ここに挙げた信号処理回路の構
成は、Ｒ、Ｇ、Ｂについて同じである。４つのフリップ
フロップ（１９１）からなる第１の遅延回路（１１）、
第２から第３の遅延回路（１２１，１２２）、補正量演
算回路（１３）、加減算回路（１４）及び第１から第４
の分割伸長回路（１５１，１５２，１５３，１５４）か
らなる。第１から第３の遅延回路（１１，１２１，１２
２）は直列に接続されている。分割伸長回路（１５１，
１５２，１５３，１５４）は第１のサンプルホールド回
路（１６）、第２のサンプルオールド回路（１７）及び
選択回路（１８）からなる。デジタル信号であるＲ、Ｇ
またはＢの原画素データVDは、第１の遅延回路（１１）
に供給される。第１の遅延回路（１１）から出力された
第１の遅延データDL1は、補正量演算回路（１３）と第
２の遅延回路（１２１）に供給され、第２の遅延回路
（１２１）から出力された第２の遅延遅延データDL2は
補正量演算回路（１３）と第３の遅延回路（１２２）に
供給され、第３の遅延回路（１２２）から出力された第
３の遅延データDL3は補正量演算回路（１３）に供給さ
れる。即ち、元の原画素データVD、４画素期間（ドッ
ト）遅延された遅延データDL1、８ドット期間遅延され
た第２の遅延データDL2、及び、１２ドット期間遅延さ
れた第３の遅延データDL3が補正量演算回路（１３）に
供給される。

【００１６】補正量演算回路（１３）は、後に詳述する
ように、これら原画素データVD及び第１から第３の遅延
データDL1,2,3を調べることで、当該の画素に対応する
原画素データVDとその４ドット分前の原画素データとの
差分を、その差分の絶対値と、当該の画素の８ドット分
前の原画素データ及び１２ドット分前の原画素データの
大きさに応じて増幅または減衰して振幅調整データEDを
作成する。ここで、４ドット分前、８ドット分前及び１
２ドット分前の原画素データは、各々、４系列に分割伸
長後、１ドット分前、２ドット分前及び３ドット分前の
原画素データとなる。この振幅調整データEDはフリップ
フロップ（１９４）を介して加減算回路（１４）に供給
される。加減算回路（１４）にはまた、フリップフロッ
プ（１９２）を介することによりタイミングを合わせた
当該元の原画素データVDが供給されており、この原画素
データVDに、振幅調整データEDを加算または減算するこ
とにより、補正データRDを作成する。

【００１７】当該原画素データVD及び補正データRDは、
各々フリップフロップ（１９３）（１９５）を介するこ
とで同期を取って、第１から第４の分割伸張回路（１５
１，１５２，１５３，１５４）の第１のサンプルホール
ド回路（１６）及び第２のサンプルホールド回路（１
７）に供給される。これら第１から第４の分割伸長回路
（１５１，１５２，１５３，１５４）は、後に詳述する
ように、互いに異なる４ドット毎の画素信号を含み、４
倍の周期を有し、かつ、最適に補正された補正原画信号
データVDD1,2,3,4を作成する。これら４系列の補正原画
信号データVDD1,2,3,4は、Ｒ，Ｇ，Ｂについて同様に作
成される。こうして得られたＲ、Ｇ、Ｂについて得られ
た補正原画素データVDD1,2,3,4は、図１２に示すバッフ
ァ回路（２）へ送られ、Ｄ／Ａ変換及び振幅増幅が行わ
れて、補正原画信号VDR1,2,3,4,VDG1,2,3,4,VDB1,2,3,4
として、ドレインドライバー（６）の対応する原画信号
ライン（６２）へ供給される。

【００１８】図２は、本発明の実施の形態にかかる補正
量演算回路（１３）の構成図である。第１から第３の減
算回路（２１，２２，２３）、補正値生成回路を構成す
る第１のアドレス発生回路（２４）と補正値メモリ（２
５）、第２のアドレス発生回路（２６）、倍率メモリ
（２７）及び乗算回路（２８）からなる。第１の減算回
路（２１）には、当該元の原画素データVDと第１の遅延
データDL1が供給され、これより第１の差分データDF1を
生成し、第１のアドレス発生回路（２４）に供給する。
第１のアドレス発生回路（２４）は、第１の差分データ
DF1を基にアドレスを生成し、補正値メモリ（２５）よ
り補正値を読み出しす。この補正値は、当該の原画素デ
ータVDとそれよりも４ドット分前の原画素データVDとの
差が大きくなるに従って大きくなる。これについては、
後に詳述する。この補正値は乗算回路（２８）に供給さ
れる。

【００１９】更に、第２から第３の減算回路（２２，２
３）には、各々、当該元の原画素データVDと第２及び第
３の遅延データDL2,3が供給され、これを基に第２及び
第３の差分データDF2,3を生成し、第２及び第３のアド
レス発生回路（２６，２７）に供給する。第２のアドレ
ス発生回路（２６）は、これを基に行アドレスを生成
し、第３のアドレス発生回路（２７）は列アドレスを生
成し、倍率メモリ（２８）より倍率値を読み出して乗算
回路（２９）に供給する。倍率メモリ（２８）には、当
該の原画素データVDとそれよりも８ドット分前の原画素
データとの差分及び１２ドット分前の原画素データとの
差分とを行列位置とした倍率が保持されている。即ち、
読み出された倍率値は、当該の原画素データVDとそれよ
りも８ドット分前の原画素データ及び１２ドット分前の
原画素データとの差に応じた値となっている。倍率値メ
モリ（２８）に保持されている倍率値は、行方向が列方
向よりも間隔が大きくされている。これは、後に詳述す
るように、８ドット分前のとの差分が、１２ドット分前
との差分よりも、当該の原画素データに与える影響が大
きいからである。なお、コスト面を重視する場合は、第
２のアドレス発生回路（２６）及び第３のアドレス発生
回路（２７）へ供給する差分データDF2,3を所定の上位
数ビットのみに減らすことで、倍率メモリ（２８）のビ
ット数を低減することができる。この場合は、補正量の
ビット数が減少する。

【００２０】これら、補正値と倍率値とは、乗算回路
（２９）にて乗算され、その結果、当該の原画素データ
VDとその４ドット分前の原画素データとの差分を、その
差分の大きさと、当該の原画素データVDとその８ドット
分前の原画素データ及び１２ドット分前の原画素データ
との差分に応じて調整した振幅調整データEDが作成され
る。

【００２１】図３は、図１に示された第１の分割伸張回
路（１５１）の更に詳細なブロック図である。原画素デ
ータVD用の第１のサンプルホールド回路（１６）を構成
する２つのＤ−ＦＦ（３１）（３２）と、補正データRD
用の第２のサンプルホールド回路（１７）を構成する２
つのＤ−ＦＦ（３３）（３４）、および、選択回路（１
８）を構成する２つのＡＮＤ回路（３５）（３６）とＯ
Ｒ回路（３７）からなる。

【００２２】また、クロック分周回路（３８）には水平
同期パルスHSYNCとドットクロックDCKが供給されて、ド
ットクロックDCKが１／４分周されるとともに、位相が
９０°づつ異なる１／４デューティの４つのサンプルホ
ールドクロックCK1,2,3,4が作成されている。第１から
第３の分割伸長回路（１５１，１５２，１５３）は図３
と同じ構成で、そのうち、第１のサンプルホールド回路
（１５１）には、クロック分周回路（３８）よりサンプ
ルホールドクロックCK1とサンプルホールドクロックCK4
が供給され、サンプルホールドクロックCK1がＤ−ＦＦ
（３１）（３３）のクロック入力に、サンプルホールド
クロックCK4がＤ−ＦＦ（３２）（３４）に供給されて
いる。また、サンプルホールドクロックCK4は、クロッ
ク分周回路（３８）にて作成された他のクロックCK5と
ともに、切換タイミング制御回路（３９）に供給されて
いる。例えば、切換制御タイミング回路（３９）にて選
択されたサンプルホールドクロックCK4は、選択切換ク
ロックSEL及びその反転クロックとしてＡＮＤ回路（３
６）及びＡＮＤ回路（３５）の一方の入力端へ供給され
ている。なお、４つの分割伸長回路（１５１，１５２，
１５３，１５４）において、クロック分周回路（３８）
及び切換タイミング制御回路（３９）は共通となってい
る。

【００２３】原画素データVDは、Ｄ−ＦＦ（３１）のＤ
端子に入力され、そのＱ出力LV1は次のＤ−ＦＦ（３
２）のＤ端子に入力される。一方、補正データRDは、Ｄ
−ＦＦ（３３）のＤ端子に入力され、そのＱ出力LR1は
次のＤ−ＦＦ（３４）にＤ端子に入力される。こうし
て、原画素データVD及び補正データRDは、サンプルホー
ルドクロックCK1によりサンプルホールドされて分割伸
長されるとともに、サンプルホールドクロックCK4によ
り他の分割伸長回路（１５２，１５３，１５４）と位相
が揃えられる。これらＤ−ＦＦ（３２）のＱ出力は分割
伸長された原画素データvd1としてＡＮＤ回路（３５）
の他方の入力端に供給され、Ｄ−ＦＦ（３３）のＱ出力
は分割伸長された補正データrd1としてＡＮＤ回路（３
６）の他方の入力端に供給される。

【００２４】ＡＮＤ回路（３６）（３５）では、選択ク
ロックSEL及びその反転クロックに基づいて、どちらか
一方が選択される。即ち、原画素データvd1または補正
データrd1が切換選択され、ＯＲ回路（３７）を介して
出力される。ＯＲ回路（３７）の出力は、分割伸長され
るとともに、各画素信号期間の始めの１／４期間の振幅
が調整された補正原画素データVDD1として出力される。

【００２５】第２および第３の分割伸長回路（１５２，
１５３）にはサンプルホールドクロックCK1の換わり
に、各々位相が異なるサンプルホールドクロックCK2,CK
3が供給され、各々、第１の分割伸長回路（１５１）と
は異なる列に対応する補正原画素データVDD2,VDD3が作
成される。図４は、第４の分割伸長回路（１５４）のブ
ロック図である。原画素データVD用の第１のサンプルホ
ールド回路（１６）を構成するＤ−ＦＦ（３１）と、補
正データ用の第２のサンプルホールド回路（１７）を構
成するＤ−ＦＦ、および、選択回路（１８）を構成する
２つのＡＮＤ回路（３５）（３６）とＯＲ回路（３７）
からなる。Ｄ−ＦＦ（３１）（３３）のクロック入力に
は、サンプルホールドクロックCK4が供給されている。
このサンプルホールドクロックCK4は、分割伸長と位相
揃えに共通となっている。

【００２６】図５および図６は、各々、このようなサン
プルホールド回路（１６）（１７）にて、原画素データ
VDおよび振幅調整データRDが分割伸張される様子を示す
タイミング図である。また、図７は、これら分割伸張さ
れた原画素データvd1,2,3,4と振幅調整データrd1,2,3,4
より、波形整形された４つの補正原画素データVDD1,2,
3,4が作成される様子を示したタイミング図である。

【００２７】まず図５及び図６より、各画素に対応した
画素データVDnがシリーズに配列された原画素データVD
及びこれに対応する補正データRDが、各系列について各
々サンプルホールドクロックCK1,2,3,4により４画素分
毎に取り込まれて４相に分割伸張され（LV1,2,3,vd4,LR
1,2,3,rd4）、更に、サンプルホールドクロックCK4によ
り同じ位相に揃えられる（vd1,2,3,4,rd1,2,3,4）。サ
ンプルホールドクロックCK4は、第４系列の原画素デー
タVDnの取り込みと、位相の一致の両方を兼ねている（v
d4,rd4）。これらの分割伸張された原画素データvd1,2,
3,4及び補正データrd1,2,3,4は４ドット期間分の周期を
有している。

【００２８】図７において、図３及び図４のＡＮＤ回路
（３５，３６）により切り換えられることにより、これ
ら分割伸張された原画素データvd1,2,3,4の始めの１／
４期間が、各々、同様に分割伸張された補正データrd1,
2,3,4により置き換えられる。こうして得られた補正原
画素データVDD1,2,3,4は、一つの画素に対応するデータ
が４ドット期間に分割伸張されるとともに、その始めの
１ドット期間が振幅調整された補正データRDnであり、
後の３ドット期間が原画素データVDnとなっている。

【００２９】特に、補正原画素データVDD1,2,3,4は、４
倍伸張されるとともに、振幅調整する期間を１／４周期
期間、即ち、基の１ドット期間としているので、選択ク
ロックSELとしてサンプルホールドクロックCK4をそのま
ま利用し、１：３のデータ補正を行っている。このた
め、信号処理が比較的簡易な構成で実現される。他に、
例えば１：１の補正を行う際には、クロック分周回路
（３８）にて作成された１／２デューティのクロックCK
5を、サンプリングクロックCK4のかわりに切換タイミン
グ制御回路（３９）において切り換えて、選択クロック
SELとすることにより実現される。

【００３０】図８は、本発明におけるドレインドライバ
ー（６）の動作を説明するタイミング図であり、補正原
画信号VDD1,2,3,4とサンプリングパルスSP1,2との関係
を示している。これら４つの補正原画信号VDD1,2,3,4の
各々は、前述の如く補正された４ドット毎の原画素信号
（・・，Ｎ−４，Ｎ，Ｎ＋４，・・）（・・，Ｎ−３，
Ｎ＋１，Ｎ＋５，・・）（・・，Ｎ−２，Ｎ＋２，Ｎ＋
６，・・）（・・，Ｎ−１，Ｎ＋３，Ｎ＋７，・・）か
らなる。第１及び第２の水平シフトレジスタ（６１）の
各出力段S/Rから交互に出力されるサンプリングパルスS
P1,2は、補正原画信号VDD1,2,3,4の周期の４倍のオン期
間を有している。即ち、各系列に関して、当該列に供給
すべき画素信号の３つ前からサンプリング期間が始ま
り、この間、サンプリングスイッチ（６３）はオンして
いる。

【００３１】図９は、ドレインドライバー（６）に供給
される原画信号の各場合を比較する波形図である。図９
（ａ）はドレインドライバー（６）へ供給される直前の
原画信号で何らの整形を施さない従来の波形、この信号
が図９（ｂ）は実際に表示素子に供給された時の原画信
号波形、図９（ｃ）は本発明により波形整形された補正
原画信号のドレインドライバー（６）へ供給される直前
の波形、図９（ｄ）はこの信号が実際に各表示素子に供
給された時の原画信号波形である。また、図９（ｅ）と
図９（ｆ）は比較例であり、同一系列の直前までの原画
信号が当該の原画信号に影響を及ぼしている場合の原画
信号波形である。

【００３２】図９（ａ）に示す従来の原画信号は、バッ
ファ回路（２）におけるＤ／Ａ変換以降、振幅増幅時、
あるいは、ドレインドライバー（６）内における原画信
号ライン（６２）の容量負荷、ｐ−ＳｉＴＦＴからなる
サンプリングスイッチ（６３）のオン抵抗等による信号
歪み、更には、ドレインライン（４２）における容量負
荷による信号歪みのために、従来の信号処理回路（１）
にて作成された原画信号は相当な歪みを受け、実際に表
示画素に供給される原画信号波形は図９（ｂ）のように
なる。このため、サンプリングされた画素信号が所望の
画素信号電圧値PXに達しなくなる。

【００３３】本発明では、信号処理回路（１）内のデジ
タル処理段階において、図９（ｃ）に示すように、画素
に対応するデータ信号Ｎの始めの所定期間において、同
一の系列における１つ前の画素に対応するデータ信号Ｎ
−４との差分、２つ前のデータ信号Ｎ−８との差分、及
び、３つ前のデータ信号Ｎ−１２との差分に応じて、振
幅調整することにより、凸状に波形整形を行い、前のデ
ータ信号とのエッジを強調している。即ち、当該のデー
タ信号Ｎが前のデータ信号Ｎ−４よりも大きな時は振幅
をより大きく（上方に向いた凸）、当該のデータ信号が
前のデータ信号よりも小さい時は振幅をより小さく（下
方に向いた凸）している。これにより、図９（ｄ）に示
すように、この凸状の補正部分を吸収する形で信号の歪
みが緩和され、各画素に対応するデータ信号の最後にあ
るサンプリング時点では、所定の画素信号電圧値PXに達
する。

【００３４】特に、このような信号の歪みは、図８に示
すように、サンプリング期間を各画素信号よりも長くし
た構成においては、当該のサンプリング期間に含まれ
る、それよりも前の画素期間（Ｎ−８，Ｎ−１２）の影
響を受ける場合がある。即ち、サンプリング期間中に、
ドレインライン（４２）に印加された前のデータ信号が
当該の画素信号に影響を及ぼしてしまう。例えば、図９
（ｅ）では、不図示ではあるが、２つ前及び３つ前のデ
ータ信号が比較的小さな値で、当該のデータ信号に信号
の遅延による影響を及ぼし、所望の画素信号電圧PXに達
しなくなっている。また、図９（ｆ）は、逆に、２つ前
及び３つ前のデータ信号が比較的大きな値で、所望の画
素信号電圧PXを越えてしまっている。このように、当該
のデータ信号を、その直前との差分に基づいて補正する
のみでは、依然として不十分であるため、本発明では、
図２に示す構成により、当該のデータ信号と直前のデー
タ信号との差分を、その大きさのみならず、２つ前のデ
ータ信号及び３つ前のデータ信号との差分の大きさに基
づいて補正することで、このような問題を解決してい
る。

【００３５】図１０は、本発明の実施の形態にかかる他
の補正量演算回路（１３）の構成図である。図２に示す
補正量演算回路と比べて、第２及び第３のアドレス発発
生回路（２６，２７）と倍率メモリ（２８）の換わり
に、第４及び第５のアドレス発生回路（４１，４３）、
第２及び第３の倍率メモリ（４２，４４）、加算回路
（４５）が設けられている。この構成で、第２及び第３
の減算回路（２２，２３）から出力された第２及び第３
の差分データDF2,3は、各々、第４及び第５のアドレス
発生回路（４１，４３）に供給され、アドレスが生成さ
れて、各々、第２及び第３の倍率メモリ（４２，４４）
より倍率値が読み出される。これらの倍率値は、図２示
す構成と同じ理由で、第２の倍率メモリ（４２）に保持
されている値の間隔が、第３の倍率メモリ（４４）に保
持されている値の間隔よりも大きくされている。これら
第２及び第３の倍率メモリ（４２，４４）より読み出さ
れた倍率値は、加算回路（４５）にて加算される。結果
的に、加算回路（４５）より出力される倍率値は、図２
の倍率メモリ（２８）より出力される倍率値と同じにな
る。加算回路（４５）からの出力は、乗算回路（２９）
へ供給される。

【００３６】図１１は、本発明の第２の実施の形態にか
かる表示装置の駆動方法を実現するための信号処理回路
である。本実施の形態では、補正演算回路（１３）より
出された振幅調整データEDは、直接に分割伸長回路（１
５１，１５２，１５３，１５４）の第２のサンプルホー
ルド回路（１７）へ供給される。また、各分割伸長回路
（１５１，１５２，１５３，１５４）は、第１及び第２
のサンプルホールド回路（１６，１７）と加減算回路
（１４１）、及び、第２のサンプルホールド回路（１
７）と加減算回路（１４１）の間に設けられたマスク回
路（１７１）からなる。

【００３７】この構成で、第２のサンプルホールド回路
（１７）へ供給された振幅調整データEDは、第１のサン
プルホールド回路（１６）へ供給された原画素データVD
とともに４系列に分割伸長される。そして、この分割伸
長された振幅調整データEDは、第１の実施の形態と同じ
選択切換クロックSELにて制御されたマスク回路（１７
１）により、所定期間、例えば、各画素信号期間の始め
の１ドット期間を除いて振幅が無くされた形で、加減算
回路（１４１）へ供給され、分割伸長された原画素デー
タvd1,2,3,4に加算または減算される。この結果、前述
の実施の形態と同じ補正原画素データVDD1,2,3,4が得ら
れる。

【００３８】

【発明の効果】以上の説明より明らかな如く、表示装置
等に供給すべき原画信号を複数系列に分割伸張するとと
もに、当該の表示画素に対応する信号と同一系列におけ
る前の複数の画素期間における原画信号との差分に応じ
て、原画信号を補正することで、信号の変化時の歪みが
緩和され、コントラスト比及び輝度が向上され、良好な
表示が得られた。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる信号処理回
路の構成図である。

【図２】本発明の実施の形態にかかる信号処理回路の要
部詳細構成図である。

【図３】本発明の実施の形態にかかる信号処理回路の一
部詳細構成図である。

【図４】本発明の実施の形態にかかる信号処理回路の一
部詳細構成図である。

【図５】本発明の実施の形態にかかる信号処理のタイミ
ング図である。

【図６】本発明の実施の形態にかかる信号処理のタイミ
ング図である。

【図７】本発明の実施の形態にかかつ信号処理のタイミ
ング図である。

【図８】本発明の実施の形態にかかる信号の波形図であ
る。

【図９】本発明の実施の形態にかかる信号の波形図であ
る。

【図１０】本発明の第１の実施の形態にかかる他の信号
処理回路の要部構成図である。

【図１１】本発明の第２の実施の形態にかかる信号処理
回路の構成図である。

【図１２】従来のＬＣＤモジュールの構成図である。

【図１３】ドレインドライバーの構成図である。

【符号の説明】

１１，１２１，１２２遅延回路１３補正量演算回路１４，１４１加減算回路１５１，１５２，１５３，１５４分割伸張回路１６，１７サンプルホールド回路１８選択回路１９フロップフロップ２１，２２，２３減算回路２４，２６，２７アドレス発生回路２５補正値メモリ２８倍率メモリ２９乗算回路１７１マスク回路

Claims

【特許請求の範囲】

【請求項１】表示画素である表示素子が行列状に配列
されてなり、原画信号より画素信号をサンプリングして
前記表示素子に供給することにより、前記表示素子を駆
動する表示装置の駆動方法において、前記原画信号の各画素期間における始めの所定期間は、
駆動すべき前記表示素子の画素期間とその一定期間前毎
の複数の画素期間における前記原画信号との複数の差分
に応じて振幅が増幅または減衰されることを特徴とする
表示装置の駆動方法。
【請求項２】前記原画信号は、駆動すべき前記表示素
子の画素期間により近い前記一定期間前の画素期間にお
ける前記原画信号との差分の影響を大きく受けて振幅が
増幅または減衰されることを特徴とする請求項１記載の
表示装置の駆動方法。
【請求項３】表示画素である表示素子が行列状に配列
されてなり、サンプリングスイッチによって原画信号よ
り画素信号をサンプリングし、前記表示素子に供給する
ことにより、前記表示素子を駆動する表示装置の駆動回
路において、入力される原画信号を各々ｎ，２ｎ，…，ｍｎ（ｎは自
然数、ｍは２≦ｍ≦ｎ−１のいずれかの整数）画素期間
遅延させる第１，第２，…，第ｍの遅延回路と、第１，
第２，…，第ｍの遅延回路から出力される第１，第２，
…，第ｍの遅延信号と前記入力原画信号との差分を取り
第１，第２，…，第ｍの差分信号を発生する第１，第
２，…，第ｍの減算回路と、前記第１，第２，…，第ｍ
の差分信号に基づいて振幅調整信号を発生する補正演算
回路と、前記入力原画信号を画素毎にｎ系列の信号に分
割し、かつ、その周期をｎ倍に伸長するとともに、この
ように分割伸長された各原画信号の画素期間における始
めの所定期間の振幅を、前記振幅調整信号に基づいて所
望幅増幅または減衰して前記サンプリングスイッチに供
給する制御回路を備えたことを特徴とする表示装置の駆
動回路。
【請求項４】前記補正演算回路は、前記第１の差分信
号の振幅を、前記第１，第２，…，第ｍの差分信号の振
幅に応じて所望幅増幅または減衰することにより前記振
幅調整信号を発生することを特徴とする請求項３記載の
表示装置の駆動回路。
【請求項５】前記原画信号は、前記第ｈ（ｈは２≦ｈ
≦ｍの整数）の差分信号よりも第（ｈ−１）の差分信号
の影響を大きく受けて所望幅増幅または減衰されること
を特徴とする請求項３記載の表示装置の駆動回路。
【請求項６】前記制御回路は、前記振幅調整信号と前
記入力原画信号との加算または減算を行い補正信号を発
生する加減算回路と、前記入力原画信号と前記補正信号
を各々画素毎にｎ系列の信号に分割し、かつ、その周期
をｎ倍に伸長する分割伸長回路と、このように分割伸長
された各々のｎ系列の原画信号と補正信号とを切り換え
る選択回路を有することを特徴とする請求項３から請求
項５記載の表示装置の駆動回路。
【請求項７】前記制御回路は、前記入力原画信号と前
記振幅調整信号を各々画素毎にｎ系列の信号に分割し、
かつ、その周期をｎ倍に伸長する分割伸長回路と、この
ように分割伸長された各々のｎ系列の原画信号に、同様
に分割伸長された振幅調整信号を前記所定期間のみ加算
または減算する加減算回路を有することを特徴とする請
求項３から請求項５記載の表示装置の駆動回路。
【請求項８】前記所定期間は、１画素期間であること
を特徴とする請求項３から請求項７のいずれかに記載の
表示装置の駆動回路。
【請求項９】前記サンプリングスイッチは、ｎ・ｍ画
素期間導通することを特徴とする請求項３から請求項８
記載の表示装置の駆動回路。