JPH11214973A - Resetting circuit - Google Patents
Resetting circuitInfo
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- JPH11214973A JPH11214973A JP1735098A JP1735098A JPH11214973A JP H11214973 A JPH11214973 A JP H11214973A JP 1735098 A JP1735098 A JP 1735098A JP 1735098 A JP1735098 A JP 1735098A JP H11214973 A JPH11214973 A JP H11214973A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は集積回路を含む電子
回路への電源供給開始時にリセット信号を発生するリセ
ット回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reset circuit for generating a reset signal when power supply to an electronic circuit including an integrated circuit is started.
【０００２】[0002]
【従来の技術】従来のリセット回路の技術について図５
および図６を参照して説明する。図５は従来のリセット
回路の構成を示すブロック図であり、図６はその動作を
説明するためのタイムチャートである。2. Description of the Related Art FIG.
This will be described with reference to FIG. FIG. 5 is a block diagram showing the configuration of a conventional reset circuit, and FIG. 6 is a time chart for explaining its operation.
【０００３】論理回路を含む電子回路において、電子回
路を正常に動作開始させるためには電源の供給開始時
に、論理回路の論理状態を初期値に設定する必要があ
る。このため電源供給開始時にリセット回路でリセット
信号を生成して各論理回路に供給し、論理状態を初期値
に設定している。In an electronic circuit including a logic circuit, it is necessary to set the logic state of the logic circuit to an initial value at the start of power supply in order to normally start the operation of the electronic circuit. For this reason, at the start of power supply, a reset signal is generated by a reset circuit and supplied to each logic circuit to set the logic state to an initial value.
【０００４】そのリセット信号を生成する回路例として
図５に示すように、基準電圧Ｖrefを発生するＶref 回
路１と、電源電圧Ｖccを抵抗Ｒ1 および抵抗Ｒ2 で所定
の電圧ＶR2に分圧する回路と、基準電圧Ｖref と電圧Ｖ
R2とを比較するコンパレータ３から構成されたものがあ
る。As an example of a circuit for generating the reset signal, as shown in FIG. 5, a Vref circuit 1 for generating a reference voltage Vref, a circuit for dividing a power supply voltage Vcc into a predetermined voltage VR2 by resistors R1 and R2, Reference voltage Vref and voltage V
There is a circuit composed of a comparator 3 for comparing R2 with R2.
【０００５】つぎに、上述した回路によるリセット信号
の発生について説明する。図６（ａ）に示すように、電
子回路に時刻ｔ0 で電源の供給が開始され、時間ｔ4 後
に所定の電源電圧Ｖccに到達するものとする。従って、
電源電圧Ｖccを抵抗Ｒ1 、Ｒ2 で分圧した電圧ＶR2も電
源電圧ＶccとＶR2＝〔（Ｒ2 ／（Ｒ1 ＋Ｒ2 ）〕×Ｖcc
の関係を有して上昇する。一方、Ｖref 回路１は電源が
供給開始された後、時刻ｔ1 で動作を開始し電圧を上昇
させて基準電圧Ｖref に達する。Next, generation of a reset signal by the above-described circuit will be described. As shown in FIG. 6A, it is assumed that the supply of power to the electronic circuit is started at time t 0 , and reaches a predetermined power supply voltage Vcc after time t 4 . Therefore,
The voltage VR2 obtained by dividing the power supply voltage Vcc by the resistors R1 and R2 is also equal to the power supply voltage Vcc and VR2 = [(R2 / (R1 + R2)]. Times.Vcc.
Rise with the relationship. On the other hand, after the power supply is started, the Vref circuit 1 starts operating at time t 1 and increases the voltage to reach the reference voltage Vref.
【０００６】ここで、Ｖref はＶR2よりも小さく、電圧
上昇速度はＶref のほうがＶR2よりも早く設定され、ま
た、時間ｔ4 は時刻ｔ1 よりも十分に長い状態（例え
ば、３００μｓｅｃ）になっている。このような状態に
おいて、Ｖref とＶR2の電圧上昇過程ではＶref がＶR2
よりも電圧の高い期間が生じ、これら２つの電圧を比較
しているコンパレータ３からこの期間に「Ｈ」が出力さ
れ、これがリセット信号として用いられることになる。
図６（ａ）では時刻ｔ2 と時刻ｔ3 の間がこれにあた
る。[0006] Here, Vref is less than VR2, the voltage rise rate is set earlier than towards the Vref is VR2, also the time t 4 is sufficiently longer state than the time t 1 (e.g., 300 .mu.sec) becomes I have. In such a state, during the voltage rise process of Vref and VR2, Vref becomes VR2.
In this period, “H” is output from the comparator 3 that compares these two voltages, and this is used as a reset signal.
Between FIGS. 6 (a) At time t 2 and time t 3 is equivalent to this.
【０００７】しかしながら、図６（ｂ）に示すように、
電源電圧Ｖccの立ち上がりが極めて早い場合（例えば、
１０μｓｅｃ）、電圧ＶR2が基準電圧Ｖref よりもつね
に高い状態になることがあり、コンパレータ３からは
「Ｌ」のみが出力され、リセット信号が生成されない。
従ってこの場合は論理回路を初期値化することができ
ず、回路が誤動作するという問題があった。また、この
問題に対する対策として立ち上がりを調整するためにＶ
cc入力端子と接地間に所定の容量のコンデンサーを挿入
する方法がとられてきたが、大きなスペースを必要とす
る上、十分な効果が得られていないのが実情であった。[0007] However, as shown in FIG.
When the rise of the power supply voltage Vcc is extremely fast (for example,
10 μsec), the voltage VR2 may always be higher than the reference voltage Vref, so that only “L” is output from the comparator 3 and no reset signal is generated.
Therefore, in this case, there is a problem that the logic circuit cannot be initialized and the circuit malfunctions. As a countermeasure against this problem, V
Although a method of inserting a capacitor of a predetermined capacity between the cc input terminal and the ground has been adopted, a large space is required and a sufficient effect has not been obtained.
【０００８】[0008]
【発明が解決しようとする課題】従って本発明は、集積
回路等による論理回路を含む電子回路において、電源供
給開始時の急激な電圧の立ち上がりによってリセット信
号が生成されず、論理回路を初期値化することができな
いために生じる論理回路の誤動作防止を目的とする。SUMMARY OF THE INVENTION Accordingly, the present invention provides an electronic circuit including a logic circuit such as an integrated circuit, in which a reset signal is not generated due to a sudden rise in voltage at the start of power supply, and the logic circuit is initialized. An object of the present invention is to prevent a malfunction of a logic circuit caused by the inability to perform the operation.
【０００９】[0009]
【課題を解決するための手段】本発明は上記課題に鑑み
なされたものであって、請求項１に記載の発明では、集
積回路を含む電子回路への電源供給開始時にリセット信
号を生成するリセット回路において、少なくとも、電源
供給開始後に作動して基準の電圧を生成する基準電圧生
成手段と、前記基準電圧生成手段に制御されて論理回路
用の電源電圧を生成する電源電圧生成手段と、前記基準
電圧生成手段により生成された電圧と、前記電源電圧生
成手段により生成された電圧とを比較する電圧比較手段
とからなるリセット回路を構成する。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above problems, and according to the present invention, there is provided a reset circuit for generating a reset signal at the start of power supply to an electronic circuit including an integrated circuit. In the circuit, at least a reference voltage generating means which operates after starting the power supply to generate a reference voltage; a power supply voltage generating means controlled by the reference voltage generating means to generate a power supply voltage for a logic circuit; A reset circuit includes voltage comparison means for comparing the voltage generated by the voltage generation means with the voltage generated by the power supply voltage generation means.
【００１０】また、請求項２に記載の発明では、集積回
路を含む電子回路への電源供給開始時にリセット信号を
生成するリセット回路において、少なくとも、電源供給
開始後に作動して基準の電圧を生成する基準電圧生成手
段と、前記基準電圧生成手段に制御されて論理回路用の
電源電圧を生成する電源電圧生成手段と、前記基準電圧
生成手段により生成された電圧と、前記電源電圧生成手
段により生成された電圧とを比較する電圧比較手段と、
クロックを発生するクロック発生手段と、前記電圧比較
手段からの出力によりリセットされ、その後、前記クロ
ック発生手段からのクロックを、設定された数にしたが
って計数し、出力する計数手段とからなるリセット回路
を構成して上記課題を解決する。According to a second aspect of the present invention, in a reset circuit for generating a reset signal at the start of power supply to an electronic circuit including an integrated circuit, the reset circuit operates at least after the start of power supply to generate a reference voltage. A reference voltage generation unit, a power supply voltage generation unit controlled by the reference voltage generation unit to generate a power supply voltage for a logic circuit, a voltage generated by the reference voltage generation unit, and a voltage generated by the power supply voltage generation unit. Voltage comparing means for comparing the detected voltage with
A reset circuit comprising clock generating means for generating a clock, and counting means for resetting by the output from the voltage comparing means and thereafter counting and outputting the clock from the clock generating means according to a set number. The present invention is configured to solve the above problems.
【００１１】請求項１に記載のリセット回路によれば、
電子回路への電源供給開始時における電源電圧の急激な
立ち上がりに対して、電圧比較手段から安定したリセッ
ト信号が生成される。According to the reset circuit of the first aspect,
A stable reset signal is generated from the voltage comparing means in response to a sharp rise in the power supply voltage at the start of power supply to the electronic circuit.
【００１２】請求項２に記載のリセット回路によれば、
電子回路への電源供給開始時における電源電圧の急激な
立ち上がりに対して、電圧比較手段から安定したリセッ
ト信号が生成されると共に、論理回路および電子回路の
特性に合致したリセット時間を自由に設定できる。According to the reset circuit of the second aspect,
In response to a rapid rise of the power supply voltage at the start of power supply to the electronic circuit, a stable reset signal is generated from the voltage comparison means, and a reset time matching the characteristics of the logic circuit and the electronic circuit can be set freely. .
【００１３】[0013]
【発明の実施の形態】つぎに、本発明の実施の形態につ
いて図１ないし図４を参照して説明する。ここで図１は
本発明にかかわるリセット回路の第１の実施の形態の構
成を示すブロック図であり、図２はその動作を説明する
ためのタイムチャートである。また、図３は本発明にか
かわるリセット回路の第２の実施の形態の構成を示すブ
ロック図であり、図４はその動作を説明するためのタイ
ムチャートである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment of the present invention will be described with reference to FIGS. Here, FIG. 1 is a block diagram showing the configuration of the first embodiment of the reset circuit according to the present invention, and FIG. 2 is a time chart for explaining the operation thereof. FIG. 3 is a block diagram showing a configuration of a reset circuit according to a second embodiment of the present invention, and FIG. 4 is a time chart for explaining the operation.
【００１４】＜第１の実施の形態＞まず、第１の実施の
形態の回路構成は図１に示すように、基準電圧Ｖref を
発生するＶref 回路１と、基準電圧Ｖref が入力される
ことにより動作を開始し、論理回路用の電源電圧ＶRCを
生成するＶRC回路２と、基準電圧Ｖref と電源電圧ＶRC
を比較してリセット信号を生成するコンパレータ３で構
成されている。<First Embodiment> First, as shown in FIG. 1, the circuit configuration of the first embodiment is such that a Vref circuit 1 for generating a reference voltage Vref and a reference voltage Vref are input. A VRC circuit 2 for starting operation and generating a power supply voltage VRC for a logic circuit; a reference voltage Vref and a power supply voltage VRC
To generate a reset signal.
【００１５】つぎに、上述した回路によるリセット信号
の発生について説明する。図２に示すように、電子回路
に時刻ｔ0 で電源が供給開始され、時間ｔ4 後に所定の
電源電圧Ｖccに到達するものとする。また、Ｖref 回路
１は電源が供給開始された後、時刻ｔ1 で動作を開始
し、出力電圧を上昇させて基準電圧Ｖref に達する。一
方、ＶRC回路２はＶref 回路１からの出力を受けて動作
を開始し、所定の電源電圧ＶRCに向けて上昇をする。こ
こでＶref はＶRCよりも小さく、電圧上昇速度はＶref
のほうがＶRCよりも早く設定されている。また、Ｖref
回路１の動作開始時刻ｔ1 において、コンパレータ３の
電源電圧は作動するのに十分な電圧値であるとする。Next, generation of a reset signal by the above-described circuit will be described. As shown in FIG. 2, power supply to the electronic circuit is started at time t 0 , and reaches a predetermined power supply voltage Vcc after time t 4 . Further, Vref circuit 1 after the power supply has been started, starts the operation at time t 1, reaches the reference voltage Vref output voltage is increased. On the other hand, the VRC circuit 2 starts operation in response to the output from the Vref circuit 1, and rises toward a predetermined power supply voltage VRC. Here, Vref is smaller than VRC, and the voltage rise rate is Vref
Is set earlier than VRC. Also, Vref
In operation starting time t 1 of the circuit 1, the power supply voltage of the comparator 3 is assumed to be sufficient voltage value to operate.
【００１６】上述した動作状態において、Ｖref とＶRC
の上昇過程でＶref はＶRCよりも電圧の高い期間が生
じ、これら２つの電圧を比較しているコンパレータ３か
らこの期間に「Ｈ」が出力され、これがリセット信号と
して用いられることになる。図２では時刻ｔ1 と時刻ｔ
3 の間がこれにあたる。In the above-described operating state, Vref and VRC
During the rising process of Vref, a period in which the voltage of Vref is higher than VRC occurs, and "H" is output during this period from the comparator 3 comparing these two voltages, and this is used as a reset signal. In FIG. 2, time t 1 and time t
This is between three .
【００１７】上述した第１の実施の形態の回路構成によ
るリセット回路では、電子回路への電源供給開始後の電
源電圧の上昇が極めて急峻であっても、論理回路へのリ
セット信号を確実に生成することが可能となる。In the reset circuit having the circuit configuration according to the first embodiment, the reset signal to the logic circuit is reliably generated even if the power supply voltage rises extremely sharply after the power supply to the electronic circuit is started. It is possible to do.
【００１８】＜第２の実施の形態＞つぎに第２の実施の
形態について説明する。第２の実施の形態の回路構成は
図３に示すように第１の実施の形態で示した回路にクロ
ック発生器４と、クロック発生器４からのクロックを計
数するカウンター５が付加された構成となっている。ク
ロック発生器４とカウンター５はＶRC回路２で生成され
る論理回路用の電源電圧が印加され、また、カウンター
５はコンパレータ３からの「Ｈ」信号によりリセットさ
れる構成である。尚、第１の実施の形態で示した回路と
同一の部位の構成と働きについては＜第１の実施の形態
＞における説明を参照することとし、ここでの説明は省
略する。<Second Embodiment> Next, a second embodiment will be described. The circuit configuration of the second embodiment is such that a clock generator 4 and a counter 5 for counting the clock from the clock generator 4 are added to the circuit shown in the first embodiment as shown in FIG. It has become. The clock generator 4 and the counter 5 are configured such that a power supply voltage for a logic circuit generated by the VRC circuit 2 is applied, and the counter 5 is reset by an “H” signal from the comparator 3. Note that the configuration and operation of the same parts as those of the circuit shown in the first embodiment will be referred to the description in the <first embodiment>, and description thereof will be omitted.
【００１９】第２の実施形態例の動作は図４に示すよう
に、ＶRC回路２から出力される電源電圧ＶRCがクロック
発生器４を動作させる電圧になったとき、クロック発生
器４からクロックが出力されカウンター５に入力され
る。カウンター５ではｎ個のクロックが入力されるとカ
ウンター５からの出力状態が変化するように、予めカウ
ント数が設定されている。従って、コンパレータ３から
の「Ｈ」信号によりカウンター５がリセットされるとカ
ウンター５からは「Ｈ」が出力され、ｎ個のクロックの
入力後、「Ｌ」が出力される。この出力をリセット信号
として各論理回路に供給するものである。As shown in FIG. 4, the operation of the second embodiment is such that when the power supply voltage VRC output from the VRC circuit 2 becomes a voltage for operating the clock generator 4, the clock is output from the clock generator 4. It is output and input to the counter 5. In the counter 5, the count number is set in advance so that the output state from the counter 5 changes when n clocks are input. Therefore, when the counter 5 is reset by the "H" signal from the comparator 3, "H" is output from the counter 5, and "L" is output after n clocks are input. This output is supplied to each logic circuit as a reset signal.
【００２０】上述した第２の実施の形態の回路構成によ
るリセット回路によると、電子回路への電源供給開始後
の電源電圧の上昇が極めて急峻であっても、論理回路へ
のリセット信号を確実に生成することが可能となると共
に、カウンター５のカウント数を論理回路、電子回路の
特性に適合させて設定することが可能となり、電子回路
の信頼性の向上、動作の安定化が図れることになる。ま
た、カウンター５のカウント数の設定を自由に変更する
ことを可能にすることで、多くの種類の電子回路に対応
することができると共に、最適なリセット信号を探索し
設定することが可能となる。According to the reset circuit having the circuit configuration of the second embodiment described above, even if the power supply voltage rises extremely sharply after the power supply to the electronic circuit is started, the reset signal to the logic circuit can be reliably transmitted. In addition to the generation, the count number of the counter 5 can be set in accordance with the characteristics of the logic circuit and the electronic circuit, thereby improving the reliability of the electronic circuit and stabilizing the operation. . Further, by enabling the setting of the count number of the counter 5 to be freely changed, it is possible to cope with many types of electronic circuits, and it is possible to search for and set an optimal reset signal. .
【００２１】尚、各実施の形態で説明した回路構成はこ
れに限ることなく、本発明の技術的思想を実現する回路
構成であればどのような構成でもとりえることは当然で
ある。The circuit configuration described in each of the embodiments is not limited to this, and it is natural that any configuration can be used as long as the circuit configuration realizes the technical idea of the present invention.
【００２２】[0022]
【発明の効果】以上の説明から明らかなように、請求項
１のリセット回路によれば、集積回路を含む電子回路へ
の電源供給開始時の急激な立ち上がりに対しても、リセ
ット信号を生成することが可能となり、論理回路を初期
値化して誤動作を防止する。As is apparent from the above description, according to the reset circuit of the first aspect, the reset signal is generated even when the power supply to the electronic circuit including the integrated circuit is rapidly started. It is possible to initialize the logic circuit and prevent malfunction.
【００２３】また、請求項２のリセット回路によれば、
集積回路を含む電子回路への電源供給開始時の急激な立
ち上がりに対しても、リセット信号を生成することが可
能となり、論理回路を初期値化して誤動作を防止すると
共に、論理回路、電子回路の特性に合致したリセット時
間を自由に設定できるので、電子回路の信頼性の向上、
動作の安定化が図れる。Further, according to the reset circuit of claim 2,
A reset signal can be generated even for a sudden rise at the start of power supply to an electronic circuit including an integrated circuit, thereby preventing a malfunction by initializing the logic circuit, and preventing a malfunction of the logic circuit and the electronic circuit. Since the reset time that matches the characteristics can be set freely, the reliability of the electronic circuit can be improved,
Operation can be stabilized.
【図１】 本発明にかかわるリセット回路の第１の実施
の形態の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a reset circuit according to a first embodiment of the present invention.
【図２】 本発明にかかわるリセット回路の第１の実施
の形態の動作を説明するためのタイムチャートである。FIG. 2 is a time chart for explaining the operation of the reset circuit according to the first embodiment of the present invention;
【図３】 本発明にかかわるリセット回路の第２の実施
の形態の構成を示すブロック図である。FIG. 3 is a block diagram illustrating a configuration of a reset circuit according to a second embodiment of the present invention;
【図４】 本発明にかかわるリセット回路の第２の実施
の形態の動作を説明するためのタイムチャートである。FIG. 4 is a time chart for explaining the operation of the reset circuit according to the second embodiment of the present invention;
【図５】 従来のリセット回路の構成を示すブロック図
である。FIG. 5 is a block diagram showing a configuration of a conventional reset circuit.
【図６】 従来のリセット回路の動作を説明するための
タイムチャートである。FIG. 6 is a time chart for explaining an operation of a conventional reset circuit.
１…Ｖref 回路、２…ＶRC回路、３…コンパレータ、４
…クロック発生器、５…カウンター1 Vref circuit, 2 VRC circuit, 3 comparator, 4
... Clock generator, 5 ... Counter
Claims (2)
始時にリセット信号を生成するリセット回路において、 少なくとも、 電源供給開始後に作動して基準の電圧を生成する基準電
圧生成手段と、 前記基準電圧生成手段に制御されて論理回路用の電源電
圧を生成する電源電圧生成手段と、 前記基準電圧生成手段により生成された電圧と、前記電
源電圧生成手段により生成された電圧とを比較する電圧
比較手段とからなり、前記電圧比較手段からの出力をリ
セット信号として用いることを特徴とするリセット回
路。1. A reset circuit for generating a reset signal at the start of power supply to an electronic circuit including an integrated circuit, comprising: a reference voltage generator operable at least after the start of power supply to generate a reference voltage; Power supply voltage generating means controlled by a generating means to generate a power supply voltage for a logic circuit; voltage comparing means for comparing a voltage generated by the reference voltage generating means with a voltage generated by the power supply voltage generating means Wherein the output from the voltage comparison means is used as a reset signal.
始時にリセット信号を生成するリセット回路において、 少なくとも、 電源供給開始後に作動して基準の電圧を生成する基準電
圧生成手段と、 前記基準電圧生成手段に制御されて論理回路用の電源電
圧を生成する電源電圧生成手段と、 前記基準電圧生成手段により生成された電圧と、前記電
源電圧生成手段により生成された電圧とを比較する電圧
比較手段と、 クロックを発生するクロック発生手段と、 前記電圧比較手段からの出力によりリセットされ、その
後、前記クロック発生手段からのクロックを、設定され
た数にしたがって計数し、出力する計数手段とからな
り、前記計数手段からの出力をリセット信号として用い
ることを特徴とするリセット回路。2. A reset circuit for generating a reset signal at the start of power supply to an electronic circuit including an integrated circuit, comprising: a reference voltage generating means that operates at least after the start of power supply to generate a reference voltage; Power supply voltage generating means controlled by a generating means to generate a power supply voltage for a logic circuit; voltage comparing means for comparing a voltage generated by the reference voltage generating means with a voltage generated by the power supply voltage generating means And clock generating means for generating a clock, and counting means for resetting by the output from the voltage comparing means, and thereafter counting and outputting the clock from the clock generating means according to a set number, A reset circuit using an output from the counting means as a reset signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01735098A JP4022967B2 (en) | 1998-01-29 | 1998-01-29 | Reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01735098A JP4022967B2 (en) | 1998-01-29 | 1998-01-29 | Reset circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214973A true JPH11214973A (en) | 1999-08-06 |
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ID=11941609
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01735098A Expired - Fee Related JP4022967B2 (en) | 1998-01-29 | 1998-01-29 | Reset circuit |
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|---|---|
| JP (1) | JP4022967B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006262180A (en) * | 2005-03-17 | 2006-09-28 | Toshiba Corp | Semiconductor device |
| KR100701689B1 (en) | 2004-12-17 | 2007-03-29 | 주식회사 하이닉스반도체 | Power-up signal generator |
| JP2013219454A (en) * | 2012-04-05 | 2013-10-24 | Renesas Electronics Corp | Power-on reset circuit and semiconductor device |
| JP2014137729A (en) * | 2013-01-17 | 2014-07-28 | Denso Corp | Power supply circuit |
-
1998
- 1998-01-29 JP JP01735098A patent/JP4022967B2/en not_active Expired - Fee Related
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| JP2014137729A (en) * | 2013-01-17 | 2014-07-28 | Denso Corp | Power supply circuit |
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|---|---|
| JP4022967B2 (en) | 2007-12-19 |
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