JPH11213649A - 先入れ先出し記憶装置 - Google Patents
先入れ先出し記憶装置Info
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- JPH11213649A JPH11213649A JP10009531A JP953198A JPH11213649A JP H11213649 A JPH11213649 A JP H11213649A JP 10009531 A JP10009531 A JP 10009531A JP 953198 A JP953198 A JP 953198A JP H11213649 A JPH11213649 A JP H11213649A
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- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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Abstract
(57)【要約】
【課題】 先入れ先出し記憶装置から所定のパルス幅の
満信号ＦＵＬ及び空信号ＥＭＰを出力することにより、
入出力動作の安定を図る。 【解決手段】 読出しアドレスＲＡＤＲは、書込みクロ
ック信号ＷＣＬＫに同期してレジスタ３１，３２に順次
シフトして保持される。レジスタ３１，３２の保持内容
が一致すると、一致検出部３３から一致検出信号ＥＱ１
が出力され、ＦＦ（フリップフロップ）３４は動作可能
状態となる。レジスタ３１，３２で遅延された読出しア
ドレスＲ１と、書込みカウンタ１５から出力された書込
みアドレスＷＡＤＲとが満検出部１６で比較され、ＲＡ
Ｍ１の満状態が検出される。満検出部１６の検出結果
は、ＦＦ３４において書込みクロック信号ＷＣＬＫに同
期して保持され、書込みクロック信号ＷＣＬＫと同一の
パルス幅を有する満信号ＦＵＬが出力される。空信号Ｅ
ＭＰについても同様である。
満信号ＦＵＬ及び空信号ＥＭＰを出力することにより、
入出力動作の安定を図る。 【解決手段】 読出しアドレスＲＡＤＲは、書込みクロ
ック信号ＷＣＬＫに同期してレジスタ３１，３２に順次
シフトして保持される。レジスタ３１，３２の保持内容
が一致すると、一致検出部３３から一致検出信号ＥＱ１
が出力され、ＦＦ（フリップフロップ）３４は動作可能
状態となる。レジスタ３１，３２で遅延された読出しア
ドレスＲ１と、書込みカウンタ１５から出力された書込
みアドレスＷＡＤＲとが満検出部１６で比較され、ＲＡ
Ｍ１の満状態が検出される。満検出部１６の検出結果
は、ＦＦ３４において書込みクロック信号ＷＣＬＫに同
期して保持され、書込みクロック信号ＷＣＬＫと同一の
パルス幅を有する満信号ＦＵＬが出力される。空信号Ｅ
ＭＰについても同様である。
Description
【０００１】
【発明の属する技術分野】本発明は、先に書き込んだデ
ータから順番に読み出される先入れ先出し記憶装置（以
下、「ＦＩＦＯ」という）に関するものである。
ータから順番に読み出される先入れ先出し記憶装置（以
下、「ＦＩＦＯ」という）に関するものである。
【０００２】
【従来の技術】図２は、従来のＦＩＦＯの一例を示す構
成図である。このＦＩＦＯは、データを一時的に保持す
るための随時読み書き可能なメモリ（以下、「ＲＡＭ」
という）１を備えている。ＲＡＭ１は、書込み制御端子
／ＷＥ（但し、「／」は反転論理を示す）にレベル
“Ｌ”の信号が与えられた時に、書込みアドレス端子Ｗ
Ａに与えられるアドレス信号に対応する記憶領域に、書
込みデータ端子ＷＤに与えられた１ワードのデータが書
き込まれるようになっている。またＲＡＭ１は、読出し
アドレス端子ＲＡに与えられるアドレス信号に対応する
記憶領域のデータを、読出しデータ端子ＲＤに出力する
機能を有している。ＲＡＭ１は、例えば０番地から７番
地までの８ワードの記憶容量を有しており、この０番地
から７番地までをリング状に循環して使用することによ
り、最大８ワードのデータを保持することができるよう
になっている。
成図である。このＦＩＦＯは、データを一時的に保持す
るための随時読み書き可能なメモリ（以下、「ＲＡＭ」
という）１を備えている。ＲＡＭ１は、書込み制御端子
／ＷＥ（但し、「／」は反転論理を示す）にレベル
“Ｌ”の信号が与えられた時に、書込みアドレス端子Ｗ
Ａに与えられるアドレス信号に対応する記憶領域に、書
込みデータ端子ＷＤに与えられた１ワードのデータが書
き込まれるようになっている。またＲＡＭ１は、読出し
アドレス端子ＲＡに与えられるアドレス信号に対応する
記憶領域のデータを、読出しデータ端子ＲＤに出力する
機能を有している。ＲＡＭ１は、例えば０番地から７番
地までの８ワードの記憶容量を有しており、この０番地
から７番地までをリング状に循環して使用することによ
り、最大８ワードのデータを保持することができるよう
になっている。
【０００３】このＦＩＦＯは、書込み側の回路に接続す
るための端子１１，１２，１３，１４を有している。端
子１１は書込みデータＷＤＡＴＡが与えられる端子であ
り、ＲＡＭ１の書込みデータ端子ＷＤに接続されてい
る。端子１２は書込み制御信号／ＷＲＥＱが与えられる
端子であり、ＲＡＭ１の書込み制御端子／ＷＥ及び書込
みカウンタ１５のイネーブル端子／Ｅに接続されてい
る。端子１３は書込みクロック信号ＷＣＬＫが与えられ
る端子であり、書込みカウンタ１５のクロック端子Ｃに
接続されている。書込みカウンタ１５は、書込み制御信
号／ＷＲＥＱが“Ｌ”の時に、書込みクロック信号ＷＣ
ＬＫの立上がりに同期して書込みアドレスＷＡＤＲを１
ずつカウントアップして出力するものであり、その出力
側がＲＡＭ１の書込みアドレス端子ＷＡと、満検出部１
６の第１の入力側に接続されている。
るための端子１１，１２，１３，１４を有している。端
子１１は書込みデータＷＤＡＴＡが与えられる端子であ
り、ＲＡＭ１の書込みデータ端子ＷＤに接続されてい
る。端子１２は書込み制御信号／ＷＲＥＱが与えられる
端子であり、ＲＡＭ１の書込み制御端子／ＷＥ及び書込
みカウンタ１５のイネーブル端子／Ｅに接続されてい
る。端子１３は書込みクロック信号ＷＣＬＫが与えられ
る端子であり、書込みカウンタ１５のクロック端子Ｃに
接続されている。書込みカウンタ１５は、書込み制御信
号／ＷＲＥＱが“Ｌ”の時に、書込みクロック信号ＷＣ
ＬＫの立上がりに同期して書込みアドレスＷＡＤＲを１
ずつカウントアップして出力するものであり、その出力
側がＲＡＭ１の書込みアドレス端子ＷＡと、満検出部１
６の第１の入力側に接続されている。
【０００４】満検出部１６は、書込みアドレスＷＡＤＲ
と後述の読出しカウンタ２５から出力される読出しアド
レスＲＡＤＲとを比較することにより、ＲＡＭ１の記憶
領域がすべて有効なデータで満たされているか否かを検
出するものであり、その出力側が端子１４に接続されて
いる。そして、これ以上の書込みを禁止するための満信
号ＦＵＬが端子１４から出力されるようになっている。
また、このＦＩＦＯは、読出し側の回路に接続するため
の端子２１，２２，２３，２４を有している。端子２１
は読出しデータＲＤＡＴＡを出力するための端子であ
り、ＲＡＭ１の読出しデータ端子ＲＤに接続されてい
る。端子２２は読出し制御信号／ＲＲＥＱが与えられる
端子であり、読出しカウンタ２５のイネーブル端子／Ｅ
に接続されている。
と後述の読出しカウンタ２５から出力される読出しアド
レスＲＡＤＲとを比較することにより、ＲＡＭ１の記憶
領域がすべて有効なデータで満たされているか否かを検
出するものであり、その出力側が端子１４に接続されて
いる。そして、これ以上の書込みを禁止するための満信
号ＦＵＬが端子１４から出力されるようになっている。
また、このＦＩＦＯは、読出し側の回路に接続するため
の端子２１，２２，２３，２４を有している。端子２１
は読出しデータＲＤＡＴＡを出力するための端子であ
り、ＲＡＭ１の読出しデータ端子ＲＤに接続されてい
る。端子２２は読出し制御信号／ＲＲＥＱが与えられる
端子であり、読出しカウンタ２５のイネーブル端子／Ｅ
に接続されている。
【０００５】端子２３は読出しクロック信号ＲＣＬＫが
与えられる端子であり、読出しカウンタ２５のクロック
端子Ｃに接続されている。読出しカウンタ２５は、読出
し制御信号／ＲＲＥＱが“Ｌ”の時に、読出しクロック
信号ＲＣＬＫの立上がりに同期して読出しアドレスＲＡ
ＤＲを１ずつカウントアップして出力するものであり、
その出力側がＲＡＭ１の読出しアドレス端子ＲＡと、空
検出部２６の第１の入力側と、前述の満検出部１６の第
２の入力側とに接続されている。空検出部２６の第２の
入力側には、書込みカウンタ１５の出力側が接続されて
おり、読出しアドレスＲＡＤＲと書込みカウンタ１５か
ら出力される書込みアドレスＷＡＤＲとを比較すること
により、ＲＡＭ１の記憶領域がすべて空いているか否か
をを検出するものであり、その出力側が端子２４に接続
されている。そして、これ以上の読出しを禁止するため
の空信号ＥＭＰが端子２４から出力されるようになって
いる。
与えられる端子であり、読出しカウンタ２５のクロック
端子Ｃに接続されている。読出しカウンタ２５は、読出
し制御信号／ＲＲＥＱが“Ｌ”の時に、読出しクロック
信号ＲＣＬＫの立上がりに同期して読出しアドレスＲＡ
ＤＲを１ずつカウントアップして出力するものであり、
その出力側がＲＡＭ１の読出しアドレス端子ＲＡと、空
検出部２６の第１の入力側と、前述の満検出部１６の第
２の入力側とに接続されている。空検出部２６の第２の
入力側には、書込みカウンタ１５の出力側が接続されて
おり、読出しアドレスＲＡＤＲと書込みカウンタ１５か
ら出力される書込みアドレスＷＡＤＲとを比較すること
により、ＲＡＭ１の記憶領域がすべて空いているか否か
をを検出するものであり、その出力側が端子２４に接続
されている。そして、これ以上の読出しを禁止するため
の空信号ＥＭＰが端子２４から出力されるようになって
いる。
【０００６】このようなＦＩＦＯにおいて、書込み制御
信号／ＷＲＥＱとして“Ｌ”が与えられ、書込みクロッ
ク信号ＷＣＬＫとともに書込みデータＷＤが与えられる
と、この書込みクロック信号ＷＣＬＫの立上がり毎に、
書込みカウンタ１５がカウントアップされる。そして、
書込みアドレスＷＡＤＲで指示されたＲＡＭ１の記憶領
域に、書込みデータＷＤＡＴＡが記憶される。また、読
出し制御信号／ＲＲＥＱとして“Ｌ”が与えられると、
読出しクロック信号ＲＣＬＫの立上がり毎に、読出しカ
ウンタ２５がカウントアップされる。そして、読出しア
ドレスＲＡＤＲで指示されたＲＡＭ１の記憶領域のデー
タが、読出しデータＲＤＡＴＡとして出力される。これ
により、先に書込まれたデータから順番に読出しが行わ
れる。
信号／ＷＲＥＱとして“Ｌ”が与えられ、書込みクロッ
ク信号ＷＣＬＫとともに書込みデータＷＤが与えられる
と、この書込みクロック信号ＷＣＬＫの立上がり毎に、
書込みカウンタ１５がカウントアップされる。そして、
書込みアドレスＷＡＤＲで指示されたＲＡＭ１の記憶領
域に、書込みデータＷＤＡＴＡが記憶される。また、読
出し制御信号／ＲＲＥＱとして“Ｌ”が与えられると、
読出しクロック信号ＲＣＬＫの立上がり毎に、読出しカ
ウンタ２５がカウントアップされる。そして、読出しア
ドレスＲＡＤＲで指示されたＲＡＭ１の記憶領域のデー
タが、読出しデータＲＤＡＴＡとして出力される。これ
により、先に書込まれたデータから順番に読出しが行わ
れる。
【０００７】ここで、書込み動作が連続し、書込みアド
レスＷＡＤＲが読出しカウンタ２５の読出しアドレスＲ
ＡＤＲに追いついてしまうと、満検出部１６から満信号
ＦＵＬが出力され、これ以上の書込み動作が禁止され
る。一方、読出し動作が連続し、読出しアドレスＲＡＤ
Ｒが書込みカウンタ１５の書込みアドレスＷＡＤＲに追
いついてしまうと、空検出部２６から空信号ＥＭＰが出
力され、これ以上の読出し動作が禁止される。
レスＷＡＤＲが読出しカウンタ２５の読出しアドレスＲ
ＡＤＲに追いついてしまうと、満検出部１６から満信号
ＦＵＬが出力され、これ以上の書込み動作が禁止され
る。一方、読出し動作が連続し、読出しアドレスＲＡＤ
Ｒが書込みカウンタ１５の書込みアドレスＷＡＤＲに追
いついてしまうと、空検出部２６から空信号ＥＭＰが出
力され、これ以上の読出し動作が禁止される。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
ＦＩＦＯでは、次のような課題があった。端子１１〜１
４に接続される書込み側の回路と、端子２１〜２４に接
続される読出し側の回路とが、それぞれ周波数及び位相
の異なるクロック信号ＷＣＬＫ，ＲＣＬＫで動作する場
合、満検出部１６から出力される満信号ＦＵＬ及び空検
出部２６から出力される空信号ＥＭＰのパルス幅が極め
て狭くなってしまう場合がある。このため、書込み側の
回路では満信号ＦＵＬを検出できずに過剰書込みを行っ
てしまい、読出し側の回路では空信号ＥＭＰを検出でき
ずに過剰読出しを行ってしまうという課題があった。本
発明は、前記従来技術が持っていた課題を解決し、所定
のパルス幅を有する満信号ＦＵＬ及び空信号ＥＭＰを出
力することができるＦＩＦＯを提供するものである。
ＦＩＦＯでは、次のような課題があった。端子１１〜１
４に接続される書込み側の回路と、端子２１〜２４に接
続される読出し側の回路とが、それぞれ周波数及び位相
の異なるクロック信号ＷＣＬＫ，ＲＣＬＫで動作する場
合、満検出部１６から出力される満信号ＦＵＬ及び空検
出部２６から出力される空信号ＥＭＰのパルス幅が極め
て狭くなってしまう場合がある。このため、書込み側の
回路では満信号ＦＵＬを検出できずに過剰書込みを行っ
てしまい、読出し側の回路では空信号ＥＭＰを検出でき
ずに過剰読出しを行ってしまうという課題があった。本
発明は、前記従来技術が持っていた課題を解決し、所定
のパルス幅を有する満信号ＦＵＬ及び空信号ＥＭＰを出
力することができるＦＩＦＯを提供するものである。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明はＦＩＦＯにおいて、書込
み制御信号が与えられた時に書込みアドレスで指定され
た記憶領域に書込みデータを記憶するとともに、読出し
アドレスで指定された記憶領域に記憶されたデータを読
出して出力するメモリと、前記書込み制御信号が与えら
れた時に、書込みクロック信号を計数して前記書込みア
ドレスとして出力する書込みカウンタと、読出し制御信
号が与えられた時に、読出しクロック信号を計数して前
記読出しアドレスとして出力する読出しカウンタと、次
のような第１及び第２のレジスタと、第１の一致検出部
と、満検出部と、第１の出力部と、第３及び第４のレジ
スタと、第２の一致検出部と、空検出部と、第２の出力
部とを備えている。
に、本発明の内の第１の発明はＦＩＦＯにおいて、書込
み制御信号が与えられた時に書込みアドレスで指定され
た記憶領域に書込みデータを記憶するとともに、読出し
アドレスで指定された記憶領域に記憶されたデータを読
出して出力するメモリと、前記書込み制御信号が与えら
れた時に、書込みクロック信号を計数して前記書込みア
ドレスとして出力する書込みカウンタと、読出し制御信
号が与えられた時に、読出しクロック信号を計数して前
記読出しアドレスとして出力する読出しカウンタと、次
のような第１及び第２のレジスタと、第１の一致検出部
と、満検出部と、第１の出力部と、第３及び第４のレジ
スタと、第２の一致検出部と、空検出部と、第２の出力
部とを備えている。
【００１０】第１のレジスタは、前記読出しアドレスを
前記書込みクロック信号に同期して保持するものであ
り、第２のレジスタは、前記第１のレジスタに保持され
た前記読出しアドレスを前記書込みクロック信号に同期
して保持するものである。第１の一致検出部は、前記第
１及び第２のレジスタにそれぞれ保持された前記読出し
アドレスを比較し、一致している時に第１の一致検出信
号を出力するものである。満検出部は、前記書込みカウ
ンタから出力された書込みアドレスと前記第２のレジス
タで保持された前記読出しアドレスとを比較し、前記メ
モリの記憶領域が有効なデータで満たされているか否か
を検出するものである。第１の出力部は、前記第１の一
致検出信号によって動作が制御され、前記満検出部の検
出結果を前記書込みクロック信号に同期して保持し、満
信号として出力するものである。
前記書込みクロック信号に同期して保持するものであ
り、第２のレジスタは、前記第１のレジスタに保持され
た前記読出しアドレスを前記書込みクロック信号に同期
して保持するものである。第１の一致検出部は、前記第
１及び第２のレジスタにそれぞれ保持された前記読出し
アドレスを比較し、一致している時に第１の一致検出信
号を出力するものである。満検出部は、前記書込みカウ
ンタから出力された書込みアドレスと前記第２のレジス
タで保持された前記読出しアドレスとを比較し、前記メ
モリの記憶領域が有効なデータで満たされているか否か
を検出するものである。第１の出力部は、前記第１の一
致検出信号によって動作が制御され、前記満検出部の検
出結果を前記書込みクロック信号に同期して保持し、満
信号として出力するものである。
【００１１】第３のレジスタは、前記書込みアドレスを
前記読出しクロック信号に同期して保持するものであ
り、第４のレジスタは、前記第３のレジスタに保持され
た前記書込みアドレスを前記読出しクロック信号に同期
して保持するものである。第２の一致検出部は、前記第
３及び第４のレジスタにそれぞれ保持された前記書込み
アドレスを比較し、一致している時に第２の一致検出信
号を出力するものである。空検出部は、前記読出しカウ
ンタから出力された読出しアドレスと前記第４のレジス
タで保持された前記読出しアドレスとを比較し、前記メ
モリの記憶領域に有効なデータが存在せず空き状態であ
るか否かを検出するものである。そして、第２の出力部
は、前記第２の一致検出信号によって動作が制御され、
前記空検出部の検出結果を前記読出しクロック信号に同
期して保持し、空信号として出力するものである。
前記読出しクロック信号に同期して保持するものであ
り、第４のレジスタは、前記第３のレジスタに保持され
た前記書込みアドレスを前記読出しクロック信号に同期
して保持するものである。第２の一致検出部は、前記第
３及び第４のレジスタにそれぞれ保持された前記書込み
アドレスを比較し、一致している時に第２の一致検出信
号を出力するものである。空検出部は、前記読出しカウ
ンタから出力された読出しアドレスと前記第４のレジス
タで保持された前記読出しアドレスとを比較し、前記メ
モリの記憶領域に有効なデータが存在せず空き状態であ
るか否かを検出するものである。そして、第２の出力部
は、前記第２の一致検出信号によって動作が制御され、
前記空検出部の検出結果を前記読出しクロック信号に同
期して保持し、空信号として出力するものである。
【００１２】第２の発明は、第１の発明のＦＩＦＯにお
ける満検出部を、前記書込みカウンタから出力された書
込みアドレスと前記第２のレジスタで保持された前記読
出しアドレスの上位複数ビット同士を比較するように構
成し、空検出部を、前記読出しカウンタから出力された
読出しアドレスと前記第４のレジスタで保持された前記
読出しアドレスの上位複数ビット同士を比較するように
構成している。第１及び第２の発明によれば、以上のよ
うにＦＩＦＯを構成したので、次のような作用が行われ
る。書込みクロック信号は、書込みカウンタで計数され
て書込みアドレスが生成される。データは書込みアドレ
スに基づいてメモリに順次格納される。また、読出しク
ロック信号は、読出しカウンタで計数されて読出しアド
レスが生成され、この読出しアドレスに基づいてメモリ
からデータが順次読み出される。
ける満検出部を、前記書込みカウンタから出力された書
込みアドレスと前記第２のレジスタで保持された前記読
出しアドレスの上位複数ビット同士を比較するように構
成し、空検出部を、前記読出しカウンタから出力された
読出しアドレスと前記第４のレジスタで保持された前記
読出しアドレスの上位複数ビット同士を比較するように
構成している。第１及び第２の発明によれば、以上のよ
うにＦＩＦＯを構成したので、次のような作用が行われ
る。書込みクロック信号は、書込みカウンタで計数され
て書込みアドレスが生成される。データは書込みアドレ
スに基づいてメモリに順次格納される。また、読出しク
ロック信号は、読出しカウンタで計数されて読出しアド
レスが生成され、この読出しアドレスに基づいてメモリ
からデータが順次読み出される。
【００１３】一方、読出しアドレスは、第１及び第２の
レジスタによって書込みクロック信号に同期して順次保
持され、これらの第１及び第２のレジスタの保持内容が
一致していると、第１の一致検出部から第１の一致検出
信号が出力される。第２のレジスタの保持内容と書込み
アドレスとが満検出部で比較され、その比較結果は、第
１の一致検出信号が出力されているときに、書込みクロ
ック信号に同期して第１の出力部で保持され、満信号と
して出力される。また、書込みアドレスは、第３及び第
４のレジスタによって読出しクロック信号に同期して順
次保持され、これらの第３及び第４のレジスタの保持内
容が一致していると、第２の一致検出部から第２の一致
検出信号が出力される。第４のレジスタの保持内容と読
出しアドレスとが空検出部で比較され、その比較結果
は、第２の一致検出信号が出力されているときに、読出
しクロック信号に同期して第２の出力部で保持され、空
信号として出力される。
レジスタによって書込みクロック信号に同期して順次保
持され、これらの第１及び第２のレジスタの保持内容が
一致していると、第１の一致検出部から第１の一致検出
信号が出力される。第２のレジスタの保持内容と書込み
アドレスとが満検出部で比較され、その比較結果は、第
１の一致検出信号が出力されているときに、書込みクロ
ック信号に同期して第１の出力部で保持され、満信号と
して出力される。また、書込みアドレスは、第３及び第
４のレジスタによって読出しクロック信号に同期して順
次保持され、これらの第３及び第４のレジスタの保持内
容が一致していると、第２の一致検出部から第２の一致
検出信号が出力される。第４のレジスタの保持内容と読
出しアドレスとが空検出部で比較され、その比較結果
は、第２の一致検出信号が出力されているときに、読出
しクロック信号に同期して第２の出力部で保持され、空
信号として出力される。
【００１４】第３の発明は、ＦＩＦＯにおいて、第１の
発明と同様のメモリと、書込みカウンタと、読出しカウ
ンタと、前記書込みクロック信号を第１の割合で分周し
て分周書込みクロック信号を生成する第１の分周部と、
前記書込みアドレスを前記分周書込みクロック信号に同
期して保持する第１のレジスタと、前記読出しカウンタ
から出力された読出しアドレスと前記第１のレジスタで
保持された前記書込みアドレスとを比較し、前記メモリ
の記憶領域に有効なデータが存在せず空き状態であるか
否かを検出する空検出部と、次のような第２の分周部
と、第２のレジスタと、満検出部とを備えている。第２
の分周部は、前記読出しクロック信号を第２の割合で分
周して分周読出しクロック信号を生成するものである。
第２のレジスタは、前記読出しアドレスを前記分周読出
しクロック信号に同期して保持するものである。そし
て、満検出部は、前記書込みカウンタから出力された書
込みアドレスと前記第２のレジスタで保持された前記読
出しアドレスとを比較し、前記メモリの記憶領域が有効
なデータで満たされているか否かを検出するものであ
る。
発明と同様のメモリと、書込みカウンタと、読出しカウ
ンタと、前記書込みクロック信号を第１の割合で分周し
て分周書込みクロック信号を生成する第１の分周部と、
前記書込みアドレスを前記分周書込みクロック信号に同
期して保持する第１のレジスタと、前記読出しカウンタ
から出力された読出しアドレスと前記第１のレジスタで
保持された前記書込みアドレスとを比較し、前記メモリ
の記憶領域に有効なデータが存在せず空き状態であるか
否かを検出する空検出部と、次のような第２の分周部
と、第２のレジスタと、満検出部とを備えている。第２
の分周部は、前記読出しクロック信号を第２の割合で分
周して分周読出しクロック信号を生成するものである。
第２のレジスタは、前記読出しアドレスを前記分周読出
しクロック信号に同期して保持するものである。そし
て、満検出部は、前記書込みカウンタから出力された書
込みアドレスと前記第２のレジスタで保持された前記読
出しアドレスとを比較し、前記メモリの記憶領域が有効
なデータで満たされているか否かを検出するものであ
る。
【００１５】第３の発明によれば、次のような作用が行
われる。メモリに対するデータの書込み及び読出し動作
は第１の発明と同様である。一方、第１の分周部におい
て書込みクロック信号が分周されて分周書込みクロック
が生成され、これに同期して書込みアドレスが第１のレ
ジスタに保持される。第１のレジスタの保持内容と読出
しアドレスとが空検出部で比較され、メモリの空状態が
検出される。また、第２の分周部において読出しクロッ
ク信号が分周されて分周読出しクロックが生成され、こ
れに同期して読出しアドレスが第２のレジスタに保持さ
れる。第２のレジスタの保持内容と書込みアドレスとが
満検出部で比較され、メモリの満状態が検出される。
われる。メモリに対するデータの書込み及び読出し動作
は第１の発明と同様である。一方、第１の分周部におい
て書込みクロック信号が分周されて分周書込みクロック
が生成され、これに同期して書込みアドレスが第１のレ
ジスタに保持される。第１のレジスタの保持内容と読出
しアドレスとが空検出部で比較され、メモリの空状態が
検出される。また、第２の分周部において読出しクロッ
ク信号が分周されて分周読出しクロックが生成され、こ
れに同期して読出しアドレスが第２のレジスタに保持さ
れる。第２のレジスタの保持内容と書込みアドレスとが
満検出部で比較され、メモリの満状態が検出される。
【００１６】第４の発明は、ＦＩＦＯにおいて、第１の
発明と同様のメモリと、書込みカウンタと、読出しカウ
ンタと、前記読出し制御信号を保持するとともに、該保
持した読出し制御信号を前記書込みクロック信号に同期
して第１の制御信号として出力する第１の制御部と、前
記第１の制御信号によって動作制御され、前記書込みク
ロック信号に同期して前記読出しアドレスを保持する第
１のレジスタと、前記書込みカウンタから出力された書
込みアドレスと前記第１のレジスタで保持された前記読
出しアドレスとを比較し、前記メモリの記憶領域が有効
なデータで満たされているか否かを検出する満検出部
と、次のような第２の制御部と、第２のレジスタと、空
検出部とを備えている。第２の制御部は、前記書込み制
御信号を保持するとともに、該保持した書込み制御信号
を前記読出しクロック信号に同期して第２の制御信号と
して出力するものである。第２のレジスタは、前記第２
の制御信号によって動作制御され、前記読出しクロック
信号に同期して前記書込みアドレスを保持するものであ
る。そして、空検出部は、前記読出しカウンタから出力
された読出しアドレスと前記第２のレジスタで保持され
た前記書込みアドレスとを比較し、前記メモリの記憶領
域に有効なデータが存在せず空き状態であるか否かを検
出するものである。
発明と同様のメモリと、書込みカウンタと、読出しカウ
ンタと、前記読出し制御信号を保持するとともに、該保
持した読出し制御信号を前記書込みクロック信号に同期
して第１の制御信号として出力する第１の制御部と、前
記第１の制御信号によって動作制御され、前記書込みク
ロック信号に同期して前記読出しアドレスを保持する第
１のレジスタと、前記書込みカウンタから出力された書
込みアドレスと前記第１のレジスタで保持された前記読
出しアドレスとを比較し、前記メモリの記憶領域が有効
なデータで満たされているか否かを検出する満検出部
と、次のような第２の制御部と、第２のレジスタと、空
検出部とを備えている。第２の制御部は、前記書込み制
御信号を保持するとともに、該保持した書込み制御信号
を前記読出しクロック信号に同期して第２の制御信号と
して出力するものである。第２のレジスタは、前記第２
の制御信号によって動作制御され、前記読出しクロック
信号に同期して前記書込みアドレスを保持するものであ
る。そして、空検出部は、前記読出しカウンタから出力
された読出しアドレスと前記第２のレジスタで保持され
た前記書込みアドレスとを比較し、前記メモリの記憶領
域に有効なデータが存在せず空き状態であるか否かを検
出するものである。
【００１７】第４の発明によれば、次のような作用が行
われる。メモリに対するデータの書込み及び読出し動作
は第１の発明と同様である。一方、第１の制御部で読出
し制御信号が保持されると、書込みクロック信号に同期
して第１のレジスタによって読出しアドレスが保持され
る。第１のレジスタの保持内容と書込みアドレスとが満
検出部で比較され、メモリの満状態が検出される。ま
た、第２の制御部で書込み制御信号が保持されると、読
出しクロック信号に同期して第２のレジスタによって書
込みアドレスが保持される。第２のレジスタの保持内容
と読出しアドレスとが空検出部で比較され、メモリの空
状態が検出される。
われる。メモリに対するデータの書込み及び読出し動作
は第１の発明と同様である。一方、第１の制御部で読出
し制御信号が保持されると、書込みクロック信号に同期
して第１のレジスタによって読出しアドレスが保持され
る。第１のレジスタの保持内容と書込みアドレスとが満
検出部で比較され、メモリの満状態が検出される。ま
た、第２の制御部で書込み制御信号が保持されると、読
出しクロック信号に同期して第２のレジスタによって書
込みアドレスが保持される。第２のレジスタの保持内容
と読出しアドレスとが空検出部で比較され、メモリの空
状態が検出される。
【００１８】第５の発明は、ＦＩＦＯにおいて、第１の
発明と同様のメモリと、書込みカウンタと、読出しカウ
ンタと、前記書込みクロック信号に同期して前記読出し
制御信号を保持するとともに、該保持した読出し制御信
号を第１の制御信号として出力する第１の制御部と、前
記第１の制御信号によって動作制御され、前記書込みク
ロック信号を計数する第３のカウンタと、前記書込みカ
ウンタから出力された書込みアドレスと前記第３のカウ
ンタの計数結果とを比較し、前記メモリの記憶領域が有
効なデータで満たされているか否かを検出する満検出部
と、次のような第２の制御部と、第４のカウンタと、空
検出部とを備えている。第２の制御部は、前記読出しク
ロック信号に同期して前記書込み制御信号を保持すると
ともに、該保持した書込み制御信号を第２の制御信号と
して出力するものである。第４のカウンタは、前記第２
の制御信号によって動作制御され、前記読出しクロック
信号を計数するものである。そして、空検出部は、前記
読出しカウンタから出力された読出しアドレスと前記第
４のカウンタの計数結果とを比較し、前記メモリの記憶
領域に有効なデータが存在せず空き状態であるか否かを
検出するものである。
発明と同様のメモリと、書込みカウンタと、読出しカウ
ンタと、前記書込みクロック信号に同期して前記読出し
制御信号を保持するとともに、該保持した読出し制御信
号を第１の制御信号として出力する第１の制御部と、前
記第１の制御信号によって動作制御され、前記書込みク
ロック信号を計数する第３のカウンタと、前記書込みカ
ウンタから出力された書込みアドレスと前記第３のカウ
ンタの計数結果とを比較し、前記メモリの記憶領域が有
効なデータで満たされているか否かを検出する満検出部
と、次のような第２の制御部と、第４のカウンタと、空
検出部とを備えている。第２の制御部は、前記読出しク
ロック信号に同期して前記書込み制御信号を保持すると
ともに、該保持した書込み制御信号を第２の制御信号と
して出力するものである。第４のカウンタは、前記第２
の制御信号によって動作制御され、前記読出しクロック
信号を計数するものである。そして、空検出部は、前記
読出しカウンタから出力された読出しアドレスと前記第
４のカウンタの計数結果とを比較し、前記メモリの記憶
領域に有効なデータが存在せず空き状態であるか否かを
検出するものである。
【００１９】第５の発明によれば、次のような作用が行
われる。メモリに対するデータの書込み及び読出し動作
は第１の発明と同様である。一方、第１の制御部で書込
みクロック信号に同期して読出し制御信号が保持される
と、第３のカウンタによって書込みクロック信号の計数
動作が行われる。第３のカウンタの内容と書込みアドレ
スとが満検出部で比較され、メモリの満状態が検出され
る。また、第２の制御部で読出しクロック信号に同期し
て書込み制御信号が保持されると、第４のカウンタによ
って読出しクロック信号の計数動作が行われる。第４の
カウンタの内容と読出しアドレスとが空検出部で比較さ
れ、メモリの空状態が検出される。
われる。メモリに対するデータの書込み及び読出し動作
は第１の発明と同様である。一方、第１の制御部で書込
みクロック信号に同期して読出し制御信号が保持される
と、第３のカウンタによって書込みクロック信号の計数
動作が行われる。第３のカウンタの内容と書込みアドレ
スとが満検出部で比較され、メモリの満状態が検出され
る。また、第２の制御部で読出しクロック信号に同期し
て書込み制御信号が保持されると、第４のカウンタによ
って読出しクロック信号の計数動作が行われる。第４の
カウンタの内容と読出しアドレスとが空検出部で比較さ
れ、メモリの空状態が検出される。
【００２０】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＦＩＦＯの構成
図であり、図２中の要素と共通の要素には共通の符号が
付されている。このＦＩＦＯは、図２のＦＩＦＯと同様
に、データを一時的に保持するためのＲＡＭ１を備えて
いる。ＲＡＭ１は、書込み制御端子／ＷＥにレベル
“Ｌ”の信号が与えられた時に、書込みアドレス端子Ｗ
Ａに与えられる書込みアドレスＷＡＤＲに対応する記憶
領域に、書込みデータ端子ＷＤに与えられた１ワードの
データが書込まれるようになっている。またＲＡＭ１
は、読出しアドレス端子ＲＡに与えられる読出しアドレ
スＲＡＤＲに対応する記憶領域のデータを、読出しデー
タ端子ＲＤに出力する機能を有している。ＲＡＭ１は、
例えば０番地から７番地までの８ワードの記憶容量を有
しており、この０番地から７番地までをリング状に循環
して使用することにより、最大８ワードのデータを保持
することができるようになっている。また、このＦＩＦ
Ｏは書込み側の回路に接続するための端子１１，１２，
１３，１４と、読出し側の回路に接続するための端子２
１，２２，２３，２４とを有している。
図であり、図２中の要素と共通の要素には共通の符号が
付されている。このＦＩＦＯは、図２のＦＩＦＯと同様
に、データを一時的に保持するためのＲＡＭ１を備えて
いる。ＲＡＭ１は、書込み制御端子／ＷＥにレベル
“Ｌ”の信号が与えられた時に、書込みアドレス端子Ｗ
Ａに与えられる書込みアドレスＷＡＤＲに対応する記憶
領域に、書込みデータ端子ＷＤに与えられた１ワードの
データが書込まれるようになっている。またＲＡＭ１
は、読出しアドレス端子ＲＡに与えられる読出しアドレ
スＲＡＤＲに対応する記憶領域のデータを、読出しデー
タ端子ＲＤに出力する機能を有している。ＲＡＭ１は、
例えば０番地から７番地までの８ワードの記憶容量を有
しており、この０番地から７番地までをリング状に循環
して使用することにより、最大８ワードのデータを保持
することができるようになっている。また、このＦＩＦ
Ｏは書込み側の回路に接続するための端子１１，１２，
１３，１４と、読出し側の回路に接続するための端子２
１，２２，２３，２４とを有している。
【００２１】端子１１は書込みデータＷＤＡＴＡが与え
られる端子であり、ＲＡＭ１の書込みデータ端子ＷＤに
接続されている。端子１２は書込み制御信号／ＷＲＥＱ
が与えられる端子であり、ＲＡＭ１の書込み制御端子／
ＷＥ及び書込みカウンタ１５のイネーブル端子／Ｅに接
続されている。端子１３は書込みクロック信号ＷＣＬＫ
が与えられる端子であり、書込みカウンタ１５のクロッ
ク端子Ｃに接続されている。書込みカウンタ１５は、書
込み制御信号／ＷＲＥＱが“Ｌ”の時に、書込みクロッ
ク信号ＷＣＬＫの立上がりに同期して書込みアドレスＷ
ＡＤＲを１ずつカウントアップして出力するものであ
り、その出力側がＲＡＭ１の書込みアドレス端子ＷＡ、
及び満検出部１６の第１の入力側に接続されている。満
検出部１６は、書込みアドレスＷＡＤＲと後述のレジス
タ３２の値Ｒ２とを比較することにより、ＲＡＭ１の記
憶領域が有効なデータで満たされているか否かを検出す
るものである。
られる端子であり、ＲＡＭ１の書込みデータ端子ＷＤに
接続されている。端子１２は書込み制御信号／ＷＲＥＱ
が与えられる端子であり、ＲＡＭ１の書込み制御端子／
ＷＥ及び書込みカウンタ１５のイネーブル端子／Ｅに接
続されている。端子１３は書込みクロック信号ＷＣＬＫ
が与えられる端子であり、書込みカウンタ１５のクロッ
ク端子Ｃに接続されている。書込みカウンタ１５は、書
込み制御信号／ＷＲＥＱが“Ｌ”の時に、書込みクロッ
ク信号ＷＣＬＫの立上がりに同期して書込みアドレスＷ
ＡＤＲを１ずつカウントアップして出力するものであ
り、その出力側がＲＡＭ１の書込みアドレス端子ＷＡ、
及び満検出部１６の第１の入力側に接続されている。満
検出部１６は、書込みアドレスＷＡＤＲと後述のレジス
タ３２の値Ｒ２とを比較することにより、ＲＡＭ１の記
憶領域が有効なデータで満たされているか否かを検出す
るものである。
【００２２】端子２１は読出しデータＲＤＡＴＡを出力
するための端子であり、ＲＡＭ１の読出しデータ端子Ｒ
Ｄに接続されている。端子２２は読出し制御信号／ＲＲ
ＥＱが与えられる端子であり、読出しカウンタ２５のイ
ネーブル端子／Ｅに接続されている。端子２３は読出し
クロック信号ＲＣＬＫが与えられる端子であり、読出し
カウンタ２５のクロック端子Ｃに接続されている。読出
しカウンタ２５は、読出し制御信号／ＲＲＥＱが“Ｌ”
の時に、読出しクロック信号ＲＣＬＫの立上がりに同期
して読出しアドレスＲＡＤＲを１ずつカウントアップし
て出力するものであり、その出力側がＲＡＭ１の読出し
アドレス端子ＲＡ、及び空検出部２６の第１の入力側に
接続されている。空検出部２６は、読出しアドレスＲＡ
ＤＲと後述のレジスタ３６の値Ｗ２とを比較することに
よってＲＡＭ１の記憶領域に有効なデータが存在せず、
空き状態であることを検出するものである。
するための端子であり、ＲＡＭ１の読出しデータ端子Ｒ
Ｄに接続されている。端子２２は読出し制御信号／ＲＲ
ＥＱが与えられる端子であり、読出しカウンタ２５のイ
ネーブル端子／Ｅに接続されている。端子２３は読出し
クロック信号ＲＣＬＫが与えられる端子であり、読出し
カウンタ２５のクロック端子Ｃに接続されている。読出
しカウンタ２５は、読出し制御信号／ＲＲＥＱが“Ｌ”
の時に、読出しクロック信号ＲＣＬＫの立上がりに同期
して読出しアドレスＲＡＤＲを１ずつカウントアップし
て出力するものであり、その出力側がＲＡＭ１の読出し
アドレス端子ＲＡ、及び空検出部２６の第１の入力側に
接続されている。空検出部２６は、読出しアドレスＲＡ
ＤＲと後述のレジスタ３６の値Ｗ２とを比較することに
よってＲＡＭ１の記憶領域に有効なデータが存在せず、
空き状態であることを検出するものである。
【００２３】このＦＩＦＯには、レジスタ３１，３２、
一致検出部３３、及び出力部（例えば、フリップフロッ
プ、以下、「ＦＦ」という）３４が追加されている。レ
ジスタ３１の入力側には読出しカウンタ２５からの読出
しアドレスＲＡＤＲが与えられるようになっている。レ
ジスタ３１の出力側にはレジスタ３２の入力側が接続さ
れ、このレジスタ３２の出力側が満検出部１６の第２の
入力側に接続されている。レジスタ３１，３２のクロッ
ク端子Ｃは端子１３に接続されており、書込みクロック
信号ＷＣＬＫの立上がりに同期して入力側のデータを保
持し、それぞれ保持した値Ｒ１，Ｒ２を出力する機能を
有している。レジスタ３１，３２の出力側には、一致検
出部３３が接続されている。一致検出部３３は、２つの
レジスタ３１，３２から出力される値Ｒ１，Ｒ２が一致
しているときに、ＦＦ３４のイネーブル端子Ｅに一致検
出信号ＥＱ１を出力するものである。ＦＦ３４のデータ
端子Ｄは，満検出部１６の出力側に接続され、クロック
端子Ｃには書込みクロック信号ＷＣＬＫが与えられるよ
うになっている。そして、ＦＦ３４の出力端子Ｑが端子
１４に接続され、この端子１４から書込みを禁止するた
めの満信号ＦＵＬが出力されるようになっている。
一致検出部３３、及び出力部（例えば、フリップフロッ
プ、以下、「ＦＦ」という）３４が追加されている。レ
ジスタ３１の入力側には読出しカウンタ２５からの読出
しアドレスＲＡＤＲが与えられるようになっている。レ
ジスタ３１の出力側にはレジスタ３２の入力側が接続さ
れ、このレジスタ３２の出力側が満検出部１６の第２の
入力側に接続されている。レジスタ３１，３２のクロッ
ク端子Ｃは端子１３に接続されており、書込みクロック
信号ＷＣＬＫの立上がりに同期して入力側のデータを保
持し、それぞれ保持した値Ｒ１，Ｒ２を出力する機能を
有している。レジスタ３１，３２の出力側には、一致検
出部３３が接続されている。一致検出部３３は、２つの
レジスタ３１，３２から出力される値Ｒ１，Ｒ２が一致
しているときに、ＦＦ３４のイネーブル端子Ｅに一致検
出信号ＥＱ１を出力するものである。ＦＦ３４のデータ
端子Ｄは，満検出部１６の出力側に接続され、クロック
端子Ｃには書込みクロック信号ＷＣＬＫが与えられるよ
うになっている。そして、ＦＦ３４の出力端子Ｑが端子
１４に接続され、この端子１４から書込みを禁止するた
めの満信号ＦＵＬが出力されるようになっている。
【００２４】更に、このＦＩＦＯには、レジスタ３５，
３６、一致検出部３７、及び出力部（例えば、ＦＦ）３
８が追加されている。レジスタ３５の入力側には書込み
カウンタ１５からの書込みアドレスＷＡＤＲが与えられ
るようになっている。レジスタ３５の出力側にはレジス
タ３６の入力側が接続され、このレジスタ３６の出力側
が空検出部２６の第２の入力側に接続されている。レジ
スタ３５，３６のクロック端子Ｃは端子２３に接続され
ており、読出しクロック信号ＲＣＬＫの立上がりに同期
して入力側のデータを保持し、それぞれ保持した値Ｗ
１，Ｗ２を出力する機能を有している。レジスタ３５，
３６の出力側には、一致検出部３７が接続されている。
一致検出部３７は、２つのレジスタ３５，３６から出力
される値Ｗ１，Ｗ２が一致しているときに、ＦＦ３８の
イネーブル端子Ｅに一致検出信号ＥＱ２を出力するもの
である。ＦＦ３８のデータ端子Ｄは、空検出部２６の出
力側に接続され、クロック端子Ｃには読出しクロック信
号ＲＣＬＫが与えられるようになっている。そして、Ｆ
Ｆ３８の出力端子Ｑが端子２４に接続され、この端子２
４から読出しを禁止するための空信号ＥＭＰが出力され
るようになっている。
３６、一致検出部３７、及び出力部（例えば、ＦＦ）３
８が追加されている。レジスタ３５の入力側には書込み
カウンタ１５からの書込みアドレスＷＡＤＲが与えられ
るようになっている。レジスタ３５の出力側にはレジス
タ３６の入力側が接続され、このレジスタ３６の出力側
が空検出部２６の第２の入力側に接続されている。レジ
スタ３５，３６のクロック端子Ｃは端子２３に接続され
ており、読出しクロック信号ＲＣＬＫの立上がりに同期
して入力側のデータを保持し、それぞれ保持した値Ｗ
１，Ｗ２を出力する機能を有している。レジスタ３５，
３６の出力側には、一致検出部３７が接続されている。
一致検出部３７は、２つのレジスタ３５，３６から出力
される値Ｗ１，Ｗ２が一致しているときに、ＦＦ３８の
イネーブル端子Ｅに一致検出信号ＥＱ２を出力するもの
である。ＦＦ３８のデータ端子Ｄは、空検出部２６の出
力側に接続され、クロック端子Ｃには読出しクロック信
号ＲＣＬＫが与えられるようになっている。そして、Ｆ
Ｆ３８の出力端子Ｑが端子２４に接続され、この端子２
４から読出しを禁止するための空信号ＥＭＰが出力され
るようになっている。
【００２５】図３は、図１の動作シーケンスの一例を示
すタイムチャートである。この図３を参照しつつ、図１
の動作を説明する。図３の時刻ｔ０において、各カウン
タ１５，２５、及び各レジスタ３１，３２，３５，３６
はリセット状態ですべの値が０であり、また、書込み制
御信号／ＷＲＥＱ及び読出し制御信号／ＲＲＥＱは
“Ｈ”であるとする。このとき、空検出部２６の出力信
号ＥＭは“Ｈ”であり、空信号ＥＭＰは“Ｈ”となって
いる。時刻ｔ１において、書込み制御信号／ＷＲＥＱが
“Ｌ”に変化すると、端子１１に与えられた書込みデー
タＷＤＡＴＡが、ＲＡＭ１の０番地に書込まれる。時刻
ｔ２において、書込みクロック信号ＷＣＬＫの立上がり
に引続いて、書込み制御信号／ＷＲＥＱが“Ｈ”になる
と、書込みカウンタ１５の値は１となり、次の書込みア
ドレスＷＡＤＲは１番地となる。
すタイムチャートである。この図３を参照しつつ、図１
の動作を説明する。図３の時刻ｔ０において、各カウン
タ１５，２５、及び各レジスタ３１，３２，３５，３６
はリセット状態ですべの値が０であり、また、書込み制
御信号／ＷＲＥＱ及び読出し制御信号／ＲＲＥＱは
“Ｈ”であるとする。このとき、空検出部２６の出力信
号ＥＭは“Ｈ”であり、空信号ＥＭＰは“Ｈ”となって
いる。時刻ｔ１において、書込み制御信号／ＷＲＥＱが
“Ｌ”に変化すると、端子１１に与えられた書込みデー
タＷＤＡＴＡが、ＲＡＭ１の０番地に書込まれる。時刻
ｔ２において、書込みクロック信号ＷＣＬＫの立上がり
に引続いて、書込み制御信号／ＷＲＥＱが“Ｈ”になる
と、書込みカウンタ１５の値は１となり、次の書込みア
ドレスＷＡＤＲは１番地となる。
【００２６】時刻ｔ３における読出しクロック信号ＲＣ
ＬＫの立上がりで、レジスタ３５の値Ｗ１は１となる。
更に、時刻ｔ４における読出しクロック信号ＲＣＬＫの
立上がりで、レジスタ３５，３６の値Ｗ１，Ｗ２はいず
れも１となり、一致検出部３７の一致検出信号ＥＱ２は
“Ｈ”となる。また、空検出部２６の出力信号ＥＭは
“Ｌ”となる。時刻ｔ５における読出しクロック信号Ｒ
ＣＬＫの立上がりで、ＦＦ３８から出力される空信号Ｅ
ＭＰは“Ｌ”となる。時刻ｔ６において書込み制御信号
／ＷＲＥＱが“Ｌ”になり、続いて時刻ｔ７において書
込みクロック信号ＷＣＬＫが立上がると、書込みデータ
ＷＤＡＴＡがＲＡＭ１の１番地に書込まれて書込みアド
レスＷＡＤＲは２となる。
ＬＫの立上がりで、レジスタ３５の値Ｗ１は１となる。
更に、時刻ｔ４における読出しクロック信号ＲＣＬＫの
立上がりで、レジスタ３５，３６の値Ｗ１，Ｗ２はいず
れも１となり、一致検出部３７の一致検出信号ＥＱ２は
“Ｈ”となる。また、空検出部２６の出力信号ＥＭは
“Ｌ”となる。時刻ｔ５における読出しクロック信号Ｒ
ＣＬＫの立上がりで、ＦＦ３８から出力される空信号Ｅ
ＭＰは“Ｌ”となる。時刻ｔ６において書込み制御信号
／ＷＲＥＱが“Ｌ”になり、続いて時刻ｔ７において書
込みクロック信号ＷＣＬＫが立上がると、書込みデータ
ＷＤＡＴＡがＲＡＭ１の１番地に書込まれて書込みアド
レスＷＡＤＲは２となる。
【００２７】同様に、時刻ｔ８，ｔ９，…，ｔ１２，ｔ
１３における書込みクロック信号ＷＣＬＫの立上がり毎
に、書込みアドレスＷＡＤＲは順次３，４，…，７，０
となる。一方、読出しカウンタ２５から出力される読出
しアドレスＲＡＤＲは０のまま変化していないので、一
致検出部３３の一致検出信号ＥＱ１は“Ｈ”であり、時
刻ｔ１３において、書込みクロック信号ＷＣＬＫの立上
がりに同期して書込みアドレスＷＡＤＲが０となったと
きに、ＦＦ３４から出力される満信号ＦＵＬは、“Ｈ”
となり、これ以上の書込み動作が禁止される。その後、
読出し制御信号／ＲＲＥＱを“Ｌ”にすることにより、
ＲＡＭ１に記憶されたデータは、読出しクロック信号Ｒ
ＣＬＫに同期して、０番地から７番地の順に、即ち、先
に書込まれたデータから順次読出される。
１３における書込みクロック信号ＷＣＬＫの立上がり毎
に、書込みアドレスＷＡＤＲは順次３，４，…，７，０
となる。一方、読出しカウンタ２５から出力される読出
しアドレスＲＡＤＲは０のまま変化していないので、一
致検出部３３の一致検出信号ＥＱ１は“Ｈ”であり、時
刻ｔ１３において、書込みクロック信号ＷＣＬＫの立上
がりに同期して書込みアドレスＷＡＤＲが０となったと
きに、ＦＦ３４から出力される満信号ＦＵＬは、“Ｈ”
となり、これ以上の書込み動作が禁止される。その後、
読出し制御信号／ＲＲＥＱを“Ｌ”にすることにより、
ＲＡＭ１に記憶されたデータは、読出しクロック信号Ｒ
ＣＬＫに同期して、０番地から７番地の順に、即ち、先
に書込まれたデータから順次読出される。
【００２８】以上のように、この第１の実施形態のＦＩ
ＦＯは、読出しアドレスＲＡＤＲを書込みクロック信号
ＷＣＬＫに同期して保持するためのレジスタ３１，３
２、及びこれらのレジスタ３１，３２の値の一致を検出
する一致検出部３３を有している。これにより、書込み
クロック信号ＷＣＬＫのタイミングで読出しアドレスＲ
ＡＤＲを確実に保持することができる。そして、レジス
タ３２で保持した値Ｒ２（即ち、読出しアドレスＲＡＤ
Ｒ）と書込みアドレスＷＡＤＲとを、書込み側の書込み
クロック信号ＷＣＬＫのタイミングで比較して満信号Ｆ
ＵＬを出力するための、満検出部１６及びＦＦ３４を有
している。これにより、書込み側の回路で確実に満信号
ＦＵＬを検出することができる。
ＦＯは、読出しアドレスＲＡＤＲを書込みクロック信号
ＷＣＬＫに同期して保持するためのレジスタ３１，３
２、及びこれらのレジスタ３１，３２の値の一致を検出
する一致検出部３３を有している。これにより、書込み
クロック信号ＷＣＬＫのタイミングで読出しアドレスＲ
ＡＤＲを確実に保持することができる。そして、レジス
タ３２で保持した値Ｒ２（即ち、読出しアドレスＲＡＤ
Ｒ）と書込みアドレスＷＡＤＲとを、書込み側の書込み
クロック信号ＷＣＬＫのタイミングで比較して満信号Ｆ
ＵＬを出力するための、満検出部１６及びＦＦ３４を有
している。これにより、書込み側の回路で確実に満信号
ＦＵＬを検出することができる。
【００２９】更にこのＦＩＦＯは、書込みアドレスＷＡ
ＤＲを読出しクロック信号ＲＣＬＫに同期して保持する
ためのレジスタ３５，３６、及びこれらのレジスタ３
５，３６の値の一致を検出する一致検出部３７を有して
いる。これにより、読出しクロック信号ＲＣＬＫのタイ
ミングで書込みアドレスＷＡＤＲを確実に保持すること
ができる。そして、レジスタ３６で保持した値Ｗ２（即
ち、書込みアドレスＷＡＤＲ）と読出しアドレスＲＡＤ
Ｒとを、読出し側の読出しクロック信号ＲＣＬＫのタイ
ミングで比較して空信号ＥＭＰを出力するための、空検
出部２６及びＦＦ３８を有している。これにより、読出
し側の回路で確実に空信号ＥＭＰを検出することができ
るという利点がある。
ＤＲを読出しクロック信号ＲＣＬＫに同期して保持する
ためのレジスタ３５，３６、及びこれらのレジスタ３
５，３６の値の一致を検出する一致検出部３７を有して
いる。これにより、読出しクロック信号ＲＣＬＫのタイ
ミングで書込みアドレスＷＡＤＲを確実に保持すること
ができる。そして、レジスタ３６で保持した値Ｗ２（即
ち、書込みアドレスＷＡＤＲ）と読出しアドレスＲＡＤ
Ｒとを、読出し側の読出しクロック信号ＲＣＬＫのタイ
ミングで比較して空信号ＥＭＰを出力するための、空検
出部２６及びＦＦ３８を有している。これにより、読出
し側の回路で確実に空信号ＥＭＰを検出することができ
るという利点がある。
【００３０】第２の実施形態 図４は、本発明の第２の実施形態を示すＦＩＦＯの構成
図であり、図２中の要素と共通の要素には共通の符号が
付されている。このＦＩＦＯは、図２のＦＩＦＯと同様
に、データを一時的に保持するためのＲＡＭ１、書込み
側の回路に接続するための端子１１，１２，１３，１
４、書込みカウンタ１５、満検出部１６、読出し側の回
路に接続するための端子２１，２２，２３，２４、読出
しカウンタ２５、及び空検出部２６を有している。この
ＦＩＦＯには、書込みクロック信号ＷＣＬＫを分周した
周波数で書込みアドレスＷＡＤＲを保持して、空検出部
２６に与えるための分周部４１、及びレジスタ４２が追
加されている。分周部４１は、例えば２桁の２進カウン
タ４１ａと２入力の論理積ゲート（以下、「ＡＮＤ」と
いう）４１ｂとで構成されている。カウンタ４１ａのク
ロック端子Ｃは、端子１３に接続されて書込みクロック
信号ＷＣＬＫが与えられるようになっている。カウンタ
４１ａの２桁の出力信号は、ＡＮＤ４１ｂの入力側に与
えられている。ＡＮＤ４１ｂの出力側は、レジスタ４２
のクロック端子Ｃに接続されている。レジスタ４２の入
力側は書込みカウンタ１５の出力側に、出力側は空検出
部２６の第２の入力側にそれぞれ接続されている。
図であり、図２中の要素と共通の要素には共通の符号が
付されている。このＦＩＦＯは、図２のＦＩＦＯと同様
に、データを一時的に保持するためのＲＡＭ１、書込み
側の回路に接続するための端子１１，１２，１３，１
４、書込みカウンタ１５、満検出部１６、読出し側の回
路に接続するための端子２１，２２，２３，２４、読出
しカウンタ２５、及び空検出部２６を有している。この
ＦＩＦＯには、書込みクロック信号ＷＣＬＫを分周した
周波数で書込みアドレスＷＡＤＲを保持して、空検出部
２６に与えるための分周部４１、及びレジスタ４２が追
加されている。分周部４１は、例えば２桁の２進カウン
タ４１ａと２入力の論理積ゲート（以下、「ＡＮＤ」と
いう）４１ｂとで構成されている。カウンタ４１ａのク
ロック端子Ｃは、端子１３に接続されて書込みクロック
信号ＷＣＬＫが与えられるようになっている。カウンタ
４１ａの２桁の出力信号は、ＡＮＤ４１ｂの入力側に与
えられている。ＡＮＤ４１ｂの出力側は、レジスタ４２
のクロック端子Ｃに接続されている。レジスタ４２の入
力側は書込みカウンタ１５の出力側に、出力側は空検出
部２６の第２の入力側にそれぞれ接続されている。
【００３１】更に、このＦＩＦＯには、読出しクロック
信号ＲＣＬＫを分周した周波数で読出しアドレスＲＡＤ
Ｒを保持して、満検出部１６に与えるための分周部４
３、及びレジスタ４４が追加されている。分周部４３
は、分周部４１と同様に、２桁の２進カウンタ４３ａと
２入力のＡＮＤ４３ｂとで構成されている。カウンタ４
３ａのクロック端子Ｃは、端子２３に接続されて読出し
クロック信号ＲＣＬＫが与えられるようになっている。
カウンタ４３ａの出力側はＡＮＤ４３ｂの入力側に接続
され、このＡＮＤ４３ｂの出力側がレジスタ４４のクロ
ック端子Ｃに接続されている。レジスタ４４の入力側は
読出しカウンタ２５の出力側に、出力側は満検出部１６
の第２の入力側にそれぞれ接続されている。その他の構
成は図２と同様であり、ほぼ同様の動作が行われる。但
し、書込みカウンタ１５の書込みアドレスＷＡＤＲが直
ちに空検出部２６に与えられるのではなく、書込みクロ
ック信号ＷＣＬＫの４サイクルに１回の割合でレジスタ
４２に保持され、このレジスタ４２を介して空検出部２
６に与えられる。また、読出しカウンタ２５の読出しア
ドレスＲＡＤＲも、同様に、読出しクロック信号ＲＣＬ
Ｋの４サイクルに１回の割合でレジスタ４４に保持さ
れ、このレジスタ４４を介して満検出部１６に与えられ
る。
信号ＲＣＬＫを分周した周波数で読出しアドレスＲＡＤ
Ｒを保持して、満検出部１６に与えるための分周部４
３、及びレジスタ４４が追加されている。分周部４３
は、分周部４１と同様に、２桁の２進カウンタ４３ａと
２入力のＡＮＤ４３ｂとで構成されている。カウンタ４
３ａのクロック端子Ｃは、端子２３に接続されて読出し
クロック信号ＲＣＬＫが与えられるようになっている。
カウンタ４３ａの出力側はＡＮＤ４３ｂの入力側に接続
され、このＡＮＤ４３ｂの出力側がレジスタ４４のクロ
ック端子Ｃに接続されている。レジスタ４４の入力側は
読出しカウンタ２５の出力側に、出力側は満検出部１６
の第２の入力側にそれぞれ接続されている。その他の構
成は図２と同様であり、ほぼ同様の動作が行われる。但
し、書込みカウンタ１５の書込みアドレスＷＡＤＲが直
ちに空検出部２６に与えられるのではなく、書込みクロ
ック信号ＷＣＬＫの４サイクルに１回の割合でレジスタ
４２に保持され、このレジスタ４２を介して空検出部２
６に与えられる。また、読出しカウンタ２５の読出しア
ドレスＲＡＤＲも、同様に、読出しクロック信号ＲＣＬ
Ｋの４サイクルに１回の割合でレジスタ４４に保持さ
れ、このレジスタ４４を介して満検出部１６に与えられ
る。
【００３２】以上のように、この第２の実施形態のＦＩ
ＦＯは、書込みクロック信号ＷＣＬＫを１／４に分周
し、４サイクルに１回の割合で書込みアドレスＷＡＤＲ
を保持して空検出部２６に与えるために分周部４１とレ
ジスタ４２を備えている。これにより、レジスタ４２の
内容は書込みクロック信号ＷＣＬＫの４クロックの間変
化しないので、読出し側の回路で確実に空信号ＥＭＰを
検出することができる。更に、読出しクロック信号ＲＣ
ＬＫを１／４に分周し、４サイクルに１回の割合で読出
しアドレスＲＡＤＲを保持して満検出部１６に与えるた
めに分周部４３とレジスタ４４を備えている。これによ
り、レジスタ４４の内容は４クロックの間変化しないの
で、書込み側の回路で確実に満信号ＦＵＬを検出するこ
とができるという利点がある。
ＦＯは、書込みクロック信号ＷＣＬＫを１／４に分周
し、４サイクルに１回の割合で書込みアドレスＷＡＤＲ
を保持して空検出部２６に与えるために分周部４１とレ
ジスタ４２を備えている。これにより、レジスタ４２の
内容は書込みクロック信号ＷＣＬＫの４クロックの間変
化しないので、読出し側の回路で確実に空信号ＥＭＰを
検出することができる。更に、読出しクロック信号ＲＣ
ＬＫを１／４に分周し、４サイクルに１回の割合で読出
しアドレスＲＡＤＲを保持して満検出部１６に与えるた
めに分周部４３とレジスタ４４を備えている。これによ
り、レジスタ４４の内容は４クロックの間変化しないの
で、書込み側の回路で確実に満信号ＦＵＬを検出するこ
とができるという利点がある。
【００３３】第３の実施形態 図５は、本発明の第３の実施形態を示すＦＩＦＯの構成
図であり、図２中の要素と共通の要素には共通の符号が
付されている。このＦＩＦＯは、図２のＦＩＦＯと同様
に、データを一時的に保持するためのＲＡＭ１、書込み
側の回路に接続するための端子１１，１２，１３，１
４、書込みカウンタ１５、満検出部１６、読出し側の回
路に接続するための端子２１，２２，２３，２４、読出
しカウンタ２５、及び空検出部２６を有している。この
ＦＩＦＯには、読出しカウンタ２５の読出しアドレスＲ
ＡＤＲを一旦保持して満検出部１６に与えるためのレジ
スタ５１、このレジスタ５１を制御するための制御部
（例えば、レジスタ制御部）５２、書込みカウンタ１５
の書込みアドレスＷＡＤＲを一旦保持して空検出部２６
に与えるためのレジスタ５３、及びこのレジスタ５３を
制御するための制御部（例えば、レジスタ制御部）５４
が追加されている。
図であり、図２中の要素と共通の要素には共通の符号が
付されている。このＦＩＦＯは、図２のＦＩＦＯと同様
に、データを一時的に保持するためのＲＡＭ１、書込み
側の回路に接続するための端子１１，１２，１３，１
４、書込みカウンタ１５、満検出部１６、読出し側の回
路に接続するための端子２１，２２，２３，２４、読出
しカウンタ２５、及び空検出部２６を有している。この
ＦＩＦＯには、読出しカウンタ２５の読出しアドレスＲ
ＡＤＲを一旦保持して満検出部１６に与えるためのレジ
スタ５１、このレジスタ５１を制御するための制御部
（例えば、レジスタ制御部）５２、書込みカウンタ１５
の書込みアドレスＷＡＤＲを一旦保持して空検出部２６
に与えるためのレジスタ５３、及びこのレジスタ５３を
制御するための制御部（例えば、レジスタ制御部）５４
が追加されている。
【００３４】レジスタ制御部５２は、セットリセット型
のＦＦ５２ａ、及び遅延型のＦＦ５２ｂで構成されてい
る。ＦＦ５２ａのセット端子／Ｓは端子２２に接続さ
れ、読出し制御信号／ＲＲＥＱが与えられるようになっ
ている。ＦＦ５２ａの出力端子ＱはＦＦ５２ｂのデータ
端子Ｄに接続されている。ＦＦ５２ｂの出力端子Ｑは、
ＦＦ５２ａのリセット端子Ｒとレジスタ５１のイネーブ
ル端子Ｅに接続されている。また、レジスタ５１とＦＦ
５２ｂのクロック端子Ｃは端子１３に接続され、書込み
クロック信号ＷＣＬＫが与えられるようになっている。
そして、レジスタ５１の出力側が、満検出部１６の第２
の入力側に接続されている。同様に、レジスタ制御部５
４は、セットリセット型のＦＦ５４ａ、及び遅延型のＦ
Ｆ５４ｂで構成されている。ＦＦ５４ａのセット端子／
Ｓは端子１２に接続され、書込み制御信号／ＷＲＥＱが
与えられるようになっている。ＦＦ５４ａの出力端子Ｑ
はＦＦ５４ｂのデータ端子Ｄに接続されている。ＦＦ５
４ｂの出力端子Ｑは、ＦＦ５４ａのリセット端子Ｒとレ
ジスタ５３のイネーブル端子Ｅに接続されている。ま
た、レジスタ５３とＦＦ５４ｂのクロック端子Ｃは端子
１３に接続され、読出しクロック信号ＲＣＬＫが与えら
れるようになっている。そして、レジスタ５３の出力側
が、空検出部２６の第２の入力側に接続されている。
のＦＦ５２ａ、及び遅延型のＦＦ５２ｂで構成されてい
る。ＦＦ５２ａのセット端子／Ｓは端子２２に接続さ
れ、読出し制御信号／ＲＲＥＱが与えられるようになっ
ている。ＦＦ５２ａの出力端子ＱはＦＦ５２ｂのデータ
端子Ｄに接続されている。ＦＦ５２ｂの出力端子Ｑは、
ＦＦ５２ａのリセット端子Ｒとレジスタ５１のイネーブ
ル端子Ｅに接続されている。また、レジスタ５１とＦＦ
５２ｂのクロック端子Ｃは端子１３に接続され、書込み
クロック信号ＷＣＬＫが与えられるようになっている。
そして、レジスタ５１の出力側が、満検出部１６の第２
の入力側に接続されている。同様に、レジスタ制御部５
４は、セットリセット型のＦＦ５４ａ、及び遅延型のＦ
Ｆ５４ｂで構成されている。ＦＦ５４ａのセット端子／
Ｓは端子１２に接続され、書込み制御信号／ＷＲＥＱが
与えられるようになっている。ＦＦ５４ａの出力端子Ｑ
はＦＦ５４ｂのデータ端子Ｄに接続されている。ＦＦ５
４ｂの出力端子Ｑは、ＦＦ５４ａのリセット端子Ｒとレ
ジスタ５３のイネーブル端子Ｅに接続されている。ま
た、レジスタ５３とＦＦ５４ｂのクロック端子Ｃは端子
１３に接続され、読出しクロック信号ＲＣＬＫが与えら
れるようになっている。そして、レジスタ５３の出力側
が、空検出部２６の第２の入力側に接続されている。
【００３５】次に動作を説明する。書込み側の回路から
の書込み要求により、書込みデータＷＤＡＴＡとともに
書込み制御信号／ＷＲＥＱとして“Ｌ”が与えられる
と、書込みカウンタ１５の書込みアドレスＷＡＤＲで指
定されるＲＡＭ１のアドレスに、書込みデータＷＤＡＴ
Ａが格納される。更に、書込みカウンタ１５の書込みア
ドレスＷＡＤＲが１だけ増加され、この書込みアドレス
ＷＡＤＲが、次に書込むべきＲＡＭ１のアドレスとして
出力される。次に、書込み制御信号／ＷＲＥＱによって
ＦＦ５４ａがセットされ、このＦＦ５４ａの出力信号は
“Ｈ”となり、ＦＦ５４ｂに与えられる。ＦＦ５４ａの
出力信号は、読出しクロック信号ＲＣＬＫのタイミング
に従ってＦＦ５４ｂに保持される。ＦＦ５４ｂの出力信
号は、ＦＦ５４ａに対するリセット信号として戻される
とともに、レジスタ５３のイネーブル端子Ｅに与えら
れ、このレジスタ５３は動作可能な状態となる。レジス
タ５３には、書込みアドレスＷＡＤＲが読出しクロック
信号ＲＣＬＫに同期して格納され、このレジスタ５３の
値と読出しカウンタ２５の読出しアドレスＲＡＤＲとが
空検出部２６によって比較されて、空状態か否かが判定
される。
の書込み要求により、書込みデータＷＤＡＴＡとともに
書込み制御信号／ＷＲＥＱとして“Ｌ”が与えられる
と、書込みカウンタ１５の書込みアドレスＷＡＤＲで指
定されるＲＡＭ１のアドレスに、書込みデータＷＤＡＴ
Ａが格納される。更に、書込みカウンタ１５の書込みア
ドレスＷＡＤＲが１だけ増加され、この書込みアドレス
ＷＡＤＲが、次に書込むべきＲＡＭ１のアドレスとして
出力される。次に、書込み制御信号／ＷＲＥＱによって
ＦＦ５４ａがセットされ、このＦＦ５４ａの出力信号は
“Ｈ”となり、ＦＦ５４ｂに与えられる。ＦＦ５４ａの
出力信号は、読出しクロック信号ＲＣＬＫのタイミング
に従ってＦＦ５４ｂに保持される。ＦＦ５４ｂの出力信
号は、ＦＦ５４ａに対するリセット信号として戻される
とともに、レジスタ５３のイネーブル端子Ｅに与えら
れ、このレジスタ５３は動作可能な状態となる。レジス
タ５３には、書込みアドレスＷＡＤＲが読出しクロック
信号ＲＣＬＫに同期して格納され、このレジスタ５３の
値と読出しカウンタ２５の読出しアドレスＲＡＤＲとが
空検出部２６によって比較されて、空状態か否かが判定
される。
【００３６】一方、読出し側の回路からの読出し要求に
より、読出し制御信号／ＲＲＥＱとして“Ｌ”が与えら
れると、読出しカウンタ２５の読出しアドレスＲＡＤＲ
で指定されるＲＡＭ１のアドレスから、読出しデータＲ
ＤＡＴＡが出力される。更に、読出しカウンタ２５の読
出しアドレスＲＡＤＲが１だけ増加され、この読出しア
ドレスＲＡＤＲが、次に読出すべきＲＡＭ１のアドレス
として出力される。次に、読出し制御信号／ＲＲＥＱに
よってＦＦ５２ａがセットされ、このＦＦ５２ａの出力
信号は“Ｈ”となり、ＦＦ５２ｂに与えられる。ＦＦ５
２ａの出力信号は、書込みクロック信号ＷＣＬＫのタイ
ミングに従ってＦＦ５２ｂに保持される。ＦＦ５２ｂの
出力信号は、ＦＦ５２ａに対するリセット信号として戻
されるとともに、レジスタ５１のイネーブル端子Ｅに与
えられ、このレジスタ５１は動作可能な状態となる。レ
ジスタ５１には、読出しアドレスＲＡＤＲが書込みクロ
ック信号ＷＣＬＫに同期して格納され、このレジスタ５
１の値と書込みカウンタ１５の書込みアドレスＷＡＤＲ
とが満検出部１６によって比較され、満状態か否かが判
定される。
より、読出し制御信号／ＲＲＥＱとして“Ｌ”が与えら
れると、読出しカウンタ２５の読出しアドレスＲＡＤＲ
で指定されるＲＡＭ１のアドレスから、読出しデータＲ
ＤＡＴＡが出力される。更に、読出しカウンタ２５の読
出しアドレスＲＡＤＲが１だけ増加され、この読出しア
ドレスＲＡＤＲが、次に読出すべきＲＡＭ１のアドレス
として出力される。次に、読出し制御信号／ＲＲＥＱに
よってＦＦ５２ａがセットされ、このＦＦ５２ａの出力
信号は“Ｈ”となり、ＦＦ５２ｂに与えられる。ＦＦ５
２ａの出力信号は、書込みクロック信号ＷＣＬＫのタイ
ミングに従ってＦＦ５２ｂに保持される。ＦＦ５２ｂの
出力信号は、ＦＦ５２ａに対するリセット信号として戻
されるとともに、レジスタ５１のイネーブル端子Ｅに与
えられ、このレジスタ５１は動作可能な状態となる。レ
ジスタ５１には、読出しアドレスＲＡＤＲが書込みクロ
ック信号ＷＣＬＫに同期して格納され、このレジスタ５
１の値と書込みカウンタ１５の書込みアドレスＷＡＤＲ
とが満検出部１６によって比較され、満状態か否かが判
定される。
【００３７】以上のように、この第３の実施形態のＦＩ
ＦＯは、読出しアドレスＲＡＤＲを書込みクロック信号
ＷＣＬＫに同期して保持して満検出部１５へ与えるため
のレジスタ５１及びレジスタ制御部５２を有している。
これにより、書込み側の回路で確実に満信号ＦＵＬを検
出することができる。更に、書込みアドレスＷＡＤＲを
読出しクロック信号ＲＣＬＫに同期して保持して空検出
部２５へ与えるためのレジスタ５３及びレジスタ制御部
５４を有している。これにより、読出し側の回路で確実
に空信号ＥＭＰを検出することができるという利点があ
る。
ＦＯは、読出しアドレスＲＡＤＲを書込みクロック信号
ＷＣＬＫに同期して保持して満検出部１５へ与えるため
のレジスタ５１及びレジスタ制御部５２を有している。
これにより、書込み側の回路で確実に満信号ＦＵＬを検
出することができる。更に、書込みアドレスＷＡＤＲを
読出しクロック信号ＲＣＬＫに同期して保持して空検出
部２５へ与えるためのレジスタ５３及びレジスタ制御部
５４を有している。これにより、読出し側の回路で確実
に空信号ＥＭＰを検出することができるという利点があ
る。
【００３８】第４の実施形態 図６は、本発明の第４の実施形態を示すＦＩＦＯの構成
図であり、図２中の要素と共通の要素には共通の符号が
付されている。このＦＩＦＯは、図２のＦＩＦＯと同様
に、データを一時的に保持するためのＲＡＭ１、書込み
側の回路に接続するための端子１１，１２，１３，１
４、書込みカウンタ１５、満検出部１６、読出し側の回
路に接続するための端子２１，２２，２３，２４、読出
しカウンタ２５、及び空検出部２６を有している。この
ＦＩＦＯには、書込みクロック信号ＷＣＬＫを読出し制
御信号／ＲＲＥＱに従ってカウントして満検出部１６へ
与えるためのカウンタ６１とこのカウンタ６１を制御す
る制御部（例えば、カウント制御部）６２、及び読出し
クロック信号ＲＣＬＫを書込み制御信号／ＷＲＥＱに従
ってカウントして空検出部２６へ与えるためのカウンタ
６３とこのカウンタ６３を制御する制御部（例えば、カ
ウント制御部）６４が追加されている。
図であり、図２中の要素と共通の要素には共通の符号が
付されている。このＦＩＦＯは、図２のＦＩＦＯと同様
に、データを一時的に保持するためのＲＡＭ１、書込み
側の回路に接続するための端子１１，１２，１３，１
４、書込みカウンタ１５、満検出部１６、読出し側の回
路に接続するための端子２１，２２，２３，２４、読出
しカウンタ２５、及び空検出部２６を有している。この
ＦＩＦＯには、書込みクロック信号ＷＣＬＫを読出し制
御信号／ＲＲＥＱに従ってカウントして満検出部１６へ
与えるためのカウンタ６１とこのカウンタ６１を制御す
る制御部（例えば、カウント制御部）６２、及び読出し
クロック信号ＲＣＬＫを書込み制御信号／ＷＲＥＱに従
ってカウントして空検出部２６へ与えるためのカウンタ
６３とこのカウンタ６３を制御する制御部（例えば、カ
ウント制御部）６４が追加されている。
【００３９】カウント制御部６２は、遅延型のＦＦ６２
ａ、インバータ６２ｂ、及び２入力のＡＮＤ６２ｃで構
成されている。カウンタ６１及びＦＦ６２ａのクロック
端子Ｃは端子１３に接続され、書込みクロック信号ＷＣ
ＬＫが与えられるようになっている。また、ＦＦ６２ａ
のデータ端子Ｄとインバータ６２ｂの入力側は端子２２
に接続され、読出し制御信号／ＲＲＥＱが与えられるよ
うになっている。ＡＮＤ６２ｃの出力側はカウンタ６１
のイネーブル端子Ｅに接続され、このカウンタ６１の出
力側が満検出部１６の第２の入力側に接続されている。
同様に、カウント制御部６４は、遅延型のＦＦ６４ａ、
インバータ６４ｂ、及び２入力のＡＮＤ６４ｃで構成さ
れている。カウンタ６３及びＦＦ６４ａのクロック端子
Ｃは端子２３に接続され、読出しクロック信号ＲＣＬＫ
が与えられるようになっている。また、ＦＦ６４ａのデ
ータ端子Ｄとインバータ６４ｂの入力側は端子１２に接
続され、書込み制御信号／ＷＲＥＱが与えられるように
なっている。ＡＮＤ６４ｃの出力側はカウンタ６３のイ
ネーブル端子Ｅに接続され、このカウンタ６３の出力側
が空検出部２６の第２の入力側に接続されている。
ａ、インバータ６２ｂ、及び２入力のＡＮＤ６２ｃで構
成されている。カウンタ６１及びＦＦ６２ａのクロック
端子Ｃは端子１３に接続され、書込みクロック信号ＷＣ
ＬＫが与えられるようになっている。また、ＦＦ６２ａ
のデータ端子Ｄとインバータ６２ｂの入力側は端子２２
に接続され、読出し制御信号／ＲＲＥＱが与えられるよ
うになっている。ＡＮＤ６２ｃの出力側はカウンタ６１
のイネーブル端子Ｅに接続され、このカウンタ６１の出
力側が満検出部１６の第２の入力側に接続されている。
同様に、カウント制御部６４は、遅延型のＦＦ６４ａ、
インバータ６４ｂ、及び２入力のＡＮＤ６４ｃで構成さ
れている。カウンタ６３及びＦＦ６４ａのクロック端子
Ｃは端子２３に接続され、読出しクロック信号ＲＣＬＫ
が与えられるようになっている。また、ＦＦ６４ａのデ
ータ端子Ｄとインバータ６４ｂの入力側は端子１２に接
続され、書込み制御信号／ＷＲＥＱが与えられるように
なっている。ＡＮＤ６４ｃの出力側はカウンタ６３のイ
ネーブル端子Ｅに接続され、このカウンタ６３の出力側
が空検出部２６の第２の入力側に接続されている。
【００４０】次に動作を説明する。書込み側の回路から
の書込み要求により、書込みデータＷＤＡＴＡとともに
書込み制御信号／ＷＲＥＱとして“Ｌ”が与えられる
と、書込みカウンタ１５の書込みアドレスＷＡＤＲで指
定されるＲＡＭ１のアドレスに、書込みデータＷＤＡＴ
Ａが格納される。更に、書込みカウンタ１５の書込みア
ドレスＷＡＤＲが１だけ増加され、この書込みアドレス
ＷＡＤＲが、次に書込むべきＲＡＭ１のアドレスとして
出力される。書込み制御信号／ＷＲＥＱは、カウント制
御部６４を介してカウンタ６３のイネーブル端子Ｅに与
えられ、このカウンタ６３が動作可能な状態に制御され
る。これにより、カウンタ６３において読出しクロック
信号ＲＣＬＫに同期したカウント動作が行われる。カウ
ンタ６３のカウント値ＲＣＮＴと読出しカウンタ２５の
読出しアドレスＲＡＤＲとが空検出部２６で比較され、
空状態か否かが判定される。
の書込み要求により、書込みデータＷＤＡＴＡとともに
書込み制御信号／ＷＲＥＱとして“Ｌ”が与えられる
と、書込みカウンタ１５の書込みアドレスＷＡＤＲで指
定されるＲＡＭ１のアドレスに、書込みデータＷＤＡＴ
Ａが格納される。更に、書込みカウンタ１５の書込みア
ドレスＷＡＤＲが１だけ増加され、この書込みアドレス
ＷＡＤＲが、次に書込むべきＲＡＭ１のアドレスとして
出力される。書込み制御信号／ＷＲＥＱは、カウント制
御部６４を介してカウンタ６３のイネーブル端子Ｅに与
えられ、このカウンタ６３が動作可能な状態に制御され
る。これにより、カウンタ６３において読出しクロック
信号ＲＣＬＫに同期したカウント動作が行われる。カウ
ンタ６３のカウント値ＲＣＮＴと読出しカウンタ２５の
読出しアドレスＲＡＤＲとが空検出部２６で比較され、
空状態か否かが判定される。
【００４１】一方、読出し側の回路からの読出し要求に
より、読出し制御信号／ＲＲＥＱとして“Ｌ”が与えら
れると、読出しカウンタ２５の読出しアドレスＲＡＤＲ
で指定されるＲＡＭ１のアドレスから、読出しデータＲ
ＤＡＴＡが出力される。更に、読出しカウンタ２５の読
出しアドレスＲＡＤＲが１だけ増加され、この読出しア
ドレスＲＡＤＲが、次に読出すべきＲＡＭ１のアドレス
として出力される。読出し制御信号／ＲＲＥＱは、カウ
ント制御部６２を介してカウンタ６１のイネーブル端子
Ｅに与えられ、このカウンタ６１が動作可能な状態に制
御される。これにより、カウンタ６１において書込みク
ロック信号ＷＣＬＫに同期したカウント動作が行われ
る。カウンタ６１のカウント値ＷＣＮＴと書込みカウン
タ１５の書込みアドレスＷＡＤＲとが満検出部１６で比
較され、満状態か否かが判定される。
より、読出し制御信号／ＲＲＥＱとして“Ｌ”が与えら
れると、読出しカウンタ２５の読出しアドレスＲＡＤＲ
で指定されるＲＡＭ１のアドレスから、読出しデータＲ
ＤＡＴＡが出力される。更に、読出しカウンタ２５の読
出しアドレスＲＡＤＲが１だけ増加され、この読出しア
ドレスＲＡＤＲが、次に読出すべきＲＡＭ１のアドレス
として出力される。読出し制御信号／ＲＲＥＱは、カウ
ント制御部６２を介してカウンタ６１のイネーブル端子
Ｅに与えられ、このカウンタ６１が動作可能な状態に制
御される。これにより、カウンタ６１において書込みク
ロック信号ＷＣＬＫに同期したカウント動作が行われ
る。カウンタ６１のカウント値ＷＣＮＴと書込みカウン
タ１５の書込みアドレスＷＡＤＲとが満検出部１６で比
較され、満状態か否かが判定される。
【００４２】以上のように、この第４の実施形態のＦＩ
ＦＯは、書込み制御信号／ＷＲＥＱで制御されて読出し
クロック信号ＲＣＬＫをカウントするためのカウント制
御部６４とカウンタ６３を有している。これにより、読
出し側の回路で確実に空信号ＥＭＰを検出することがで
きる。更に、読出し制御信号／ＲＲＥＱで制御されて書
込みクロック信号ＷＣＬＫをカウントするためのカウン
ト制御部６２とカウンタ６１を有している。これによ
り、書込み側の回路で確実に満信号ＦＵＬを検出するこ
とができるという利点がある。
ＦＯは、書込み制御信号／ＷＲＥＱで制御されて読出し
クロック信号ＲＣＬＫをカウントするためのカウント制
御部６４とカウンタ６３を有している。これにより、読
出し側の回路で確実に空信号ＥＭＰを検出することがで
きる。更に、読出し制御信号／ＲＲＥＱで制御されて書
込みクロック信号ＷＣＬＫをカウントするためのカウン
ト制御部６２とカウンタ６１を有している。これによ
り、書込み側の回路で確実に満信号ＦＵＬを検出するこ
とができるという利点がある。
【００４３】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｆ）のようなものがある。 （ａ） ＲＡＭ１の記憶容量は８ワードに限定されな
い。記憶容量を大きくすれば、満状態や空状態になるこ
とが少ないので、スムーズな入出力動作が可能になる。 （ｂ） 満検出部１６及び空検出部２６では、書込みア
ドレスＷＡＤＲと、読出しアドレスＲＡＤＲの全桁を比
較するようになっているが、記憶容量が大きい場合に
は、必ずしも全桁を比較する必要はなく、上位の複数ビ
ット同士を比較するようにしても良い。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｆ）のようなものがある。 （ａ） ＲＡＭ１の記憶容量は８ワードに限定されな
い。記憶容量を大きくすれば、満状態や空状態になるこ
とが少ないので、スムーズな入出力動作が可能になる。 （ｂ） 満検出部１６及び空検出部２６では、書込みア
ドレスＷＡＤＲと、読出しアドレスＲＡＤＲの全桁を比
較するようになっているが、記憶容量が大きい場合に
は、必ずしも全桁を比較する必要はなく、上位の複数ビ
ット同士を比較するようにしても良い。
【００４４】（ｃ） 分周部４１，４３の分周比は、１
／４に限定されない。また、分周部４１，４３の分周比
は同一である必要はない。書込みクロック信号ＷＣＬＫ
及び読出しクロック信号ＲＣＬＫの周波数に応じて適切
な値を設定することができる。 （ｄ） 分周部４１，４３の構成は、図４に示した回路
の限定されず、設定した分周比に応じた回路構成にする
必要がある。 （ｅ） レジスタ制御部５２，５４の構成は、図５に示
した回路の限定されない。読出し制御信号／ＲＲＥＱま
たは書込み制御信号／ＷＲＥＱを保持して、書込みクロ
ック信号ＷＣＬＫまたは読出しクロック信号ＲＣＬＫに
同期して、レジスタ５１，５３の動作を制御することが
できる回路であれば、どのような構成でも適用可能であ
る。 （ｆ） カウント制御部６２，６４の構成は、図６に示
した回路の限定されない。書込みクロック信号ＷＣＬＫ
または読出しクロック信号ＲＣＬＫに同期して読出し制
御信号／ＲＲＥＱまたは書込み制御信号／ＷＲＥＱを保
持して、カウンタ６１，６３の動作を制御することがで
きる回路であれば、どのような構成でも適用可能であ
る。
／４に限定されない。また、分周部４１，４３の分周比
は同一である必要はない。書込みクロック信号ＷＣＬＫ
及び読出しクロック信号ＲＣＬＫの周波数に応じて適切
な値を設定することができる。 （ｄ） 分周部４１，４３の構成は、図４に示した回路
の限定されず、設定した分周比に応じた回路構成にする
必要がある。 （ｅ） レジスタ制御部５２，５４の構成は、図５に示
した回路の限定されない。読出し制御信号／ＲＲＥＱま
たは書込み制御信号／ＷＲＥＱを保持して、書込みクロ
ック信号ＷＣＬＫまたは読出しクロック信号ＲＣＬＫに
同期して、レジスタ５１，５３の動作を制御することが
できる回路であれば、どのような構成でも適用可能であ
る。 （ｆ） カウント制御部６２，６４の構成は、図６に示
した回路の限定されない。書込みクロック信号ＷＣＬＫ
または読出しクロック信号ＲＣＬＫに同期して読出し制
御信号／ＲＲＥＱまたは書込み制御信号／ＷＲＥＱを保
持して、カウンタ６１，６３の動作を制御することがで
きる回路であれば、どのような構成でも適用可能であ
る。
【００４５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、書込みクロック信号に同期して順次読出しア
ドレスを保持する第１及び第２のレジスタと、これらの
第１及び第２のレジスタの保持内容の一致を検出する第
１の一致検出部と、第１の一致検出信号と書込みクロッ
ク信号に従って満検出部の出力信号を保持して満信号と
して出力する第１の出力部を有している。これにより、
書込み側の回路で安定して満信号を検知することが可能
になり、過剰書込み等の誤動作がなくなる。また、読出
しクロック信号に同期して順次書込みアドレスを保持す
る第３及び第４のレジスタと、これらの第３及び第４の
レジスタの保持内容の一致を検出する第２の一致検出部
と、第２の一致検出信号と読出しクロック信号に従って
空検出部の出力信号を保持して空信号として出力する第
２の出力部を有している。これにより、読出し側の回路
で安定して空信号を検知することが可能になり、過剰読
出し等の誤動作がなくなる。
によれば、書込みクロック信号に同期して順次読出しア
ドレスを保持する第１及び第２のレジスタと、これらの
第１及び第２のレジスタの保持内容の一致を検出する第
１の一致検出部と、第１の一致検出信号と書込みクロッ
ク信号に従って満検出部の出力信号を保持して満信号と
して出力する第１の出力部を有している。これにより、
書込み側の回路で安定して満信号を検知することが可能
になり、過剰書込み等の誤動作がなくなる。また、読出
しクロック信号に同期して順次書込みアドレスを保持す
る第３及び第４のレジスタと、これらの第３及び第４の
レジスタの保持内容の一致を検出する第２の一致検出部
と、第２の一致検出信号と読出しクロック信号に従って
空検出部の出力信号を保持して空信号として出力する第
２の出力部を有している。これにより、読出し側の回路
で安定して空信号を検知することが可能になり、過剰読
出し等の誤動作がなくなる。
【００４６】第２の発明によれば、満検出部及び空検出
部は、書込みアドレスと読出しアドレスの上位の複数ビ
ット同士を比較して、満状態または空状態を検出するよ
うに構成されている。これにより、メモリの記憶領域か
大きい場合には、第１の発明とほぼ同様の効果が得られ
るとともに、回路の簡素化が可能になる。第３の発明に
よれば、書込みクロック信号を分周して分周書込みクロ
ックを生成する第１の分周部と、これに同期して書込み
アドレスを保持する第１のレジスタと、該第１のレジス
タの保持内容と読出しアドレスとを比較してメモリの空
状態を検出する空検出部を有している。また、読出しク
ロック信号を分周して分周読出しクロックを生成する第
２の分周部と、これに同期して読出しアドレスを保持す
る第２のレジスタと、該第２のレジスタの保持内容と書
込みアドレスとを比較してメモリの満状態を検出する満
検出部を有している。これにより、第１の発明と同様の
効果がある。
部は、書込みアドレスと読出しアドレスの上位の複数ビ
ット同士を比較して、満状態または空状態を検出するよ
うに構成されている。これにより、メモリの記憶領域か
大きい場合には、第１の発明とほぼ同様の効果が得られ
るとともに、回路の簡素化が可能になる。第３の発明に
よれば、書込みクロック信号を分周して分周書込みクロ
ックを生成する第１の分周部と、これに同期して書込み
アドレスを保持する第１のレジスタと、該第１のレジス
タの保持内容と読出しアドレスとを比較してメモリの空
状態を検出する空検出部を有している。また、読出しク
ロック信号を分周して分周読出しクロックを生成する第
２の分周部と、これに同期して読出しアドレスを保持す
る第２のレジスタと、該第２のレジスタの保持内容と書
込みアドレスとを比較してメモリの満状態を検出する満
検出部を有している。これにより、第１の発明と同様の
効果がある。
【００４７】第４の発明によれば、読出し制御信号を保
持する第１の制御部と、書込みクロック信号に同期して
読出しアドレスを保持する第１のレジスタと、第１のレ
ジスタの保持内容と書込みアドレスとを比較してメモリ
の満状態を検出する満検出部を有している。また、書込
み制御信号を保持する第２の制御部と、読出しクロック
信号に同期して書込みアドレスを保持する第２のレジス
タと、第２のレジスタの保持内容と読出しアドレスとを
比較してメモリの空状態を検出する空検出部を有してい
る。これにより、第１の発明と同様の効果がある。第５
の発明によれば、書込みクロック信号に同期して読出し
制御信号を保持する第１の制御部と、書込みクロック信
号の計数を行う第３のカウンタと、第３のカウンタの内
容と書込みアドレスとを比較してメモリの満状態を検出
する満検出部を有している。また、読出しクロック信号
に同期して書込み制御信号を保持する第２の制御部と、
読出しクロック信号の計数を行う第４のカウンタと、第
４のカウンタの内容と読出しアドレスとを比較してメモ
リの空状態を検出する空検出部を有している。これによ
り、第１の発明と同様の効果がある。
持する第１の制御部と、書込みクロック信号に同期して
読出しアドレスを保持する第１のレジスタと、第１のレ
ジスタの保持内容と書込みアドレスとを比較してメモリ
の満状態を検出する満検出部を有している。また、書込
み制御信号を保持する第２の制御部と、読出しクロック
信号に同期して書込みアドレスを保持する第２のレジス
タと、第２のレジスタの保持内容と読出しアドレスとを
比較してメモリの空状態を検出する空検出部を有してい
る。これにより、第１の発明と同様の効果がある。第５
の発明によれば、書込みクロック信号に同期して読出し
制御信号を保持する第１の制御部と、書込みクロック信
号の計数を行う第３のカウンタと、第３のカウンタの内
容と書込みアドレスとを比較してメモリの満状態を検出
する満検出部を有している。また、読出しクロック信号
に同期して書込み制御信号を保持する第２の制御部と、
読出しクロック信号の計数を行う第４のカウンタと、第
４のカウンタの内容と読出しアドレスとを比較してメモ
リの空状態を検出する空検出部を有している。これによ
り、第１の発明と同様の効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＦＩＦＯの構成
図である。
図である。
【図２】従来のＦＩＦＯの構成図である。
【図３】図１の動作シーケンスの一例を示すタイムチャ
ートである。
ートである。
【図４】本発明の第２の実施形態を示すＦＩＦＯの構成
図である。
図である。
【図５】本発明の第３の実施形態を示すＦＩＦＯの構成
図である。
図である。
【図６】本発明の第４の実施形態を示すＦＩＦＯの構成
図である。
図である。
１ ＲＡＭ １５ 書込みカウンタ １６ 満検出部 ２５ 読出しカウンタ ２６ 空検出部 ３１，３２，３５，３６ レジスタ ３３，３７ 一致検出部 ３４，３８ ＦＦ（フリップフロップ） ４１，４３ 分周部 ４２，４４，５１，５３ レジスタ ５２，５４ レジスタ制御部 ６１，６３ カウンタ ６２，６４ カウント制御部 ＥＭＰ 空信号 ＦＵＬ 満信号 ＲＣＬＫ 読出しクロック信号 ＷＣＬＫ 書込みクロック信号 ／ＲＲＥＱ 読出し制御信号 ／ＷＲＥＱ 書込み制御信号
Claims (5)
- 【請求項１】 書込み制御信号が与えられた時に書込み
アドレスで指定された記憶領域に書込みデータを記憶す
るとともに、読出しアドレスで指定された記憶領域に記
憶されたデータを読出して出力するメモリと、 前記書込み制御信号が与えられた時に、書込みクロック
信号を計数して前記書込みアドレスとして出力する書込
みカウンタと、 読出し制御信号が与えられた時に、読出しクロック信号
を計数して前記読出しアドレスとして出力する読出しカ
ウンタと、 前記読出しアドレスを前記書込みクロック信号に同期し
て保持する第１のレジスタと、 前記第１のレジスタに保持された前記読出しアドレスを
前記書込みクロック信号に同期して保持する第２のレジ
スタと、 前記第１及び第２のレジスタにそれぞれ保持された前記
読出しアドレスを比較し、一致している時に第１の一致
検出信号を出力する第１の一致検出部と、 前記書込みカウンタから出力された書込みアドレスと前
記第２のレジスタで保持された前記読出しアドレスとを
比較し、前記メモリの記憶領域が有効なデータで満たさ
れているか否かを検出する満検出部と、 前記第１の一致検出信号によって動作が制御され、前記
満検出部の検出結果を前記書込みクロック信号に同期し
て保持し、満信号として出力する第１の出力部と、 前記書込みアドレスを前記読出しクロック信号に同期し
て保持する第３のレジスタと、 前記第３のレジスタに保持された前記書込みアドレスを
前記読出しクロック信号に同期して保持する第４のレジ
スタと、 前記第３及び第４のレジスタにそれぞれ保持された前記
書込みアドレスを比較し、一致している時に第２の一致
検出信号を出力する第２の一致検出部と、 前記読出しカウンタから出力された読出しアドレスと前
記第４のレジスタで保持された前記読出しアドレスとを
比較し、前記メモリの記憶領域に有効なデータが存在せ
ず空き状態であるか否かを検出する空検出部と、 前記第２の一致検出信号によって動作が制御され、前記
空検出部の検出結果を前記読出しクロック信号に同期し
て保持し、空信号として出力する第２の出力部とを、 備えたことを特徴とする先入れ先出し記憶装置。 - 【請求項２】 前記満検出部は、前記書込みカウンタか
ら出力された書込みアドレスと前記第２のレジスタで保
持された前記読出しアドレスの上位複数ビット同士を比
較し、前記空検出部は、前記読出しカウンタから出力さ
れた読出しアドレスと前記第４のレジスタで保持された
前記読出しアドレスの上位複数ビット同士を比較するこ
とを特徴とする請求項１記載の先入れ先出し記憶装置。 - 【請求項３】 書込み制御信号が与えられた時に書込み
アドレスで指定された記憶領域に書込みデータを記憶す
るとともに、読出しアドレスで指定された記憶領域に記
憶されたデータを読出して出力するメモリと、 前記書込み制御信号が与えられた時に、書込みクロック
信号を計数して前記書込みアドレスとして出力する書込
みカウンタと、 読出し制御信号が与えられた時に、読出しクロック信号
を計数して前記読出しアドレスとして出力する読出しカ
ウンタと、 前記書込みクロック信号を第１の割合で分周して分周書
込みクロック信号を生成する第１の分周部と、 前記書込みアドレスを前記分周書込みクロック信号に同
期して保持する第１のレジスタと、 前記読出しカウンタから出力された読出しアドレスと前
記第１のレジスタで保持された前記書込みアドレスとを
比較し、前記メモリの記憶領域に有効なデータが存在せ
ず空き状態であるか否かを検出する空検出部と、 前記読出しクロック信号を第２の割合で分周して分周読
出しクロック信号を生成する第２の分周部と、 前記読出しアドレスを前記分周読出しクロック信号に同
期して保持する第２のレジスタと、 前記書込みカウンタから出力された書込みアドレスと前
記第２のレジスタで保持された前記読出しアドレスとを
比較し、前記メモリの記憶領域が有効なデータで満たさ
れているか否かを検出する満検出部とを、 備えたことを特徴とする先入れ先出し記憶装置。 - 【請求項４】 書込み制御信号が与えられた時に書込み
アドレスで指定された記憶領域に書込みデータを記憶す
るとともに、読出しアドレスで指定された記憶領域に記
憶されたデータを読出して出力するメモリと、 前記書込み制御信号が与えられた時に、書込みクロック
信号を計数して前記書込みアドレスとして出力する書込
みカウンタと、 読出し制御信号が与えられた時に、読出しクロック信号
を計数して前記読出しアドレスとして出力する読出しカ
ウンタと、 前記読出し制御信号を保持するとともに、該保持した読
出し制御信号を前記書込みクロック信号に同期して第１
の制御信号として出力する第１の制御部と、 前記第１の制御信号によって動作制御され、前記書込み
クロック信号に同期して前記読出しアドレスを保持する
第１のレジスタと、 前記書込みカウンタから出力された書込みアドレスと前
記第１のレジスタで保持された前記読出しアドレスとを
比較し、前記メモリの記憶領域が有効なデータで満たさ
れているか否かを検出する満検出部と、 前記書込み制御信号を保持するとともに、該保持した書
込み制御信号を前記読出しクロック信号に同期して第２
の制御信号として出力する第２の制御部と、 前記第２の制御信号によって動作制御され、前記読出し
クロック信号に同期して前記書込みアドレスを保持する
第２のレジスタと、 前記読出しカウンタから出力された読出しアドレスと前
記第２のレジスタで保持された前記書込みアドレスとを
比較し、前記メモリの記憶領域に有効なデータが存在せ
ず空き状態であるか否かを検出する空検出部とを、 備えたことを特徴とする先入れ先出し記憶装置。 - 【請求項５】 書込み制御信号が与えられた時に書込み
アドレスで指定された記憶領域に書込みデータを記憶す
るとともに、読出しアドレスで指定された記憶領域に記
憶されたデータを読出して出力するメモリと、 前記書込み制御信号が与えられた時に、書込みクロック
信号を計数して前記書込みアドレスとして出力する書込
みカウンタと、 読出し制御信号が与えられた時に、読出しクロック信号
を計数して前記読出しアドレスとして出力する読出しカ
ウンタと、 前記書込みクロック信号に同期して前記読出し制御信号
を保持するとともに、該保持した読出し制御信号を第１
の制御信号として出力する第１の制御部と、 前記第１の制御信号によって動作制御され、前記書込み
クロック信号を計数する第３のカウンタと、 前記書込みカウンタから出力された書込みアドレスと前
記第３のカウンタの計数結果とを比較し、前記メモリの
記憶領域が有効なデータで満たされているか否かを検出
する満検出部と、 前記読出しクロック信号に同期して前記書込み制御信号
を保持するとともに、該保持した書込み制御信号を第２
の制御信号として出力する第２の制御部と、 前記第２の制御信号によって動作制御され、前記読出し
クロック信号を計数する第４のカウンタと、 前記読出しカウンタから出力された読出しアドレスと前
記第４のカウンタの計数結果とを比較し、前記メモリの
記憶領域に有効なデータが存在せず空き状態であるか否
かを検出する空検出部とを、 備えたことを特徴とする先入れ先出し記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00953198A JP3998314B2 (ja) | 1998-01-21 | 1998-01-21 | 先入れ先出し記憶装置 |
| US09/221,588 US6191992B1 (en) | 1998-01-21 | 1998-12-29 | First-in-first-out storage device including synchronized full-state detention and empty-state detention |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00953198A JP3998314B2 (ja) | 1998-01-21 | 1998-01-21 | 先入れ先出し記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11213649A true JPH11213649A (ja) | 1999-08-06 |
| JP3998314B2 JP3998314B2 (ja) | 2007-10-24 |
Family
ID=11722860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00953198A Expired - Fee Related JP3998314B2 (ja) | 1998-01-21 | 1998-01-21 | 先入れ先出し記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6191992B1 (ja) |
| JP (1) | JP3998314B2 (ja) |
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| WO2006007801A1 (fr) * | 2004-07-23 | 2006-01-26 | Huawei Technologies Co., Ltd. | Memoire peps et procede d'ajustement d'adresses d'ecriture/lecture |
| JP2008186584A (ja) * | 2008-04-25 | 2008-08-14 | Elpida Memory Inc | 半導体記憶装置及びそのリフレッシュ制御方法 |
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| JP4762435B2 (ja) * | 2001-05-09 | 2011-08-31 | 富士通セミコンダクター株式会社 | 内部カウンタを複数備えた不揮発性半導体記憶装置 |
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| US8659973B2 (en) * | 2010-06-18 | 2014-02-25 | Fujitsu Limited | Sequential-write, random-read memory |
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