JPH11203898A

JPH11203898A - プログラム・マージン検証を備えるメモリ・セル

Info

Publication number: JPH11203898A
Application number: JP29767398A
Authority: JP
Inventors: Robert Harrison Reed; ロバート・ハリソン・リード; Dennis Michael Koglin; デニス・マイケル・コグリン; Mark Billings Kearney; マーク・ビリングズ・キーニー
Original assignee: Delco Electronics LLC
Current assignee: Delco Electronics LLC
Priority date: 1997-10-20
Filing date: 1998-10-20
Publication date: 1999-07-30
Also published as: EP0911832B1; EP0911832A2; US5796655A; EP0911832A3; DE69833603D1

Abstract

(57)【要約】【課題】プログラミング電圧マージン検証を備えたプ
ログラム可能不揮発性メモリ・セル１０を提供する。【解決手段】メモリ・セルは、第１の入力１４と第２
の入力１６とを持つ差動入力を有する電圧コンパレータ
１２と、差動入力電圧を生成するバイアス回路２６とを
含む。入力オフセット電圧を供給するため、電圧オフセ
ット１８がコンパレータの第２の入力へ印加される。メ
モリ・セルをプログラミングするためプログラミング電
圧（ＨＹＤＲＡＩＮ）がプログラミング入力で受取ら
れ、メモリ・セルが出力信号Ｑを供給する。メモリ・セ
ルのプログラムされない状態または適正なプログラムさ
れた状態の電圧マージンを検証するため、出力およびプ
ログラミング入力に流れる電流が監視される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラム可能メ
モリ・セルに関し、特にプログラミング・マージン検査
を備えたプログラム可能不揮発性メモリ・セルに関す
る。

【０００２】

【従来の技術】メモリ・セルは、広範囲の用途に対する
不揮発性データ保持を提供するために一般に用いられ
る。例えば、ディジタル／アナログ・コンバータと組合
わされた複数のメモリ・セルは、回路の校正および機能
調整の要件を満たすように２進加重アナログ出力の電圧
または電流を狭めることによって、圧力センサおよび加
速度計センサに対する正確な校正信号を生じるために用
いることができる。一般の校正信号は、オフセット電圧
および利得を設定し、しばしば温度変動を補償するため
に用いられる。プログラム可能メモリ・セルによる校正
信号の生成は、最終組立て時の電気的テスト中に行うこ
とができ、あるいは不揮発性の校正電圧および電流を生
じるため最終ユーザことによって組立て後に行うことも
できる。

【０００３】校正係数信号を生成するための従来の手法
は、プログラム可能な金属ヒューズ、ツェナー・ダイオ
ードのトリミング（例えば、ツェナー・ザッピング（ｚ
ｅｎｅｒ−ｚａｐｐｉｎｇ））、および電気的にプログ
ラム可能読出し専用メモリー（ＥＰＲＯＭ）および電気
的に消去可能なプログラム可能読出し専用メモリー（Ｅ
ＥＰＲＯＭ）の如き他の周知の確立された不揮発性デバ
イスの使用を含んでいる。校正手法の一例は、本願と同
じ譲受人に対して１９９６年１１月５日に発行された米
国特許第５，５７２，４７２号「プログラミングおよび
事前テスト能力を有する集積ツェナー・ザップ不揮発性
メモリ・セル（ＩｎｔｅｇｒａｔｅｄＺｅｎｅｒ−Ｚａ
ｐＮｏｎ−ＶｏｌａｔｉｌｅＭｅｍｏｒｙＣｅｌ
ｌＷｉｔｈＰｒｏｇｒａｍｍｉｎｇａｎｄＰｒ
ｅｔｅｓｔＣａｐａｂｉｌｉｔｙ）」に記載されてい
る。今述べた発行済み米国特許は、参考のため本文に援
用される。

【０００４】前記のツェナー・ザップ手法は、ある抵抗
と並列をなすダイオードの接合点を選択的にショート
（ザッピング）することによって１つの値にトリムする
ためツェナー・ダイオードのアレイを用いる。このプロ
セスは、抵抗を回路から有効に除去する。しかし、この
手法は一般に、大きな抵抗値を必要とし、かつダイオー
ドの接合点をショートするのに比較的高い電流レベルを
必要とする。上記のツェナー・ザップ手法は、所定のプ
ログラムされた状態が適切であるかを調べるため比較的
低電圧の入力が指定されたメモリ・セルに印加され、か
つこれが適切であればツェナー・ダイオードをザップす
るため比較的高い電圧を印加することによりメモリ・セ
ルに恒久的なプログラミングを提供する事前テスト能力
をも含む。

【０００５】ＥＥＰＲＯＭメモリの一例は、Ｓｃｈｌａ
ｉｓの米国特許第５，０１４，０９８号「２重極性高密
度ＣＭＯＳにおけるＥＥＰＲＯＭ（ＥＰＲＯＭｉｎ
ＤｏｕｂｌｅＰｏｌｙＨｉｇｈＤｅｎｓｉｔｙ
ＣＭＯＳ）」に記載されている。更に最近では、プログ
ラム可能ＭＯＳトランジスタを利用するＭＯＳ不揮発性
メモリ・セルが開発されている。電気的にプログラム可
能なＭＯＳトランジスタに基くメモリ・セルの事例は、
全て本願と同じ譲受人に譲渡された係属中の米国特許出
願（Ｄｅｌｃｏ事件簿第Ｈ−１８８６１６号）「２重極
性高密度ＣＭＯＳにおけるＥＰＲＯＭ（ＥＰＲＯＭｉ
ｎＤｏｕｂｌｅＰｏｌｙＨｉｇｈＤｅｎｓｉｔｙ
ＣＭＯＳ）」、同（Ｄｅｌｃｏ事件簿第Ｈ−１９４８
３７号）「付加された基板拡散を有する高密度ＣＭＯＳ
におけるＥＰＲＯＭ（ＥＰＲＯＭｉｎＨｉｇｈＤ
ｅｎｓｉｔｙＣＭＯＳＨａｖｉｎｇＡｄｄｅｄＳ
ｕｂｓｔｒａｔｅＤｉｆｆｕｓｉｏｎ）」、および同
（Ｄｅｌｃｏ事件簿第Ｈ−１９４８３８号）「メタライ
ゼーション・コンデンサを有する高密度ＣＭＯＳにおけ
るＥＰＲＯＭ（ＥＰＲＯＭｉｎＨｉｇｈＤｅｎｓ
ｉｔｙＣＭＯＳＷｉｔｈＭｅｔａｌｌｉｚａｔｉ
ｏｎＣａｐａｃｉｔｏｒ）」に開示されている。ＰＭ
Ｔデバイスは、フローティング・ゲート・アバランシ注
入ＭＯＳ（ＦＡＭＯＳ）手法を用い、またＭＯＳメモリ
・セルはこのＦＡＭＯＳを用いることができる。

【０００６】

【発明が解決しようとする課題】メモリ・セルのプログ
ラミングは上記のメモリ回路で達成可能であるが、プロ
グラムされた閾値電圧または電圧マージンが適正に行わ
れたことを更に容易に検査することが望ましくなった。
過去においては、電圧マージンの検査はトランジスタの
状態検査を含むものであった。従来の検査法は、時間を
要するものであり得、かつ回路に侵入するものであり得
る。より容易かつ非侵入形の方法が望ましい。従って、
容易かつ非侵入形であるプログラミング電圧マージンを
有するメモリ・セルに対するものであることが望まし
い。プログラム可能ＭＯＳトランジスタを利用する金属
酸化膜半導体不揮発性メモリ・セルに対するプログラミ
ング・マージン検査を提供することが特に望ましい。メ
モリ・セルのプログラムされた状態おプログラムされな
い状態の両方に対するプログラム条件の検査を可能にす
るプログラミング・マージン検査をかかるメモリ・セル
に提供することが更に望ましい。

【０００７】

【課題を解決するための手段】本発明の教示によれば、
プログラミング・マージン検査を備えるメモリ・セルが
提供される。第１および第２の入力を持つ差動入力を含
む電圧コンパレータが含まれる。バイアス回路がこの差
動入力を生成する。電圧オフセットが、入力オフセット
電圧を生じるようにコンパレータの第２入力へ印加され
る。メモリ・セルをプログラミングするためプログラミ
ング電圧が受取られ、メモリ・セルが出力信号を生じ
る。メモリ・セルのプログラムされない状態の電圧マー
ジンを検査するため、マージン検出回路が検証検査信号
を受取り、プログラムされない状態の電圧マージンが適
正であるかどうかを判定するため出力が監視される。メ
モリ・セルの適正なプログラム状態電圧マージンを検査
するため、プログラミング入力に流れる電流が検知さ
れ、適正なプログラム状態電圧マージンの判定は検知さ
れた電流の関数として決定される。

【０００８】

【発明の実施の形態】本発明については、添付図面に関
して事例として記述される。まず図１において、メモリ
・セル１０が、本発明によるメモリ・セルのプログラミ
ングおよびプログラミング電圧マージンの検査を行うた
め、バイアス回路２６の一部と組合わせた状態で示され
る。メモリ・セル１０は、プログラム可能金属酸化膜半
導体（ＭＯＳ）トランジスタ（ＰＭＴ）を用いるＭＯＳ
不揮発性メモリ・セルであることが望ましく、高性能Ｃ
ＭＯＳウエーハ・プロセスにおいて作られることが望ま
しい。プログラム可能ＭＯＳトランジスタ（ＰＭＴ）
は、フローティング・ゲート・アバランシ注入ＭＯＳ
（ＦＡＭＯＳ）手法を用いることが望ましく、他のｎ−
チャネル・トランジスタ、ｐ−トランジスタ、および標
準的な集積回路素子で作ることができる。プログラム可
能ＭＯＳトランジスタは、一般にそれ以上のマスキング
・レベルあるいはプロセス工程を必要としない１回プロ
グラム可能なｎ−チャネル・エンハンスメント・トラン
ジスタである。メモリ・セル１０の一例が本文において
論述されるが、他のメモリ・セルを本発明のプログラミ
ング電圧マージン検査と組合わせて用いることができる
ことを理解すべきである。

【０００９】望ましいメモリ・セル１０は、反転入力
（−）が線１４に結合されかつ非反転入力（＋）が電圧
オフセット（Ｖ_off）１８を介して線１６に結合された
コンパレータ（Ｃ）１２を含んでいる。線１４および１
６は、コンパレータ１２の非反転入力に印加された電圧
オフセット（Ｖ_off）を加えて、バイアス回路２６から
コンパレータ１２へ差動入力電圧を供給する。これに応
答して、コンパレータ１２は、出力ピン２０にメモリ・
セル出力Ｑを生じる。メモリ・セル１０は、ピン２４に
反転メモリ・セル出力Ｑ￣を供給するためピン２０に結
合されたインバータ２２を更に含む。バイアスされる
と、プログラムされないメモリ・セル１０は、論理値
「０」出力である出力Ｑを有する。プログラミング時
に、メモリ・セル１０は、論理値「１」出力を持つ出力
Ｑをピン２０に有する。

【００１０】メモリ・セル１０の出力ピン２０は、１つ
の用途に従ってディジタル／アナログ（Ｄ／Ａ）・コン
バータ２５に接続された状態で示される。ディジタル／
アナログ・コンバータ２５は、利得およびオフセット校
正ならびに温度補償を行う如くセンサを正確に校正する
ため用いることができるアナログ出力信号を提供する。
しかし、出力Ｑは、当技術におけるデバイスに対して明
らかであるはずのように種々の他のデバイスへ供給する
ことができる。

【００１１】バイアス回路２６は、検証検査入力線３０
におけるＭＡＲＧＩＮＢとして識別される検証検査信号
を受取るためのゲートを持つＭＯＳトランジスタ３２を
含んでいる。バイアス回路２６は、コレクタが電流源Ｉ
_REFに結合され、更にこのコレクタがトランジスタ３４
のベースとトランジスタ３２のソースの両方に結合され
たＮＰＮバイポーラ接合トランジスタ（ＢＪＴ）３４を
更に含んでいる。更に、トランジスタ３４は、トランジ
スタ３２のドレーンに結合されたエミッタを有する。Ｎ
ＰＮバイポーラ接合トランジスタ３４のコレクタ端子
は、コンパレータ１２に対する入力として線１４のＩＮ
ＰＲＯＧとして識別される電圧入力を供給する。バイア
ス回路２６は、トランジスタ３２のドレーンと、抵抗３
６を介してＮＰＮバイポーラ接合トランジスタ３４のエ
ミッタとの両方にドレーンが結合されたゲート−ドレー
ンが接続されたプログラム可能ＭＯＳトランジスタ３８
を更に含んでいる。トランジスタ３８のドレーン端子
は、電圧オフセット（Ｖ_off）１８によりオフセットさ
れてコンパレータ１２の非反転入力に与えられる線１６
のＩＮＢＩＡＳとして識別される第２の電圧入力を供給
する。プログラム可能ＭＯＳトランジスタ３８は、ゲー
トが再びそのドレーンに結合され、更にゲート−ドレー
ンが接続されたＭＯＳトランジスタ４０のドレーンに結
合されたソースを有する。トランジスタ４０は、ゲート
がそのドレーンに再び結合され、ソースが接地２９に接
続されている。

【００１２】ゲート−ドレーンが接続されたＭＯＳトラ
ンジスタ４０は、電流Ｉ_refによりバイアスされ、バイ
アス電圧をメモリ・セル１０の非反転入力１６へ与え
る。トランジスタ３４と抵抗３６に跨がる差動バイアス
電圧は、バイアス電流Ｉ_refにより生成される。抵抗３
６は、抵抗値の正の温度係数を呈する拡散抵抗であるこ
とが望ましい。従って、バイアス電流Ｉ_refは、電圧の
正の温度係数を持つ抵抗３６に跨がる電圧低下を結果と
して生じる小さな正の温度係数を有する。ダイオードと
接続されたトランジスタ３４のオン電圧の温度係数の摂
氏１度当たり約−２．２ｍＶと組合わされるこの電圧
は、電圧の正味の負の温度係数を持つ差動入力バイアス
電圧を生じる。メモリ・セル１０の入力オフセット電圧
の差動バイアス電圧との和が、温度およびプロセスの変
動に関して比較的変動が小さい実効メモリ・セルのオフ
セット電圧を生じる。

【００１３】特に図２において、メモリ・セル１０が更
に詳細に示される。メモリ・セル１０は更に、線７２お
よび７４に行および列の復号入力をそれぞれ含んでい
る。メモリ・セル１０は、電子的にプログラム可能なメ
モリ・アレイで作られることが望ましく、行および列の
復号を介して個々にアドレス指定可能である。メモリ・
セル１０は、対応する行および列の復号線が特定の当該
メモリ・セルをアドレス指定する時にアドレス指定され
る。行および列のアドレス復号は、これも参考のため本
文に援用される係属中の米国特許出願第０８／４２３，
００８号「アナログ電圧アドレス・デコーダ回路（Ａｎ
ａｌｏｇＶｏｌｔａｇｅＡｄｄｒｅｓｓＤｅｃｏ
ｄｅｒＣｉｒｃｕｉｔ）」に記載されたものと同様な
方法で達成される。

【００１４】メモリ・セル１０は、トランジスタ７６、
８０および８２を含んでいる。トランジスタ８２は、ゲ
ートが列の復号入力線７４に結合され、ソースが接地に
結合され、ドレーンがトランジスタ８０のソースに結合
されている。トランジスタ８０は更に、ゲートが行の復
号入力線７２に結合され、ドレーンがトランジスタ７６
のゲートに結合され、更に抵抗７８を介してＨＶＤＲＡ
ＩＮ入力レベル７０に結合されている。トランジスタ７
６は、ＨＶＤＲＡＩＮ線７０にも結合され、ドレーンが
コンパレータ回路１２に接続されている。

【００１５】コンパレータ回路１２は、ゲートが入力線
１６に結合された入力ＰＭＴトランジスタ４２と、入力
ＩＮＢＩＡＳおよびＩＮＰＲＯＧをそれぞれ受取るため
入力線１４にゲートが結合された入力ＰＭＴトランジス
タ４４とを含むように示される。電流ミラーが、ゲート
接続されたトランジスタ４６および４８で構成される。
トランジスタ４６および４８は共に、電源電圧Ｖ_DDの入
力線２８に結合されたソースを含んでいる。トランジス
タ４６のドレーンはトランジスタ４２のドレーンに結合
されるが、トランジスタ４２のソースはトランジスタ５
８のドレーンに結合される。トランジスタ５８は更に、
ＨＶＤＲＡＩＮ信号を受取るようにゲートが入力線６０
に結合され、ソースが接地に結合されている。ＨＶＤＲ
ＡＩＮ信号はトランジスタ６２のゲートへも加えられ、
このトランジスタは更に入力６８に結合されたソースと
トランジスタ６４のゲートに結合されたドレーンとを有
する。トランジスタ６４は、電流ミラーのゲート接続に
結合されると共にトランジスタ５０のゲートとトランジ
スタ４６のドレーンとに結合されたドレーンを有する。
トランジスタ６４および８４のソースは共に、接地に結
合されている。

【００１６】トランジスタ５０は、トランジスタ４８の
ドレーンに結合されたドレーンと、トランジスタ４４の
ドレーンに結合されたソースとを有する。トランジスタ
４４のドレーンはトランジスタ７６のドレーンにも接続
され、トランジスタ４４のソースはトランジスタ８４の
ドレーンに結合される。トランジスタ８４は、トランジ
スタ５４のゲートならびに入力６８に一緒に結合される
ゲートを有する。トランジスタ５４は、トランジスタ５
２のドレーンにかつインバータ５６の入力にも結合され
たドレーンを有し、トランジスタ５４のソースは接地に
結合されている。トランジスタ５２は、電源電圧Ｖ_DDの
入力線２８に結合されたソースを有する。インバータ５
６は、入力信号を反転し、反転された信号をピン２０に
出力Ｑとして出力する。反転信号はインバータ２２へも
入力され、このインバータは更に反転出力信号Ｑ￣をピ
ン２４に与える。

【００１７】従って、メモリ・セルの入力ＩＮＢＩＡＳ
およびＩＮＰＲＯＧは、ＰＭＴ入力トランジスタ４２お
よび４４の整合対のゲートを駆動する。トランジスタ４
６および４８は、電流ミラーの負荷を与え、トランジス
タ４６がトランジスタ４８のアスペクト比の３倍である
ように設計されることが望ましい。入力ＩＮＰＲＯＧお
よびＩＮＢＩＡＳにおける入力電圧が等しいと、トラン
ジスタ４６および４８の面積の不整合がバイアス電流オ
フセットをトランジスタ４６／トランジスタ４２および
トランジスタ４８／トランジスタ５０／トランジスタ４
４の脚を流れるように強制する。このバイアス電流の不
整合は、メモリ・セルの入力ＩＮＢＩＡＳおよびＩＮＰ
ＲＯＧに系統的な入力オフセット電圧を生じる結果とな
る。トランジスタ５０は、カスコード接続され、プログ
ラミング時に用いられる高い電圧からの分離を生じる。
回路を分析すると、コンパレータ入力電圧が等しけれ
ば、当例ではコンパレータの脚電流の比が公称９対１と
なることを示す。トランジスタ４６および４８の面積比
は、トランジスタ４６／トランジスタ４２に跨がって流
れる比較的大きな電流を生じる結果となる。かかるバイ
アス条件の正味の結果は、トランジスタ４４が線形領域
にあり、これによりトランジスタ５２のゲート電圧を低
く強制する。反転利得段のトランジスタ５２／トランジ
スタ５４は、インバータ５６の入力を論理値「１」に固
定し、これがピン２０における出力Ｑとして論理値
「０」出力を生じる結果となる。バイアス回路２６によ
り与えられるメモリ・セルの差動入力電圧は、入力のオ
フセット条件を増補し、当例では公称１ボルト±０．２
ボルトのオフセット電圧を結果として生じる。

【００１８】メモリ・セル１０のプログラミング、従っ
てこれによりピン２０におけるメモリ・セル出力Ｑを論
理値「０」から論理値「１」にトグルするには、信号Ｈ
ＶＤＲＡＩＮ、ＨＶＤＲＩＶＥＡＮＤＩＮＰＲＯＧ
にそれぞれ対応するメモリ・セルの入力ピン７０、６０
および１４における上昇電圧を必要とする。プログラミ
ングのため特定のメモリ・セルを選択するため、対応す
る行および列の復号入力信号は論理値「１」に強制され
ねばならない。先に述べた如きメモリ・セルをＨＶＤＲ
ＡＩＮに印加される低電圧で選択すると、ピン２０にお
けるメモリ・セルの出力電圧Ｑを論理値「１」へトグル
する。かかる弱い校正特性は、ユーザがメモリ・セル１
０を実際に恒久的にプログラミングすることなくメモリ
・セルをプログラミングする回路効果を評価することを
可能にする。更に、弱い校正特性は、指定時に出力段の
変化を検証することによってユーザがメモリ・セルが問
題がある、即ち不正な状態にあるかどうかを判定するこ
とを可能にする。

【００１９】ＨＶＤＲＡＩＮにおける電源電圧Ｖ_DDで、
復号入力７２が低く、列の復号入力７４が高く表明され
ると、トランジスタ７６のドレーンが電圧Ｖ_DDを供給す
るようにトランジスタ５０のソースを引付ける。このよ
うな動作はトランジスタ５０を「ターンオフ」し、電流
源トランジスタ４８をコンプライアンス状態に強制す
る。トランジスタ５２のゲートが電源電圧Ｖ_DDであれ
ば、ピン２０におけるメモリ・セル出力Ｑは論理値
「１」にトグルする。

【００２０】図３において、バイアス回路２６が更に詳
細に示される。先に述べたように、バイアス回路２６
は、トランジスタ３２、３４、３８および４０、ならび
に抵抗３６を含み、入力信号ＭＡＲＧＩＮＢを受取る。
更に、バイアス回路２６は、それぞれソースが電源電圧
Ｖ_DDの線２８に結合されているトランジスタ１００およ
び１０４を更に含んでいる。トランジスタ１００は、ト
ランジスタ１０４のゲートに更に結合されるそのドレー
ンに再び結合されたゲートを有する。トランジスタ１０
４のドレーンは更に、トランジスタ３４のコレクタに結
合され、更に抵抗１０８を介して線１４にも更に結合さ
れている。トランジスタ１００のドレーンおよびゲート
は、抵抗１０１を介してトランジスタ１０２のドレーン
およびゲートに結合され、トランジスタ１０２のソース
は接地に結合されている。

【００２１】バイアス回路２６は更に、信号ＨＶＧＡＴ
Ｅを受取るため高電圧のゲート入力８６を含んでいる。
入力８６は、トランジスタ１０６のコレクタおよびベー
スの両方に結合され、このトランジスタは更にエミッタ
が線１４に結合されている。入力８６は更に、接地に結
合された抵抗分割網に接続され、抵抗９２、９４、９６
を含んでいる。トランジスタ９０は、抵抗９２および９
４間に結合されたベースを有し、更に抵抗８８を介して
入力８６に結合されたコレクタを含んでいる。トランジ
スタ９０は更に、信号ＨＶＤＲＡＩＮを供給するため線
７０に結合されたエミッタを有する。更に、線６０は、
抵抗９４および９６間に接続され、ＨＶＤＲＩＶＥとし
て識別される信号を与える。

【００２２】バイアス回路２６は更に、全てが接地に結
合されたソースを有するトランジスタ１１０、１１２お
よび１１６を含んでいる。トランジスタ１１０は、トラ
ンジスタ１０４のドレーンに結合されたドレーンと、ト
ランジスタ１１２のゲートおよび線６０に結合されたゲ
ートとを有する。トランジスタ１１２は、線１６に結合
されたドレーンと、線６０およびインバータ１１４の入
力に結合されたゲートとを有する。トランジスタ１１６
は、インバータ１１４の出力に結合されたゲートと、線
６６に結合されて信号ＨＹＰＤＢを与えるドレーンとを
有する。

【００２３】メモリ・セル１０をプログラムするため、
高電圧パルスがメモリ・セルのバイアス回路２６におけ
るＨＶＧＡＴＥ入力ピン８６へ印加される。メモリ・セ
ルのバイアス回路２６は、プログラミング信号である信
号ＨＶＤＲＡＩＮ、ＨＶＤＲＩＶＥおよびＩＮＰＲＯＧ
に対して要求される電圧を生成する。メモリ・セルのプ
ログラミングを容易にするため、バイアス回路２６は、
ドレーンおよびゲートのプログラミング電圧を生成して
送る回路を有する。例えば、１５ボルトのプログラミン
グ・パルスが信号ＨＶＧＡＴＥとして入力８６へ与えら
れると、ＩＮＰＲＯＧ電圧が約１４．３ボルトとなる。
ダイオードと接続されたトランジスタ１０６は、ＨＶＧ
ＡＴＥ電圧をベース／エミッタ間で１ボルト（Ｖ_be）だ
け低下させ、通常の動作中プログラミング回路をＩＮＰ
ＲＯＧ信号から分離する。抵抗９２、９４および９６、
および８８、およびトランジスタ９０が、公称１０ボル
トを信号ＨＶＤＲＡＩＮに供給する電圧分割器およびバ
ッファを形成する。抵抗９４および９６間の電圧タップ
は、ｎ−チャネル・トランジスタ１１０および１１２へ
ゲート電圧を与え、またメモリ・セルのトランジスタ５
８へゲート駆動を与える。トランジスタ１１０および１
１２は、プログラミング時にメモリ・セルのバイアス回
路を不動作状態にし、抵抗１０８が低電圧回路をプログ
ラミング時に存在し得る高電圧から分離する。

【００２４】ＰＭＴがプログラムされる望ましい物理的
機構は、ＭＯＳＦＥＴのドレーン−基板空乏領域からの
ホット・キャリア注入であり、その結果のゲート領域に
おける蓄積である。図２において、トランジスタ・デバ
イス４４におけるホット・キャリア注入を行うには、メ
モリ・セルがいったん指定され、メモリ・セルのバイア
ス回路２６を介するプログラミング・パルスが高電圧を
メモリ・セルのピン７０、６０および１４へ同時に与
え、これが信号ＨＶＤＲＡＩＮ、ＨＶＤＲＩＶＥおよび
ＩＮＰＲＯＧをそれぞれ与える。その結果、トランジス
タ５８および７６が通電し、これにより電圧ＨＶＤＲＡ
ＩＮをＰＭＴトランジスタ・デバイス４４のドレーン−
ソース間に生じるが、ＩＮＰＲＯＧにおけるパルスがト
ランジスタ・デバイス４４のゲート電圧を高いレベルへ
強制する。トランジスタ・デバイス４４がアバランシェ
破壊を生じる時、生成された電子がそのゲート酸化物に
跨がる大きな電界によりゲート酸化物領域へ加速され
る。ゲート酸化物領域におけるこのような負の電荷の結
果として、ＰＭＴデバイスの実効閾値電圧（Ｖ_t）が５
ないし６ボルトの範囲へ増加される。メモリ・セルにお
ける上昇されたトランジスタ・デバイス４４の電圧Ｖ_t
の作用は、トランジスタ・デバイス４４が電流の導通を
止め、電流ミラー・デバイス４８がコンプライアンス状
態になることにより、電源電圧Ｖ_DDを供給するようにト
ランジスタ５２のゲート電圧を強制する。この状態がト
ランジスタ５２を「ターンオフ」し、電流源トランジス
タ５４がインバータ５６の入力を電圧Ｖ_ssへ強制し、こ
れによりピン２０におけるＱ出力を論理値「１」状態に
強制する。

【００２５】本発明のプログラムされた状態検証特性の
説明は次のように行われる。プログラミング後、メモリ
・セルが指定され（例えば、行および列の復号信号が論
理値「１」の状態に設定され）、電圧が信号ＨＶＤＲＡ
ＩＮ入力へ与えられると、最小のメモリ・セルのプログ
ラミング・マージンがメモリ・セルのＨＶＤＲＡＩＮピ
ン７０に流れる電流を検知することによって検証され
る。信号ＨＶＧＡＴＥがバイアス回路２６において６．
５ボルトへ強制される。このような条件下では、トラン
ジスタ４４のドレーン−ソース間に約４．４ボルトが、
またそのゲートに約５．８ボルトが生じる。プログラミ
ング操作が成功しなかった、即ちＰＭＴデバイスがプロ
グラムされなかったか、あるいは不充分な高さの電圧Ｖ
_tで単に部分的にプログラムされるならば、電流がＨＶ
ＧＡＴＥピン８６に流れることになる。抵抗１０８に流
れる電流に比して大きいこの電流は、検知され、校正時
にエラー・フラグを生じることになる。エラー・フラグ
は、誤ったＰＭＴプログラミング操作か、あるいはプロ
グラミングを受入れないＰＭＴデバイスを表示する。

【００２６】反対に、適正にプログラムされたトランジ
スタ４４は、プログラミング時にその電圧Ｖ_tがゼロ電
流がトランジスタ４４に生じる点まで増加されるので、
先に述べた条件下では電流を通さない。従って、メモリ
・セルのＨＶＤＲＡＩＮピン７０に流れる電流を検知す
ることによって、プログラミング直後にＰＭＴデバイス
が充分に高い閾値値にプログラムされたかどうかが判定
される。このような最小電圧レベルは、先に述べた如き
プログラム電圧検証操作時にＨＶＧＡＴＥピン８６へ与
えられる電圧だけ変化させられる。

【００２７】本発明のプログラムされない状態の検証特
性の説明は、以下のとおりである。論理値「１」の状態
に通常設定されるＭＡＲＧＩＮＢピン３０が用いられ
て、プログラムされないメモリ・セルにおけるマージン
検証を付勢する。先に述べたように、メモリ・セル１０
は、メモリ・セルの系統的な入力オフセット電圧と差動
入力バイアス電圧設計の組合わせを介して論理値「０」
の状態に等しいそのプログラムされないＱ出力に達す
る。ｐ−チャネルＭＯＳトランジスタ３２を用いて、ト
ランジスタ３４をコレクタからエミッタへ短絡する。Ｍ
ＡＲＧＩＮＢ信号が活性低の状態となり、従ってこの入
力における論理値「０」がマージン検証機能を付勢す
る。このような条件下では、それぞれ信号ＩＮＰＲＯＧ
およびＩＮＢＩＡＳに対するメモリ・セルのピン１４お
よび１６間に現れる差動入力バイアス電圧がトランジス
タ３４のオン電圧だけ低減され、これは約３００ないし
７００ｍＶに等しい。プログラムされない状態のマージ
ン検証時は、実効メモリ・セル・オフセット電圧が比較
器の系統的な入力オフセット電圧に抵抗３６の抵抗値を
加えた和を電流Ｉ_refで乗じたものからなり、これは当
例によればそれぞれ３００ｍＶに２００ｍＶを加えた合
計５００ｍＶに等しい。

【００２８】メモリ・セルのプログラムされない出力状
態は、下記のように検証される。メモリ・セルの出力状
態がＭＡＲＧＩＮＢ信号の表明、即ちマージン検出回路
の付勢時に状態を変化するならば、メモリ・セル１０は
不充分なプログラムされない状態マージンを生じ、この
部分が排除される。ＭＡＲＧＩＮＢ信号の低表明時に出
力電圧が変化しなければ、メモリ・セルは充分なマージ
ンを持ち、従って通常の操作時に３２０ないし７５０ｍ
Ｖの範囲で最小マージンを持つことになる。

【００２９】本発明についてはその特定の事例に関して
開示されたが、これにより、頭書の特許請求の範囲に記
載されることを除いていかなる限定も意図されることは
ない。当業者は、本文の記述および図面を参照すれば本
発明の趣旨から逸脱することなく他の修正が可能である
ことを認識されよう。

【図面の簡単な説明】

【図１】本発明によるバイアス回路を含むプログラム可
能ＭＯＳトランジスタに基くメモリ・セルを示す回路図
である。

【図２】図１のメモリ・セルを示す回路図である。

【図３】プログラミング電圧マージン検査を行うための
本発明によるバイアス回路を更に示す回路図である。

【符号の説明】

１０メモリ・セル１２電圧コンパレータ回路１４第１の反転入力１６第２の非反転入力１８電圧オフセット回路（Ｖ_off）２０出力ピン２４ピン２５ディジタル／アナログ（Ｄ／Ａ）・コンバータ２６バイアス回路２８入力線２９接地３０検証テスト入力線３２Ｎ−チャネルＭＯＳトランジスタ３４ＮＰＮバイポーラ接合トランジスタ（ＢＪＴ）３８プログラム可能ＭＯＳトランジスタ４０ゲート−ドレーンが接続されたＭＯＳトランジス
タ４４第１のトランジスタ７０プログラミング入力

───────────────────────────────────────────────────── フロントページの続き (72)発明者デニス・マイケル・コグリンアメリカ合衆国インディアナ州46033，カーメル，カーリ・レーン 3133 (72)発明者マーク・ビリングズ・キーニーアメリカ合衆国インディアナ州46902，ココモ，サウス・150・イースト 3201

Claims

【特許請求の範囲】

【請求項１】第１の入力（１４）と第２の入力（１
６）とを含む差動入力を有する電圧コンパレータ（１
２）と、プログラムされた状態とプログラムされない状態とを有
する、プログラミング信号（ＨＶＤＲＡＩＮ）を受取る
第１のトランジスタ（４４）と、メモリ・セル（１０）からの出力を提供する出力（Ｑ）
と、トランジスタ（４４）の実効閾値電圧を増加することに
より、メモリ・セルをプログラムしかつ電圧レベルを前
記出力（Ｑ）に設定するため、プログラミング信号（Ｈ
ＶＤＲＡＩＮ）を受取るプログラミング入力（７０）
と、メモリ・セルが適正に動作しているかどうかを検証する
検証回路とを備えるプログラム可能メモリ・セル。
【請求項２】コンパレータ（１２）の第１の入力（１
４）と第２の入力（１６）とに結合されて、差動入力電
圧を生成するバイアス回路（２６）と、入力オフセット電圧を供給するため、コンパレータ（１
２）の第２の入力（１６）へ印加される電圧オフセット
回路（１８）とを更に備える請求項１記載のメモリ・セ
ル。
【請求項３】前記検証回路が、テスト電圧（ＨＶＤＲ
ＡＩＮ）をトランジスタ（４４）に与えるテスト手段
と、プログラミング入力（７０）における電流を測定す
る電流測定手段とを含み、テスト電圧（ＨＶＤＲＡＩＮ）が印加される時にプログ
ラミング入力（７０）に流れる所定の電流が、トランジ
スタ（４４）のプログラムされた閾値電圧が適正でない
ことを表示する請求項１記載のメモリ・セル。
【請求項４】前記検証回路は、テスト入力（３０）に
テスト信号（ＭＡＲＧＩＮＢ）を印加しかつメモリ・セ
ル（１０）の出力（Ｑ）における状態の変化について検
査することによって、プログラムされない状態の電圧マ
ージンについて検査する請求項１記載のメモリ・セル。
【請求項５】テスト入力（３０）は、ＮＰＮトランジ
スタ（３４）と並列に接続されたＮ−チャネル・トラン
ジスタ（３２）を含み、Ｎ−チャネル・トランジスタ（３２）が、テスト信号
（ＭＡＲＧＩＮＢ）に応答して、ＮＰＮトランジスタ
（３４）を短絡することによって、コンパレータ（１
２）の第１の入力（１４）と第２の入力（１６）との間
に印加された差動入力電圧を低減する、請求項４記載の
メモリ・セル。
【請求項６】前記プログラミング入力（７０）が更
に、プログラミング信号より小さな事前テスト電圧を受
取り、該事前テスト電圧が、メモリ・セルの恒久的なプ
ログラミングに先立ち事前テスト・プログラミング検査
を許容する請求項１記載のメモリ・セル。
【請求項７】前記出力がディジタル／アナログ・コン
バータ（２５）に結合される請求項１記載のメモリ・セ
ル。