JPH11203884A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11203884A JPH11203884A JP297998A JP297998A JPH11203884A JP H11203884 A JPH11203884 A JP H11203884A JP 297998 A JP297998 A JP 297998A JP 297998 A JP297998 A JP 297998A JP H11203884 A JPH11203884 A JP H11203884A
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Abstract
(57)【要約】
【課題】 書き込みに必要な電流を十分に供給すること
ができるとともに、書込動作からベリファイ動作への切
り替えの際の必要な時間を短くすることができる半導体
記憶装置を提供する。 【解決手段】 浮遊ゲートに電荷が注入されるか否かに
よって情報の記憶を行う記憶素子をマトリクス配置し、
ロウデコーダ５２の出力とカラムデコーダ５３の出力と
によって記憶素子を特定するようにした半導体記憶装置
において、書込時には書込に必要な電位を出力部から供
給し、書込以外の時には出力部をオープンにする書込ド
ライバ・デコーダ回路５７を、カラムデコーダ５３とは
別の領域に配置し、前記出力部を前記記憶素子に繋がる
ビットライン７１，７２に接続した。
ができるとともに、書込動作からベリファイ動作への切
り替えの際の必要な時間を短くすることができる半導体
記憶装置を提供する。 【解決手段】 浮遊ゲートに電荷が注入されるか否かに
よって情報の記憶を行う記憶素子をマトリクス配置し、
ロウデコーダ５２の出力とカラムデコーダ５３の出力と
によって記憶素子を特定するようにした半導体記憶装置
において、書込時には書込に必要な電位を出力部から供
給し、書込以外の時には出力部をオープンにする書込ド
ライバ・デコーダ回路５７を、カラムデコーダ５３とは
別の領域に配置し、前記出力部を前記記憶素子に繋がる
ビットライン７１，７２に接続した。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に情報を書
き換えることが可能な半導体記憶装置（例えば、ＥＥＰ
ＲＯＭや一括消去型のＥＥＰＲＯＭなど）に関する。
き換えることが可能な半導体記憶装置（例えば、ＥＥＰ
ＲＯＭや一括消去型のＥＥＰＲＯＭなど）に関する。
【０００２】
【従来の技術】図５（ａ）は、半導体記憶装置における
一つの記憶素子を簡略的に示した断面図である。半導体
基板１の表面には、ソース／ドレインとなる拡散領域
２，３が形成されている。前記拡散領域２，３間に存在
するチャネルの上方には、絶縁膜４を介して、浮遊ゲー
ト５が形成されている。更に、この浮遊ゲート５の上方
には、絶縁膜６を介して、制御ゲート７が形成されてい
る。そして、前記浮遊ゲート５及び制御ゲート７を跨
ぎ、前記拡散領域２，３上に至るようにセレクトゲート
８が絶縁膜９を介して形成されている。同図（ｂ）は、
同図（ａ）の構造に対応する記号を示している。
一つの記憶素子を簡略的に示した断面図である。半導体
基板１の表面には、ソース／ドレインとなる拡散領域
２，３が形成されている。前記拡散領域２，３間に存在
するチャネルの上方には、絶縁膜４を介して、浮遊ゲー
ト５が形成されている。更に、この浮遊ゲート５の上方
には、絶縁膜６を介して、制御ゲート７が形成されてい
る。そして、前記浮遊ゲート５及び制御ゲート７を跨
ぎ、前記拡散領域２，３上に至るようにセレクトゲート
８が絶縁膜９を介して形成されている。同図（ｂ）は、
同図（ａ）の構造に対応する記号を示している。
【０００３】図６は、前記図５（ａ）の記憶素子をマト
リクス状に多数配置して成るメモリアレイを図５（ｂ）
の記号を用いて示した図である。最上行の横方向に並ぶ
記憶素子の各セレクトゲート８には図示しないロウデコ
ーダからの出力ＷＬ１が供給され、以下、次行の横方向
に並ぶ記憶素子のセレクトゲート８には出力ＷＬ２が、
更にその次行の横方向に並ぶ記憶素子のセレクトゲート
８には出力ＷＬ３が供給されるというようにワードライ
ンが接続されている。また、各行において、隣り合う記
憶素子は、互いの制御ゲート７及びソースとなる拡散領
域２を接続させてペアを成している。各行の一つのペア
を一対のトランジスタ１１，１２によって列方向に接続
してなるグループをセクターと呼ぶ。各セクター内のペ
アを成す記憶素子の一方のドレインを成す拡散領域３に
はトランジスタ１１を介して第１ビットラインからの出
力ＢＬ１が供給され、他方のドレインを成す拡散領域３
にはトランジスタ１２を介して第２ビットラインからの
出力ＢＬ２が供給される。前記トランジスタ１１とトラ
ンジスタ１２の各ゲートには、図示しないカラムデコー
ダからの出力Ｙ（Ｙ１，Ｙ２，…）が供給される。ま
た、各セクター内の記憶素子の制御ゲート７には、出力
ＣＧ（ＣＧ１，ＣＧ２，…）が供給され、ソースとなる
拡散領域２には、出力ＶＧ（ＶＧ１，ＶＧ２，…）が供
給される。
リクス状に多数配置して成るメモリアレイを図５（ｂ）
の記号を用いて示した図である。最上行の横方向に並ぶ
記憶素子の各セレクトゲート８には図示しないロウデコ
ーダからの出力ＷＬ１が供給され、以下、次行の横方向
に並ぶ記憶素子のセレクトゲート８には出力ＷＬ２が、
更にその次行の横方向に並ぶ記憶素子のセレクトゲート
８には出力ＷＬ３が供給されるというようにワードライ
ンが接続されている。また、各行において、隣り合う記
憶素子は、互いの制御ゲート７及びソースとなる拡散領
域２を接続させてペアを成している。各行の一つのペア
を一対のトランジスタ１１，１２によって列方向に接続
してなるグループをセクターと呼ぶ。各セクター内のペ
アを成す記憶素子の一方のドレインを成す拡散領域３に
はトランジスタ１１を介して第１ビットラインからの出
力ＢＬ１が供給され、他方のドレインを成す拡散領域３
にはトランジスタ１２を介して第２ビットラインからの
出力ＢＬ２が供給される。前記トランジスタ１１とトラ
ンジスタ１２の各ゲートには、図示しないカラムデコー
ダからの出力Ｙ（Ｙ１，Ｙ２，…）が供給される。ま
た、各セクター内の記憶素子の制御ゲート７には、出力
ＣＧ（ＣＧ１，ＣＧ２，…）が供給され、ソースとなる
拡散領域２には、出力ＶＧ（ＶＧ１，ＶＧ２，…）が供
給される。
【０００４】ここで、実際には、前記の第１ビットライ
ンおよび第２ビットラインは各々例えば８本のビットラ
インからなり、また、この本数に対応するように８個の
記憶素子が設けられる。図７は、メモリアレイ２１、ロ
ウデコーダ２２、カラムデコーダ２３、及びセンスアン
プ群２４の接続関係を示している。各ビットデータ（Ｄ
ＡＴＡ０〜ＤＡＴＡ７）は、ビットライン（ＢＬ）にて
各々センスアンプ（ＳＡ）に与えられることになる。
ンおよび第２ビットラインは各々例えば８本のビットラ
インからなり、また、この本数に対応するように８個の
記憶素子が設けられる。図７は、メモリアレイ２１、ロ
ウデコーダ２２、カラムデコーダ２３、及びセンスアン
プ群２４の接続関係を示している。各ビットデータ（Ｄ
ＡＴＡ０〜ＤＡＴＡ７）は、ビットライン（ＢＬ）にて
各々センスアンプ（ＳＡ）に与えられることになる。
【０００５】図８は、センスアンプ（ＳＡ）の具体的構
成を示した回路図である。この図８において、点線枠ａ
で囲まれた回路はレベルシフタ（ドライバ）であり、デ
ータの書き込み時に所定の電位を発生させ、この電位を
カラムデコーダに与える。また、点線枠ｂで囲まれた回
路は、書込時、ベリファイ時、リード時などの状態に応
じた制御を行うための回路である。
成を示した回路図である。この図８において、点線枠ａ
で囲まれた回路はレベルシフタ（ドライバ）であり、デ
ータの書き込み時に所定の電位を発生させ、この電位を
カラムデコーダに与える。また、点線枠ｂで囲まれた回
路は、書込時、ベリファイ時、リード時などの状態に応
じた制御を行うための回路である。
【０００６】
【発明が解決しようとする課題】ところで、この種の従
来の半導体記憶装置では、上述のごとく、書込制御はカ
ラムデコーダ及びドライバによって行っており、書込性
能の向上を図ろうとすると、カラムデコーダ及びドライ
バは、書き込みに必要な電流を十分に供給することが可
能な回路としなければならない。しかしながら、上記ド
ライバの出力はカラムデコーダを介してメモリアレイに
与えられるため、電流を十分に供給することが可能な回
路を実現することは容易でない。
来の半導体記憶装置では、上述のごとく、書込制御はカ
ラムデコーダ及びドライバによって行っており、書込性
能の向上を図ろうとすると、カラムデコーダ及びドライ
バは、書き込みに必要な電流を十分に供給することが可
能な回路としなければならない。しかしながら、上記ド
ライバの出力はカラムデコーダを介してメモリアレイに
与えられるため、電流を十分に供給することが可能な回
路を実現することは容易でない。
【０００７】また、書き込みと読み出しの双方において
前記ドライバ（Ｙゲート）から電位の伝達を行うため、
書込動作からベリファイ動作への切り替えの際に長時間
のウェイトサイクルが必要となる。なお、書込電圧印加
動作とベリファイ読出動作の切り替えを短時間で行うた
めに、ワード線印加電圧の切換制御回路を設けた技術が
知られている（特開平８−２９７９８８号公報参照）。
また、データ線の抵抗成分による電圧降下分を書込負荷
回路側で補償することで書込特性の改善を図った技術が
知られている（特開平６−１５０６７０号公報参照）。
前記ドライバ（Ｙゲート）から電位の伝達を行うため、
書込動作からベリファイ動作への切り替えの際に長時間
のウェイトサイクルが必要となる。なお、書込電圧印加
動作とベリファイ読出動作の切り替えを短時間で行うた
めに、ワード線印加電圧の切換制御回路を設けた技術が
知られている（特開平８−２９７９８８号公報参照）。
また、データ線の抵抗成分による電圧降下分を書込負荷
回路側で補償することで書込特性の改善を図った技術が
知られている（特開平６−１５０６７０号公報参照）。
【０００８】この発明は、上記の事情に鑑み、書き込み
に必要な電流を十分に供給することができるとともに、
書込動作からベリファイ動作への切り替に必要な時間を
短くすることができる半導体記憶装置を提供することを
目的とする。
に必要な電流を十分に供給することができるとともに、
書込動作からベリファイ動作への切り替に必要な時間を
短くすることができる半導体記憶装置を提供することを
目的とする。
【０００９】
【課題を解決するための手段】この発明の半導体記憶装
置は、上記の課題を解決するために、浮遊ゲートに電荷
が注入されるか否かによって情報の記憶を行う記憶素子
をマトリクス配置し、ロウデコーダの出力とカラムデコ
ーダの出力とによって記憶素子を特定するようにした半
導体記憶装置において、書込時には書込に必要な電位を
出力部から供給し、書込以外の時には出力部をオープン
にする書込ドライバ・デコーダ回路を、前記カラムデコ
ーダとは別の領域に配置し、前記出力部を前記記憶素子
に繋がるビットラインに接続して成ることを特徴とす
る。
置は、上記の課題を解決するために、浮遊ゲートに電荷
が注入されるか否かによって情報の記憶を行う記憶素子
をマトリクス配置し、ロウデコーダの出力とカラムデコ
ーダの出力とによって記憶素子を特定するようにした半
導体記憶装置において、書込時には書込に必要な電位を
出力部から供給し、書込以外の時には出力部をオープン
にする書込ドライバ・デコーダ回路を、前記カラムデコ
ーダとは別の領域に配置し、前記出力部を前記記憶素子
に繋がるビットラインに接続して成ることを特徴とす
る。
【００１０】上記の構成であれば、書込ドライバ・デコ
ーダ回路は前記カラムデコーダとは別の領域に配置さ
れ、且つ書込の電位は前記ビットラインに直接的に供給
されるので、当該書込ドライバ・デコーダ回路として、
書き込みに必要な電流を十分に供給することができる回
路を実現することが容易になる。また、カラムデコーダ
側のドライブトランジスタは読出動作に必要なサイズで
十分なため、カラムデコーダ及びドライバを小面積で配
置することができる。
ーダ回路は前記カラムデコーダとは別の領域に配置さ
れ、且つ書込の電位は前記ビットラインに直接的に供給
されるので、当該書込ドライバ・デコーダ回路として、
書き込みに必要な電流を十分に供給することができる回
路を実現することが容易になる。また、カラムデコーダ
側のドライブトランジスタは読出動作に必要なサイズで
十分なため、カラムデコーダ及びドライバを小面積で配
置することができる。
【００１１】また、書込時には書込ドライバ・デコーダ
回路の出力は前記ビットラインに与えられるが、書込後
のベリファイチェック動作時には書込ドライバ・デコー
ダ回路は前記ビットラインに対してオープンとなる。こ
こで、書込のための電位の印加動作からベリファイチェ
ック動作への移行においては、カラムデコーダ（ドライ
バ）側で前記ビットラインの電位変化を生じさせる必要
はなく、カラムデコーダ（ドライバ）側では前記ビット
ラインに与える電位をベリファイ動作用の電位に設定し
ておけばよく、前記書込ドライバ・デコーダ回路が前記
ビットラインに対してオープンとなった時点で即座にベ
リファイ動作に切り替わることが可能となる。
回路の出力は前記ビットラインに与えられるが、書込後
のベリファイチェック動作時には書込ドライバ・デコー
ダ回路は前記ビットラインに対してオープンとなる。こ
こで、書込のための電位の印加動作からベリファイチェ
ック動作への移行においては、カラムデコーダ（ドライ
バ）側で前記ビットラインの電位変化を生じさせる必要
はなく、カラムデコーダ（ドライバ）側では前記ビット
ラインに与える電位をベリファイ動作用の電位に設定し
ておけばよく、前記書込ドライバ・デコーダ回路が前記
ビットラインに対してオープンとなった時点で即座にベ
リファイ動作に切り替わることが可能となる。
【００１２】前記記憶素子に繋がるビットラインには、
これに交差状にラインが接続され、このラインが前記カ
ラムデコーダに接続されることで、前記ビットラインが
書込ドライバ・デコーダ回路とカラムデコーダとで共用
されるようになっていてもよい。また、前記書込ドライ
バ・デコーダ回路は、前記マトリクス配置された記憶素
子を挟んで前記ロウデコーダに向かい合うように配置さ
れていてもよい。
これに交差状にラインが接続され、このラインが前記カ
ラムデコーダに接続されることで、前記ビットラインが
書込ドライバ・デコーダ回路とカラムデコーダとで共用
されるようになっていてもよい。また、前記書込ドライ
バ・デコーダ回路は、前記マトリクス配置された記憶素
子を挟んで前記ロウデコーダに向かい合うように配置さ
れていてもよい。
【００１３】
【発明の実施の形態】以下、この発明の実施の形態を図
に基づいて説明する。
に基づいて説明する。
【００１４】図１は、この実施の形態の半導体記憶装置
を示した回路構成図である。この図１では、メモリアレ
イ５１としてその一部分を示しており、実際には、かか
る図に示されている一部分が左右方向に多数設けられて
いる。また、メモリアレイ５１を構成している記憶素子
の構造は、図５と同様であるので、図５における符号と
同一の符号を付記している。
を示した回路構成図である。この図１では、メモリアレ
イ５１としてその一部分を示しており、実際には、かか
る図に示されている一部分が左右方向に多数設けられて
いる。また、メモリアレイ５１を構成している記憶素子
の構造は、図５と同様であるので、図５における符号と
同一の符号を付記している。
【００１５】各行の記憶素子の各セレクトゲート８には
ロウデコーダ５２からの出力ＷＬ（ＷＬ０，ＷＬ１，
…，ＷＬ６３）が供給される。また、各行において、隣
り合う記憶素子は、互いの制御ゲート７及びソースとな
る拡散領域２を接続させてペアを成している。各行の一
つのペアを一対のトランジスタ６１，６２によって列方
向に接続してなるグループをセクターと呼ぶ。図１で
は、中心部に設けられている４つのトランジスタ６１，
６１，６２，６２のうち、下側の一対のトランジスタ６
１，６２は出力ＷＬ０〜ＷＬ３１を受ける記憶素子に対
応し、上側の一対のトランジスタ６１，６２と出力ＷＬ
３２〜ＷＬ６３を受ける記憶素子に対応している。セク
ター内のペアを成す記憶素子の一方のドレインを成す拡
散領域３には、前記トランジスタ６１を介して第１ビッ
トライン５４からの出力ＢＬ１が供給され、他方のドレ
インを成す拡散領域３にはトランジスタ６２を介して第
２ビットライン５５からの出力ＢＬ２が供給される。前
記トランジスタ６１とトランジスタ６２の各ゲートに
は、ラインＣによって、カラムデコーダ５３からの出力
Ｙが供給される。また、各セクター内の記憶素子の制御
ゲート７には、ラインＡによってコントロールゲート出
力が供給され、ソースとなる拡散領域２には、ラインＢ
によって、カラムデコーダ５３からの出力ＶＧ（バーチ
ャルグランド）が供給される。
ロウデコーダ５２からの出力ＷＬ（ＷＬ０，ＷＬ１，
…，ＷＬ６３）が供給される。また、各行において、隣
り合う記憶素子は、互いの制御ゲート７及びソースとな
る拡散領域２を接続させてペアを成している。各行の一
つのペアを一対のトランジスタ６１，６２によって列方
向に接続してなるグループをセクターと呼ぶ。図１で
は、中心部に設けられている４つのトランジスタ６１，
６１，６２，６２のうち、下側の一対のトランジスタ６
１，６２は出力ＷＬ０〜ＷＬ３１を受ける記憶素子に対
応し、上側の一対のトランジスタ６１，６２と出力ＷＬ
３２〜ＷＬ６３を受ける記憶素子に対応している。セク
ター内のペアを成す記憶素子の一方のドレインを成す拡
散領域３には、前記トランジスタ６１を介して第１ビッ
トライン５４からの出力ＢＬ１が供給され、他方のドレ
インを成す拡散領域３にはトランジスタ６２を介して第
２ビットライン５５からの出力ＢＬ２が供給される。前
記トランジスタ６１とトランジスタ６２の各ゲートに
は、ラインＣによって、カラムデコーダ５３からの出力
Ｙが供給される。また、各セクター内の記憶素子の制御
ゲート７には、ラインＡによってコントロールゲート出
力が供給され、ソースとなる拡散領域２には、ラインＢ
によって、カラムデコーダ５３からの出力ＶＧ（バーチ
ャルグランド）が供給される。
【００１６】第１ビットライン５４及び第２ビットライ
ン５５は、書込ドライバ・デコーダ回路５７の出力部に
接続されている。この書込ドライバ・デコーダ回路５７
は、前記カラムデコーダ５３とは別の領域に配置されて
いる。そして、第１ビットライン５４及び第２ビットラ
イン５５に対して交差するようにライン７１，７２が設
けられており、このライン７１，７２は、図の点Ｄにお
いてビットライン５４，５５に各々接続されている。上
記のライン７１，７２は、カラムデコーダ５３に接続さ
れている。
ン５５は、書込ドライバ・デコーダ回路５７の出力部に
接続されている。この書込ドライバ・デコーダ回路５７
は、前記カラムデコーダ５３とは別の領域に配置されて
いる。そして、第１ビットライン５４及び第２ビットラ
イン５５に対して交差するようにライン７１，７２が設
けられており、このライン７１，７２は、図の点Ｄにお
いてビットライン５４，５５に各々接続されている。上
記のライン７１，７２は、カラムデコーダ５３に接続さ
れている。
【００１７】図１における出力ＷＬ、ラインＡ，Ｂ，Ｃ
及び点Ｄの書込時、ベリファイ時、及び読出時における
印加電位を選択と非選択とに分けて下記の表１に示す。
及び点Ｄの書込時、ベリファイ時、及び読出時における
印加電位を選択と非選択とに分けて下記の表１に示す。
【００１８】
【表１】
【００１９】図２は、前記の書込ドライバ・デコーダ回
路５７の具体的構成を示した回路図である。この書込ド
ライバ・デコーダ回路５７には、Bit0-0，Bit0-1，Bit
0-2，Bit0-3，Bit1-0，…，…，Bit6-3，Bit7-0，Bit
7-1，Bit7-2，Bit7-3の合計３２本の出力部が存在して
いる。各出力部は、書き込み時ドレイン電位（５Ｖ）と
なる電源とＧＮＤ間に繋がれた二つのＮチャネルトラン
ジスタ８１，８２の接続点に設けられる。前記二つのト
ランジスタ８１，８２の一方のゲートにはレベルシフタ
８３を介してインバータ８４及び２入力ナンド回路８５
がこの順で接続されており、他方のゲートにはインバー
タ８６及び２入力ナンド回路８７がこの順で接続されて
いる。前記各々の２入力ナンド回路８５，８７の第１の
入力部には、書込時にはＨｉｇｈとなり他の場合はＬｏ
ｗとなる信号Ｐが入力される。この信号Ｐは図示しない
コントロールロジック（図８の点線枠ｂに相当する回
路）から供給される。そして、２入力ナンド回路８５の
第２の入力部には３入力ナンド回路８９の出力が供給さ
れ、２入力ナンド回路８７の第２の入力部には３入力ナ
ンド回路８９の出力がインバータ８９によって反転され
て供給される。
路５７の具体的構成を示した回路図である。この書込ド
ライバ・デコーダ回路５７には、Bit0-0，Bit0-1，Bit
0-2，Bit0-3，Bit1-0，…，…，Bit6-3，Bit7-0，Bit
7-1，Bit7-2，Bit7-3の合計３２本の出力部が存在して
いる。各出力部は、書き込み時ドレイン電位（５Ｖ）と
なる電源とＧＮＤ間に繋がれた二つのＮチャネルトラン
ジスタ８１，８２の接続点に設けられる。前記二つのト
ランジスタ８１，８２の一方のゲートにはレベルシフタ
８３を介してインバータ８４及び２入力ナンド回路８５
がこの順で接続されており、他方のゲートにはインバー
タ８６及び２入力ナンド回路８７がこの順で接続されて
いる。前記各々の２入力ナンド回路８５，８７の第１の
入力部には、書込時にはＨｉｇｈとなり他の場合はＬｏ
ｗとなる信号Ｐが入力される。この信号Ｐは図示しない
コントロールロジック（図８の点線枠ｂに相当する回
路）から供給される。そして、２入力ナンド回路８５の
第２の入力部には３入力ナンド回路８９の出力が供給さ
れ、２入力ナンド回路８７の第２の入力部には３入力ナ
ンド回路８９の出力がインバータ８９によって反転され
て供給される。
【００２０】前記３入力ナンド回路８８の第１の入力部
はデータ線に接続され、第２，第３の入力部はラインＸ
0 ，Ｘ1 ，Ｙ0b，Ｙ0 のいずれかに接続される。ライン
Ｘ0，Ｘ1 ，Ｙ0b，Ｙ0 のいずれに接続されるかは、例
えば、前記出力部Bit0-0…におけるハイフンの後の数字
が０であればＸ0 とＹ0bに、数字が１であればＸ0 とＹ
0 に、という具合になっている。前記のラインＸ0 ，Ｘ
1 ，Ｙ0b，Ｙ0 には、図３に示す回路が接続されてる。
この回路は、入力されるアドレス（ＹＡｉｎ0b，ＸＡｉ
ｎ6b）に基づいて、ラインＸ0 ，Ｘ1 ，Ｙ0b，Ｙ0 に
“０”又は“１”を設定する。なお、レベルシフタ８３
は図４の点線枠内に示されている構成を有している。
はデータ線に接続され、第２，第３の入力部はラインＸ
0 ，Ｘ1 ，Ｙ0b，Ｙ0 のいずれかに接続される。ライン
Ｘ0，Ｘ1 ，Ｙ0b，Ｙ0 のいずれに接続されるかは、例
えば、前記出力部Bit0-0…におけるハイフンの後の数字
が０であればＸ0 とＹ0bに、数字が１であればＸ0 とＹ
0 に、という具合になっている。前記のラインＸ0 ，Ｘ
1 ，Ｙ0b，Ｙ0 には、図３に示す回路が接続されてる。
この回路は、入力されるアドレス（ＹＡｉｎ0b，ＸＡｉ
ｎ6b）に基づいて、ラインＸ0 ，Ｘ1 ，Ｙ0b，Ｙ0 に
“０”又は“１”を設定する。なお、レベルシフタ８３
は図４の点線枠内に示されている構成を有している。
【００２１】読出時および書込後のベリファイチェック
動作時には、ロウデコーダ５２及びカラムデコーダ５３
にてデコードされ、特定された記憶素子について、ライ
ン７１，７２に流れる電流がセンスアンプ５６によって
検出される。このとき、センスアンプ５６によって、ラ
イン７１，７２には１．２Ｖが印加される（表１参
照）。また、このときには、書込ドライバ・デコーダ回
路５７においては、信号ＰがＬｏｗになっているため、
ナンド回路８５，８７の出力はＨｉｇｈになり、ビット
出力部は電源及びＧＮＤの双方に対して非接続状態（オ
ープン）となる。
動作時には、ロウデコーダ５２及びカラムデコーダ５３
にてデコードされ、特定された記憶素子について、ライ
ン７１，７２に流れる電流がセンスアンプ５６によって
検出される。このとき、センスアンプ５６によって、ラ
イン７１，７２には１．２Ｖが印加される（表１参
照）。また、このときには、書込ドライバ・デコーダ回
路５７においては、信号ＰがＬｏｗになっているため、
ナンド回路８５，８７の出力はＨｉｇｈになり、ビット
出力部は電源及びＧＮＤの双方に対して非接続状態（オ
ープン）となる。
【００２２】一方、書込時には、書込ドライバ・デコー
ダ回路５７の出力（選択→０Ｖ，非選択→３Ｖ：表１参
照）が前記ビットライン５４，５５に与えられる。
ダ回路５７の出力（選択→０Ｖ，非選択→３Ｖ：表１参
照）が前記ビットライン５４，５５に与えられる。
【００２３】上記の構成であれば、書込ドライバ・デコ
ーダ回路５７は前記カラムデコーダ５３とは別の領域に
配置され、且つ書込の電位は前記ビットライン５４，５
５に直接的に供給されるので、当該書込ドライバ・デコ
ーダ回路５７として、書き込みに必要な電流を十分に供
給することができる回路を実現することが容易になる。
また、カラムデコーダ５３側のドライブトランジスタは
読出動作に必要なサイズで十分なため、カラムデコーダ
及びドライバ（センスアンプ５６内に存在）を小面積で
配置することができる。具体的には、図８に示した従来
のセンスアンプにおいて、一点鎖線で示される回路部分
を不要にすることができる。
ーダ回路５７は前記カラムデコーダ５３とは別の領域に
配置され、且つ書込の電位は前記ビットライン５４，５
５に直接的に供給されるので、当該書込ドライバ・デコ
ーダ回路５７として、書き込みに必要な電流を十分に供
給することができる回路を実現することが容易になる。
また、カラムデコーダ５３側のドライブトランジスタは
読出動作に必要なサイズで十分なため、カラムデコーダ
及びドライバ（センスアンプ５６内に存在）を小面積で
配置することができる。具体的には、図８に示した従来
のセンスアンプにおいて、一点鎖線で示される回路部分
を不要にすることができる。
【００２４】また、書込時には書込ドライバ・デコーダ
回路５７の出力は前記ビットライン５４，５５に与えら
れるが、書込後のベリファイチェック動作時には書込ド
ライバ・デコーダ回路５７は前記ビットライン５４，５
５に対してオープンとなる。ここで、書込のための電位
の印加動作からベリファイチェック動作への移行におい
ては、カラムデコーダ（センスアンプ）側で前記ビット
ラインの電位変化を生じさせる必要はなく、カラムデコ
ーダ（センスアンプ）側での前記ビットラインに与える
電位はベリファイ動作用の電位（１．２Ｖ）に設定され
ていればよく、前記書込ドライバ・デコーダ回路５７が
前記ビットライン５４，５５に対してオープンとなった
時点で即座にベリファイ動作に切り替わることが可能と
なる。
回路５７の出力は前記ビットライン５４，５５に与えら
れるが、書込後のベリファイチェック動作時には書込ド
ライバ・デコーダ回路５７は前記ビットライン５４，５
５に対してオープンとなる。ここで、書込のための電位
の印加動作からベリファイチェック動作への移行におい
ては、カラムデコーダ（センスアンプ）側で前記ビット
ラインの電位変化を生じさせる必要はなく、カラムデコ
ーダ（センスアンプ）側での前記ビットラインに与える
電位はベリファイ動作用の電位（１．２Ｖ）に設定され
ていればよく、前記書込ドライバ・デコーダ回路５７が
前記ビットライン５４，５５に対してオープンとなった
時点で即座にベリファイ動作に切り替わることが可能と
なる。
【００２５】
【発明の効果】以上説明したように、この発明によれ
ば、書き込みに必要な電流を十分に供給することを実現
しつつ、カラムデコーダの小サイズ化を図り、更に、書
込のための電位の印加動作からベリファイチェック動作
への移行が短時間で行えるという効果を奏する。
ば、書き込みに必要な電流を十分に供給することを実現
しつつ、カラムデコーダの小サイズ化を図り、更に、書
込のための電位の印加動作からベリファイチェック動作
への移行が短時間で行えるという効果を奏する。
【図１】この発明の半導体記憶装置を示す回路図であ
る。
る。
【図２】この発明の半導体記憶装置の書込ドライバ・デ
コーダ回路の具体的構成を示す回路図である。
コーダ回路の具体的構成を示す回路図である。
【図３】図２におけるラインＸ0 ，Ｘ1 ，Ｙ0b，Ｙ0 に
繋がる回路を示した回路図である。
繋がる回路を示した回路図である。
【図４】図２におけるレベルシフタの具体的構成を示し
た回路図である。
た回路図である。
【図５】同図（ａ）は記憶素子の一例を示す断面図であ
り、同図（ｂ）は同図（ａ）の構造に対応する記号を示
した図である。
り、同図（ｂ）は同図（ａ）の構造に対応する記号を示
した図である。
【図６】記憶素子をマトリクス状に多数配置して成るメ
モリアレイの一例を図５（ｂ）の記号を用いて示した図
である。
モリアレイの一例を図５（ｂ）の記号を用いて示した図
である。
【図７】メモリアレイと、ロウデコーダと、カラムデコ
ーダと、センスアンプとの配置関係を示した図である。
ーダと、センスアンプとの配置関係を示した図である。
【図８】従来のセンスアンプ（カラムドライバ部分）を
示した回路図である。
示した回路図である。
２，３拡散領域 ５ 浮遊ゲート ７ 制御ゲート ８ セレクトゲート ５１ メモリアレイ ５２ ロウデコーダ ５３ カラムデコーダ ５４ 第１ビットライン ５５ 第２ビットライン ５６ センスアンプ ６１ トランジスタ ６２ トランジスタ ７１ ライン ７２ ライン
Claims (3)
- 【請求項１】 浮遊ゲートに電荷が注入されるか否かに
よって情報の記憶を行う記憶素子をマトリクス配置し、
ロウデコーダの出力とカラムデコーダの出力とによって
記憶素子を特定するようにした半導体記憶装置におい
て、 書込時には書込に必要な電位を出力部から供給し、書込
以外の時には出力部をオープンにする書込ドライバ・デ
コーダ回路を、前記カラムデコーダとは別の領域に配置
し、前記出力部を前記記憶素子に繋がるビットラインに
接続して成ることを特徴とする半導体記憶装置。 - 【請求項２】 前記記憶素子に繋がるビットラインに
は、これに交差状にラインが接続され、このラインが前
記カラムデコーダに接続されることで、前記ビットライ
ンが書込ドライバ・デコーダ回路とカラムデコーダとで
共用されることを特徴とする請求項１に記載の半導体記
憶装置。 - 【請求項３】 前記書込ドライバ・デコーダ回路は、前
記マトリクス配置された記憶素子を挟んで前記ロウデコ
ーダに向かい合うように配置されていることを特徴とす
る請求項１又は請求項２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP297998A JPH11203884A (ja) | 1998-01-09 | 1998-01-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP297998A JPH11203884A (ja) | 1998-01-09 | 1998-01-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203884A true JPH11203884A (ja) | 1999-07-30 |
Family
ID=11544502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP297998A Pending JPH11203884A (ja) | 1998-01-09 | 1998-01-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203884A (ja) |
-
1998
- 1998-01-09 JP JP297998A patent/JPH11203884A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060104 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060303 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060704 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060904 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061017 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061023 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20061208 |