JPH11194713A - Display device - Google Patents
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- JPH11194713A JPH11194713A JP36856197A JP36856197A JPH11194713A JP H11194713 A JPH11194713 A JP H11194713A JP 36856197 A JP36856197 A JP 36856197A JP 36856197 A JP36856197 A JP 36856197A JP H11194713 A JPH11194713 A JP H11194713A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、映像等を表示する
表示装置に関する。The present invention relates to a display device for displaying an image or the like.
【０００２】[0002]
【従来の技術】従来の表示装置として、図３〜５に示す
液晶表示装置が知られている。この液晶表示装置は、図
３に示すように、コントロール基板１とガラス基板２、
及びこの両基板１、２に両端部を接続されたＦＰＣ（fl
exible printed circuit）３とを有している。コントロ
ール基板１には、色処理・反転回路４、タイミング発生
回路５、及びこのタイミング発生回路５に接続された対
向電極駆動回路６が配置されている。2. Description of the Related Art As a conventional display device, a liquid crystal display device shown in FIGS. As shown in FIG. 3, the liquid crystal display device includes a control substrate 1 and a glass substrate 2,
And an FPC (flc) having both ends connected to the substrates 1 and 2
exible printed circuit) 3. On the control board 1, a color processing / inversion circuit 4, a timing generation circuit 5, and a counter electrode driving circuit 6 connected to the timing generation circuit 5 are arranged.
【０００３】ガラス基板２には、ソースドライバ７とゲ
ートドライバ８とがＣＯＧ（chip on glass）実装され
ているとともに、これら両ドライバ７、８により駆動さ
れるＴＦＴパネル９が配置されている。そして、ソース
ドライバ７は、ＦＰＣ３を介して色処理・反転回路４と
タイミング発生回路５とに接続され、ゲートドライバ８
は、ＦＰＣ３を介してタイミング発生回路５に接続され
ている。On the glass substrate 2, a source driver 7 and a gate driver 8 are mounted on a chip-on-glass (COG), and a TFT panel 9 driven by the drivers 7 and 8 is arranged. The source driver 7 is connected to the color processing / inversion circuit 4 and the timing generation circuit 5 via the FPC 3, and the gate driver 8
Are connected to the timing generation circuit 5 via the FPC 3.
【０００４】前記ＴＦＴパネル９は、図４に示すよう
に、下部のトランジスタ生成基板１０とこのトランジス
タ生成基板１０に対向する対向ガラス基板１１とを有し
ている。対向ガラス基板１１側に配置されたＶＣＯＭ
（対向電極駆動信号）配線１６と、トランジスタ生成基
板１０側に配置されたＣＳ（コンデンサ駆動信号）配線
１７とは、接続クロスポイント１２にて結合されＦＰＣ
３を介して対向電極駆駆動回路６に接続されている。[0004] As shown in FIG. 4, the TFT panel 9 has a lower transistor generating substrate 10 and an opposing glass substrate 11 facing the transistor generating substrate 10. VCOM arranged on the opposite glass substrate 11 side
The (counter electrode drive signal) wiring 16 and the CS (capacitor drive signal) wiring 17 arranged on the transistor generation substrate 10 side are connected at the connection cross point 12 and
3 is connected to the opposing electrode driving circuit 6.
【０００５】すなわち、ＴＦＴパネル９における１画素
には、前記両ドライバ７、８からの配線の他に、図５に
示すように蓄積コンデンサへの配線ＣＳと対向電極への
配線ＶＣＯＭとが必要であり、一方の配線ＣＳはトラン
ジスタ生成基板１０の上面に設けられ、他方の配線ＶＣ
ＯＭは対向ガラス基板１１の下面に設けられる。また、
通常ＶＣＯＭとＣＳは同一の信号が用いられており、し
たがって図４をもって前述したように、ＣＳ配線１７と
ＶＣＯＭ配線１６とは、接続クロスポイイント１２にて
結合されている。That is, one pixel in the TFT panel 9 needs a wiring CS to a storage capacitor and a wiring VCOM to a counter electrode as shown in FIG. 5 in addition to the wiring from the drivers 7 and 8. And one wiring CS is provided on the upper surface of the transistor generation substrate 10 and the other wiring VC
The OM is provided on the lower surface of the opposite glass substrate 11. Also,
Normally, the same signal is used for VCOM and CS. Therefore, as described above with reference to FIG. 4, the CS wiring 17 and the VCOM wiring 16 are connected by the connection cross point 12.
【０００６】かかる構成において、色処理・反転回路４
は入力されるビデオ信号をＲＧＢの映像データに変換す
るとともに、反転処理して交流化し、タイミング発生回
路５は、同期信号Ｃ−ＳＹＮＣの同期をとって動作し制
御信号を生成出力する。これにより、ソースドライバ７
には色処理・反転回路４からのＲＧＢ信号とタイミング
発生回路５からの制御信号とからなるソースドライバ制
御信号ａが供給され、ゲートドライバ８にはタイミング
発生回路からゲートドライバ制御信号ｂが供給される。
また、対向電極駆動回路６には、タイミング発生回路５
からＶＣＯＭ作成用信号ｄが供給され、これに応答して
対向電極駆動回路６は対向電極駆動信号ｃを生成出力す
る。この対向電極駆動信号ｃは、接続クロスポイント１
２を介してＣＳ配線１７とＶＣＯＭ配線１６とに供給さ
れて、コンデンサ駆動信号ＣＳ及び対向電極駆動信号Ｖ
ＣＯＭとして機能する。In such a configuration, the color processing / inversion circuit 4
Converts the input video signal into RGB video data, inverts the video signal and converts it into AC, and the timing generation circuit 5 operates in synchronization with the synchronization signal C-SYNC to generate and output a control signal. Thereby, the source driver 7
Is supplied with a source driver control signal a composed of an RGB signal from the color processing / inversion circuit 4 and a control signal from the timing generation circuit 5, and a gate driver 8 is supplied with a gate driver control signal b from the timing generation circuit. You.
The counter electrode drive circuit 6 includes a timing generation circuit 5.
Supplies the VCOM creation signal d, and in response to this, the counter electrode drive circuit 6 generates and outputs a counter electrode drive signal c. This counter electrode drive signal c is connected to the connection cross point 1
2 are supplied to the CS wiring 17 and the VCOM wiring 16 via the capacitor driving signal CS and the common electrode driving signal V.
Functions as COM.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、かかる
従来の液晶表示装置にあっては、図３に示したように、
両ドライバ７、８とタイミング発生回路５とが別のＬＳ
Ｉで構成されているとともに、タイミング発生回路５が
コントロール基板１に配置され、両ドライバ７、８がガ
ラス基板２に配置されている。したがって、コントロー
ル基板１には、タイミング発生回路５を構成するタイミ
ング発生ＬＳＩ等の実装面積が必要となり、その結果基
板が大型化してしまう。However, in such a conventional liquid crystal display device, as shown in FIG.
Both drivers 7 and 8 and the timing generation circuit 5 are separate LS
I, the timing generation circuit 5 is disposed on the control substrate 1, and both drivers 7, 8 are disposed on the glass substrate 2. Therefore, the control board 1 requires a mounting area for a timing generation LSI or the like that forms the timing generation circuit 5, and as a result, the size of the board is increased.
【０００８】また、コントロール基板１とガラス基板２
との間に、ＦＰＣ３を介して多数の制御信号線を接続す
る必要がある。すなわち、コントロール基板１からＦＰ
Ｃ３を介してガラス基板２上に入力される信号は、前記
ソースドライバ制御信号ａとして、少なくともクロック
信号ＭＣＬＫ、スタート信号ＳＲＴ、クリア信号ＣＬ
Ｒ、出力イネーブルＯＥ、及び各映像信号Ｒ，Ｇ，Ｂの
７種であり、まずは７本の信号線が必要となる。また、
ゲートドライバ制御信号ｂとして、ゲートクロックＧＰ
ＣＫ、ゲートスタート信号ＧＳＲＴ、ゲート出力イネー
ブルＧＲＥＳの３種であり、３本の信号線が必要とな
る。さらに、対向電極駆動信号（ＶＣＯＭ）ｄ用の信号
線も必要となることから、少なくとも計１１本の信号線
が必要となる。したがって、かかる多数の信号線の配線
が不可欠となることにより、製造工程の長大化及びコス
ト増を招いてしまう。A control substrate 1 and a glass substrate 2
, A large number of control signal lines must be connected via the FPC 3. That is, from the control board 1 to the FP
A signal input to the glass substrate 2 via C3 includes at least a clock signal MCLK, a start signal SRT, and a clear signal CL as the source driver control signal a.
R, output enable OE, and each of the video signals R, G, and B. First, seven signal lines are required. Also,
As the gate driver control signal b, the gate clock GP
CK, a gate start signal GSRT, and a gate output enable GRES, which require three signal lines. Further, since a signal line for the counter electrode drive signal (VCOM) d is also required, at least a total of 11 signal lines are required. Therefore, since the wiring of such a large number of signal lines becomes indispensable, the manufacturing process becomes longer and the cost increases.
【０００９】さらに、これらコントロール基板１側から
多数の制御信号が、該コントロール基板１、ＦＰＣ３及
びガラス基板２上の配線で引き回されることから、遅延
量が信号間でばらついてしまい、その結果、液晶表示装
置の表示性能が劣化し、場合によっては誤作動が生じて
しまう。Further, since a large number of control signals from the control board 1 are routed through the wiring on the control board 1, the FPC 3 and the glass board 2, the amount of delay varies between the signals. In addition, the display performance of the liquid crystal display device is deteriorated, and a malfunction may occur in some cases.
【００１０】本発明は、このような従来の課題に鑑みて
なされたものであり、制御基板を小型化し得るととも製
造工程の短縮化とコストの低減を図ることができ、さら
には表示性能の向上を図ることのできる表示装置を提供
することを目的とするものである。The present invention has been made in view of such conventional problems, and can reduce the size of the control board, shorten the manufacturing process and reduce the cost, and further improve the display performance. It is an object of the present invention to provide a display device which can be improved.
【００１１】[0011]
【課題を解決するための手段】前記課題を解決するため
に請求項１記載の発明にあっては、所定のタイミングで
動作するドライブ回路と、このドライブ回路により駆動
されて表示動作する表示パネルとを備えた表示装置にお
いて、前記ドライブ回路の動作タイミングを制御する制
御手段を当該ドライブ回路に設けてある。したがって、
他の回路からドライブ回路にその動作タイミングを制御
するための制御信号を供給する必要がなく、該制御信号
を供給するための配線が不要となるとともに、他の回路
の規模を縮小し得る。According to the first aspect of the present invention, there is provided a drive circuit operating at a predetermined timing, and a display panel driven by the drive circuit to perform a display operation. , A control means for controlling the operation timing of the drive circuit is provided in the drive circuit. Therefore,
It is not necessary to supply a control signal for controlling the operation timing from another circuit to the drive circuit, so that wiring for supplying the control signal is not required, and the scale of the other circuit can be reduced.
【００１２】また、請求項２記載の発明にあっては、所
定のタイミングで動作するドライブ回路と、このドライ
ブ回路により駆動されて表示動作する表示パネルとを備
え、前記ドライブ回路が前記表示パネルの構成部材に配
置された表示装置において、前記表示パネルの構成部材
に、前記ドライブ回路の動作タイミングを制御する制御
手段を設けてある。したがって、他の回路から表示パネ
ルの構成部材にドライブ回路の動作タイミングを制御す
るための制御信号を供給する必要がなく、該制御信号を
供給するための配線が不要となるとともに、他の回路の
規模を縮小し得る。According to a second aspect of the present invention, there is provided a drive circuit which operates at a predetermined timing, and a display panel which is driven by the drive circuit and performs a display operation, wherein the drive circuit is provided on the display panel. In the display device disposed on the component, the component of the display panel is provided with control means for controlling the operation timing of the drive circuit. Therefore, there is no need to supply a control signal for controlling the operation timing of the drive circuit from another circuit to the constituent members of the display panel, and wiring for supplying the control signal is not required, and other circuits are not required. Can be scaled down.
【００１３】また、請求項３記載の発明にあっては、前
記ドライブ回路は、前記表示パネルの走査線を駆動する
ゲートドライバと信号線を駆動するソースドライバとで
構成され、いずれか一方のドライバに前記制御手段を設
けるとともに、他方のドライバに該制御手段からの制御
信号を供給するようにしてある。したがって、他の回路
から両ドライバの動作タイミングを制御するたの制御信
号を供給されずとも、両ドライバを所定の動作タイミン
グで動作させ得る。According to a third aspect of the present invention, the drive circuit includes a gate driver for driving a scan line of the display panel and a source driver for driving a signal line. Is provided with the control means, and a control signal from the control means is supplied to the other driver. Therefore, both drivers can be operated at a predetermined operation timing without supplying a control signal for controlling the operation timing of both drivers from another circuit.
【００１４】また、請求項４記載の発明にあっては、表
示パネルの走査線を駆動するゲートドライバと信号線を
駆動するソースドライバとを接続する接続配線を、前記
両ドライバが設けられた前記表示パネルの相対向する一
方の基板に形成し、該一方の基板に供給されるべき信号
を相対向する他方の基板側に回り込ませて、該他方の基
板側から供給するようにしてある。したがって、前記接
続配線と前記一方の基板に供給されるべき信号用の配線
とを、該一方の基板上の同一平面上で交差しない状態で
配置することが可能となる。よって、一方の基板を多層
にする必要がなく、クロストークの発生も回避される。Further, in the invention according to claim 4, a connection wiring for connecting a gate driver for driving a scanning line of the display panel and a source driver for driving a signal line is provided, wherein the connection wiring provided with the two drivers is provided. A signal to be supplied to one of the substrates is formed on one of the opposite substrates of the display panel, and a signal to be supplied to the one of the substrates is routed to the other of the opposite substrates, and supplied from the other substrate. Therefore, it is possible to arrange the connection wiring and the signal wiring to be supplied to the one substrate so as not to intersect on the same plane on the one substrate. Therefore, it is not necessary to make one of the substrates a multilayer, and the occurrence of crosstalk is also avoided.
【００１５】また、請求項５記載の発明にあっては、前
記ソースドライバに前記両ドライバの動作タイミング制
御する制御手段を設け、前記接続配線を介して前記制御
手段の制御信号を前記ゲートドライバに供給するように
してある。したがって、前述のように、他の回路からの
制御信号を供給するための配線を不要としかつ他の回路
の規模を縮小しつつ、前記クロストークの発生が防止さ
れる。Further, in the invention according to claim 5, the source driver is provided with control means for controlling operation timings of the two drivers, and a control signal of the control means is transmitted to the gate driver via the connection wiring. It is made to supply. Therefore, as described above, the occurrence of the crosstalk is prevented while eliminating the need for wiring for supplying a control signal from another circuit and reducing the scale of the other circuit.
【００１６】[0016]
【発明の実施の形態】以下、本発明の実施の形態を図に
従って説明する。すなわち、本実施の形態にかかる液晶
表示装置は、図１に示すように、コントロール基板１と
ガラス基板２、及びこの両基板１、２に両端部を接続さ
れたＦＰＣ３とを有している。コントロール基板１に
は、ビデオ信号を映像データに変換し反転処理する色処
理・反転回路４、所定周波数のクロック信号を生成出力
するクロック作成回路１３、及び対向電極駆動回路６が
配置されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings. That is, as shown in FIG. 1, the liquid crystal display device according to the present embodiment has a control substrate 1, a glass substrate 2, and an FPC 3 having both ends connected to both substrates 1, 2. The control board 1 includes a color processing / inversion circuit 4 for converting a video signal into video data and inverting the video data, a clock generation circuit 13 for generating and outputting a clock signal of a predetermined frequency, and a counter electrode driving circuit 6.
【００１７】ガラス基板２には、ソースドライバ１４と
ゲートドライバ８とがＣＯＧ実装されているとともに、
これら両ドライバ８、１４により駆動されるＴＦＴパネ
ル９が配置されている。また、ソースドライバ１４に
は、タイミング発生回路（ＴＧ）１５が内蔵されてい
る。そして、ソースドライバ１４は、第１配線１８に
て、ＦＰＣ３を介して、色処理・反転回路４とクロック
作成回路１３とに接続されているとともに、第２配線１
９にて対向電極駆動回路６に接続されている。A source driver 14 and a gate driver 8 are mounted on the glass substrate 2 by COG.
A TFT panel 9 driven by these drivers 8 and 14 is arranged. The source driver 14 includes a timing generation circuit (TG) 15. The source driver 14 is connected to the color processing / inversion circuit 4 and the clock generation circuit 13 via the first wiring 18 via the FPC 3 and the second wiring 1.
At 9, it is connected to the counter electrode drive circuit 6.
【００１８】前記ＴＦＴパネル９は、図２に示すよう
に、下部のトランジスタ生成基板１０とこのトランジス
タ生成基板１０に対向する上部の対向ガラス基板１１と
を有している。この対向ガラス基板１１の下面には、Ｖ
ＣＯＭ（対向電極駆動信号）配線１６が配設され、トラ
ンジスタ生成基板１０の上面には、ＣＳ（コンデンサ駆
動信号）配線１７と第３配線２０、及び第４配線２１が
配設されている。As shown in FIG. 2, the TFT panel 9 has a lower transistor generating substrate 10 and an upper opposing glass substrate 11 facing the transistor generating substrate 10. On the lower surface of the opposite glass substrate 11, V
A COM (counter electrode driving signal) wiring 16 is provided, and a CS (capacitor driving signal) wiring 17, a third wiring 20, and a fourth wiring 21 are provided on the upper surface of the transistor generation substrate 10.
【００１９】ＶＣＯＭ配線１６の一端部１６ａは、トラ
ンジスタ生成基板１０の上面から立ち上がる第１接続ク
ロスポイント２２にて、前記第４配線２１及びＦＰＣ３
を介して対向電極駆動回路６に接続されている。また、
ＶＣＯＭ配線１６の他端部１６ｂは、対向ガラス基板１
１の下面から立ち下がる第２接続クロスポイント２１に
て、ＣＳ配線１７の対応する他端部１７ｂに接続されて
いる。さらに、前記第３配線２２は、その一端部がソー
スドライバ１４に他端部がゲートドライバ８に各々接続
されている。One end 16a of the VCOM wiring 16 is connected to the fourth wiring 21 and the FPC 3 at a first connection cross point 22 rising from the upper surface of the transistor generation substrate 10.
Is connected to the counter electrode drive circuit 6 via Also,
The other end 16b of the VCOM wiring 16 is
At the second connection cross point 21 that falls from the lower surface of the first wiring 1, it is connected to the corresponding other end 17 b of the CS wiring 17. Further, the third wiring 22 has one end connected to the source driver 14 and the other end connected to the gate driver 8.
【００２０】かかる構成において、色処理・反転回路４
は入力されるビデオ信号をＲＧＢの映像データに変換す
るとともに、反転処理して交流化する。この交流化され
た映像データＲＧＢと同期信号Ｃ−ＳＹＮＣ、及びクロ
ック作成回路１３から生成されたクロック信号とは、第
１配線１８よりソースドライバ制御信号ａとしソースド
ライバ１４に供給される。In such a configuration, the color processing / inversion circuit 4
Converts the input video signal into RGB video data, and inverts it to convert it into AC. The converted video data RGB, the synchronization signal C-SYNC, and the clock signal generated by the clock generation circuit 13 are supplied to the source driver 14 from the first wiring 18 as a source driver control signal a.
【００２１】すると、ソースドライバ７がこのソースド
ライバ制御信号ａに基づき動作するとともに、内蔵され
ているタイミング発生回路１５が動作し、ソースドライ
バ１４からは、第２配線１９を介して対向電極駆動回路
６にＶＣＯＭ作成用信号ｄが供給され、かつ第３配線２
０を介してゲートドライバ８にゲートドライバ制御信号
ｂが供給される。Then, the source driver 7 operates based on the source driver control signal a, the built-in timing generation circuit 15 operates, and the counter electrode driving circuit is transmitted from the source driver 14 via the second wiring 19. 6 is supplied with the VCOM creation signal d, and the third wiring 2
0, a gate driver control signal b is supplied to the gate driver 8.
【００２２】前記ＶＣＯＭ作成用信号ｄが供給される
と、対向電極駆動回路６はこれに応答して、対向電極駆
動信号ｃを生成出力する。この対向電極駆動信号ｃは、
第１接続クロスポイント２２を介してＣＳ配線１７に供
給された後、第２接続クロスポイント２３介してＶＣＯ
Ｍ配線１６とに供給されて、コンデンサ駆動信号ＣＳ及
び対向電極駆動信号ＶＣＯＭとして機能する。When the VCOM creation signal d is supplied, the counter electrode drive circuit 6 generates and outputs a counter electrode drive signal c in response. This counter electrode drive signal c is
After being supplied to the CS wiring 17 via the first connection cross point 22, the VCO is supplied via the second connection cross point 23.
It is supplied to the M wiring 16 and functions as a capacitor drive signal CS and a counter electrode drive signal VCOM.
【００２３】ここで、タイミング発生回路１５は、ガラ
ス基板２側のソースドライバ１４に内蔵されていること
から、従来のようにコントロール基板１にタイミング発
生ＬＳＩを配置する必要はない。よって、コントロール
基板１にこれらの実装面積を確保する必要がなく、その
結果基板を小型化して撮像装置の小型化を促進すること
ができる。Here, since the timing generation circuit 15 is built in the source driver 14 on the glass substrate 2 side, there is no need to arrange a timing generation LSI on the control substrate 1 as in the conventional case. Therefore, it is not necessary to secure these mounting areas in the control board 1, and as a result, the board can be downsized, and the downsizing of the imaging device can be promoted.
【００２４】また、タイミング発生回路１５がガラス基
板２側に配置されることから、コントロール基板１とガ
ラス基板２との間に必要な制御信号線が減少する。すな
わち、コントロール基板１からＦＰＣ３を介してガラス
基板２上に入力される信号としては、色処理・反転回路
４からの各映像信号Ｒ，Ｇ，Ｂ、クロック作成回路１３
からのクロック入力ＣＫ，同期信号Ｃ−ＳＹＮＣ，ＶＣ
ＯＭ作成用信号ＦＲＰ（信号ｄ），及び対向電極駆動信
号ＶＣＯＭ（信号ｃ）の７種であり計７本の信号線があ
ればよい。よって、コントロール基板１とガラス基板２
との間に必要な制御信号線が減少し、これに伴って、製
造工程の短縮化及びコストの低減を図ることができる。Since the timing generation circuit 15 is disposed on the glass substrate 2 side, the number of control signal lines required between the control substrate 1 and the glass substrate 2 is reduced. That is, the signals input from the control substrate 1 to the glass substrate 2 via the FPC 3 include the video signals R, G, B from the color processing / inversion circuit 4 and the clock generation circuit 13.
Input CK, synchronization signal C-SYNC, VC
It is only necessary to have a total of seven signal lines, including seven types of the OM creation signal FRP (signal d) and the counter electrode drive signal VCOM (signal c). Therefore, the control substrate 1 and the glass substrate 2
The required number of control signal lines is reduced during this period, so that the manufacturing process can be shortened and the cost can be reduced.
【００２５】しかも、図２（Ｂ）に明示したように、対
向電極駆動回路６に接続される第４配線２１を、第１接
続クロスポイント２２にてＶＣＯＭ配線１６の一端部１
６ａに接続し、ＶＣＯＭ配線１６の他端部１６ｂを、第
２接続クロスポイント２３にてＣＳ配線１７の対応する
他端部１７ｂに接続させるようにした。よって、ソース
ドライバ１４とゲートドライバ８とを接続する第３配線
２０を設けても、この第３配線２０が同一平面上でＣＳ
配線１７と交差することはない。Further, as clearly shown in FIG. 2B, the fourth wiring 21 connected to the counter electrode driving circuit 6 is connected to one end 1 of the VCOM wiring 16 at the first connection cross point 22.
6 a, and the other end 16 b of the VCOM wiring 16 is connected to the corresponding other end 17 b of the CS wiring 17 at the second connection cross point 23. Therefore, even if the third wiring 20 that connects the source driver 14 and the gate driver 8 is provided, the third wiring 20 is
It does not cross the wiring 17.
【００２６】つまり、図４（Ｂ）に示した従来構造にお
いて、ソースドライバ１４とゲートドライバ８とを接続
する第３配線２０を設けたとすると、この第３配線２０
がトランジスタ生成基板１０上でＣＳ配線１７と平面交
差することとなる。したがって、両者を一層で配線する
ことができず、多層にする必要が生ずるとともに、多層
にした場合には信号間のクロストークにより、表示性能
が劣化し、場合によっては誤作動が生ずる。That is, if the third wiring 20 connecting the source driver 14 and the gate driver 8 is provided in the conventional structure shown in FIG.
Crosses the CS wiring 17 on the transistor generation substrate 10 in a plane. Therefore, both cannot be wired in a single layer, and it is necessary to form a multilayer. In the case of the multilayer, display performance is degraded due to crosstalk between signals, and a malfunction may occur in some cases.
【００２７】しかし、前述のように本実施の形態によれ
ば、ソースドライバ１４とゲートドライバ８とを接続す
る第３配線２０を設けても、この第３配線２０が同一平
面上でＣＳ配線１７と交差することはないことから、多
層にする必要はなく、よって、クロストークによる表示
性能の劣化や誤作動が生ずることもない。したがって、
トランジスタ生成基板１０上にソースドライバ１４とゲ
ートドライバ８とを接続する第３配線２０を設けつつ、
クロストークによる表示性能の劣化や誤作動を未然に防
止することが可能となる。However, according to the present embodiment, as described above, even if the third wiring 20 for connecting the source driver 14 and the gate driver 8 is provided, the third wiring 20 is located on the same plane as the CS wiring 17. Therefore, it is not necessary to form a multilayer structure, and therefore, there is no possibility that the display performance is degraded or a malfunction occurs due to the crosstalk. Therefore,
While providing the third wiring 20 for connecting the source driver 14 and the gate driver 8 on the transistor generation substrate 10,
It is possible to prevent display performance degradation and malfunction due to crosstalk.
【００２８】[0028]
【発明の効果】以上説明したように本発明は、表示パネ
ルを駆動するドライブ回路の動作タイミングを制御する
制御手段を当該ドライブ回路に設け、あるいはドライブ
回路が配置された表示パネルの構成部材に、該ドライブ
回路の動作タイミングを制御する制御手段を設けるよう
にした。よって、表示パネルを制御するコントロール基
板への実装部品及び実装面積を減少させてその小型化を
図ることができるとともに、コントロール基板と表示パ
ネル間に配線される信号線の数を減少させることができ
る。よって、製造工程の短縮化及びコストの低減を図る
ことができるのみならず、ドライブ回路の制御信号が遅
延したり、遅延量が信号間でばらついてしまうこともな
く、表示装置の表示性能を向上させることができる。As described above, according to the present invention, a control means for controlling the operation timing of a drive circuit for driving a display panel is provided in the drive circuit, or a constituent member of the display panel in which the drive circuit is arranged is provided. Control means for controlling the operation timing of the drive circuit is provided. Therefore, it is possible to reduce the size and size of the components mounted on the control board for controlling the display panel and reduce the number of signal lines connected between the control board and the display panel. . Therefore, not only the manufacturing process can be shortened and the cost can be reduced, but also the control signal of the drive circuit is not delayed and the amount of delay does not vary among the signals, and the display performance of the display device is improved. Can be done.
【００２９】また、ゲートドライバとソースドライバの
いずれか一方に制御手段を設けるとともに、他方のドラ
イバに該制御手段からの制御信号を供給するようにし
た。よって、コントロール基板から両ドライバの動作タ
イミングを制御するたの制御信号を供給せずとも、両ド
ライバを精度よく所定の動作タイミングで動作させるこ
とができ、製造工程の短縮化及びコストの低減を図りつ
つ、表示装置の表示性能を向上させることができる。Further, a control means is provided in one of the gate driver and the source driver, and a control signal from the control means is supplied to the other driver. Therefore, both drivers can be accurately operated at a predetermined operation timing without supplying a control signal for controlling the operation timing of both drivers from the control board, thereby shortening the manufacturing process and reducing the cost. In addition, the display performance of the display device can be improved.
【００３０】また、ゲートドライバとソースドライバと
を接続する接続配線を、両ドライバが設けられた表示パ
ネルの相対向する一方の基板に形成し、該一方の基板に
供給されるべき信号を相対向する他方の基板側に回り込
ませて、該他方の基板側から供給するようにした。した
がって、接続配線と一方の基板に供給されるべき信号用
の配線とを、該一方の基板上の同一平面上で交差しない
状態で配置することが可能となる。よって、一方の基板
を多層にする必要がなく、クロストークの発生も防止す
ることができ、基板を多層にすることなくかつクロスト
ークの発生を防止しつつ、両ドライバを接続した回路を
有する表示装置を得ることができることができる。Further, a connection wiring for connecting the gate driver and the source driver is formed on one of the opposite substrates of the display panel provided with both drivers, and the signals to be supplied to the one substrate are mutually opposed. To be supplied to the other substrate side. Therefore, it is possible to arrange the connection wiring and the signal wiring to be supplied to the one substrate in a state where they do not intersect on the same plane on the one substrate. Therefore, it is not necessary to form one substrate in a multilayer, and it is possible to prevent the occurrence of crosstalk. A display having a circuit connecting both drivers without using a substrate in a multilayer and preventing the occurrence of crosstalk is also possible. A device can be obtained.
【００３１】また、ソースドライバに前記両ドライバの
動作タイミング制御する制御手段を設け、前記接続配線
を介して前記制御手段の制御信号をゲートドライバに供
給するようにしたことから、前述のように、他の回路か
らの制御信号を供給するための配線を不要としかつ他の
回路の規模を縮小しつつ、クロストークの発生を防止す
ることができる。Further, since the source driver is provided with control means for controlling the operation timing of the two drivers, and the control signal of the control means is supplied to the gate driver via the connection wiring, as described above, Wiring for supplying a control signal from another circuit is not required, and the scale of the other circuit can be reduced, and the occurrence of crosstalk can be prevented.
【００３２】[0032]
【図１】本発明の一実施の形態を示すブロック回路図で
ある。FIG. 1 is a block circuit diagram showing one embodiment of the present invention.
【図２】（Ａ）はＴＦＴパネルの平面図、（Ｂ）は
（Ａ）のＢ矢示図である。FIG. 2A is a plan view of a TFT panel, and FIG. 2B is a view indicated by an arrow B in FIG.
【図３】従来の表示装置を示すブロック図である。FIG. 3 is a block diagram showing a conventional display device.
【図４】（Ａ）は同表示装置におけるＴＦＴパネルの平
面図、（Ｂ）は（Ａ）のＢ矢示図である。FIG. 4A is a plan view of a TFT panel in the display device, and FIG. 4B is a view shown by an arrow B in FIG.
【図５】同表示装置における１画素の回路図である。FIG. 5 is a circuit diagram of one pixel in the display device.
８ ゲートドライバ ９ ＴＦＴパネル １４ ソースドライバ １５ タイミング発生器 8 gate driver 9 TFT panel 14 source driver 15 timing generator
Claims (5)
路と、このドライブ回路により駆動されて表示動作する
表示パネルとを備えた表示装置において、 前記ドライブ回路の動作タイミングを制御する制御手段
を、当該ドライブ回路に設けたことを特徴とする表示装
置。1. A display device comprising: a drive circuit that operates at a predetermined timing; and a display panel that is driven by the drive circuit to perform a display operation. A display device provided in a circuit.
路と、このドライブ回路により駆動されて表示動作する
表示パネルとを備え、前記ドライブ回路が前記表示パネ
ルの構成部材に配置された表示装置において、 前記表示パネルの構成部材に、前記ドライブ回路の動作
タイミングを制御する制御手段を設けたことを特徴とす
る表示装置。2. A display device comprising: a drive circuit that operates at a predetermined timing; and a display panel that is driven by the drive circuit and performs a display operation, wherein the drive circuit is disposed on a component of the display panel. A display device, comprising: a control member for controlling operation timing of the drive circuit provided on a component of the display panel.
走査線を駆動するゲートドライバと信号線を駆動するソ
ースドライバとで構成され、いずれか一方のドライバに
前記制御手段を設けるとともに、他方のドライバに該制
御手段からの制御信号を供給するようにしたことを特徴
とする請求項１又は２記載の表示装置。3. The drive circuit comprises a gate driver for driving a scan line of the display panel and a source driver for driving a signal line. One of the drivers is provided with the control means and the other driver is provided. 3. The display device according to claim 1, wherein a control signal from said control means is supplied to said display device.
ライバと信号線を駆動するソースドライバとを接続する
接続配線を、前記両ドライバが設けられた前記表示パネ
ルの相対向する一方の基板に形成し、該一方の基板に供
給されるべき信号を相対向する他方の基板側に回り込ま
せて、該他方の基板側から供給するようにしたことを特
徴とする表示装置。4. A connection line for connecting a gate driver for driving a scan line of a display panel and a source driver for driving a signal line is formed on one of the opposite substrates of the display panel provided with the both drivers. A display device, wherein a signal to be supplied to one of the substrates is routed to the other substrate facing the other substrate and supplied from the other substrate.
動作タイミング制御する制御手段を設け、前記接続配線
を介して前記制御手段の制御信号を前記ゲートドライバ
に供給するようにしたことを特徴とする請求項４記載の
表示装置。5. The control circuit according to claim 1, wherein said source driver is provided with control means for controlling operation timings of said two drivers, and a control signal of said control means is supplied to said gate driver via said connection wiring. Item 5. The display device according to Item 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36856197A JP3671237B2 (en) | 1997-12-26 | 1997-12-26 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP36856197A JP3671237B2 (en) | 1997-12-26 | 1997-12-26 | Display device |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005042132A Division JP4111197B2 (en) | 2005-02-18 | 2005-02-18 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11194713A true JPH11194713A (en) | 1999-07-21 |
| JP3671237B2 JP3671237B2 (en) | 2005-07-13 |
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ID=18492148
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36856197A Expired - Fee Related JP3671237B2 (en) | 1997-12-26 | 1997-12-26 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3671237B2 (en) |
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| US8659583B2 (en) | 2010-02-05 | 2014-02-25 | Samsung Display Co., Ltd. | Display apparatus |
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| Publication number | Publication date |
|---|---|
| JP3671237B2 (en) | 2005-07-13 |
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