JP2004309961A

JP2004309961A - Liquid crystal display device

Info

Publication number: JP2004309961A
Application number: JP2003106516A
Authority: JP
Inventors: Jiro Takagi; 二朗鷹木; Akihiro Minami; 昭宏南
Original assignee: Advanced Display Inc
Current assignee: Advanced Display Inc
Priority date: 2003-04-10
Filing date: 2003-04-10
Publication date: 2004-11-04

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a liquid crystal display device to which a screen centering function can be added while maintaining the cost as it is without increasing the number of parts. <P>SOLUTION: When display data of the resolution smaller than the display resolution of a liquid crystal panel 17 is inputted from the outside to a timing controller 14 for outputting display data DATA 11, a driving clock CLKH 10 for a source driver IC , a vertical synchronizing signal STV 6, a horizontal synchronizing signal STH 8, a latch pulse LP 9, a scanning line enable signal OFFEV 12, a driving clock CLKV 7 for a gate driver IC, etc., to the gate driver IC 16 and the source driver IC 15 by receiving an input signal from the outside, the output timing of the vertical synchronizing signal STV 6 and the horizontal synchronizing signal STH 8 is controlled, by which the display data is displayed in the central part of the liquid crystal panel and the good screen display is made obtainable. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、高解像度の液晶パネルに低解像度の表示データが入力された場合の表示画面センタリングするようにした液晶表示装置に関するものである。
【０００２】
【従来の技術】
表示パネルの解像度に比べて小さい解像度の表示データが入力された場合、特別な制御を行わなければ、表示データが画面左上に表示されたり、場合によっては画面左上と左下に表示データの一部が表示されることとなり、良好な表示状態とは言い難い表示が行われるものであった。
【０００３】
【特許文献１】
特開平８−８７２４９号公報（第４〜６頁、図１）
【特許文献２】
特開平７−１４７６５９号公報（第３頁、図２）
【０００４】
【発明が解決しようとする課題】
画面のセンタリング方法として、特許文献１に、メモリ回路を有し、水平同期信号及び垂直同期信号のタイミングをコントロールすることにより、画面をセンタリングする方法が報告されている。但し、非表示期間が短い場合には、充分に画面センタリングができないことが考えられる上、メモリを必要とすることにより、部品点数が増え、コストアップにもつながる。
また、別の方法として、特許文献２に、非表示期間の駆動クロック周波数を上げて非表示期間の液晶パネルへの書き込み時間を短くして画面をセンタリングする方法などが報告されている。しかし、この方法では、非表示期間が短い場合でも画面センタリングができることになるが、非表示部の書き込み時間が短くなることにより、非表示部の書き込み時間不足が懸念される。
【０００５】
この発明は、上述のような課題を解決するためになされたものであり、部品点数を増やすことなくコストを現状のままにして画面センタリング機能を付加することができ、入力信号に充分な非表示期間がない場合でも非表示部の書き込み時間を確保しながら画面センタリングすることができる液晶表示装置を得ることを目的にしている。
【０００６】
【課題を解決するための手段】
この発明に係わる液晶表示装置においては、複数の走査線及び複数の信号線を有する液晶パネルに外部から入力される表示データを含む入力信号に応じた表示を行う液晶表示装置において、入力信号を受けて、信号線駆動クロックと走査線駆動クロックと垂直同期信号と水平同期信号と表示データとを出力する制御回路、この制御回路の出力する垂直同期信号と走査線駆動クロックとを受けて走査線に走査線信号を出力する走査線駆動回路、及び制御回路の出力する信号線駆動クロックと水平同期信号と表示データとを受けて信号線に画像信号を出力する信号線駆動回路を備え、制御回路は、液晶パネルの表示解像度より小さい解像度の表示データが入力された場合には、表示データの表示期間の水平画素数に応じて水平同期信号の出力タイミングを制御し、表示データの表示期間のライン数に応じて垂直同期信号の出力タイミングを制御することにより、表示データを液晶パネルの中央部に表示させるものである。
【０００７】
【発明の実施の形態】
この発明は、液晶パネルの表示解像度より小さい解像度の表示データが入力された場合について、実施の形態１〜４で水平方向のセンタリングについて述べ、実施の形態５、６で垂直方向のセンタリングについて述べ、その両方を同時に用いることにより、画面中央部に表示するようにしたものである。
【０００８】
実施の形態１．
図１は、この発明の実施の形態１による液晶表示装置を示すブロック図である。
図１において、タイミングコントローラ１４（制御回路）は、一垂直期間の同期信号ＶＤ、一水平期間の同期信号ＨＤ、データイネーブル信号ＤＥＮＡ及びクロックＣＬＫの入力信号１３を受けて、表示データＤＡＴＡ１１、ソースドライバＩＣ用駆動クロックＣＬＫＨ１０（信号線駆動クロック）、垂直同期信号ＳＴＶ６、水平同期信号ＳＴＨ８、ソースドライバＩＣ１５に表示データをラッチさせるラッチパルスＬＰ９、走査線イネーブル信号ＯＦＦＥＶ１２、ゲートドライバＩＣ用駆動クロックＣＬＫＶ７（走査線駆動クロック）等を出力する。
ソースドライバＩＣ１５（信号線駆動回路）は、水平同期信号ＳＴＨ８、ソースドライバＩＣ用駆動クロックＣＬＫＨ１０、ラッチパルスＬＰ９及び表示データを受けて、液晶パネル１７の信号線に画像信号（表示データ）を出力する。
ゲートドライバＩＣ１６（走査線駆動回路）は、垂直同期信号ＳＴＶ６、ゲートドライバＩＣ用駆動クロックＣＬＫＶ７を受けて、液晶パネル１７の走査線に走査線信号を出力する。
【０００９】
図２は、この発明の実施の形態１による液晶表示装置のタイミングコントローラを示すブロック図である。
図２において、内部ＤＥＮＡ生成回路２１は、入力信号１３を受けて、データイネーブル信号である内部ＤＥＮＡを生成する。このＤＥＮＡは、垂直非表示期間も表示期間と同様に出力されるＤＥＮＡ信号である。水平期間ＣＬＫ数カウンター２２は、内部ＤＥＮＡとＣＬＫ（クロック）を受けて、水平表示期間のクロック数すなわち水平画素数をカウントする。このカウント値を水平期間ＣＬＫ数保持回路２３で保持し、この水平期間ＣＬＫ数カウンター２２及び水平期間ＣＬＫ数保持回路２３の出力に基づき、ＳＴＨ発生回路２４で、水平同期信号ＳＴＨ８を発生し、ＬＰ発生回路２５で、ラッチパルスＬＰ９を発生する。逓倍回路３１は、クロックＣＬＫを逓倍し、ＣＬＫＨ発生回路３２は、ＣＬＫ及び逓倍されたＣＬＫが入力され、ソースドライバＩＣ用駆動クロックＣＬＫＨ１０を発生する。
また、垂直期間ライン数カウンター２６は、内部ＤＥＮＡとＣＬＫを受けて、垂直表示期間のライン数をカウントし、カウント値を垂直期間ライン数保持回路２７で保持し、この垂直期間ライン数カウンター２６と垂直期間ライン数保持回路２７と水平期間ＣＬＫ数カウンター２２との出力に基づき、ＣＬＫＶ発生回路２８で、ゲートドライバＩＣ用駆動クロックＣＬＫＶ７を発生し、ＯＥ発生回路２９で、走査線イネーブル信号ＯＦＦＥＶ１２を発生し、ＳＴＶ発生回路３０で垂直同期信号ＳＴＶ６を発生する。
【００１０】
図３は、この発明の実施の形態１による液晶表示装置の表示解像度よりも小さい解像度の信号が入力された時、センタリング処理した画面を示す図である。
図３において、ゲートライン１とソースライン２によってマトリックス状に画素が配置された表示パネル１７に、単色の非表示部４と、表示データがセンタリングされて表示された表示画面５がある。
図４は、この発明の実施の形態１による液晶表示装置の水平方向のセンタリングを示す図である。
図４において、８、９、１１は図１におけるものと同一のものである。
【００１１】
次に動作について説明する。
実施の形態１は、水平方向のセンタリングに関するものである。水平方向の位置制御は、図４に示されるように、水平同期信号ＳＴＨ８で行う。通常、水平同期信号ＳＴＨ８は、表示データＤＡＴＡ１１の１ＣＬＫＨ前に出力される。画面の水平方向にセンタリングするには、水平同期信号ＳＴＨ８を
｛（表示画面の水平画素数）−（ＤＡＴＡの水平画素数（ＤＥＮＡのｈｉｇｈ期間））｝／２
ＣＬＫＨ分だけ最初の表示データＤＡＴＡ１１から前の位置にずらせばよい。（厳密にはシリアル出力の場合は、上式のとおりだが、パラレル出力の場合は、（表示画面の水平画素数）、（ＤＡＴＡの水平画素数）は１／２になる）。タイミングコントローラ１４内で表示データＤＡＴＡ１１（表示期間）の水平画素数を水平期間ＣＬＫ数カウンター２２によってカウントし、その値を水平期間ＣＬＫ数保持回路２３で保持する。同様に、非表示期間の水平画素数をカウントし、保持する。表示画面の水平画素数は既知数である。保持していた非表示期間の水平ドット数から、上式の計算結果を引いた値と、非表示期間の水平画素数のカウンタとのＡＮＤ回路をとることにより、水平同期信号ＳＴＨ８をつくる。このことにより、図３のような、水平方向のセンタリングが実現できる。
【００１２】
実施の形態１によれば、液晶パネルの表示解像度より小さい解像度の表示データが入力された場合に、水平方向のセンタリングを実現することができる。
また、現状の液晶表示装置に新たに部品を追加することなく、タイミングコントローラに制御機能を付加するだけで、水平方向のセンタリングを実現でき、コストアップにならない。
【００１３】
実施の形態２．
非表示期間の不定である非表示データは、液晶パネル１７がノーマリブラックの場合は黒、ノーマリホワイトの場合は白になるようにデータ変換をしておけば、図３の非表示部４が黒もしくは白の単色となり、良好な画面表示が得られる。もし、その他の単色としたい場合は、非表示データを好みの色にデータ変換するとともに、ラッチパルスＬＰ９の位置も同様に表示データＤＡＴＡ１１の後方にずらせばよい。
【００１４】
実施の形態２によれば、非表示部の単色を制御することができる。
【００１５】
実施の形態３．
非表示期間の水平画素数が、実施の形態１で述べた式による計算結果より小さい場合、タイミングコントローラ１４内にＰＬＬ回路をもたせ、数逓倍させたクロックと通常のクロックを表示期間と非表示期間の条件により選択するＸＯＲ回路をとり、ソースドライバＩＣ用駆動クロックＣＬＫＨ１０とする。このようにして、非表示期間の水平画素数があたかも数倍になったごとくして、実施の形態１と同様に水平同期信号ＳＴＨ８をつくる。
【００１６】
実施の形態３によれば、表示解像度よりも小さい解像度の信号が入力され、十分な非表示期間がなくても、非表示期間の水平画素数があたかも数倍になったようにすることができ、良好な画面表示が得られる。
【００１７】
実施の形態４．
図５は、この発明の実施の形態４による液晶表示装置の水平方向のセンタリングの波形イメージを示す図であり、図５（ａ）は、通常の水平同期信号ＳＴＨ８とラッチパルスＬＰ９の出力を示す図、図５（ｂ）は、画面を右と左に分け、１水平期間にラッチパルスＬＰを各２本（ＬＰ１、ＬＰ２）出力するようにした図、図５（ｃ）は、図５（ｂ）のパルス波形を示している。
図５において、８、９、１４、１５は図１におけるものと同一のものである。図５（ｂ）、図５（ｃ）では、ラッチパルスＬＰ９が、ＬＰ１とＬＰ２の２本形成される。
【００１８】
実施の形態４は、水平同期信号ＳＴＨ８とラッチパルスＬＰ９が重なる場合や、ラッチパルスＬＰ９の前に水平同期信号ＳＴＨ８がくる等の場合は、画面を右と左に分け、１水平期間にラッチパルスＬＰを各２本（ＬＰ１、ＬＰ２）出力すればよい。図５（ｂ）では、ソースドライバＩＣ１〜３と、ソースドライバＩＣ４〜６との二つに分かれ、それぞれラッチパルスＬＰ１、ＬＰ２が入力されている。
通常、タイミングコントローラ１４からソースドライバＩＣ１５への水平同期信号ＳＴＨ８及びラッチパルスＬＰ９の接続は、図５（ａ）に示されるように、水平同期信号ＳＴＨ８は、先頭のソースドライバＩＣ１５に接続（入力）され、以降はソースドライバＩＣ内のシフトレジスタによってシフトされた水平同期信号ＳＴＨ８が、順次、後段のソースドライバＩＣ１５に入力される。ラッチパルスＬＰ９は、各ソースドライバＩＣ１５に接続（入力）されている。
【００１９】
ソースドライバＩＣ１５の入力タイミングとして、ラッチパルスＬＰ９の立上がりから数ＣＬＫＨ後に、水平同期信号ＳＴＨ８を入力しなくてはならない。よって、実施の形態３のように、水平同期信号ＳＴＨ８のタイミングを制御する場合、非表示期間が短いときなどに水平同期信号ＳＴＨ８とラッチパルスＬＰ９が重なり、ソースドライバＩＣ１５の入力タイミングを満たさなくなる可能性がある。
よって、図５（ｂ）に示されるように、タイミングコントローラ１４からラッチパルスＬＰ１、ＬＰ２を右用と左用に２本出力し、ソースドライバＩＣ１５を右用、左用に分けて、ラッチパルスＬＰ１、ＬＰ２を接続（入力）することにより、図５（ｃ）に示されるように、ソースドライバＩＣ１５の入力タイミングを満たすことができ、水平方向のセンタリングを実現することができる。
さらには、実施の形態３の非表示期間のソースドライバＩＣ用駆動クロックＣＬＫＨ１０を数逓倍させる方法と併用することにより、さらに短い水平非表示期間でもセンタリングが可能になる。
【００２０】
実施の形態４によれば、非表示期間が短いときなどに水平同期信号ＳＴＨ８とラッチパルスＬＰ９が重なり、ソースドライバＩＣ１５の入力タイミングを満たさなくなる可能性がある場合にも、水平方向のセンタリングをすることができる。
【００２１】
実施の形態５．
図６は、この発明の実施の形態５による液晶表示装置の垂直方向のセンタリングの波形イメージを示す図である。
図６において、６、７は図１におけるものと同一のものである。ゲートライン１毎のタイミングが示されている。
実施の形態５は、垂直方向の制御をする方法についてのものである。
垂直方向への位置制御は、垂直同期信号ＳＴＶ６により行う。画面の垂直方向にセンタリングするには、垂直同期信号ＳＴＶ６を
｛（表示画面の垂直ライン数）−（表示期間のライン数）｝／２
ライン数分、最初のデータイネーブル信号ＤＥＮＡから前の位置にずらせばよい。タイミングコントローラ１４内で表示期間のライン数を垂直期間ライン数カウンター２６によりカウントし、その値を垂直期間ライン数保持回路２７で保持する。非表示期間も表示期間と同じドット数単位で区切り、同様に非表示期間のライン数を垂直期間ライン数カウンター２６によりカウントし、垂直期間ライン数保持回路２７で保持する。表示画面の垂直ライン数は既知数である。保持していた非表示期間のライン数から、上式の計算結果を引いた値と非表示期間の水平ドット数のカウンタとのＡＮＤ回路をとることにより、図６に示されるような垂直同期信号ＳＴＶ６を作る。このことにより、垂直方向のセンタリングが実現できる。
【００２２】
実施の形態５によれば、垂直方向のセンタリングを実現することができる。
【００２３】
実施の形態６．
図７は、この発明の実施の形態６による液晶表示装置の非表示期間のライン数が少ない場合のＣＬＫＶ及びその他の制御信号の波形イメージを示す図である。
図７では、非表示期間のゲートドライバＩＣ用駆動クロックＣＬＫＶ７を数逓倍し、垂直同期信号ＳＴＶ６に数ライン分のＨｉｇｈ幅をもたせる。
図８は、この発明の実施の形態６による液晶表示装置の非表示期間のライン数が少ない場合のＣＬＫＶ及びその他の制御信号の波形イメージを示す別の図である。
図８では、非表示期間のゲートドライバＩＣ用駆動クロックＣＬＫＶ７を数逓倍し、垂直同期信号ＳＴＶ６として１ライン毎の複数のパルスを生成する。
【００２４】
実施の形態６は、非表示期間のライン数が、実施の形態５の式の計算結果より小さい場合についてのものである。この場合には、図７、図８に示されるように、非表示期間のゲートドライバＩＣ用駆動クロックＣＬＫＶ７を数逓倍して、非表示期間のライン数があたかも数倍になったごとくして、実施の形態５と同様に垂直同期信号ＳＴＶ６をつくる。但し、この場合、非表示期間の１ラインの期間が短くなることになるので、液晶パネル（画素）への書き込み時間不足が懸念され、垂直同期信号ＳＴＶ６は、図７のように、数ライン分のＨｉｇｈ幅をもたせる。Ｈｉｇｈ幅のもたせ方は連続したものであってもよいし、図８のように、１ライン毎の複数のパルスを生成するものであってもよい。こうすることによりゲートのオン期間が、従来どおりとなり、液晶パネル１７への書き込み時間も充分にとれる。
【００２５】
しかし、このままでは常にゲートが、数ライン分オンすることになるので、表示期間では表示不良をきたす。よって対策として、図７、図８に示されるように、表示期間に走査線イネーブル信号ＯＦＦＥＶ１２信号を発生させ、余分なゲートオン期間を削除し、１ライン分のゲートオン期間にしてやる。
【００２６】
実施の形態６によれば、非表示期間のライン数が、実施の形態５の式の計算結果より小さい場合でも、非表示期間のライン数があたかも数倍になったようにすることができる。
【００２７】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
複数の走査線及び複数の信号線を有する液晶パネルに外部から入力される表示データを含む入力信号に応じた表示を行う液晶表示装置において、入力信号を受けて、信号線駆動クロックと走査線駆動クロックと垂直同期信号と水平同期信号と表示データとを出力する制御回路、この制御回路の出力する垂直同期信号と走査線駆動クロックとを受けて走査線に走査線信号を出力する走査線駆動回路、及び制御回路の出力する信号線駆動クロックと水平同期信号と表示データとを受けて信号線に画像信号を出力する信号線駆動回路を備え、制御回路は、液晶パネルの表示解像度より小さい解像度の表示データが入力された場合には、表示データの表示期間の水平画素数に応じて水平同期信号の出力タイミングを制御し、表示データの表示期間のライン数に応じて垂直同期信号の出力タイミングを制御することにより、表示データを液晶パネルの中央部に表示させるので、液晶パネルの表示解像度よりも小さい解像度の表示データが入力されても、部品点数を増やすことなく表示画面のセンタリングができ、良好な画面表示が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による液晶表示装置を示すブロック図である。
【図２】この発明の実施の形態１による液晶表示装置のタイミングコントローラを示すブロック図である。
【図３】この発明の実施の形態１による液晶表示装置の表示解像度よりも小さい解像度の信号が入力された時、センタリング処理した画面を示す図である。
【図４】この発明の実施の形態１による液晶表示装置の水平方向のセンタリングを示す図である。
【図５】この発明の実施の形態４による液晶表示装置の水平方向のセンタリングの波形イメージを示す図である。
【図６】この発明の実施の形態５による液晶表示装置の垂直方向のセンタリングの波形イメージを示す図である。
【図７】この発明の実施の形態６による液晶表示装置の非表示期間のライン数が少ない場合のＣＬＫＶ及びその他の制御信号の波形イメージを示す図である。
【図８】この発明の実施の形態６による液晶表示装置の非表示期間のライン数が少ない場合のＣＬＫＶ及びその他の制御信号の波形イメージを示す別の図である。
【符号の説明】
１ゲートライン、２ソースライン（画素）、４非表示部、
５表示画面、６垂直同期信号、７ゲートドライバＩＣ用駆動クロック、
８水平同期信号、９ソースドライバＩＣ用ラッチパルス、
１０ソースドライバＩＣ用駆動クロック、１１表示データ、
１２ゲートドライバＩＣ用ゲートＯＦＦ信号、１３入力信号、
１４タイミングコントローラ、１５ソースドライバＩＣ、
１６ゲートドライバＩＣ、１７液晶パネル、
２１内部ＤＥＮＡ生成回路、２２水平期間ＣＬＫ数カウンター、
２３水平期間ＣＬＫ数保持回路、２４ＳＴＨ発生回路、
２５ＬＰ発生回路２５、２６垂直期間ライン数カウンター、
２７垂直期間ライン数保持回路、２８ＣＬＫＶ発生回路、
２９ＯＥ発生回路、３０ＳＴＶ発生回路、３１逓倍回路、
３２ＣＬＫＨ発生回路。[0001]
TECHNICAL FIELD OF THE INVENTION
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device for centering a display screen when low resolution display data is input to a high resolution liquid crystal panel.
[0002]
[Prior art]
If display data with a resolution smaller than the resolution of the display panel is input, the display data will be displayed in the upper left of the screen, or in some cases, a part of the display data will be displayed in the upper left and lower left of the screen unless special control is performed. The display is performed, and a display that is hardly considered to be a good display state is performed.
[0003]
[Patent Document 1]
JP-A-8-87249 (pages 4 to 6, FIG. 1)
[Patent Document 2]
JP-A-7-147659 (page 3, FIG. 2)
[0004]
[Problems to be solved by the invention]
As a screen centering method, Patent Document 1 reports a method of centering a screen by having a memory circuit and controlling the timing of a horizontal synchronization signal and a vertical synchronization signal. However, when the non-display period is short, it is considered that the screen centering cannot be sufficiently performed, and further, since a memory is required, the number of components increases, which leads to an increase in cost.
As another method, Patent Document 2 reports a method of increasing the driving clock frequency in the non-display period to shorten the writing time to the liquid crystal panel in the non-display period and centering the screen. However, with this method, screen centering can be performed even when the non-display period is short, but there is a concern that the writing time of the non-display portion is short, and the writing time of the non-display portion is insufficient.
[0005]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and a screen centering function can be added without increasing the number of parts while keeping the cost as it is. It is an object of the present invention to provide a liquid crystal display device capable of centering a screen while securing a writing time of a non-display portion even when there is no period.
[0006]
[Means for Solving the Problems]
In a liquid crystal display device according to the present invention, in a liquid crystal display device that performs display according to an input signal including display data input from the outside to a liquid crystal panel having a plurality of scanning lines and a plurality of signal lines, an input signal is received. A control circuit for outputting a signal line driving clock, a scanning line driving clock, a vertical synchronizing signal, a horizontal synchronizing signal, and display data, and receiving the vertical synchronizing signal and the scanning line driving clock output from the control circuit, A scanning line driving circuit that outputs a scanning line signal; and a signal line driving circuit that receives a signal line driving clock, a horizontal synchronization signal, and display data output from a control circuit and outputs an image signal to a signal line. When display data having a resolution smaller than the display resolution of the liquid crystal panel is input, the output timing of the horizontal synchronization signal is determined according to the number of horizontal pixels in the display period of the display data. Controls ring, by controlling the output timing of the vertical synchronizing signal in accordance with the number of lines the display period of the display data, and displaying the display data to the central portion of the liquid crystal panel.
[0007]
BEST MODE FOR CARRYING OUT THE INVENTION
The present invention describes horizontal centering in the first to fourth embodiments and vertical centering in the fifth and sixth embodiments when display data having a resolution smaller than the display resolution of the liquid crystal panel is input. By using both of them at the same time, they are displayed at the center of the screen.
[0008]
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a liquid crystal display device according to Embodiment 1 of the present invention.
In FIG. 1, a timing controller 14 (control circuit) receives a synchronization signal VD for one vertical period, a synchronization signal HD for one horizontal period, a data enable signal DENA, and an input signal 13 of a clock CLK, and receives a display data DATA11 and a source driver. IC driving clock CLKH10 (signal line driving clock), vertical synchronizing signal STV6, horizontal synchronizing signal STH8, latch pulse LP9 for latching display data in source driver IC 15, scanning line enable signal OFFEV12, gate driver IC driving clock CLKV7 (scanning) Line driving clock).
The source driver IC 15 (signal line drive circuit) receives the horizontal synchronization signal STH8, the source driver IC drive clock CLKH10, the latch pulse LP9, and the display data, and outputs an image signal (display data) to the signal line of the liquid crystal panel 17. .
The gate driver IC 16 (scanning line drive circuit) receives the vertical synchronization signal STV6 and the gate driver IC drive clock CLKV7, and outputs a scan line signal to the scan lines of the liquid crystal panel 17.
[0009]
FIG. 2 is a block diagram showing a timing controller of the liquid crystal display according to the first embodiment of the present invention.
In FIG. 2, an internal DENA generation circuit 21 receives an input signal 13 and generates an internal DENA which is a data enable signal. This DENA is a DENA signal that is output in the vertical non-display period in the same manner as in the display period. The horizontal period CLK number counter 22 receives the internal DENA and CLK (clock), and counts the number of clocks in the horizontal display period, that is, the number of horizontal pixels. This count value is held by the horizontal period CLK number holding circuit 23, and based on the outputs of the horizontal period CLK number counter 22 and the output of the horizontal period CLK number holding circuit 23, the STH generation circuit 24 generates a horizontal synchronization signal STH8, The generation circuit 25 generates a latch pulse LP9. The multiplying circuit 31 multiplies the clock CLK, and the CLKH generating circuit 32 receives the CLK and the multiplied CLK, and generates a source driver IC drive clock CLKH10.
Further, the vertical period line number counter 26 receives the internal DENA and CLK, counts the number of lines in the vertical display period, and holds the count value in the vertical period line number holding circuit 27. Based on the outputs of the vertical period line number holding circuit 27 and the horizontal period CLK number counter 22, the CLKV generation circuit 28 generates the gate driver IC drive clock CLKV7, and the OE generation circuit 29 generates the scanning line enable signal OFFEV12. Then, the vertical synchronizing signal STV6 is generated by the STV generating circuit 30.
[0010]
FIG. 3 is a diagram showing a screen subjected to centering processing when a signal having a resolution smaller than the display resolution of the liquid crystal display device according to Embodiment 1 of the present invention is input.
In FIG. 3, a display panel 17 in which pixels are arranged in a matrix by a gate line 1 and a source line 2 includes a non-display portion 4 of a single color and a display screen 5 on which display data is centered and displayed.
FIG. 4 is a diagram showing horizontal centering of the liquid crystal display device according to the first embodiment of the present invention.
4, 8, 9 and 11 are the same as those in FIG.
[0011]
Next, the operation will be described.
Embodiment 1 relates to horizontal centering. The position control in the horizontal direction is performed by a horizontal synchronization signal STH8 as shown in FIG. Normally, the horizontal synchronization signal STH8 is output one CLKH before the display data DATA11. To center in the horizontal direction of the screen, the horizontal synchronization signal STH8 is set to {(number of horizontal pixels of display screen) − (number of horizontal pixels of DATA (high period of DENA))} / 2.
What is necessary is just to shift to the previous position from the first display data DATA11 by CLKH. (Strictly speaking, in the case of serial output, as in the above equation, in the case of parallel output, (the number of horizontal pixels of the display screen) and (the number of horizontal pixels of DATA) are halved). In the timing controller 14, the number of horizontal pixels of the display data DATA 11 (display period) is counted by the horizontal period CLK number counter 22, and the value is held by the horizontal period CLK number holding circuit 23. Similarly, the number of horizontal pixels in the non-display period is counted and held. The number of horizontal pixels on the display screen is a known number. The horizontal synchronizing signal STH8 is generated by taking an AND circuit of a value obtained by subtracting the calculation result of the above equation from the held horizontal dot number in the non-display period and a counter of the number of horizontal pixels in the non-display period. Thereby, horizontal centering as shown in FIG. 3 can be realized.
[0012]
According to the first embodiment, when display data having a resolution smaller than the display resolution of the liquid crystal panel is input, horizontal centering can be realized.
In addition, horizontal centering can be realized only by adding a control function to the timing controller without adding new components to the current liquid crystal display device, and the cost does not increase.
[0013]
Embodiment 2 FIG.
The non-display data having an indefinite non-display period is converted to black when the liquid crystal panel 17 is normally black and white when the liquid crystal panel 17 is normally white. Becomes a single color of black or white, and a good screen display is obtained. If it is desired to use another single color, the non-display data is converted into a desired color, and the position of the latch pulse LP9 is similarly shifted to the rear of the display data DATA11.
[0014]
According to the second embodiment, it is possible to control the single color of the non-display portion.
[0015]
Embodiment 3 FIG.
If the number of horizontal pixels in the non-display period is smaller than the result of the calculation described in the first embodiment, a PLL circuit is provided in the timing controller 14 so that the clock multiplied by several times and the normal clock are displayed and the non-display period. The XOR circuit selected according to the condition (1) is taken as the source driver IC drive clock CLKH10. In this way, the horizontal synchronizing signal STH8 is generated in the same manner as in the first embodiment, as if the number of horizontal pixels in the non-display period has increased several times.
[0016]
According to the third embodiment, a signal having a resolution smaller than the display resolution is input, and even if there is no sufficient non-display period, the number of horizontal pixels in the non-display period can be made to be several times as large. And a good screen display can be obtained.
[0017]
Embodiment 4 FIG.
FIG. 5 is a diagram showing a horizontal centering waveform image of the liquid crystal display device according to the fourth embodiment of the present invention, and FIG. 5A shows the output of a normal horizontal synchronizing signal STH8 and a latch pulse LP9. FIG. 5B is a diagram in which the screen is divided into right and left, and two latch pulses LP (LP1, LP2) are output during one horizontal period. FIG. 5C is a diagram in which FIG. The pulse waveform of b) is shown.
In FIG. 5, 8, 9, 14, and 15 are the same as those in FIG. In FIGS. 5B and 5C, two latch pulses LP9, LP1 and LP2, are formed.
[0018]
In the fourth embodiment, when the horizontal synchronizing signal STH8 and the latch pulse LP9 overlap, or when the horizontal synchronizing signal STH8 comes before the latch pulse LP9, the screen is divided into right and left, and the latch pulse is generated during one horizontal period. It is sufficient to output two LPs (LP1 and LP2). In FIG. 5B, the source driver ICs 1 to 3 and the source driver ICs 4 to 6 are divided, and latch pulses LP1 and LP2 are input respectively.
Normally, the horizontal synchronization signal STH8 and the latch pulse LP9 are connected from the timing controller 14 to the source driver IC 15 by connecting (inputting) the horizontal synchronization signal STH8 to the first source driver IC 15 as shown in FIG. Thereafter, the horizontal synchronizing signal STH8 shifted by the shift register in the source driver IC is sequentially input to the subsequent source driver IC15. The latch pulse LP9 is connected (input) to each source driver IC15.
[0019]
As the input timing of the source driver IC 15, the horizontal synchronizing signal STH8 must be input several CLKH after the rise of the latch pulse LP9. Therefore, when the timing of the horizontal synchronizing signal STH8 is controlled as in the third embodiment, the horizontal synchronizing signal STH8 and the latch pulse LP9 may overlap when the non-display period is short, and the input timing of the source driver IC 15 may not be satisfied. There is.
Therefore, as shown in FIG. 5B, two latch pulses LP1 and LP2 are output from the timing controller 14 for the right and left, and the source driver IC 15 is divided for the right and left, and the latch pulses LP1 and LP2 are separated. 5 (c), the input timing of the source driver IC 15 can be satisfied, and horizontal centering can be realized.
Furthermore, by using the method of multiplying the drive clock CLKH10 for the source driver IC during the non-display period by several times in the third embodiment, centering can be performed even in a shorter horizontal non-display period.
[0020]
According to the fourth embodiment, horizontal centering is performed even when the horizontal synchronizing signal STH8 and the latch pulse LP9 overlap when the non-display period is short, for example, and the input timing of the source driver IC 15 may not be satisfied. be able to.
[0021]
Embodiment 5 FIG.
FIG. 6 is a diagram showing a waveform image of vertical centering of the liquid crystal display device according to the fifth embodiment of the present invention.
6, reference numerals 6 and 7 are the same as those in FIG. The timing for each gate line 1 is shown.
Embodiment 5 relates to a method for controlling in the vertical direction.
Position control in the vertical direction is performed by a vertical synchronization signal STV6. To center the screen in the vertical direction, the vertical synchronization signal STV6 is set to {(the number of vertical lines of the display screen)-(the number of lines in the display period)} / 2.
What is necessary is just to shift to the previous position from the first data enable signal DENA by the number of lines. The number of lines in the display period is counted by the vertical period line number counter 26 in the timing controller 14, and the value is held by the vertical period line number holding circuit 27. The non-display period is also divided by the same number of dots as the display period, and similarly, the number of lines in the non-display period is counted by the vertical period line number counter 26 and held by the vertical period line number holding circuit 27. The number of vertical lines on the display screen is a known number. By taking an AND circuit of a value obtained by subtracting the calculation result of the above equation from the held number of lines in the non-display period and a counter for the number of horizontal dots in the non-display period, a vertical synchronization signal as shown in FIG. Make STV6. Thus, vertical centering can be realized.
[0022]
According to the fifth embodiment, vertical centering can be realized.
[0023]
Embodiment 6 FIG.
FIG. 7 is a diagram showing waveform images of CLKV and other control signals when the number of lines in the non-display period is small in the liquid crystal display device according to Embodiment 6 of the present invention.
In FIG. 7, the drive clock CLKV7 for the gate driver IC in the non-display period is multiplied by several times, and the vertical synchronizing signal STV6 has a High width of several lines.
FIG. 8 is another diagram showing waveform images of CLKV and other control signals when the number of lines in the non-display period is small in the liquid crystal display device according to the sixth embodiment of the present invention.
In FIG. 8, the gate driver IC drive clock CLKV7 in the non-display period is multiplied by several times to generate a plurality of pulses for each line as the vertical synchronization signal STV6.
[0024]
Embodiment 6 relates to the case where the number of lines in the non-display period is smaller than the calculation result of the formula of Embodiment 5. In this case, as shown in FIGS. 7 and 8, the gate driver IC drive clock CLKV7 in the non-display period is multiplied by several times, and as if the number of lines in the non-display period became several times, The vertical synchronizing signal STV6 is generated as in the fifth embodiment. However, in this case, since the period of one line of the non-display period is shortened, there is a concern that the writing time to the liquid crystal panel (pixel) is insufficient, and the vertical synchronizing signal STV6 is equivalent to several lines as shown in FIG. Has a High width. The way of giving the High width may be continuous, or a method of generating a plurality of pulses for each line as shown in FIG. By doing so, the ON period of the gate becomes the same as before, and the writing time to the liquid crystal panel 17 can be sufficiently secured.
[0025]
However, in this state, the gate is always turned on for several lines, so that a display failure occurs during the display period. Therefore, as a countermeasure, as shown in FIGS. 7 and 8, a scanning line enable signal OFFEV12 signal is generated in the display period, an extra gate-on period is deleted, and the gate-on period for one line is set.
[0026]
According to the sixth embodiment, even when the number of lines in the non-display period is smaller than the calculation result of the formula in the fifth embodiment, it is possible to make the number of lines in the non-display period several times as large.
[0027]
【The invention's effect】
Since the present invention is configured as described above, it has the following effects.
In a liquid crystal display device which performs display according to an input signal including display data input from the outside to a liquid crystal panel having a plurality of scanning lines and a plurality of signal lines, a signal line driving clock and a scanning line driving A control circuit that outputs a clock, a vertical synchronizing signal, a horizontal synchronizing signal, and display data, and a scanning line driving circuit that receives a vertical synchronizing signal and a scanning line driving clock output from the control circuit and outputs a scanning line signal to a scanning line And a signal line driving circuit that receives the signal line driving clock, the horizontal synchronization signal, and the display data output from the control circuit and outputs an image signal to a signal line, and the control circuit has a resolution smaller than the display resolution of the liquid crystal panel. When display data is input, the output timing of the horizontal synchronization signal is controlled in accordance with the number of horizontal pixels in the display period of the display data, and the timing of the display period of the display data is controlled. By controlling the output timing of the vertical synchronization signal in accordance with the number of components, display data is displayed in the center of the liquid crystal panel, so that even if display data with a resolution smaller than the display resolution of the liquid crystal panel is input, the number of parts Centering of the display screen can be performed without increasing the number of pixels, and a good screen display can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a liquid crystal display device according to Embodiment 1 of the present invention.
FIG. 2 is a block diagram illustrating a timing controller of the liquid crystal display device according to the first embodiment of the present invention.
FIG. 3 is a diagram showing a screen subjected to centering processing when a signal having a resolution smaller than the display resolution of the liquid crystal display device according to the first embodiment of the present invention is input;
FIG. 4 is a diagram showing horizontal centering of the liquid crystal display device according to the first embodiment of the present invention.
FIG. 5 is a diagram showing a waveform image of horizontal centering of a liquid crystal display device according to a fourth embodiment of the present invention.
FIG. 6 is a diagram showing a waveform image of vertical centering of a liquid crystal display device according to a fifth embodiment of the present invention.
FIG. 7 is a diagram showing waveform images of CLKV and other control signals when the number of lines in a non-display period is small in a liquid crystal display device according to Embodiment 6 of the present invention.
FIG. 8 is another diagram showing waveform images of CLKV and other control signals when the number of lines in the non-display period is small in the liquid crystal display device according to the sixth embodiment of the present invention.
[Explanation of symbols]
1 gate line, 2 source line (pixel), 4 non-display section,
5 display screen, 6 vertical synchronization signal, 7 gate driver IC drive clock,
8 horizontal synchronization signal, 9 source driver IC latch pulse,
10 drive clock for source driver IC, 11 display data,
12 gate driver IC gate OFF signal, 13 input signal,
14 timing controller, 15 source driver IC,
16 gate driver IC, 17 liquid crystal panel,
21 internal DENA generation circuit, 22 horizontal period CLK number counter,
23 horizontal period CLK number holding circuit, 24 STH generation circuit,
25 LP generation circuit 25, 26 Vertical period line number counter,
27 vertical period line number holding circuit, 28 CLKV generation circuit,
29 OE generation circuit, 30 STV generation circuit, 31 multiplication circuit,
32 CLKH generation circuit.

Claims

In a liquid crystal display device that performs display according to an input signal including display data input from the outside to a liquid crystal panel having a plurality of scanning lines and a plurality of signal lines, a signal line driving clock and a scanning line A control circuit that outputs a drive clock, a vertical synchronization signal, a horizontal synchronization signal, and display data; a scanning line that receives the vertical synchronization signal and the scanning line driving clock output from the control circuit and outputs a scanning line signal to the scanning line A driving circuit, and a signal line driving circuit that receives a signal line driving clock, a horizontal synchronization signal, and display data output from the control circuit and outputs an image signal to the signal line. When display data having a resolution smaller than the display resolution is input, the output timing of the horizontal synchronization signal is controlled according to the number of horizontal pixels in the display period of the display data. , By controlling the output timing of the vertical synchronizing signal in accordance with the number of lines the display period of the display data, a liquid crystal display device, characterized in that to display the display data to the central portion of the liquid crystal panel.

2. The liquid crystal display device according to claim 1, wherein the control circuit controls a non-display portion of the liquid crystal panel when the display data is displayed in a central portion of the liquid crystal panel to be a single color.

The control circuit displays the display data in a central portion of the liquid crystal panel by controlling a signal line driving clock in a non-display period when a horizontal non-display period is short. The liquid crystal display device according to claim 1.

The control circuit outputs a latch pulse for causing the signal line drive circuit to latch display data, and when display data having a resolution smaller than the horizontal display resolution of the liquid crystal panel is input, the control circuit outputs the latch pulse during one horizontal period. 4. The liquid crystal display device according to claim 1, wherein the display data is displayed at a central portion of the liquid crystal panel by controlling to output two or more of the latch pulses.

The control circuit controls the scanning line drive clock during the non-display period to display the display data at the center of the liquid crystal panel when the vertical non-display period is short. The liquid crystal display device according to claim 1.

The control circuit outputs a scanning line enable signal for controlling a scanning line signal to the scanning line driving circuit, and when display data having a resolution smaller than a vertical display resolution of the liquid crystal panel is input, 1 6. The liquid crystal display device according to claim 5, wherein two or more vertical synchronizing signals are output during a frame period, and the display data is displayed at a central portion of the liquid crystal panel by controlling the scanning line enable signal.

The control circuit outputs a scan line enable signal for controlling a scan line signal to the scan line drive circuit, and when display data having a resolution smaller than the vertical display resolution of the liquid crystal panel is input, 6. The liquid crystal display device according to claim 5, wherein the display data is displayed in a central portion of the liquid crystal panel by lengthening a high period of the synchronization signal and controlling the scanning line enable signal.