JP2003347919A - Cascade connection circuit and electronic apparatus provided with same - Google Patents

Cascade connection circuit and electronic apparatus provided with same

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JP2003347919A
JP2003347919A JP2002153854A JP2002153854A JP2003347919A JP 2003347919 A JP2003347919 A JP 2003347919A JP 2002153854 A JP2002153854 A JP 2002153854A JP 2002153854 A JP2002153854 A JP 2002153854A JP 2003347919 A JP2003347919 A JP 2003347919A
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signal
clock signal
data
semiconductor integrated
integrated circuit
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JP2002153854A
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Inventor
Tadayoshi Matsui
忠義 松居
Original Assignee
Nec Kansai Ltd
関西日本電気株式会社
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Publication date
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Abstract

<P>PROBLEM TO BE SOLVED: To surely transfer a start signal STH between data side drivers in cascade connection. <P>SOLUTION: In the cascade-connection of the data side drivers 40, the first stage data side driver uses its changeover switch 41 to select a basic clock signal CLKA as a clock signal supplied to a start signal read circuit 10 and the data side drivers of the second and succeeding stages select a delayed clock signal CLKB resulting from delaying the basic clock signal CLKA by each delay circuit 9. Thus, the first stage data side driver at a leading edge of a substantial read pulse of the basic clock signal CLKA and the second and succeeding stage data side drivers at a leading edge of a substantial read pulse of the delayed clock signal CLKB can normally read the start signal STH, respectively. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【発明の属する技術分野】本発明はカスケード接続回路
およびそのカスケード接続回路を備えた電子装置に関
し、特に複数の半導体集積回路装置間でスタート信号を
順次転送するカスケード接続回路およびそのカスケード
接続回路を備えた電子装置に関する。
The present invention relates to a cascade connection circuit and an electronic device having the cascade connection circuit, and more particularly to a cascade connection circuit for sequentially transferring a start signal between a plurality of semiconductor integrated circuit devices and a cascade connection circuit. Electronic device.
【0002】[0002]
【従来の技術】ドットマトリックス型表示装置として、
液晶表示装置が、薄型、軽量、低電力という特長から、
パソコンなど様々な装置に用いられ、特に画質を高精細
に制御するのに有利であるアクティブマトリックス方式
のカラー液晶表示装置が主流を占めている。
2. Description of the Related Art As a dot matrix type display device,
Liquid crystal display devices are thin, lightweight, and low power,
Active matrix color liquid crystal display devices, which are used in various devices such as personal computers and are particularly advantageous for controlling image quality with high definition, dominate.
【0003】この種の液晶表示装置の液晶表示モジュー
ルは、図4に示すように、液晶パネル(LCDパネル)
1と、半導体集積回路装置(以下、ICという)からな
る制御回路(以下、コントローラという)2と、ICか
らなる複数個の走査側駆動回路(以下、走査側ドライバ
という)3およびデータ側駆動回路(以下、データ側ド
ライバという)4とを具備している。液晶パネル1は、
詳細を図示しないが、透明な画素電極および薄膜トラン
ジスタ(TFT)を配置した半導体基板と、面全体に1
つの透明な電極を形成した対向基板と、これら2枚の基
板を対向させて間に液晶を封入した構造からなり、スイ
ッチング機能を持つTFTを制御することにより各画素
電極に所定の電圧を印加し、各画素電極と対向基板電極
との間の電位差により液晶の透過率を変化させて画像を
表示するものである。半導体基板上には、各画素電極へ
印加する階調電圧を送るデータ線と、TFTのスイッチ
ング制御信号(走査信号)を送る走査線とが配線されて
いる。
As shown in FIG. 4, a liquid crystal display module of this type of liquid crystal display device has a liquid crystal panel (LCD panel).
1, a control circuit (hereinafter, referred to as a controller) 2 comprising a semiconductor integrated circuit device (hereinafter, referred to as an IC), a plurality of scanning-side driving circuits (hereinafter, referred to as a scanning-side driver) 3 including an IC, and a data-side driving circuit (Hereinafter, referred to as a data-side driver) 4. The liquid crystal panel 1
Although not shown in detail, a semiconductor substrate on which a transparent pixel electrode and a thin film transistor (TFT) are arranged,
It consists of an opposing substrate on which two transparent electrodes are formed, and a structure in which liquid crystal is sealed between the two substrates so that a predetermined voltage is applied to each pixel electrode by controlling a TFT having a switching function. In addition, an image is displayed by changing the transmittance of the liquid crystal according to the potential difference between each pixel electrode and the counter substrate electrode. On the semiconductor substrate, a data line for transmitting a gradation voltage to be applied to each pixel electrode and a scanning line for transmitting a switching control signal (scanning signal) for the TFT are wired.
【0004】コントローラ2は、入力側がPC(パソコ
ン)5に接続され、出力側が走査側ドライバ3およびデ
ータ側ドライバ4に接続されている。走査側ドライバ3
およびデータ側ドライバ4の出力側は、液晶パネル1の
走査線およびデータ線にそれぞれ接続されている。走査
側ドライバ3およびデータ側ドライバ4は、製造上の制
限よりチップサイズが制限され、従って、IC1個で出
力できる走査線およびデータ線に対応する出力数も制限
され、液晶パネル1のサイズが大きい場合、それぞれ複
数個を液晶パネル1の外周に配置する必要がある。例え
ばXGA(1024×768画素)カラー表示の液晶パ
ネルの場合の各ドライバ3,4のモジュールへの実装
は、走査側ドライバ3は、768本のゲート線を駆動
する必要があり、例えば192本分の駆動能力を有する
場合、4個必要とし、液晶パネル1の左側外周にカスケ
ード接続で片側配置される。データ側ドライバ4は、
1画素をカラー表示するためにデータ線はR(赤)、G
(緑)、B(青)用の3本が必要なため、1024×3
=3072本のデータ線を駆動する必要があり、例え
ば、384本分の駆動能力を有する場合、液晶パネル1
の上側外周にカスケード接続の8個(A、B、…、H)
で片側配置される。
The controller 2 has an input side connected to a PC (personal computer) 5 and an output side connected to a scanning driver 3 and a data driver 4. Scanning driver 3
The output side of the data side driver 4 is connected to a scanning line and a data line of the liquid crystal panel 1, respectively. The chip size of the scanning driver 3 and the data driver 4 is limited due to manufacturing restrictions. Therefore, the number of outputs corresponding to the scanning lines and data lines that can be output by one IC is also limited, and the size of the liquid crystal panel 1 is large. In such a case, it is necessary to arrange a plurality of them on the outer periphery of the liquid crystal panel 1. For example, in the case of mounting each of the drivers 3 and 4 on a module in the case of a liquid crystal panel of XGA (1024 × 768 pixels) color display, the scanning driver 3 needs to drive 768 gate lines. In the case where the liquid crystal panel 1 has a driving capability of four, four are required, and one side is arranged in a cascade connection on the left outer periphery of the liquid crystal panel 1. The data side driver 4
Data lines are R (red) and G to display one pixel in color.
(Green), three for B (blue) required, 1024 × 3
= 3072 data lines. For example, when the driving capability for 384 lines is required, the liquid crystal panel 1
8 cascade connections (A, B, ..., H)
On one side.
【0005】PC5から画像データが液晶表示モジュー
ルのコントローラ2に送られ、コントローラ2から走査
側ドライバ3には、クロック信号等が各走査側ドライバ
3に並列に送られ、垂直同期用のスタート信号STVが
初段の走査側ドライバ3に送られ、カスケード接続され
た次段以降の走査側ドライバ3に順次転送されていく。
また、コントローラ2からデータ側ドライバ4には、ク
ロック信号等のタイミング信号やデータ信号が各データ
側ドライバ4に並列に送られ、水平同期用のスタート信
号STHが初段のデータ側ドライバAに送られ、カスケ
ード接続された次段以降のデータ側ドライバB、C、
…、Hに順次転送されていく。そして、走査側ドライバ
3から各走査線にはパルス状の走査信号が送られ、走査
線に印加された走査信号がハイレベルのとき、その走査
線につながるTFTが全てオンとなり、そのときデータ
側ドライバ4からデータ線に送られた階調電圧が、オン
となったTFTを介して画素電極に印加される。そし
て、走査信号がローレベルとなり、TFTがオフ状態に
変化すると、画素電極と対向基板電極との電位差は、次
の階調電圧が画素電極に印加されるまでの間保持され
る。そして、各走査線に順次走査信号を送ることによ
り、全ての画素電極に所定の階調電圧が印加され、フレ
ーム周期で階調電圧の書き替えを行うことにより画像を
表示することができる。
Image data is sent from the PC 5 to the controller 2 of the liquid crystal display module, and a clock signal and the like are sent from the controller 2 to the scanning driver 3 in parallel with each scanning driver 3, and a vertical synchronization start signal STV Are sent to the first-stage scanning driver 3 and are sequentially transferred to the cascaded next- and subsequent scanning drivers 3.
In addition, a timing signal such as a clock signal and a data signal are sent from the controller 2 to the data driver 4 in parallel to each data driver 4, and a start signal STH for horizontal synchronization is sent to the data driver A at the first stage. , Cascade-connected data drivers B, C,
.., H sequentially. Then, a pulse-like scanning signal is sent from the scanning driver 3 to each scanning line, and when the scanning signal applied to the scanning line is at a high level, all the TFTs connected to that scanning line are turned on, The gradation voltage sent from the driver 4 to the data line is applied to the pixel electrode via the turned-on TFT. When the scanning signal goes low and the TFT changes to the off state, the potential difference between the pixel electrode and the counter substrate electrode is maintained until the next gradation voltage is applied to the pixel electrode. Then, by sequentially transmitting a scanning signal to each scanning line, a predetermined gradation voltage is applied to all the pixel electrodes, and an image can be displayed by rewriting the gradation voltage in a frame cycle.
【0006】データ側ドライバ4は、カスケード接続に
よりスタート信号STHを順次転送するための回路とし
て、図5に示すように、基本クロック信号CLKAの入
力端子6、スタート信号STHの入力端子7およびスタ
ート信号STHの出力端子8と、入力端子6に供給され
た基本クロック信号CLKAを所定時間td1だけ遅延
させて遅延クロック信号CLKBとして出力する遅延回
路9と、入力端子7に供給されたスタート信号STHを
遅延クロック信号CLKBの立ち上がりエッジで読込む
フリップフロップを含むスタート信号読込み回路10
と、スタート信号読込み回路10からのスタート信号を
基本クロック信号CLKAに同期して順次シフトさせカ
スケード接続される次段のデータ側ドライバ4のスター
ト信号STHとして出力端子8から出力する複数段、例
えば、64段のフリップフロップが縦続接続されたシフ
トレジスタ11とを備えている。尚、所定時間td1
は、後述するデータ側ドライバ4間でのスタート信号S
THの遅延時間td2より小さく設定する。
The data side driver 4 is a circuit for sequentially transferring the start signal STH by cascade connection, as shown in FIG. 5, an input terminal 6 for a basic clock signal CLKA, an input terminal 7 for a start signal STH, and a start signal. An output terminal 8 of STH, a delay circuit 9 for delaying the basic clock signal CLKA supplied to the input terminal 6 by a predetermined time td1 and outputting it as a delayed clock signal CLKB, and delaying the start signal STH supplied to the input terminal 7 Start signal read circuit 10 including a flip-flop that reads at the rising edge of clock signal CLKB
And a plurality of stages that sequentially shift the start signal from the start signal reading circuit 10 in synchronization with the basic clock signal CLKA and output from the output terminal 8 as the start signal STH of the next-stage data-side driver 4 cascaded, for example, It has a shift register 11 in which 64-stage flip-flops are cascaded. The predetermined time td1
Is a start signal S between the data side drivers 4 described later.
It is set smaller than the TH delay time td2.
【0007】次に、データ側ドライバ4のカスケード接
続における動作を図6を参照して説明する。基本クロッ
ク信号CLKAは、コントローラ2から各データ側ドラ
イバ4の入力端子6に並列に供給される。入力端子6に
供給された基本クロック信号CLKAは、遅延回路9と
シフトレジスタ11に供給され、遅延回路9に供給され
た基本クロック信号CLKAは、所定時間td1だけ遅
延され遅延クロック信号CLKBとしてスタート信号読
込み回路10に供給される。
Next, the operation of the data side driver 4 in cascade connection will be described with reference to FIG. The basic clock signal CLKA is supplied from the controller 2 to the input terminal 6 of each data side driver 4 in parallel. The basic clock signal CLKA supplied to the input terminal 6 is supplied to a delay circuit 9 and a shift register 11, and the basic clock signal CLKA supplied to the delay circuit 9 is delayed by a predetermined time td1 and becomes a start signal as a delayed clock signal CLKB. It is supplied to the reading circuit 10.
【0008】コントローラ2から初段のデータ側ドライ
バAの入力端子7に、スタート信号STHが、時刻t1
の“H”レベルへの立ち上がりで供給される。この入力
端子7に供給されたスタート信号STHは、データ側ド
ライバAのスタート信号読込み回路10に供給され、こ
の“H”レベルが時刻t3に遅延クロック信号CLKB
のパルスb’の立ち上がりエッジで読込まれる。この読
込まれたスタート信号STHは、データ側ドライバAの
シフトレジスタ11に供給され、基本クロック信号CL
KAの立ち上がりエッジで縦続接続されたフリップフロ
ップを順次シフトされ、次段のデータ側ドライバBのス
タート信号として、時刻t4に基本クロック信号CLK
Aのパルスcの立ち上がりエッジで “H”レベルとな
って、データ側ドライバAの出力端子8から出力され
る。
The start signal STH is supplied from the controller 2 to the input terminal 7 of the first driver A on the data side at time t1.
Is supplied at the rise to the “H” level. The start signal STH supplied to the input terminal 7 is supplied to the start signal reading circuit 10 of the data side driver A, and this “H” level becomes the delayed clock signal CLKB at time t3.
At the rising edge of the pulse b '. The read start signal STH is supplied to the shift register 11 of the data side driver A, and is supplied to the basic clock signal CL.
The cascade-connected flip-flops are sequentially shifted at the rising edge of KA, and as the start signal of the data-side driver B at the next stage, the basic clock signal CLK at time t4.
It becomes “H” level at the rising edge of the pulse c of A and is output from the output terminal 8 of the driver A on the data side.
【0009】データ側ドライバAの出力端子8から出力
されたスタート信号STHは、カスケード接続の配線容
量等の影響により時間td2だけ遅延して時刻t5に
“H”レベルとなって、次段のデータ側ドライバBの入
力端子7に供給される。この入力端子7に供給されたス
タート信号STHは、データ側ドライバBのスタート信
号読込み回路10に供給され、この“H”レベルが時刻
t6に遅延クロック信号CLKBのパルスd’の立ち上
がりエッジで読込まれる。この読込まれたスタート信号
STHは、シフトレジスタ11に供給され、データ側ド
ライバAと同様に、データ側ドライバBの出力端子8か
ら出力される。以下同様にして、スタート信号STH
は、3段目以降のデータ側ドライバC、D、…、Hの入
力端子7に順次供給されていく。そしてデータ側ドライ
バHまでの転送が完了すると、再度スタート信号STH
がデータ側ドライバAに送られることで、同様の動作が
開始される。尚、図示しないが、各データ側ドライバ4
のシフトレジスタ11は、シフトレジスタ11の後段に
配置されるデータレジスタに、スタート信号STHが入
力端子7に供給されてから出力端子8から出力されるま
での期間に、データレジスタにデータを読み込むための
信号を縦続接続されたフリップフロップから順次出力す
る。
The start signal STH output from the output terminal 8 of the data side driver A is delayed by the time td2 due to the influence of the cascade connection wiring capacitance and the like, and at time t5 becomes the "H" level. It is supplied to the input terminal 7 of the side driver B. The start signal STH supplied to the input terminal 7 is supplied to the start signal reading circuit 10 of the data driver B, and this "H" level is read at the rising edge of the pulse d 'of the delayed clock signal CLKB at time t6. It is. The read start signal STH is supplied to the shift register 11 and is output from the output terminal 8 of the data driver B, similarly to the data driver A. Hereinafter, similarly, the start signal STH
, H are sequentially supplied to the input terminals 7 of the data-side drivers C, D,. When the transfer to the data driver H is completed, the start signal STH
Is sent to the data side driver A, and the same operation is started. Although not shown, each data side driver 4
Shift register 11 reads data from the data register disposed in the subsequent stage of the shift register 11 during a period from when the start signal STH is supplied to the input terminal 7 to when it is output from the output terminal 8. Are sequentially output from the cascade-connected flip-flops.
【0010】[0010]
【発明が解決しようとする課題】ところで、上述のデー
タ側ドライバ4は、カスケード接続された次段以降のデ
ータ側ドライバB、C、…、Hのスタート信号読込み回
路10にてスタート信号STHをクロック信号の立ち上
がりエッジで読込むとき、入力端子6に供給された基本
クロック信号CLKAをそのまま直に用いた場合、パル
スdの立ち上がりエッジで読込む必要があるが、データ
側ドライバ4間でのスタート信号STHの遅延時間td
2の大きさによっては、本来の読込み用のパルスdの立
ち上がりエッジで読込むことができず、1つ後のパルス
eの立ち上がりエッジで読込む虞があるため、このスタ
ート信号STHの遅延時間td2を考慮して、基本クロ
ック信号CLKAを時間td1だけ遅延させた遅延クロ
ック信号CLKBの立ち上がりエッジで読込むようにし
ている。一方、コントローラ2からのスタート信号ST
Hのタイミングは、コントローラ2から各データ側ドラ
イバ4に並列に転送されるのと同じ基本クロック信号C
LKAに基づいてコントローラ2で決定されている。そ
して、コントローラ2から初段のデータ側ドライバAへ
のスタート信号STHの転送は、基本クロック信号CL
KAがコントローラ2から各データ側ドライバ4に並列
に転送されるのとほぼ同条件で行われるので、コントロ
ーラ2内で決定された基本クロック信号CLKとスター
ト信号STHとのタイミングの関係は、データ側ドライ
バAにおいてもあまり崩れないため、データ側ドライバ
Aのスタート信号読込み回路10にてスタート信号ST
Hを遅延クロック信号CLKBの立ち上がりエッジで読
込むと、クロックCLKBの本来の読込み用のパルス
b’ではなく、1つ前のパルスa’で読込んでしまう虞
があり、スタート信号STHのデータ側ドライバ4間の
転送が不確実となるという問題がある。したがって本発
明の目的は、複数のカスケード接続された半導体集積回
路装置間でスタート信号STHの転送が確実に行われる
カスケード接続回路およびその回路を備えた電子装置を
提供することである。
By the way, the above-mentioned data side driver 4 clocks the start signal STH by the start signal reading circuit 10 of the data side drivers B, C,... When reading at the rising edge of the signal, if the basic clock signal CLKA supplied to the input terminal 6 is used directly as it is, it is necessary to read at the rising edge of the pulse d. STH delay time td
Depending on the magnitude of the pulse No. 2, reading cannot be performed at the rising edge of the original reading pulse d, and reading may be performed at the rising edge of the next pulse e. In consideration of the above, the basic clock signal CLKA is read at the rising edge of the delayed clock signal CLKB delayed by the time td1. On the other hand, the start signal ST from the controller 2
The timing of H is the same as the basic clock signal C transferred from the controller 2 to each data driver 4 in parallel.
It is determined by the controller 2 based on the LKA. The transfer of the start signal STH from the controller 2 to the first-stage data driver A is performed by the basic clock signal CL.
Since the KA is performed under substantially the same conditions as those in which the KA is transferred from the controller 2 to each data driver 4 in parallel, the timing relationship between the basic clock signal CLK and the start signal STH determined in the controller 2 is determined on the data side. Since the driver A does not collapse much, the start signal ST is read by the start signal reading circuit 10 of the driver A on the data side.
If H is read at the rising edge of the delayed clock signal CLKB, it may be read not at the original reading pulse b ′ of the clock CLKB but at the immediately preceding pulse a ′, and the data side driver 4 of the start signal STH may be read. There is a problem that transfer between them becomes uncertain. Therefore, an object of the present invention is to provide a cascade connection circuit in which the transfer of the start signal STH is reliably performed between a plurality of cascade-connected semiconductor integrated circuit devices, and an electronic device including the circuit.
【0011】[0011]
【課題を解決するための手段】本発明のカスケード接続
回路は、カスケード接続された複数の半導体集積回路装
置間を順次転送されるスタート信号が、カスケード接続
の前段側の半導体集積回路装置に転送されてからカスケ
ード接続の後段側の半導体集積回路装置に転送されるま
での期間に、前段側の半導体集積回路装置にデータが読
み込まれるカスケード接続回路において、半導体集積回
路装置が、基本クロック信号を遅延させた遅延クロック
信号を生成する遅延回路と、基本クロック信号および遅
延クロック信号のどちらか一方を選択する切換スイッチ
と、切換スイッチにより選択されたクロック信号のエッ
ジでスタート信号を読込むスタート信号読込み回路と、
スタート信号読込み回路からのスタート信号を基本クロ
ック信号のエッジで順次シフトさせて次段の半導体集積
回路装置へのスタート信号を出力するシフトレジスタと
を備えたことを特徴とする。本発明の電子装置は、カス
ケード接続された複数の半導体集積回路装置間を順次転
送されるスタート信号が、カスケード接続の前段側の半
導体集積回路装置に転送されてからカスケード接続の後
段側の半導体集積回路装置に転送されるまでの期間に、
前段側の半導体集積回路装置にデータが読み込まれる電
子装置において、半導体集積回路装置が、基本クロック
信号を遅延させた遅延クロック信号を生成する遅延回路
と、基本クロック信号および遅延クロック信号のどちら
か一方を選択する切換スイッチと、切換スイッチにより
選択されたクロック信号のエッジでスタート信号を読込
むスタート信号読込み回路と、スタート信号読込み回路
からのスタート信号を基本クロック信号のエッジで順次
シフトさせて次段の半導体集積回路装置へのスタート信
号を出力するシフトレジスタとを備え、切換スイッチ
が、各半導体集積回路装置のうち初段の半導体集積回路
装置において、基本クロック信号を出力するように制御
され、次段以降の半導体集積回路装置において、遅延ク
ロック信号を出力するように制御されることを特徴とす
る。上記電子装置は、表示装置として用いられ、半導体
集積回路装置がデータ側駆動回路であることを特徴とす
る。上記表示装置は、液晶表示装置として用いられるこ
とを特徴とする。
According to the cascade connection circuit of the present invention, a start signal sequentially transferred between a plurality of cascade-connected semiconductor integrated circuit devices is transferred to a preceding semiconductor integrated circuit device in the cascade connection. In the cascade connection circuit in which data is read into the preceding-stage semiconductor integrated circuit device during a period from the time when the data is transferred to the subsequent-stage semiconductor integrated circuit device after the cascade connection, the semiconductor integrated circuit device delays the basic clock signal. A delay circuit for generating a delayed clock signal, a changeover switch for selecting one of the basic clock signal and the delay clock signal, and a start signal reading circuit for reading a start signal at an edge of the clock signal selected by the changeover switch. ,
A shift register for sequentially shifting the start signal from the start signal reading circuit at the edge of the basic clock signal and outputting a start signal to the next-stage semiconductor integrated circuit device. According to the electronic device of the present invention, a start signal sequentially transferred between a plurality of semiconductor integrated circuit devices connected in cascade is transferred to a semiconductor integrated circuit device in a preceding stage of the cascade connection, and then a semiconductor integrated circuit device in a subsequent stage of the cascade connection is connected. In the period before being transferred to the circuit device,
In an electronic device in which data is read into a preceding-stage semiconductor integrated circuit device, the semiconductor integrated circuit device generates a delayed clock signal obtained by delaying a basic clock signal, and one of a basic clock signal and a delayed clock signal Switch, a start signal reading circuit that reads a start signal at the edge of the clock signal selected by the changeover switch, and a start signal from the start signal reading circuit that is sequentially shifted at the edge of the basic clock signal to the next stage. A shift register that outputs a start signal to the semiconductor integrated circuit device, wherein a changeover switch is controlled so as to output a basic clock signal in a first-stage semiconductor integrated circuit device among the semiconductor integrated circuit devices; In the subsequent semiconductor integrated circuit device, a delayed clock signal is output. Characterized in that it is controlled such. The electronic device is used as a display device, and the semiconductor integrated circuit device is a data-side drive circuit. The display device is used as a liquid crystal display device.
【0012】[0012]
【発明の実施の形態】以下に、本発明の一実施例につい
て、図1を参照して説明する。尚、図4と同一のものは
同一符号を付して、その説明を省略する。液晶表示装置
の液晶表示モジュールは、液晶パネル1と、コントロー
ラ2と、複数個の走査側ドライバ3およびデータ側ドラ
イバ40とを具備している。
DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIG. Note that the same components as those in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted. The liquid crystal display module of the liquid crystal display device includes a liquid crystal panel 1, a controller 2, a plurality of scanning drivers 3, and a data driver 40.
【0013】データ側ドライバ40は、カスケード接続
によりスタート信号STHを順次転送するための回路と
して、図2に示すように、図5に示した入力端子6、
7、出力端子8、遅延回路9、スタート信号読込み回路
10およびシフトレジスタ11の外に、切換スイッチ4
1と、モード選択信号端子42とを備えている。切換ス
イッチ41は、シフトレジスタ10に供給されるクロッ
ク信号として、遅延回路9からの遅延クロック信号CL
KBまたは入力端子6からの基本クロック信号CLKA
のどちらか一方を選択して出力する。切換スイッチ41
は、モード選択信号端子42の論理レベルにより制御さ
れ、一方の論理レベル、例えば、“L”レベルのとき、
基本クロック信号CLKAを選択し、他方の論理レベ
ル、この例では、“H”レベルのとき、遅延クロック信
号CLKBを選択する。
The data side driver 40 is a circuit for sequentially transferring the start signal STH by cascade connection, as shown in FIG. 2, as shown in FIG.
7, an output terminal 8, a delay circuit 9, a start signal reading circuit 10, and a shift register 11;
1 and a mode selection signal terminal 42. The changeover switch 41 receives the delayed clock signal CL from the delay circuit 9 as a clock signal supplied to the shift register 10.
KB or basic clock signal CLKA from input terminal 6
Select and output either one. Changeover switch 41
Is controlled by the logic level of the mode selection signal terminal 42. When one of the logic levels is, for example, "L" level,
The basic clock signal CLKA is selected, and when the other logical level, in this example, the “H” level, the delayed clock signal CLKB is selected.
【0014】次に、データ側ドライバ40のカスケード
接続における動作を図3を参照して説明する。基本クロ
ック信号CLKAは、コントローラ2から各データ側ド
ライバ40の入力端子6に並列に供給される。入力端子
6に供給された基本クロック信号CLKAは、遅延回路
9およびシフトレジスタ11と、切換スイッチ41の2
入力の一方の入力とに供給され、遅延回路9に供給され
た基本クロック信号CLKAは、所定時間td1だけ遅
延され遅延クロック信号CLKBとして切換スイッチ4
1の2入力の他方の入力に供給される。データ側ドライ
バAは、モード選択信号端子42が一方の論理レベル、
例えば、“L”レベルに設定されて、切換スイッチ41
により基本クロック信号CLKAが選択され、スタート
信号読込み回路10に供給される。また、データ側ドラ
イバB、C、…、Hは、モード選択信号端子42が他方
の論理レベル、この例では、“H”レベルに設定され
て、切換スイッチ41により遅延クロック信号CLKB
が選択され、スタート信号読込み回路10に供給され
る。
Next, the operation of the data side driver 40 in the cascade connection will be described with reference to FIG. The basic clock signal CLKA is supplied from the controller 2 to the input terminal 6 of each data side driver 40 in parallel. The basic clock signal CLKA supplied to the input terminal 6 is supplied to the delay circuit 9 and the shift register 11,
The basic clock signal CLKA supplied to one of the inputs and supplied to the delay circuit 9 is delayed by a predetermined time td1 to produce a delayed clock signal CLKB.
It is supplied to the other of the two inputs 1. The data side driver A has a mode selection signal terminal 42 having one logic level,
For example, the switch 41 is set to “L” level and
Selects the basic clock signal CLKA and supplies it to the start signal reading circuit 10. The data side drivers B, C,..., H have the mode selection signal terminal 42 set to the other logic level, in this example, “H” level, and the changeover switch 41
Is supplied to the start signal reading circuit 10.
【0015】コントローラ2から初段のデータ側ドライ
バAの入力端子7に、スタート信号STHが、時刻t1
の“H”レベルへの立ち上がりで供給される。この入力
端子7に供給されたスタート信号STHは、データ側ド
ライバAのスタート信号読込み回路10に供給され、こ
の“H”レベルが時刻t2に基本クロック信号CLKA
のパルスbの立ち上がりエッジで読込まれる。この読込
まれたスタート信号STHは、データ側ドライバAのシ
フトレジスタ11に供給され、基本クロック信号CLK
Aの立ち上がりエッジで順次シフトされ、次段のデータ
側ドライバBのスタート信号として、時刻t3に基本ク
ロック信号CLKAのパルスcの立ち上がりエッジで
“H”レベルとなって、データ側ドライバAの出力端子
8から出力される。
A start signal STH is supplied from the controller 2 to the input terminal 7 of the first driver A on the data side at time t1.
Is supplied at the rise to the “H” level. The start signal STH supplied to the input terminal 7 is supplied to the start signal reading circuit 10 of the data side driver A, and the “H” level becomes the basic clock signal CLKA at time t2.
At the rising edge of the pulse b. The read start signal STH is supplied to the shift register 11 of the data-side driver A, and the basic clock signal CLK
A is sequentially shifted at the rising edge of A, and as a start signal of the data driver B of the next stage, at time t3, at the rising edge of the pulse c of the basic clock signal CLKA
It becomes “H” level and is output from the output terminal 8 of the data side driver A.
【0016】データ側ドライバAの出力端子8から出力
されたスタート信号STHは、カスケード接続の配線容
量等の影響により遅延して時刻t4に“H”レベルとな
って、次段のデータ側ドライバBの入力端子7に供給さ
れる。この入力端子7に供給されたスタート信号STH
は、データ側ドライバBのスタート信号読込み回路10
に供給され、この“H”レベルが時刻t5に遅延クロッ
ク信号CLKBのパルスd’の立ち上がりエッジで読込
まれる。この読込まれたスタート信号STHは、シフト
レジスタ11に供給され、データ側ドライバAと同様
に、データ側ドライバBの出力端子8から出力される。
以下同様にして、スタート信号STHは、3段目以降の
データ側ドライバC、D、…、Hの入力端子7に順次供
給されていく。そしてデータ側ドライバHまでの転送が
完了すると、再度スタート信号STHがデータ側ドライ
バAに送られることで、同様の動作が開始される。
The start signal STH output from the output terminal 8 of the data-side driver A is delayed by the influence of the cascade connection wiring capacitance, etc., and becomes "H" level at time t4. Is supplied to the input terminal 7. The start signal STH supplied to this input terminal 7
Is the start signal reading circuit 10 of the data side driver B.
At the rising edge of the pulse d 'of the delayed clock signal CLKB at time t5. The read start signal STH is supplied to the shift register 11 and is output from the output terminal 8 of the data driver B, similarly to the data driver A.
Similarly, the start signal STH is successively supplied to the input terminals 7 of the data-side drivers C, D,... When the transfer to the data side driver H is completed, the same operation is started by sending the start signal STH to the data side driver A again.
【0017】以上に説明したように、データ側ドライバ
40をカスケード接続する場合、スタート信号読込み回
路10に供給されるスタート信号読込み用のクロック信
号として、データ側ドライバ40に含まれる切換スイッ
チ41により、初段のデータ側ドライバAは、基本クロ
ック信号CLKAが選択され、次段以降のデータ側ドラ
イバB、C、…、Hは、遅延クロック信号CLKBが選
択されるので、データ側ドライバAは基本クロック信号
CLKAの本来の読込み用のパルスbの立ち上がりエッ
ジで、データ側ドライバB、C、…、Hは遅延クロック
信号CLKBの本来の読込み用のパルスd’の立ち上が
りエッジで、それぞれスタート信号STHを正常に読込
むことができる。
As described above, when the data side driver 40 is cascaded, the changeover switch 41 included in the data side driver 40 serves as a start signal reading clock signal supplied to the start signal reading circuit 10. The first-stage data-side driver A selects the basic clock signal CLKA, and the second- and subsequent-stage data-side drivers B, C,..., H select the delayed clock signal CLKB. ., H at the rising edge of the original read pulse b of the CLKA, and the data side drivers B, C,..., H at the rising edge of the original read pulse d ′ of the delayed clock signal CLKB. Can be read.
【0018】尚、上記実施例では、スタート信号の読込
みおよびシフトをクロック信号の立ち上がりエッジで行
うことで説明したが、立ち下がりエッジで行ってもよ
い。また、液晶表示装置を例として説明したが、これに
限定されることなく、他の表示装置のデータ側ドライバ
間をカスケード接続してスタート信号を転送する場合に
も用いることができる。また、さらに、表示装置に限定
されることなく、データが転送される他の電子装置にお
いて、半導体集積回路装置間をカスケード接続してスタ
ート信号を転送する場合にも用いることができる。
In the above embodiment, the start signal is read and shifted at the rising edge of the clock signal. However, the reading and shifting may be performed at the falling edge. In addition, although the liquid crystal display device has been described as an example, the present invention is not limited to this, and the present invention can also be used for transferring a start signal by cascading data-side drivers of other display devices. Further, the present invention is not limited to a display device, and can be used in a case where a start signal is transferred by cascading semiconductor integrated circuit devices in another electronic device to which data is transferred.
【0019】[0019]
【発明の効果】以上説明したように本発明によれば、半
導体集積回路装置を複数使用し、半導体集積回路装置間
をカスケード接続によりスタート信号を転送する時、半
導体集積回路装置に含まれる切換スイッチにより、初段
の半導体集積回路装置は、基本クロック信号が選択さ
れ、次段以降の半導体集積回路装置は、基本クロック信
号を遅延させた遅延クロック信号が選択されるので、初
段の半導体集積回路装置は基本クロック信号の本来の読
込み用のパルスのエッジで、次段以降の半導体集積回路
装置は遅延クロック信号の本来の読込み用のパルスのエ
ッジで、それぞれスタート信号STHを正常に読込むこ
とができ、スタート信号の確実な転送が可能になり安定
した動作が保証される。
As described above, according to the present invention, when a plurality of semiconductor integrated circuit devices are used and a start signal is transferred by cascade connection between the semiconductor integrated circuit devices, the changeover switch included in the semiconductor integrated circuit device is used. Accordingly, the first-stage semiconductor integrated circuit device selects the basic clock signal, and the subsequent-stage semiconductor integrated circuit devices select the delayed clock signal obtained by delaying the basic clock signal. At the edge of the original read pulse of the basic clock signal, the semiconductor integrated circuit devices of the next and subsequent stages can normally read the start signal STH at the edge of the original read pulse of the delayed clock signal, respectively. The start signal can be reliably transferred, and a stable operation is guaranteed.
【図面の簡単な説明】[Brief description of the drawings]
【図1】 本発明の一実施例の液晶表示装置の回路を示
す回路図。
FIG. 1 is a circuit diagram showing a circuit of a liquid crystal display device according to one embodiment of the present invention.
【図2】 図1に示すデータ側ドライバのカスケード接
続回路の構成を示す回路図。
FIG. 2 is a circuit diagram showing a configuration of a cascade connection circuit of the data-side driver shown in FIG. 1;
【図3】 図1に示すデータ側ドライバのカスケード接
続におけるスタート信号の入出力の波形図。
3 is a waveform diagram of input / output of a start signal in the cascade connection of the data side driver shown in FIG.
【図4】 従来の液晶表示装置の回路を示す回路図。FIG. 4 is a circuit diagram showing a circuit of a conventional liquid crystal display device.
【図5】 図4に示すデータ側ドライバのカスケード接
続回路の構成を示す回路図。
FIG. 5 is a circuit diagram showing a configuration of a cascade connection circuit of the data-side driver shown in FIG. 4;
【図6】 図4に示すデータ側ドライバのカスケード接
続におけるスタート信号の入出力の波形図。
FIG. 6 is a waveform diagram of input / output of a start signal in the cascade connection of the data side driver shown in FIG. 4;
【符号の説明】[Explanation of symbols]
1 液晶パネル 9 遅延回路 10 スタート信号読込み回路 11 シフトレジスタ 40 データ側ドライバ 41 切換スイッチ 1 LCD panel 9 Delay circuit 10 Start signal reading circuit 11 shift register 40 Data side driver 41 Changeover switch

Claims (4)

    【特許請求の範囲】[Claims]
  1. 【請求項1】カスケード接続された複数の半導体集積回
    路装置間を順次転送されるスタート信号が、カスケード
    接続の前段側の半導体集積回路装置に転送されてからカ
    スケード接続の後段側の半導体集積回路装置に転送され
    るまでの期間に、前記前段側の半導体集積回路装置にデ
    ータが読み込まれるカスケード接続回路において、 前記半導体集積回路装置が、基本クロック信号を遅延さ
    せた遅延クロック信号を生成する遅延回路と、基本クロ
    ック信号または遅延クロック信号の一方を選択する切換
    スイッチと、切換スイッチにより選択されたクロック信
    号のエッジでスタート信号を読込むスタート信号読込み
    回路と、スタート信号読込み回路からのスタート信号を
    基本クロック信号のエッジで順次シフトさせて次段の半
    導体集積回路装置へのスタート信号を出力するシフトレ
    ジスタとを備えたことを特徴とするカスケード接続回
    路。
    A start signal sequentially transferred between a plurality of cascade-connected semiconductor integrated circuit devices is transferred to a preceding cascade-connected semiconductor integrated circuit device and then a cascade-connected subsequent semiconductor integrated circuit device. In a cascade connection circuit in which data is read into the preceding-stage semiconductor integrated circuit device until the data is transferred to the cascade connection circuit, the semiconductor integrated circuit device generates a delayed clock signal obtained by delaying a basic clock signal; and A changeover switch for selecting one of the basic clock signal and the delayed clock signal, a start signal reading circuit for reading a start signal at an edge of the clock signal selected by the changeover switch, and a start signal from the start signal reading circuit as a basic clock. The signal is sequentially shifted at the edge of the signal and transferred to the next-stage semiconductor integrated circuit device. A cascade connection circuit comprising: a shift register that outputs a start signal.
  2. 【請求項2】カスケード接続された複数の半導体集積回
    路装置間を順次転送されるスタート信号が、カスケード
    接続の前段側の半導体集積回路装置に転送されてからカ
    スケード接続の後段側の半導体集積回路装置に転送され
    るまでの期間に、前記前段側の半導体集積回路装置にデ
    ータが読み込まれる電子装置において、 前記半導体集積回路装置が、基本クロック信号を遅延さ
    せた遅延クロック信号を生成する遅延回路と、基本クロ
    ック信号および遅延クロック信号のどちらか一方を選択
    する切換スイッチと、切換スイッチにより選択されたク
    ロック信号のエッジでスタート信号を読込むスタート信
    号読込み回路と、スタート信号読込み回路からのスター
    ト信号を基本クロック信号のエッジで順次シフトさせて
    次段の半導体集積回路装置へのスタート信号を出力する
    シフトレジスタとを備え、 前記切換スイッチが、前記各半導体集積回路装置のうち
    初段の半導体集積回路装置において、前記基本クロック
    信号を出力するように制御され、次段以降の半導体集積
    回路装置において、前記遅延クロック信号を出力するよ
    うに制御されることを特徴とする電子装置。
    2. A cascade-connected semiconductor integrated circuit device, wherein a start signal sequentially transferred between a plurality of cascade-connected semiconductor integrated circuit devices is transferred to a preceding cascade-connected semiconductor integrated circuit device and then a cascade-connected subsequent semiconductor integrated circuit device. In the electronic device in which data is read into the preceding-stage semiconductor integrated circuit device during a period until the transfer is performed, the semiconductor integrated circuit device generates a delayed clock signal obtained by delaying a basic clock signal; A changeover switch that selects one of the basic clock signal and the delayed clock signal, a start signal reading circuit that reads a start signal at an edge of the clock signal selected by the changeover switch, and a start signal from the start signal reading circuit. The clock signal is sequentially shifted at the edge of the clock signal to switch to the next-stage semiconductor integrated circuit device. A shift register for outputting a start signal, wherein the changeover switch is controlled to output the basic clock signal in a first stage semiconductor integrated circuit device of the semiconductor integrated circuit devices; An electronic device, wherein the circuit device is controlled to output the delayed clock signal.
  3. 【請求項3】表示装置として用いられ、前記半導体集積
    回路装置がデータ側駆動回路であることを特徴とする請
    求項2記載の電子装置。
    3. The electronic device according to claim 2, wherein the device is used as a display device, and the semiconductor integrated circuit device is a data-side drive circuit.
  4. 【請求項4】液晶表示装置として用いられることを特徴
    とする請求項3記載の電子装置。
    4. The electronic device according to claim 3, wherein the electronic device is used as a liquid crystal display device.
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Cited By (2)

* Cited by examiner, † Cited by third party
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CN100407259C (en) * 2004-07-30 2008-07-30 夏普株式会社 Display device and driving method thereof
CN107591129A (en) * 2017-09-04 2018-01-16 深圳市华星光电半导体显示技术有限公司 Scan drive circuit and display panel for diode displaying

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