JPH11175208A - 装置をより高電圧の装置から電気的に分離するシステム及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 より高い電圧装置により共用されているバス
から装置を絶縁し且つより低い電圧装置がより低い電圧
プロセッサと通信することをなお可能にする。 【解決手段】 分離システムは、装置２０６に結合され
且つイネーブル信号を受け取るイネーブル入力を含むバ
ス２０３に結合された分離装置２２２、２２４を含む。
分離装置は、イネーブル信号がアサートされる間装置を
バスに電気的に結合するが、しかしさもなければ装置を
バスから電気的に分離する。分離システムは更に、バス
上のサイクルを検出し、且つサイクルが装置と関連する
場合サイクル中にイネーブル信号を分離装置のイネーブ
ル入力に与えるイネーブル論理回路２２２を含む。分離
装置は、装置をバスから分離するスイッチング装置２２
４を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は装置を共通バスから
電気的に分離するシステム及び方法に関し、詳細には復
号論理回路とスイッチング装置とを利用して装置を共通
バスを共用するより高い電圧装置から電気的に分離する
装置及び方法に関する。

【０００２】

【従来の技術】コンピュータ・システム及び周辺装置を
含む多くの電子装置は、通常の５ボルト・トランジスタ
・トランジスタ論理回路（ＴＴＬ）標準に基づいてい
る。例えば、多くのコンピュータ・システムは、共通バ
スに結合された１つ又は複数のプロセッサ、サポート論
理回路、制御器及び記憶装置を含み、そこにおいて全て
の装置は５ボルトＴＴＬ標準に基づいて動作する。この
５ボルト環境においては、全ての構成要素及び装置が５
ボルトで動作するよう設計されていたので、共通バスを
共用する種々の装置間の通信は問題が無かった。しかし
ながら、３．３ボルトのようなより低電圧レベルで動作
する記憶装置及びプロセッサを生産するよう製造業者を
駆り立てている電力節約に向かう動きがあった。ラップ
トップ・コンピュータにおいては、例えば、電力節約
は、再充電可能なバッテリの寿命を長くするのに必須で
ある。このことはまた、周辺装置又は拡張バス上の歪み
を低減するため電力消費を低減することが望ましいより
大きいコンピュータ・システムの多くの周辺装置又は拡
張装置にとって真実である。エネルギ消費を低減させる
方向に向かう傾向にも拘わらず、多くの装置及構成要素
は、必要な高性能レベルを得るためなおより高電圧レベ
ルで動作する。タイミング及び性能を改善するため、よ
り高電圧レベルは、しばしばより速い論理遷移及び対応
する低減した待ち時間を可能にする。

【０００３】低電圧装置と高電圧装置とを組み合わせる
ハイブリッド・システムは、コンピュータ・システム設
計者に問題を提示する。一部の装置は、より低電圧論理
レベルで動作するよう設計されるが、より高電圧レベル
に耐えられる。例えば、幾つかのプロセッサ製造業者
は、３．３ボルトで動作するが、しかし５ボルトに耐え
る、あらゆるタイプのコンピュータ・システムのための
プロセッサを生産し始めた。これは、５ボルト装置と
３．３ボルト装置の両方がプロセッサと共通バスを介し
て安全に通信することを可能にする。しかしながら、幾
らかの装置は、より低電圧レベルで動作し、しかもより
高電圧に影響されやすい。例えば、一部の３．３ボルト
記憶装置は５ボルトに耐えられず、従って５ボルト装置
と同じバス上で動作することができない。それは、さも
なければ、より高い電圧レベルは記憶装置の一部又は全
部を破壊するからである。こうして、５ボルト装置が共
通バスをアクセスするとき、３．３ボルト記憶装置は、
過剰なパワー散逸が５ボルト装置によりバス上へ出力さ
れるので損傷を受けることになる。

【０００４】

【発明が解決しようとする課題】従って、より高い電圧
装置により共用されているバスから装置を絶縁し且つよ
り低い電圧装置がより低電圧プロセッサと通信するのを
なお可能にする方法に対する必要性が存在する。

【０００５】

【課題を解決するための手段】本発明に従った分離シス
テム及び方法は、装置をバスにその装置のアクセスの間
電気的に結合するが、しかしさもなければ当該装置をバ
スから電気的に分離する。当該分離システムは、低電圧
装置に結合され且つイネーブル信号受け取るイネーブル
入力を含むバスに結合された分離装置を含み、そこにお
いて当該分離装置は、イネーブル信号がアサート（asse
rt）される間前記装置を前記バスに電気的に結合する
が、しかしさもなければ前記装置を前記バスから電気的
に分離する。分離装置は更に、バス上のサイクルを検出
し且つサイクルが前記装置のためのものである場合当該
サイクルの間イネーブル信号を分離装置のイネーブル入
力に与えるイネーブル論理回路を含む。分離装置は、バ
ス・スイッチ、即ち、バイポーラ・トランジスタ、電界
効果トランジスタ、又は装置をバスから分離するのに適
したいずれの他の装置のような１つ又は複数の個別の分
離装置を含み得る。一般に、イネーブル論理回路は、ア
ドレスがより低い電圧装置のアドレスと対応するか否か
を決定するためアクセス・サイクルの間バス上のアドレ
スを復号する復号論理回路を含み得る。本明細書に記載
される実施形態においては、低電圧装置は、記憶装置に
アクセスするためバス上で実行されるメモリ・サイクル
中のみ分離装置を介してバスに結合されている低電圧記
憶装置である。

【０００６】スイッチング装置は、バスに結合された第
１の組の接点と、低電圧装置の対応する信号接点に結合
された第２の組の接点とを含み得る。スイッチング装置
は、その第１の組の接点をその第２の組の接点から電気
的に分離することにより低電圧装置をバスから電気的に
分離する。イネーブル信号を受け取ると直ぐに、スイッ
チング装置は、低電圧装置をバスに電気的に結合する。
特に、スイッチング装置がイネーブル信号を受け取ると
き、該スイッチング装置は開位置の高インピーダンス状
態から閉じた低インピーダンス状態に遷移し、それは直
接バスの信号ラインを低電圧装置の対応する信号接点に
結合する。

【０００７】プロセッサは、通常、バス上のサイクルを
実行し且つ低電圧装置にアクセスするため当該低電圧装
置に対応するアドレスをアサートする装置である。プロ
セッサは、一般に、低電圧装置と同じ低電圧で動作する
が、しかしバス上の他の装置のより高い電圧レベルに耐
えられる。こうして、プロセッサは、低電圧装置が分離
されている間バスに結合された種々の他のより高い電圧
装置と通信できる。低電圧記憶装置にとって、プロセッ
サは、一般に、読出しサイクルか書込みサイクルかのい
ずれかを実行し、当該記憶装置に対応する又は関連する
アドレスをバス上へアサートする。通常、記憶装置は、
所定の組のアドレス、又は当該記憶装置をアドレス指定
するためのアドレス領域を有する。バスに結合された復
号論理回路は、メモリ・サイクルの間バス上にアサート
されたアドレスを復号し、当該アドレスが記憶装置の所
定のアドレス領域内にあるかを決定する。こうして、復
号論理回路は、メモリ・サイクルを検出し、アドレスを
復号し、当該アドレスが記憶装置を指示する場合スイッ
チング装置に対してイネーブル信号をアサートする。こ
のようにして、プロセッサは、記憶装置がバスにスイッ
チング装置を介して結合されている間データを当該記憶
装置から読出し又はそれへ書込む。プロセッサと低電圧
装置との間の通信中に、バスに結合された他のより高い
電圧装置は、高インピーダンス状態にあるか、又はさも
なければバスから分離され低電圧装置をより高電圧レベ
ルから電気的に分離するかのいずれかにある。

【０００８】

【発明の実施の形態】本発明のより良い理解が、好適な
実施形態の以下の詳細な記載を添付の図面と関係して考
慮するとき得られることができる。図１を参照すると、
本発明に従った分離システムと関係して用いられるコン
ピュータ・システム１００のブロック図が示されてい
る。コンピュータ・システム１００は、ＩＢＭと互換性
のあるパーソナル・コンピュータ（ＰＣ）システム、又
は通常ワークステーション又はサーバ・システム用に用
いられる類似のものである。コンピュータ・システム１
００は、主プロセッサ１０２として識別される少なくと
も１つの中央処理装置（ＣＰＵ）に結合されたホスト・
バス１０８を含む。プロセッサ１０２は、ＰＣに通常用
いられている、インテル社からの８０３８６、８０４８
６、ペンティアム（登録商標）、ペンティアムＩＩ（登
録商標）等のマイクロプロセッサのような幾つかのマイ
クロプロセッサのうちのいずれかのものと、サポートす
る外部回路とを含むのが好ましく、そこにおいて当該外
部回路は、外部又はレベル２（Ｌ２）キャッシュ又は類
似のもの（図示せず）を含むのが好ましい。本発明はＩ
ＢＭと互換性のあるタイプのＰＣシステムで図示されて
いるが、本発明は当業者には既知のように他のタイプの
コンピュータ・システム及びプロセッサに適用可能であ
ることが理解されるべきである。

【０００９】メモリ制御器１０４は、ホスト・バス１０
８に、そして主メモリ１０６に結合され、主メモリ動作
を受け取り且つ制御する。主メモリ１０６は、データ転
送のためホスト・バス１０８にバッファ（図示せず）を
介して結合されている。主メモリ１０６は、いずれの主
メモリ構成が企図されるにも拘わらず、マザーボード上
の互換性のあるメモリ・スロットにプラグインされる１
つ又は複数のメモリ・ボードにより実行されるのが好ま
しい。コンピュータ・システム１００は、ホスト・バス
１０８にホスト−ＰＣＩブリッジ１１０を介して結合さ
れたＰＣＩバス１１２を含み、該ホスト−ＰＣＩブリッ
ジ１１０はホスト・バス１０８とＰＣＩバス１１２との
間の信号の遷移を処理する。ＰＣＩバス１１２は、通
常、Ｓ１、Ｓ２、Ｓ３等々と個々にラベルを付された１
つ又は複数のＰＣＩスロット１１６により実行され、そ
こにおいてＰＣＩスロット１１６の各々は、当業者には
既知のように１つ又は複数のＰＣＩデバイスを組み込ん
でいる互換性のあるＰＣＩアダプタ・カードを受け入れ
るよう構成されている。典型的なＰＣＩデバイスは、Ｓ
ＣＳＩ（小型コンピュータ・システム・インタフェー
ス）ディスク制御器、ビデオ又はグラフィック制御器等
のようなネットワーク・インタフェース・カード（ＮＩ
Ｃ）ディスク制御器を含む。

【００１０】一例として、一実施形態において、本発明
に従った分離システムは、図２の各アレイ制御器１３２
のようなアレイ制御器内で用いられる。本分離システム
は、さもなければ、低電圧装置と、当該低電圧装置の最
大動作電圧より高い電圧で動作する他の装置とを含むた
め低電圧装置を分離するのが望ましいいずれのシステム
において実行されることができることを理解すべきであ
る。このアレイ制御器の例においては、制御器カード１
２０は、システムＰＣＩバス１１２とアレイ制御器１３
２との間をインタフェースするため用いられる。制御器
カード１２０は、ＰＣＩスロット１１６の一つにプラグ
インされるＰＣＩカードとして形成される。制御器カー
ド１２０はＰＣＩバス１１２と通信バス１２２との間を
インタフェースし、該通信バス１２２は一実施形態にお
いて光ファイバ・ケーブル又はリンクである。次いで、
通信バス１２２は、ディスク・ドライブ格納ユニット１
３０（図２）と通信する。通信バス１２２は、光ファイ
バ・リンクである必要はないが、代わりに同軸ケーブ
ル、リボン・ワイヤ・ケーブル組立体、又はコンピュー
タ・システムにおいて１つ又は複数の点間で電気信号を
バスで送るため用いられる他の類似のデバイスのような
いずれの共通に用いられる電気導体であってもよい。通
信バス１２２は光ファイバ・リンクとして実行され、コ
ンピュータ・システム１００と複数の周辺装置、典型的
にはディスク・ドライブとの間に大きな帯域幅を可能に
する。

【００１１】図１を更に参照すると、図示された実施形
態は、マウス、キーボード、ライトペン、ポインティン
グ・デバイス（ pointing device）、又は当業
者に既知のいずれの他の類似のタイプのユーザ入力装置
のような入力装置１２６を利用する。入力装置１２６
は、対応する入力制御器１２４に結合され、該入力制御
器１２４は、特定のシステムの具体化に応じて、ＰＣＩ
バス１１２に結合されることができるか、又はさもなけ
れば拡張バス１２８に結合される。コンピュータ・シス
テム１００はまた、モニタ又は類似のもののようなディ
スプレイ装置１１７を含み、該ディスプレイ装置１１７
はビデオ制御器１１８に結合され、該ビデオ制御器１１
８はＰＣＩバス１１２に結合されている。コンフィギュ
レーション・ユーティリティ（configuration utilit
y）は、主メモリ１０６の中にロードされ、プロセッサ
１０２により実行され、それは、図２に示されるディス
ク・ドライブを用いてドライブ・アレイの構成を容易に
する。

【００１２】コンピュータ・システム１００が多くの代
替要領のいずれかで実行され得ることに注目すべきであ
る。例えば、業界標準アーキテクチャ（ＩＳＡ）バス又
は拡張ＩＳＡ（ＥＩＳＡ）バスが、ＰＣＩバス１１２に
対して代替され得る。ＥＩＳＡバスに対しては、ホスト
−ＰＣＩブリッジ１１０は、ホスト・バス１０８とＥＩ
ＳＡバスとの間の信号の遷移を処理するためのＥＩＳＡ
バス制御器（ＥＢＣ）により置換されることになる。Ｐ
ＣＩスロット１１６は、互換性のあるＥＩＳＡカードを
受け入れるＥＩＳＡスロットに代わり、制御器カード１
２０は、ＥＩＳＡバスをインタフェースするため実行さ
れる対応するアレイ制御器カードにより置換される。代
替として、コンピュータ・システム１００は、ＰＣＩ拡
張バス・ブリッジ１１４を介して主ＰＣＩバス１１２に
結合された拡張バス１２８を含む。拡張バス１２８は、
特に、別のＰＣＩバス、ＩＳＡバス、ＥＩＳＡバス、又
はマイクロチャネル・アーキテクチャ（ＭＣＡ）バスを
含む多くの異なるタイプのいずれかである。ＥＩＳＡバ
スに対しては、ＰＣＩ拡張バス・ブリッジ１１４はＰＣ
Ｉ−ＥＩＳＡブリッジである。拡張バス１２８は、Ｉ
１、Ｉ２、Ｉ３等々と個々のラベルを付された１つ又は
複数の拡張又は入力／出力（Ｉ／Ｏ）スロット１２７を
含むことが好ましい。一つのスロット１２７にプラグイ
ンし且つ拡張バス１２８とインタフェースするよう構成
されたアレイ制御器を制御器カード１２０の代わりに用
いることができ、そこにおいてそのような制御器カード
は通信バス１２２とインタフェースするであろう。

【００１３】他の構成要素、デバイス及び回路は、通常
コンピュータ・システム１００に含まれ、図示されてい
ないが、当業者には既知である。そのような他の構成要
素、デバイス及び回路は、ホスト・バス１０８、ＰＣＩ
バス１１２、拡張バス１２８、又は含めてよい他の入力
／出力（Ｉ／Ｏ）バス（図示せず）に結合される。例え
ば、コンピュータ・システム１００は、統合化されたシ
ステム周辺装置（ＩＳＰ）、高度のプログラム可能な割
込み制御器（ＡＰＩＣ）又は類似のもののような割込み
制御器、１つ又は複数のアービタ、１つ又は複数のＲＯ
Ｍモジュールを備えるシステムＲＯＭ（読出し専用メモ
リ）、キーボード制御器、リアルタイム・クロック（Ｒ
ＴＣ）及びタイマ、通信ポート、不揮発性スタティック
・ランダム・アクセス・メモリ（ＮＶＳＲＡＭ）、直接
メモリ・アクセス（ＤＭＡ）システム、診断ポート、コ
マンド／ステータス・レジスタ、バッテリにバックアッ
プされたＣＭＯＳメモリ等を含み得る。

【００１４】ここで図２を参照すると、通信バス１２２
は、制御器カード１２０をディスク・ドライブ・サブシ
ステム１２９の複数のディスク・ドライブ格納ユニット
１３０と結合する。各ディスク・ドライブ格納ユニット
１３０は、コネクタ１３５を備える通信バス１２２に接
続する。なお、該コネクタ１３５は、通信バス１２２が
光ファイバである場合光ファイバ・コネクタであり、ま
た通信バス１２２が電気信号導体を含む場合電気的コネ
クタである。各ディスク・ドライブ格納ユニット１３０
は、物理的に、バックプレーン・バスを含む自蔵の格納
ボックスであり、該バスプレーン・バスは、単一のバッ
クプレーンＳＣＳＩバスが同様に企図されるが、ＳＣＳ
Ｉバス１４２、１４３を更に含む。ディスク・ドライブ
格納ユニット１３０はまた、通信バス１２２と、ＳＣＳ
ＩポートＡ １３４及びＳＣＳＩポートＢ １３６のう
ちのそれぞれとの間をインタフェースするアレイ制御器
１３２を含む。各ＳＣＳＩポート１３４、１３６は、独
特のＳＣＳＩバス１４２、１４３のそれぞれに結合され
ている。別の実施形態においては、単一のＳＣＳＩポー
ト及び単一のＳＣＳＩバスは、ディスク・ドライブ格納
ユニット１３０により利用され得る。各ＳＣＳＩバス１
４２、１４３に対して複数の物理的ドライブ１４０が結
合されている。別の実施形態においては、いずれのディ
スク制御器を用いて、ディスク制御器がアレイ制御器で
あることに制限されることなしに、ディスク・ドライブ
格納ユニット１３０内の複数のディスク・ドライブを制
御し得る。更に、通信バス１２２は、複数のドライブに
接続されたＳＣＳＩバスであってもよい。

【００１５】ＳＣＳＩバス１４２、１４３は、別個のド
ライブ・サブシステム１２９内に設けられるよりむしろ
所望されるようにコンピュータ・システム１００に対し
て内部にあってもよい。アレイ制御器１３２及びディス
ク・ドライブ１４０は、ＳＣＳＩ−１（ＡＮＳＩ Ｘ
３．１３１−１９８６）、高速ＳＣＳＩ、ワイドＳＣＳ
Ｉ−２及び高速ワイドＳＣＳＩを含むＳＣＳＩ−２、又
はＳＣＳＩ−３に従って実行され得る。なお、該ＳＣＳ
Ｉ−３は、高速−２０ ＳＣＳＩ、ウルトラ（超）ＳＣ
ＳＩ、２倍速ＳＣＳＩ等を含む複数又はファミリーの標
準を含む。アレイ制御器１３２及びディスク・ドライブ
１４０は、代替として、統合化ドライブ電子機器（ＩＤ
Ｅ）、ＡＴアタッチメント（ＡＴＡ）又はＡＴＡ−２又
はＡＴＡ−３、強化−ＩＤＥ（ＥＩＤＥ）、ＡＴＡパケ
ット・インタフェース（ＡＴＡＰＩ）等のような幾つか
のディスク・ドライブ・インプリメンテーションのいず
れかに従って実行され得る。各ディスク・ドライブ格納
ユニット１３０に対するＳＣＳＩアレイ制御器１３２
は、種々の装着されたＳＣＳＩドライブ１４０をアレイ
のドライブとして動作させる。なお、該アレイのドライ
ブは、ＲＡＩＤレベル１〜５のようなストライピング
（striping）及び誤り許容技術を実行するのが好まし
い。別個のインディケータ・ライト（灯）制御器１３８
は、ディスク・ドライブ１４０の各々の状態を表すイン
ディケータ・ライト（図示せず）を制御するためＳＣＳ
Ｉバス１４２、１４３の各々に結合されている。

【００１６】ここで図３を参照すると、各アレイ制御器
１３２のブロック図が示されている。通信バス１２２を
ローカル・バス２０２にインタフェースするためのブリ
ッジ２００が設けられている。なお、該ローカル・バス
２０２はＰＣＩローカル・バスであることが好ましい。
ブリッジ２００の特定の構成は、バス１２２及び２０２
のタイプに依存する。バス２０２がローカルＰＣＩバス
であると仮定すると、ブリッジ２００は、ＥＩＳＡ対Ｐ
ＣＩブリッジ、ＰＣＩ対ＰＣＩブリッジ、光ファイバ対
ＰＣＩブリッジ等のいずれかである。ＰＣＩメモリ制御
器及びＸＯＲエンジン（ＷＣＸＣ）２１０は、ＰＣＩロ
ーカル・バス２０２とメモリ２１１との間に結合されて
いる。メモリ２１１は、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）を含み、且つディスク・データ及び／又はコマンド
・パケットの一時的格納のための転送バッファを含むこ
とが好ましい。例えば、ディスク・ドライブ１４０のい
ずれかから読出されたデータは、ブリッジ２００を介し
て主メモリ１０６に転送される前に一時的にメモリ２１
１内に記憶され得て、そして主メモリ１０６からディス
ク・ドライブ１４０に書込まれるべきデータは一時的に
メモリ２１１に記憶され得る。メモリ２１１は更に、キ
ャッシュ・メモリを含み、且つディスク・ドライブ１４
０に対してポストされて（posted）書込むためバッテリ
によりバックアップされパリティチェックされ且つミラ
ーされたメモリとして機能する。ＰＣＩローカル・バス
２０２は更に、２つのＰＣＩ ＳＣＳＩ制御器２１２及
び２１４に結合されている。ＳＣＳＩ制御器２１２は、
ポート１３４及びＳＣＳＩバス１４２を介してディスク
・ドライブ１４０に結合され、ＳＣＳＩ制御器２１４
は、ポート１３６及びＳＣＳＩバス１４３を介してディ
スク・ドライブ１４０に結合されている。所望のように
対応するＳＣＳＩポート及びバスに結合するため任意の
数のＰＣＩ ＳＣＳＩ制御器が含まれ得る。

【００１７】アレイ制御器１３２は、ローカル・プロセ
ッサ・バス２０３に結合されたローカル・プロセッサ２
０５を含むことが好ましく、そこにおいて該ローカル・
プロセッサ２０５は、Ａｄｖａｎｃｅｄ Ｍｉｃｒｏ
Ｄｅｖｉｃｅｓ， Ｉｎｃ．（ＡＭＤ）による２９０４
０ ３２ビットＲＩＳＣプロセッサのようないずれのタ
イプの適切なプロセッサである。ローカル・プロセッサ
２０５は、図示の実施形態において３．３ボルトのよう
な低論理電圧レベルで動作するが、しかし５ボルト・デ
バイスのようにより高い論理電圧レベルに耐えられるの
が好ましい。ローカル・プロセッサ・インタフェース
（ＰＤＰＩ）２０４は、ローカル・プロセッサ２０５を
ＰＣＩローカル・バス２０２にインタフェースするため
ＰＣＩローカル・バス２０２とローカル・プロセッサ・
バス２０３との間に結合されている。ローカル・プロセ
ッサ２０５は、コンフィギュレーション、データ転送、
データ編成等を制御するためアレイ制御器１３２に対し
て主制御を与える。ローカル・プロセッサ２０５は、ロ
ーカル・メモリ２０６及びプロセッサ・サポート回路２
０８にバス２０３を介して結合される。

【００１８】プロセッサ・サポート回路２０８は、タイ
マ及び割込み制御器又は類似のもののような、ローカル
・プロセッサ２０５に対するサポート機能を与えるため
の論理回路を含む。プロセッサ・サポート回路２０８は
少なくとも１つの５ボルト装置を含み、そしてＰＤＰＩ
装置２０４は５ボルトで動作する。ローカル・プロセッ
サ２０５は５ボルトに耐えられるので、当該ローカル・
プロセッサ２０５は、プロセッサ・サポート回路２０８
及びＰＤＰＩ装置２０４にアクセスするためサイクルを
バス２０３上で実行する。ローカル・メモリ２０６は、
ローカル・プロセッサ２０５のためのオペレーティング
命令と、ローカル・プロセッサ２０５の動作を制御する
ためのプログラム・メモリとを記憶する。ローカル・メ
モリ２０６に記憶された命令は、データをディスク・ド
ライブ１４０に記憶し且つデータを該ディスク・ドライ
ブ１４０から検索するためアレイ制御器１３２のコンフ
ィギュレーション及び動作を制御する。しかしながら、
ローカル・メモリ２０６は、５ボルトに耐えられない１
つ又は複数の３．３ボルト・メモリ・デバイスを含む。
ローカル・メモリ２０６に印加された５ボルト信号は、
さもなければ、当該メモリ・デバイスに損傷を与え又は
破壊し、そのためローカル・メモリ２０６は、バス２０
３にアクセスする５ボルト装置から分離されるべきであ
る。本発明が３．３ボルト及び５ボルト論理標準を用い
て図示されているにも拘わらず、任意の２つの論理電圧
標準が企図されていることに注目されたい。一般に、ロ
ーカル・プロセッサ２０５は、ローカル・メモリ２０６
と同じ論理電圧標準に従って動作するが、しかしより高
い電圧装置に耐えられる。しかしながら、より高い電圧
装置は、ローカル・メモリ２０６の最大動作電圧で又は
それより上で動作する。

【００１９】図３の実施形態において、スイッチング装
置２２４が、ローカル・メモリ２０６をプロセッサ・バ
ス２０３、従っていずれのより高い電圧装置から電気的
に分離するため設けられている。ローカル・プロセッサ
２０５がデータをローカル・メモリ２０６から読出し又
はそれに書込むことを必要とするとき、当該ローカル・
プロセッサ２０５は、メモリ・サイクルをバス２０３上
で実行し、ローカル・メモリ２０６内の１つ又は複数の
メモリ場所をアクセスするためアドレスをアサート（as
sert）する。バス２０３に結合されたイネーブル（使用
可能）論理回路２２２が、メモリ・サイクルを検出し、
該メモリ・サイクルがローカル・メモリ２０６に向けら
れたものである場合、スイッチング装置２２４の装置イ
ネーブル（ＤＥ）入力にイネーブル（ＥＮＡＢＬＥ）信
号を与える。イネーブル論理回路２２２は、典型的には
メモリ・サイクルの間バス２０３上でアサートされたア
ドレスを復号する。スイッチング装置２２４が使用可能
にされたとき、スイッチング装置２２４は、ローカル・
メモリ２０６をバス２０３に電気的に結合し、そのため
上記アドレスがローカル・メモリ２０６に与えられる。
メモリ・サイクルはデータ部分を含み、そのためデータ
がローカル・メモリ２０６に書込まれ、またそれから読
出される。バス２０３は、アドレス及びデータ信号、又
は組合されたアドレス／データ信号を含むことが好まし
く、これら信号は、スイッチング装置２２４が使用可能
にされたときローカル・メモリ２０６の対応するアドレ
ス／データ信号に結合される。

【００２０】スイッチング装置２２４は、ローカル・メ
モリ２０６の信号接点に結合された複数の第１の接点
と、バス２０３の対応するバス信号ラインに結合された
複数の対応する第２の接点とを含むのが好ましい。スイ
ッチング装置２２４は更に複数のスイッチを含み、それ
らの各々はスイッチング装置２２４の第１及び第２の接
点のうちの対応する接点間に結合されている。当該スイ
ッチは、スイッチング装置２２４のイネーブル入力（Ｄ
Ｅ）で受け取られたＥＮＡＢＬＥ信号に基づく少なくと
も２つの状態を有する。第１の「開成」状態はスイッチ
の対応する接点の接続を切り、第２の「閉成」状態は対
応する接点を共に結合し、又は電気的に接続する。スイ
ッチング装置２２４のスイッチは、リレータイプのデバ
イス、バイポーラ・トランジスタ、電界効果トランジス
タ（ＦＥＴ）、金属酸化半導体ＦＥＴ（ＭＯＳＦＥＴ）
等のように、いずれの適切な要領で実行される。スイッ
チング装置２２４は、Ｑｕａｌｉｔｙ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ， Ｉｎｃ．により製造されたＱＳ３２Ｘ
３８４バス・スイッチのような高速ＣＭＯＳバス・スイ
ッチであることが好ましい。代替として、スイッチング
装置２２４は、Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ，
Ｉｎｃ．（ＴＩ）により製造されたＳＣＮ７４ＣＢＴ
Ｓ３３８４の１０ビットバス・スイッチである。

【００２１】プロセッサにより実行されるメモリ・サイ
クルを検出する種々の方法が知られている。例えば、ロ
ーカル・プロセッサ２０５は、バス２０３上のサイクル
のタイプを示す制御信号と共にサイクル開始信号をアサ
ートし得る。例えば、上記サイクルがメモリ又は入力／
出力（Ｉ／Ｏ）であるか否かを示すＭＩＯ信号が設けら
れ、そして読出し／書込み（Ｒ／Ｗ）信号は、上記サイ
クルが読出しサイクルか又は書込みサイクルかのいずれ
であるかを示し得る。また、ローカル・プロセッサ２０
５は、一般に、各サイクルの持続時間中にアサートされ
るサイクル信号のように、各メモリ・サイクルの持続時
間を識別する制御信号をアサートする。幾つかの方法の
いずれも企図され、特定のプロセッサ、メモリ及びイン
プリメンテーションに依存する。

【００２２】メモリ・サイクルの間、ローカル・プロセ
ッサ２０５は、ローカル・メモリ２０６に対応する、プ
ロセッサ・バス２０３上のアドレスをアサートする。典
型的には、ローカル・メモリ２０６は、ローカル・プロ
セッサ２０５のメモリ空間の所定のメモリ領域の中にマ
ップされる。イネーブル論理回路２２２は、ローカル・
プロセッサ２０５により実行されたメモリ・サイクルを
検出し、次いでバス２０３上でアサートされたアドレス
を復号する。特に、イネーブル論理回路２２２は、アド
レスを読出し、さもなければラッチし、当該アドレスを
所定のメモリ領域と比較する。アドレスがローカル・メ
モリ２０６を示した場合、イネーブル論理回路２２２
は、ＥＮＡＢＬＥ信号を発生し、さもなければアサート
する。ＥＮＡＢＬＥ信号がスイッチング装置２２４に対
して与えられると、該ＥＮＡＢＬＥ信号は、開の又は高
インピーダンス状態から閉じた又は低インピーダンス状
態に遷移し、該閉じた又は低インピーダンス状態は、ロ
ーカル・メモリ２０６の信号をバス２０３に結合し、ロ
ーカル・プロセッサ２０５により実行されたサイクルに
応答する。ローカル・メモリ２０６がバス２０３にスイ
ッチング装置２２４を介して結合されている時間中に、
他のより高い電圧装置はバス２０３上の５ボルト信号を
アサートしない。例えば、５ボルト装置は、高インピー
ダンス状態又は開回路された状態に置かれ、又はさもな
ければバス２０３上の５ボルト信号を防ぐため一時的に
使用不能にされる。これは、ローカル・メモリ２０６に
対する損傷を防ぐ。

【００２３】図４は、コンピュータ・システムのプロセ
ッサ及び主メモリに用いられる、本発明に従ったメモリ
分離システムの実施形態を図示する。この実施形態は
３．３ボルト主プロセッサ３０２を含むが、当該実施形
態は、ラップトップ又はポータブル・コンピュータ・シ
ステムのようなエネルギ節約を必要とするより小さいコ
ンピュータ・システムのために用いることができる。ホ
スト・バス３０８に結合された主プロセッサ３０２及び
５ボルト装置３１１が示されている。主プロセッサ３０
２は、図３に関して前述した幾つかのマイクロプロセッ
サ及びサポートする外部回路のいずれかであり得る。５
ボルト装置３１１は、ビデオ・ディスプレイ装置のため
のビデオ制御器、又はコンピュータ・システムのホスト
・バスに結合されたいずれの他のタイプの５ボルト装置
であり得る。ホスト−ＰＣＩブリッジ３１０は、ホスト
・バス３０８とＰＣＩバス３１２との間のインタフェー
スとして機能する。復号論理回路３０９は、ホスト・バ
ス３０８に結合され、且つスイッチング装置３０５の装
置イネーブル（ＤＥ）入力を介して当該スイッチング装
置３０５に結合される。

【００２４】この実施形態においては、ホスト−ＰＣＩ
ブリッジ３１０及び５ボルト装置３１１は各々、５ボル
トの論理電圧レベルで動作する。主プロセッサ３０２
は、３．３ボルトで動作し、しかも５ボルトに耐えられ
る。しかしながら、主メモリ３０６は３．３ボルトで動
作するが、しかし５ボルトに耐えられない。主メモリ３
０６がホスト・バス３０８に結合された５ボルト装置に
より損傷されるのを防止するため、スイッチング装置３
０５が利用され、図３を参照して前述した分離システム
の実施形態と類似の要領で主メモリ３０６をホスト・バ
ス３０８から電気的に分離する。再び、スイッチング装
置３０５は、Ｑｕａｌｉｔｙ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ， Ｉｎｃ．により製造されたＱＳ３２Ｘ３８４バ
ス・スイッチのような高速ＣＭＯＳバス・スイッチであ
ることが好ましい。代替として、スイッチング装置３０
５は、１つ又は複数のリレー、バイポーラ・トランジス
タ、ＦＥＴトランジスタ等、又はいずれの類似の電子的
スイッチを備える。

【００２５】再び図４を参照すると、動作において、主
プロセッサ３０２は、主メモリ３０６以外のホスト・バ
ス３０８に結合された他の５ボルト装置とホスト・バス
３０８を介して通信し、一方主メモリ３０６はスイッチ
ング装置３０５を介して分離されたままである。装置Ｅ
ＮＡＢＬＥ信号が存在しないので、スイッチング装置３
０５は、開位置にあり、本質的に主メモリ３０６の各信
号とホスト・バス３０８の対応する信号との間に開回路
又は高インピーダンスを生成する。これは、主メモリ３
０６をホスト・バス３０８、及びホスト・バス３０８上
に存在する５ボルト通信から電気的に分離し、それは主
メモリ３０６がホスト・バス３０８上に存在するいずれ
の５ボルト信号により損傷されるのを防止する。

【００２６】主プロセッサ３０２は、前述したのと類似
の要領で読出しサイクル又は書込みサイクルをホスト・
バス３０８上で実行し、主メモリ３０６に対応するアド
レスをアサートする。再び、主メモリ３０６は、アドレ
スの領域と対応するのが好ましい。メモリ・サイクル
中、ホスト−ＰＣＩブリッジ３１０及び５ボルト装置３
１１は、ホスト・バス３０８上の５ボルト信号をアサー
トしない。復号論理回路３０９は、メモリ・サイクルを
検出し、メモリ・アドレスを復号し、そして当該アドレ
スが主メモリ３０６に対するアドレス領域内にある場
合、復号論理回路３０９は、スイッチング装置３０５の
ＤＥ入力に対する装置ＥＮＡＢＬＥ信号をアサートす
る。スイッチング装置３０５は、開の、高インピーダン
ス状態から閉の、低インピーダンス状態に遷移し、主メ
モリ３０６の信号をホスト・バス３０８の対応する信号
に電気的に結合する。低電圧記憶装置を用いて図示され
たにも拘わらず、本発明は、より高い電圧装置との共通
インタフェースに結合されているいずれのタイプの低電
圧装置を分離するのに対して適用可能である。イネーブ
ル論理回路２２２又は復号論理回路３０９は、バス又は
類似のもののような共通インタフェース上のいずれの制
御、データ又はアドレス信号又はこれらのいずれの組合
わせをモニタし、低電圧装置がアクセスされているかを
決定する。

【００２７】図５は、本発明に従った分離システムと使
用され得るスイッチング装置５００の例示的実施形態の
ブロック図である。複数の個別の電界効果トランジスタ
（ＦＥＴ）スイッチ２３０が示され、それらの各々は、
ドレーン端子２３４、ソース端子２３５、及びバッファ
・インバータ２３２の出力に結合されたゲート端子を含
む。信号ＥＮＡＢＬＥ＊がバッファ・インバータ２３２
の入力に与えられる。なお、上記信号の名前の終わりの
アステリスク（＊）は否定論理を表す。複数の信号Ａ０
〜Ａ１５がＦＥＴスイッチ２３０の端子２３４のそれぞ
れに与えられ、複数の信号Ｂ０〜Ｂ１５がＦＥＴスイッ
チ２３０の端子２３５のそれぞれのものに与えられる。
ＥＮＡＢＬＥ＊信号がハイにされるとき、バッファ・イ
ンバータ２３２はその出力をローにアサートし、ＦＥＴ
スイッチ２３０をターンオフし、端子２３４と２３５と
の間を高インピーダンスにさせる。信号Ａ０〜Ａ１５が
Ｂ０〜Ｂ１５信号から電気的に分離される。ＥＮＡＢＬ
Ｅ＊信号がローにアサートされる場合、バッファ・イン
バータ２３２は、その出力をハイにアサートし、全ての
ＦＥＴスイッチ２３０をターンオンする。オンであると
き、非常に低いインピーダンスが、各ＦＥＴスイッチ２
３０の端子２３４と２３５との間に現れ、それによりＡ
０〜Ａ１５信号をＢ０〜Ｂ１５信号にそれぞれ電気的に
結合する。バッファ・インバータ２３２は、全てのＦＥ
Ｔスイッチ２３０のゲートを駆動するのに十分な駆動電
流を与える。代替として、ＦＥＴスイッチ２３０のうち
の選択されたものを駆動するための複数のバッファを設
けてもよい。

【００２８】Ａ０〜Ａ１５信号は図３に示されるプロセ
ッサ・バス２０３の対応するアドレス／データ信号であ
り得て、また図３においてＢ０〜Ｂ１５信号はローカル
・メモリ２０６の対応するアドレス／データ信号であ
る。または、Ａ０〜Ａ１５信号は図４に示されるホスト
・バス３０８の対応するアドレス／データ信号であり得
て、また図４においてＢ０〜Ｂ１５信号は主メモリ３０
６の対応するアドレス／データ信号である。このように
して、端子２３４及び２３５は、バス及び記憶装置の対
応する信号にそれぞれ結合され、当該記憶装置をバスの
有害な信号から電気的に分離して保護することを達成す
る。イネーブル（使用可能）論理回路又は復号論理回路
は、プロセッサ又は類似のもののような装置がメモリを
アドレス指定するとき、電気的接続を可能にする。

【００２９】本発明に従ったシステム及び方法は、低電
圧装置を、共通インタフェースに結合されたより高い電
圧装置から電気的に分離しなければならない問題を解決
することがここに認められる。本発明は、共通バスを有
する主プロセッサ及び主メモリに対する一実施形態、及
びドライブ・アレイ制御器に対する別の実施形態で図示
された。しかしながら、本発明は、低電圧装置が、さも
なければ当該低電圧装置を損傷するであろうより高い電
圧レベルで動作する他の装置と共通インタフェースを共
用するいずれの電気的装置に用いられ得ることが理解さ
れる。

【００３０】本発明に従ったシステム及び方法が好適な
実施形態と関係して記載されたが、本発明は本明細書に
おいて記載された特定の形式に制限されることを意図せ
ず、特許請求の範囲により定義される本発明の精神及び
範囲に妥当に含まれることができるような代替、変更及
び均等物を含むことを意図するものである。

【図面の簡単な説明】

【図１】本発明に従って実行された分離システムと関係
して用いられるコンピュータ・システムの実施形態のブ
ロック図である。

【図２】本発明に従って実行され且つ図１のコンピュー
タ・システムと関係して用いられる１つ又は複数のアレ
イ制御器を含むディスク・ドライブ・サブシステムを図
示するブロック図である。

【図３】本発明に従って実行された低電圧記憶装置を分
離するための分離システムを含む図２のアレイ制御器の
ブロック図である。

【図４】ホスト・バスに結合され主システム・メモリを
分離するためのスイッチング装置を用いる本発明に従っ
たメモリ分離システムを用いるコンピュータ・システム
の実施形態のブロック図である。

【図５】本発明に従った分離システムに用いられるスイ
ッチング装置の実施形態の概略図である。

【符号の説明】

１２２ 通信バス １２９ ディスク・ドライブ・サブシステム １３０ ディスク・ドライブ格納ユニット １３２ アレイ制御器 １４０ ＳＣＳＩドライブ １４２、１４３ ＳＣＳＩバス ２０２ ローカル・バス ２０３ ローカル・プロセッサ・バス

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 トーマス・ダブリュー・グリーフ アメリカ合衆国テキサス州77379，スプリ ング，リップリング・ホロー 6502

Claims (20)

【特許請求の範囲】
1. 【請求項１】 第１の装置と、 バスと、 前記第１の装置及びホスト・バスに結合され、且つイネ
   ーブル信号を受け取るイネーブル入力を含む分離装置
   と、を備え、 前記分離装置は、前記イネーブル信号がアサートされる
   間前記第１の装置を前記バスに電気的に結合するが、し
   かしさもなければ前記イネーブル信号がアサートされな
   い間前記第１の装置を前記バスから電気的に分離し、 前記バス上のサイクルを検出する、前記バスに結合され
   たイネーブル論理を更に備え、 前記イネーブル論理は、バス・サイクルが前記第１の装
   置に対応する場合、前記バス・サイクルの間前記イネー
   ブル信号を前記イネーブル入力に与える、分離システ
   ム。
2. 【請求項２】 前記分離装置がバス・スイッチを備える
   請求項１記載の分離システム。
3. 【請求項３】 前記第１の装置にアクセスするため少な
   くとも１つのサイクルを前記バス上で実行する、前記バ
   スに結合されたプロセッサを更に備える請求項１記載の
   分離システム。
4. 【請求項４】 前記分離装置が、前記第１の装置を前記
   バスから電気的に分離するため高インピーダンス状態に
   置かれる請求項１記載の分離システム。
5. 【請求項５】 前記分離装置は、少なくとも１つの電界
   効果トランジスタ（ＦＥＴ）を備える請求項１記載の分
   離システム。
6. 【請求項６】 前記少なくとも１つのＦＥＴは、前記バ
   スの信号ラインに結合された第１の組の接点と、前記第
   １の装置の対応する複数の接点に結合された第２の組の
   接点とを有する複数のＦＥＴを備え、 前記複数のＦＥＴの各々は、前記イネーブル信号により
   制御される制御入力を有する請求項５記載の分離システ
   ム。
7. 【請求項７】 前記第１の装置にアクセスするためバス
   ・サイクルを実行し且つ前記第１の装置に対応する少な
   くとも１つのアドレスをアサートする、前記バスに結合
   されたプロセッサを更に備える請求項１記載の分離シス
   テム。
8. 【請求項８】 前記プロセッサ及び前記第１の装置は、
   ほぼ３ボルトに基づく論理標準に従って動作する請求項
   ７記載の分離システム。
9. 【請求項９】 前記第１の装置の最大動作電圧より高い
   電圧で動作する、前記バスに結合された少なくとも１つ
   の装置を更に備える請求項１記載の分離システム。
10. 【請求項１０】 バスと、 前記バスに結合されたプロセッサと、 記憶装置と、 前記バス及び前記記憶装置に結合され、且つイネーブル
    信号を受け取るイネーブル入力を有するスイッチング装
    置と、を備え、 前記スイッチング装置は、前記イネーブル信号がアサー
    トされてない間前記記憶装置を前記バスから電気的に分
    離し、そして前記イネーブル信号がアサートされている
    間前記記憶装置を前記バスに電気的に結合し、 前記バス上のメモリ・サイクルを検出し且つ前記メモリ
    ・サイクルの間前記イネーブル信号を対応的してアサー
    トする、前記バスに結合された復号論理を更に備えるメ
    モリ分離システム。
11. 【請求項１１】 前記記憶装置は１組の信号接点を有
    し、 前記スイッチング装置は、前記バスの信号ラインに結合
    された第１の組の接点と、前記記憶装置の前記信号接点
    に結合された第２の組の接点とを含む請求項１０記載の
    メモリ分離システム。
12. 【請求項１２】 前記スイッチング装置は複数の電界効
    果トランジスタ（ＦＥＴ）を備え、 前記ＦＥＴの各々は、前記の第１及び第２の接点をそれ
    ぞれ形成する第１及び第２の制御される端子を有し、 前記ＦＥＴの各々は、前記イネーブル信号を受け取る制
    御入力を有する請求項１１記載のメモリ分離システム。
13. 【請求項１３】 前記記憶装置及び前記プロセッサは、
    各々、ほぼ３ボルトに基づく論理標準に従って動作する
    請求項１０記載のメモリ分離システム。
14. 【請求項１４】 前記記憶装置の最大動作電圧より高い
    電圧レベルで動作する、前記バスに結合された少なくと
    も１つの装置を更に備える請求項１０記載のメモリ分離
    システム。
15. 【請求項１５】 前記スイッチング装置は、前記イネー
    ブル信号がアサートされてない間高インピーダンスに置
    かれ、前記記憶装置を前記バスから電気的に分離する請
    求項１０記載のメモリ分離システム。
16. 【請求項１６】 前記記憶装置は、所定の範囲のアドレ
    スを有し、 前記プロセッサは、前記記憶装置をアクセスするためメ
    モリ・サイクルの間前記所定の範囲のアドレス内でアド
    レスを前記バス上でアサートし、 前記復号論理手段は更に、前記アドレスが前記所定の範
    囲のアドレス内にある場合前記バス上でアサートされた
    アドレスを復号する請求項１０記載のメモリ分離システ
    ム。
17. 【請求項１７】 電子装置がアクセスされている間前記
    電子装置をバスに電気的に結合するが、しかしさもなけ
    れば前記電子装置を前記バスから電気的に分離する方法
    において、 前記電子装置を前記バスから電気的に分離するステップ
    と、 前記電子装置と関連した、前記バス上のサイクルを検出
    するステップと、 前記サイクルが前記電子装置と関連する場合、前記電子
    装置を前記バスに電気的に結合するステップとを備える
    方法。
18. 【請求項１８】 処理装置が前記電子装置にアクセスす
    るため前記バス上のアドレスをアサートするステップを
    更に備える請求項１７記載の方法。
19. 【請求項１９】 前記電気的に分離するステップは、 前記電子装置の複数の信号接点と、前記バスの対応する
    複数のバス信号ラインとの間にスイッチング装置を設け
    るステップと、 前記電子装置を前記バスから分離するため通常動作の間
    前記スイッチング装置を高インピーダンス状態に置くス
    テップと、 前記電子装置と関連したサイクルの間前記電子装置を前
    記バスに電気的に結合するため前記スイッチング装置を
    閉成状態に置くステップとを備える請求項１７記載の方
    法。
20. 【請求項２０】 前記バスに結合され且つ前記電子装置
    の最大動作電圧より高い電圧で動作するいずれの装置を
    前記バスから前記電子装置と関連したサイクルの間分離
    するステップを更に備える請求項１７記載の方法。