JPH11163133A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

Info

Publication number
JPH11163133A
JPH11163133A JP9324495A JP32449597A JPH11163133A JP H11163133 A JPH11163133 A JP H11163133A JP 9324495 A JP9324495 A JP 9324495A JP 32449597 A JP32449597 A JP 32449597A JP H11163133 A JPH11163133 A JP H11163133A
Authority
JP
Japan
Prior art keywords
film
insulating film
semiconductor substrate
forming
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9324495A
Other languages
Japanese (ja)
Inventor
Akiyoshi Teratani
昭美 寺谷
Masahide Kiritani
政秀 桐谷
Junko Matsumoto
順子 松本
Tetsuhiro Fukao
哲宏 深尾
Nobuaki Yamanaka
信明 山中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9324495A priority Critical patent/JPH11163133A/en
Publication of JPH11163133A publication Critical patent/JPH11163133A/en
Pending legal-status Critical Current

Links

Landscapes

  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor device wherein a contact hole can be formed, without lowering the element isolation functionality of an isolation insulating film formed in the groove for element isolation. SOLUTION: This semiconductor device is provided with an isolated insulating film 6b embedded in an element isolating groove 5 formed in a prescribed substrate 1, an interlayer insulating film 15 formed on the semiconductor substrate 1, and a contact hole 17, reaching the semiconductor substrate 1, formed on the interlayer insulating film 15. At this time, a dummy wiring film 13 is provided on the isolated insulating film 6 as a protective film having the characteristic of the low etching rate lower than the etching rate of the interlayer insulating film 15, which is formed when the contact hole is formed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、埋め込み型の分
離絶縁膜の分離特性を低下させることなくコンタクトホ
ールを形成することができる半導体装置および半導体装
置の製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device capable of forming a contact hole without deteriorating the isolation characteristics of a buried isolation insulating film and a method of manufacturing the semiconductor device.

【0002】[0002]

【従来の技術】図18および図19は従来の半導体装置
の製造方法を示す断面図である。図に基づいて従来の半
導体装置の製造方法について説明する。まず、半導体基
板1上に第1のシリコン酸化膜2および多結晶シリコン
膜3を順次形成する。そして、多結晶シリコン膜3上に
レジストを塗布し、パターンニングして第1のレジスト
膜4を形成する(図18(a))。
2. Description of the Related Art FIGS. 18 and 19 are sectional views showing a conventional method of manufacturing a semiconductor device. A conventional method for manufacturing a semiconductor device will be described with reference to the drawings. First, a first silicon oxide film 2 and a polycrystalline silicon film 3 are sequentially formed on a semiconductor substrate 1. Then, a resist is applied on the polycrystalline silicon film 3 and patterned to form a first resist film 4 (FIG. 18A).

【0003】次に、この第1のレジスト膜4をマスクと
して、多結晶シリコン膜3、第1のシリコン酸化膜2お
よび半導体基板1をエッチングし、溝5を形成する(図
18(b))。次に、レジスト膜4を除去し、例えば気
相成長法により第2のシリコン酸化膜6を形成し、溝5
を埋め込む(図18(c))。次に、第2のシリコン酸
化膜6を多結晶シリコン膜3上面までエッチバックし、
平坦化させ第2のシリコン酸化膜6aとする(図18
(d))。
Next, using the first resist film 4 as a mask, the polycrystalline silicon film 3, the first silicon oxide film 2 and the semiconductor substrate 1 are etched to form a groove 5 (FIG. 18B). . Next, the resist film 4 is removed, a second silicon oxide film 6 is formed by, for example, a vapor growth method, and the groove 5 is formed.
Is embedded (FIG. 18C). Next, the second silicon oxide film 6 is etched back to the upper surface of the polycrystalline silicon film 3,
The second silicon oxide film 6a is flattened (FIG. 18)
(D)).

【0004】次に、多結晶シリコン膜3を等方性エッチ
ングにより除去する。次に、第1のシリコン酸化膜2を
エッチバックにより除去し、溝5内に埋め込まれた分離
絶縁膜6bを形成する(図19(a))。次に、シリコ
ン酸化膜にて成る層間絶縁膜7を形成する。そして、層
間絶縁膜7上にレジストを塗布し、パターンニングして
第2のレジスト膜8を形成する(図19(b))。次
に、第2のレジスト膜8をマスクとして、層間絶縁膜7
を半導体基板1上面に至るまでエッチングし、コンタク
トホール9を形成する(図19(c))。
Next, the polycrystalline silicon film 3 is removed by isotropic etching. Next, the first silicon oxide film 2 is removed by etch back to form an isolation insulating film 6b embedded in the trench 5 (FIG. 19A). Next, an interlayer insulating film 7 made of a silicon oxide film is formed. Then, a resist is applied on the interlayer insulating film 7 and patterned to form a second resist film 8 (FIG. 19B). Next, using the second resist film 8 as a mask, the interlayer insulating film 7 is formed.
Is etched down to the upper surface of the semiconductor substrate 1 to form a contact hole 9 (FIG. 19C).

【0005】[0005]

【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、半導体装置の微細化に
ともない、マスク合わせのマージンが減少し、第2のレ
ジスト膜8にアライメントずれが生じる可能性が高くな
る。このような場合、図20(a)に示すように、第2
のレジスト膜8のパターンが分離絶縁膜6bにかかり、
この状態にて層間絶縁膜7のエッチングを行うこととな
る。
Since the conventional semiconductor device is configured as described above, the margin for mask alignment is reduced with the miniaturization of the semiconductor device, and misalignment of the second resist film 8 occurs. It is more likely to occur. In such a case, as shown in FIG.
The pattern of the resist film 8 is applied to the isolation insulating film 6b,
In this state, the interlayer insulating film 7 is etched.

【0006】すると、図20(b)に示すように、コン
タクトホール10を形成にともなうオーバーエッチング
の工程にて、分離絶縁膜6bがエッチングされ、削れた
分離絶縁膜6cが形成されることとなる。このように、
溝5内の分離絶縁膜6cが削れると、素子分離としての
機能が低下し、電気特性が悪化するという問題点があっ
た。
[0008] Then, as shown in FIG. 20B, in the over-etching step accompanying the formation of the contact hole 10, the isolation insulating film 6b is etched, and a shaved isolation insulating film 6c is formed. . in this way,
If the isolation insulating film 6c in the groove 5 is scraped, there is a problem that the function as element isolation is reduced and electrical characteristics are deteriorated.

【0007】ここでいうオーバーエッチングとは、次工
程にてコンタクトホール10を介して導電膜が形成され
るため、コンタクトホール10の底部において、半導体
基板1上面が確実に露出することが必要不可欠である。
そして、層間絶縁膜7という膜厚の厚いものをエッチン
グするため、エッチングにばらつきなどが生じ、オーバ
ーエッチング量を多めに設定する必要があり、従来、上
記示したような箇所は図20に示すように分離絶縁膜6
bの多くがエッチングされて削られていた。
[0007] The term “overetching” as used herein means that a conductive film is formed through the contact hole 10 in the next step. Therefore, it is essential that the upper surface of the semiconductor substrate 1 be reliably exposed at the bottom of the contact hole 10. is there.
Since the thick interlayer insulating film 7 is etched, variations occur in the etching, and it is necessary to set the over-etching amount to a relatively large amount. Conventionally, the above-mentioned portions are as shown in FIG. Isolation insulating film 6
Most of b was etched away.

【0008】この発明は上記のような問題点を解消する
ためなされたもので、溝内の分離絶縁膜の素子分離機能
を低下させることなくコンタクトホールを形成すること
ができる半導体装置および半導体装置の製造方法を提供
することを目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a semiconductor device and a semiconductor device in which a contact hole can be formed without deteriorating the element isolation function of an isolation insulating film in a groove. It is intended to provide a manufacturing method.

【0009】[0009]

【課題を解決するための手段】この発明に係る請求項1
の半導体装置は、半導体基板の所定の領域に形成された
素子分離用の溝内を埋め込んで形成された分離絶縁膜
と、半導体基板上に形成された層間絶縁膜と、層間絶縁
膜に半導体基板に至るまで開口されて形成されたコンタ
クトホールとを備えた半導体装置において、分離絶縁膜
上に、コンタクトホール形成時の層間絶縁膜のエッチン
グレートよりエッチングレートの低い特性を有する保護
膜を備えたものである。
Means for Solving the Problems Claim 1 according to the present invention.
The semiconductor device includes an isolation insulating film formed by burying an element isolation groove formed in a predetermined region of the semiconductor substrate, an interlayer insulating film formed on the semiconductor substrate, and a semiconductor substrate formed on the interlayer insulating film. Semiconductor device having a contact hole formed by opening up to a thickness of, provided on a separation insulating film, a protective film having a characteristic that an etching rate is lower than an etching rate of an interlayer insulating film when a contact hole is formed. It is.

【0010】また、この発明に係る請求項2の半導体装
置は、請求項1において、保護膜が、半導体基板上に形
成された配線膜と電気的に分離されているダミー配線膜
にて形成されたものである。
According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the protective film is formed of a dummy wiring film that is electrically separated from the wiring film formed on the semiconductor substrate. It is a thing.

【0011】また、この発明に係る請求項3の半導体装
置は、請求項1において、保護膜が保護膜が、半導体基
板上に形成された配線膜と電気的に分離されているダミ
ー配線膜と、ダミー配線膜の側壁に形成されたダミーサ
イドウォールとから成るものである。
According to a third aspect of the present invention, there is provided the semiconductor device according to the first aspect, wherein the protective film is a dummy wiring film in which the protective film is electrically separated from the wiring film formed on the semiconductor substrate. And dummy sidewalls formed on the side walls of the dummy wiring film.

【0012】また、この発明に係る請求項4の半導体装
置は、請求項3において、ダミーサイドウォールが窒化
膜にて形成され、層間絶縁膜が酸化膜にて形成されたも
のである。
According to a fourth aspect of the present invention, in the semiconductor device according to the third aspect, the dummy sidewall is formed of a nitride film, and the interlayer insulating film is formed of an oxide film.

【0013】また、この発明に係る請求項5の半導体装
置は、請求項1において、保護膜が、分離絶縁膜上面を
覆う窒化膜にて形成され、層間絶縁膜が酸化膜にて形成
されたものである。
According to a fifth aspect of the present invention, in the semiconductor device according to the first aspect, the protective film is formed of a nitride film covering an upper surface of the isolation insulating film, and the interlayer insulating film is formed of an oxide film. Things.

【0014】また、この発明に係る請求項6の半導体装
置は、請求項5において、分離絶縁膜が酸化膜にて形成
されたものである。
According to a sixth aspect of the present invention, in the semiconductor device according to the fifth aspect, the isolation insulating film is formed of an oxide film.

【0015】また、この発明に係る請求項7の半導体装
置は、請求項5において、保護膜が、分離絶縁膜上面の
みを覆うように形成されたものである。
According to a seventh aspect of the present invention, in the semiconductor device according to the fifth aspect, the protective film is formed so as to cover only the upper surface of the isolation insulating film.

【0016】また、この発明に係る請求項8の半導体装
置は、半導体基板の所定の領域に形成された素子分離用
の溝内を埋め込んで形成された分離絶縁膜と、半導体基
板上に形成された層間絶縁膜と、層間絶縁膜に半導体基
板に至るまで開口されて形成されたコンタクトホールと
を備えた半導体装置において、分離絶縁膜が、コンタク
トホール形成時の層間絶縁膜のエッチングレートよりエ
ッチングレートの低い特性を有する膜にて形成されたも
のである。
According to another aspect of the present invention, there is provided a semiconductor device, comprising: an isolation insulating film formed by burying an element isolation groove formed in a predetermined region of a semiconductor substrate; In a semiconductor device having an interlayer insulating film formed and a contact hole formed in the interlayer insulating film so as to reach the semiconductor substrate, the isolation insulating film has an etching rate higher than an etching rate of the interlayer insulating film when the contact hole is formed. It is formed of a film having low characteristics.

【0017】また、この発明に係る請求項9の半導体装
置は、請求項8において、分離絶縁膜が酸化膜にて形成
され、層間絶縁膜が窒化膜あるいはホウ素または燐を含
有する酸化膜のいずれかにて形成されたものである。
According to a ninth aspect of the present invention, in the semiconductor device according to the eighth aspect, the isolation insulating film is formed of an oxide film, and the interlayer insulating film is formed of a nitride film or an oxide film containing boron or phosphorus. It is formed by the method.

【0018】また、この発明に係る請求項10の半導体
装置は、請求項8において、分離絶縁膜が熱酸化膜ある
いは窒化膜のいずれかにて形成され、層間絶縁膜が酸化
膜あるいはホウ素または燐を含有する酸化膜のいずれか
にて形成されたものである。
According to a tenth aspect of the present invention, in the semiconductor device according to the eighth aspect, the isolation insulating film is formed of either a thermal oxide film or a nitride film, and the interlayer insulating film is formed of an oxide film or boron or phosphorus. Is formed of any of the oxide films containing.

【0019】また、この発明に係る請求項11の半導体
装置は、請求項9に記載の半導体装置の分離絶縁膜が窒
化膜にて形成された場合、分離絶縁膜と半導体基板との
間に、下地膜を介在させたものである。
According to a twelfth aspect of the present invention, in the semiconductor device of the ninth aspect, when the isolation insulating film is formed of a nitride film, the semiconductor device may be provided between the isolation insulating film and the semiconductor substrate. This is one in which a base film is interposed.

【0020】また、この発明に係る請求項12の半導体
装置の製造方法は、半導体基板の所定の領域に素子分離
用の溝を形成し、溝内に分離絶縁膜を形成し、半導体基
板上に層間絶縁膜を形成し、層間絶縁膜上にパターニン
グされたレジスト膜を形成し、レジスト膜をマスクとし
て層間絶縁膜を半導体基板上面に至るまでエッチング
し、コンタクトホールを形成し、コンタクトホールにて
露出した半導体基板を熱酸化して所望の厚さを有する熱
酸化膜を形成し、熱酸化膜を所定量エッチングし、コン
タクトホールの底部の半導体基板を露出させるものであ
る。
According to a twelfth aspect of the present invention, in a method of manufacturing a semiconductor device, a groove for element isolation is formed in a predetermined region of a semiconductor substrate, an isolation insulating film is formed in the groove, and An interlayer insulating film is formed, a patterned resist film is formed on the interlayer insulating film, the interlayer insulating film is etched down to the upper surface of the semiconductor substrate using the resist film as a mask, a contact hole is formed, and the contact hole is exposed. The formed semiconductor substrate is thermally oxidized to form a thermal oxide film having a desired thickness, the thermal oxide film is etched by a predetermined amount, and the semiconductor substrate at the bottom of the contact hole is exposed.

【0021】また、この発明に係る請求項13の半導体
装置の製造方法は、半導体基板の所定の領域に素子分離
用の溝を形成し、溝内に分離絶縁膜を形成し、半導体基
板上に層間絶縁膜を形成し、層間絶縁膜上にパターニン
グされたレジスト膜を形成し、レジスト膜をマスクとし
て層間絶縁膜を半導体基板上面に至るまでエッチング
し、予備コンタクトホールを形成し、層間絶縁膜を覆う
ように絶縁膜を所望量形成し、予備コンタクトホールの
側壁および底面に絶縁膜を形成し、絶縁膜をエッチバッ
クし、予備コンタクトホールの底部の半導体基板を露出
させ、予備コンタクトホールの側壁に絶縁膜の形成され
たコンタクトホールを形成するものである。
According to a thirteenth aspect of the present invention, in the method of manufacturing a semiconductor device, a groove for element isolation is formed in a predetermined region of the semiconductor substrate, an isolation insulating film is formed in the groove, and An interlayer insulating film is formed, a patterned resist film is formed on the interlayer insulating film, the interlayer insulating film is etched down to the upper surface of the semiconductor substrate using the resist film as a mask, a preliminary contact hole is formed, and the interlayer insulating film is formed. A desired amount of an insulating film is formed so as to cover, an insulating film is formed on the side wall and the bottom surface of the preliminary contact hole, the insulating film is etched back, and the semiconductor substrate at the bottom of the preliminary contact hole is exposed. A contact hole in which an insulating film is formed is formed.

【0022】また、この発明に係る請求項14の半導体
装置の製造方法は、半導体基板の所定の領域に素子分離
用の溝を形成し、溝内に分離絶縁膜を形成し、半導体基
板上に配線膜を形成すると同時に分離絶縁膜上に配線膜
と電気的に分離されたダミー配線膜を形成し、半導体基
板上に層間絶縁膜を形成し、層間絶縁膜上にパターニン
グされたレジスト膜を形成し、レジスト膜をマスクとし
て層間絶縁膜を半導体基板上面に至るまでエッチング
し、コンタクトホールを形成するものである。
According to a fourteenth aspect of the present invention, in a method of manufacturing a semiconductor device, a groove for element isolation is formed in a predetermined region of a semiconductor substrate, an isolation insulating film is formed in the groove, and At the same time as forming the wiring film, a dummy wiring film electrically separated from the wiring film is formed on the isolation insulating film, an interlayer insulating film is formed on the semiconductor substrate, and a patterned resist film is formed on the interlayer insulating film. Then, using the resist film as a mask, the interlayer insulating film is etched down to the upper surface of the semiconductor substrate to form a contact hole.

【0023】また、この発明に係る請求項15の半導体
装置の製造方法は、請求項14において、配線膜および
ダミー配線膜形成後に、配線膜の側壁に、コンタクトホ
ール形成時の層間絶縁膜のエッチングレートよりエッチ
ングレートの低い特性を有するサイドウォールを形成す
ると同時にダミー配線膜の側壁にダミーサイドウォール
を形成するものである。
According to a fifteenth aspect of the present invention, in the method for manufacturing a semiconductor device according to the fourteenth aspect, after forming the wiring film and the dummy wiring film, etching the interlayer insulating film on the side wall of the wiring film when forming the contact hole. A dummy sidewall is formed on the side wall of the dummy wiring film at the same time as forming a sidewall having a lower etching rate than the etching rate.

【0024】また、この発明に係る請求項16の半導体
装置の製造方法は、半導体基板の所定の領域に素子分離
用の溝を形成し、溝内に分離絶縁膜を形成し、半導体基
板上にコンタクトホール形成時の後工程の層間絶縁膜の
エッチングレートよりエッチングレートの低い特性を有
する保護膜を形成し、保護膜上に層間絶縁膜を形成し、
層間絶縁膜上にパターニングされたレジスト膜を形成
し、レジスト膜をマスクとして、層間絶縁膜を保護膜上
面に至るまでの第1のエッチングを行い、保護膜を半導
体基板上面に至るまでの第2のエッチングを行い、コン
タクトホールを形成するものである。
According to a sixteenth aspect of the present invention, in a method of manufacturing a semiconductor device, a groove for element isolation is formed in a predetermined region of a semiconductor substrate, an isolation insulating film is formed in the groove, and Forming a protective film having a lower etching rate than the etching rate of the interlayer insulating film in the post-process at the time of forming the contact hole; forming an interlayer insulating film on the protective film;
A patterned resist film is formed on the interlayer insulating film, and the resist film is used as a mask to perform first etching until the interlayer insulating film reaches the upper surface of the protective film, and performs second etching until the protective film reaches the upper surface of the semiconductor substrate. Is etched to form a contact hole.

【0025】また、この発明に係る請求項17の半導体
装置の製造方法は、請求項16において、保護膜を、コ
ンタクトホール形成時の分離絶縁膜のエッチングレート
よりエッチングレートの高い特性を有する膜にて形成す
るものである。
In the method of manufacturing a semiconductor device according to a seventeenth aspect of the present invention, in the sixteenth aspect, the protective film is formed of a film having an etching rate higher than an etching rate of the isolation insulating film when forming the contact hole. It is formed.

【0026】また、この発明に係る請求項18の半導体
装置の製造方法は、半導体基板の所定の領域に素子分離
用の溝を形成し、溝内に分離絶縁膜を形成し、半導体基
板上にコンタクトホール形成時の後工程の層間絶縁膜の
エッチングレートよりエッチングレートの低い特性を有
する保護膜を形成し、保護膜のパターニングを行い、分
離絶縁膜上にのみ残存するように形成し、半導体基板上
に層間絶縁膜を形成し、層間絶縁膜上にパターニングさ
れたレジスト膜を形成し、レジスト膜をマスクとして、
層間絶縁膜を半導体基板上面に至るまでエッチングし、
コンタクトホールを形成するものである。
Further, according to a method of manufacturing a semiconductor device of the present invention, a groove for element isolation is formed in a predetermined region of a semiconductor substrate, an isolation insulating film is formed in the groove, and Forming a protective film having a lower etching rate than an etching rate of an interlayer insulating film in a post-process at the time of forming a contact hole, patterning the protective film, and forming the protective film so as to remain only on the isolation insulating film; An interlayer insulating film is formed thereon, a patterned resist film is formed on the interlayer insulating film, and using the resist film as a mask,
Etch the interlayer insulating film to the top of the semiconductor substrate,
A contact hole is formed.

【0027】また、この発明に係る請求項19の半導体
装置の製造方法は、請求項16ないし請求項18のいず
れかにおいて、層間絶縁膜を酸化膜にて形成し、保護膜
を窒化膜にて形成するものである。
According to a nineteenth aspect of the present invention, in the method of manufacturing a semiconductor device according to any one of the sixteenth to eighteenth aspects, the interlayer insulating film is formed of an oxide film, and the protective film is formed of a nitride film. To form.

【0028】また、この発明に係る請求項20の半導体
装置の製造方法は、請求項19において、分離絶縁膜を
酸化膜にて形成したものである。
According to a twentieth aspect of the present invention, in the method of manufacturing a semiconductor device, the isolation insulating film is formed of an oxide film.

【0029】また、この発明に係る請求項21の半導体
装置の製造方法は、半導体基板上に検出膜を形成し、半
導体基板および検出膜を覆うように層間絶縁膜を形成す
る半導体装置の製造方法において、層間絶縁膜上にパタ
ーニングされたレジスト膜を形成し、レジスト膜をマス
クとして層間絶縁膜を半導体基板上面に至るまでエッチ
ングし、コンタクトホールを形成する場合、検出膜に到
達したことを検出し、この検出時点後の半導体基板上面
に至るまでのエッチング時間を決定し制御を行うもので
ある。
According to a twenty-first aspect of the present invention, in a method of manufacturing a semiconductor device, a detection film is formed on a semiconductor substrate, and an interlayer insulating film is formed so as to cover the semiconductor substrate and the detection film. Forming a patterned resist film on the interlayer insulating film, etching the interlayer insulating film to the upper surface of the semiconductor substrate using the resist film as a mask, and forming a contact hole. The etching time until reaching the upper surface of the semiconductor substrate after the detection is determined and controlled.

【0030】また、この発明に係る請求項22の半導体
装置の製造方法は、請求項21において、検出膜を、半
導体基板上に形成される配線膜と同時に配線膜と電気的
に分離されたダミー配線膜にて形成するものである。
According to a twenty-second aspect of the present invention, in the method for manufacturing a semiconductor device according to the twenty-first aspect, the detection film is formed by forming a dummy film electrically separated from the wiring film simultaneously with the wiring film formed on the semiconductor substrate. It is formed by a wiring film.

【0031】また、この発明に係る請求項23の半導体
装置の製造方法は、半導体基板上に層間絶縁膜を形成
し、層間絶縁膜上にパターニングされたレジスト膜を形
成し、レジスト膜をマスクとして層間絶縁膜を半導体基
板上面に至るまでエッチングし、コンタクトホールを形
成する半導体装置の製造方法において、半導体基板の裏
面側に半導体基板が露出して成る電流検出部を形成し、
露出している半導体基板上の電流を測定し、コンタクト
ホール形成時のエッチングが、半導体基板の上面に至る
ことを半導体基板の電流値により判断し、エッチングの
終点を決定するものである。
According to a twenty-third aspect of the present invention, in a method of manufacturing a semiconductor device, an interlayer insulating film is formed on a semiconductor substrate, a patterned resist film is formed on the interlayer insulating film, and the resist film is used as a mask. In the method for manufacturing a semiconductor device, in which the interlayer insulating film is etched to reach the upper surface of the semiconductor substrate and a contact hole is formed, a current detecting portion formed by exposing the semiconductor substrate on the back side of the semiconductor substrate is formed.
The current on the exposed semiconductor substrate is measured, and it is determined from the current value of the semiconductor substrate that the etching at the time of forming the contact hole reaches the upper surface of the semiconductor substrate, thereby determining the end point of the etching.

【0032】[0032]

【発明の実施の形態】実施の形態1.以下、この発明の
実施の形態を図について説明する。図1および図2はこ
の発明の実施の形態1における半導体装置の製造方法を
示す断面図である。図に基づいて実施の形態1の半導体
装置の製造方法について説明する。まず、従来の場合と
同様に、半導体基板1上に第1のシリコン酸化膜2およ
び多結晶シリコン膜3を順次形成する。そして、多結晶
シリコン膜3上にレジストを塗布し、パターンニングし
第1のレジスト膜4を形成する(図1(a))。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1 and 2 are sectional views showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention. A method for manufacturing the semiconductor device according to the first embodiment will be described with reference to the drawings. First, as in the conventional case, a first silicon oxide film 2 and a polycrystalline silicon film 3 are sequentially formed on a semiconductor substrate 1. Then, a resist is applied on the polycrystalline silicon film 3 and patterned to form a first resist film 4 (FIG. 1A).

【0033】次に、この第1のレジスト膜4をマスクと
して、多結晶シリコン膜3、第1のシリコン酸化膜2お
よび半導体基板1をエッチングし、溝5を形成する(図
1(b))。次に、レジスト膜4を除去し、例えば気相
成長法により第2のシリコン酸化膜6を形成し、溝5を
埋め込む(図1(c))。次に、第2のシリコン酸化膜
6を多結晶シリコン膜3上面までエッチバックし、平坦
化させ第2のシリコン酸化膜6aを形成する(図1
(d))。
Next, using the first resist film 4 as a mask, the polycrystalline silicon film 3, the first silicon oxide film 2 and the semiconductor substrate 1 are etched to form a groove 5 (FIG. 1B). . Next, the resist film 4 is removed, a second silicon oxide film 6 is formed by, for example, a vapor growth method, and the trench 5 is buried (FIG. 1C). Next, the second silicon oxide film 6 is etched back to the upper surface of the polycrystalline silicon film 3 and flattened to form a second silicon oxide film 6a (FIG. 1).
(D)).

【0034】次に、多結晶シリコン膜3を等方性エッチ
ングにより除去する。次に、第1のシリコン酸化膜2を
エッチバックにより除去し、溝5内に埋め込まれた分離
絶縁膜6bを形成する(図2(a))。次に、半導体基
板1上に例えばゲート電極を形成するための導電膜11
を積層する(図2(b))。この導電膜11は、コンタ
クトホール形成時の後述する層間絶縁膜のエッチングレ
ートよりエッチングレートの低い特性を有する膜にて形
成されている。
Next, the polycrystalline silicon film 3 is removed by isotropic etching. Next, the first silicon oxide film 2 is removed by etch back to form an isolation insulating film 6b embedded in the trench 5 (FIG. 2A). Next, a conductive film 11 for forming, for example, a gate electrode on the semiconductor substrate 1
Are laminated (FIG. 2B). The conductive film 11 is formed of a film having an etching rate lower than an etching rate of an interlayer insulating film described later when forming a contact hole.

【0035】次に、この導電膜11のパターニングを行
いゲート電極12を形成すると同時に、この導電膜11
が分離絶縁膜6bの上面に残存するようにパターニング
し、ゲート電極12とは電気的に分離されているダミー
配線膜13を形成する(図2(c))。次に、ゲート電
極12の側壁にサイドウォール14を形成する。次に、
シリコン酸化膜にて成る層間絶縁膜15を形成する。そ
して、層間絶縁膜15上にレジストを塗布し、パターニ
ングし第2のレジスト膜16を形成する。
Next, the conductive film 11 is patterned to form the gate electrode 12, and at the same time, the conductive film 11 is patterned.
Is formed so as to remain on the upper surface of the isolation insulating film 6b to form a dummy wiring film 13 which is electrically separated from the gate electrode 12 (FIG. 2C). Next, sidewalls 14 are formed on the sidewalls of the gate electrode 12. next,
An interlayer insulating film 15 made of a silicon oxide film is formed. Then, a resist is applied on the interlayer insulating film 15 and patterned to form a second resist film 16.

【0036】次に、第2のレジスト膜16をマスクとし
て、層間絶縁膜15を半導体基板1上面に至るまでエッ
チングし、コンタクトホール17を形成する(図2
(d))。この際、分離絶縁膜6b上面のダミー配線膜
13のエッチングレートは、層間絶縁膜15のエッチン
グレートより低く、層間絶縁膜15のエッチングの際に
ダミー配線膜13の下部に存在する分離絶縁膜6bがエ
ッチングされることなく保護される。
Next, using the second resist film 16 as a mask, the interlayer insulating film 15 is etched down to the upper surface of the semiconductor substrate 1 to form a contact hole 17 (FIG. 2).
(D)). At this time, the etching rate of the dummy wiring film 13 on the upper surface of the isolation insulating film 6b is lower than the etching rate of the interlayer insulating film 15, and the isolation insulating film 6b existing under the dummy wiring film 13 when the interlayer insulating film 15 is etched. Are protected without being etched.

【0037】上記のように構成された実施の形態1の半
導体装置によれば、分離絶縁膜6b上に、コンタクトホ
ール形成時の層間絶縁膜15のエッチングレートよりエ
ッチングレートの低い特性を有する保護膜としてのダミ
ー配線膜13を形成するようにしたので、層間絶縁膜1
5のエッチング時にダミー配線膜13が分離絶縁膜6b
の保護膜として働き、分離絶縁膜6bがエッチングされ
ることを防止している。よって、第2のレジスト膜16
のマスク合わせがずれたとしても、分離絶縁膜6bが膜
減りするこなくコンタクトホール17の形成を行うこと
ができ、分離絶縁膜6bの電気的特性が低下するのを防
ぐことが可能となる。
According to the semiconductor device of the first embodiment configured as described above, the protective film having the characteristic that the etching rate is lower than the etching rate of the interlayer insulating film 15 when the contact hole is formed, on the isolation insulating film 6b. Since the dummy wiring film 13 is formed, the interlayer insulating film 1 is formed.
5, the dummy wiring film 13 becomes the isolation insulating film 6b at the time of etching.
, And prevents the isolation insulating film 6b from being etched. Therefore, the second resist film 16
Even if the mask alignment is displaced, the contact hole 17 can be formed without reducing the thickness of the isolation insulating film 6b, and it is possible to prevent the electrical characteristics of the isolation insulating film 6b from deteriorating.

【0038】また、ゲート電極12を形成する工程と同
一の工程にてダミー配線膜13を形成するようにしたの
で、ダミー配線膜13を形成するための新たな工程を加
える必要がない。
Since the dummy wiring film 13 is formed in the same step as the step of forming the gate electrode 12, it is not necessary to add a new step for forming the dummy wiring film 13.

【0039】上記実施の形態1においては、ダミー配線
膜13を層間絶縁膜15上全面に形成する例を示した
が、これに限られることはなく、例えば、図3(a)に
示すように、ゲート電極12とは電気的に分離されてい
るダミー配線膜18が層間絶縁膜15上の一部に形成さ
れるようにパターニングされた場合について説明する。
In the first embodiment, the example in which the dummy wiring film 13 is formed on the entire surface of the interlayer insulating film 15 has been described. However, the present invention is not limited to this. For example, as shown in FIG. The case where the dummy wiring film 18 electrically separated from the gate electrode 12 is patterned so as to be formed on a part of the interlayer insulating film 15 will be described.

【0040】この場合、半導体基板1上にコンタクトホ
ール形成時の層間絶縁膜のエッチングレートよりエッチ
ングレートの低い例えばシリコン窒化膜19を積層し、
エッチバックすることにより、ゲート電極12の側壁に
サイドウォール14を形成する。この際同時に、ダミー
配線膜18の側壁にダミーサイドウォール20を形成す
る(図3(b))。
In this case, for example, a silicon nitride film 19 having an etching rate lower than the etching rate of the interlayer insulating film at the time of forming the contact hole is laminated on the semiconductor substrate 1.
By etching back, a sidewall 14 is formed on the sidewall of the gate electrode 12. Simultaneously, a dummy sidewall 20 is formed on the side wall of the dummy wiring film 18 (FIG. 3B).

【0041】次に、シリコン酸化膜にて成る層間絶縁膜
15を形成する。そして、層間絶縁膜15上にレジスト
を塗布し、パターニングし第2のレジスト膜16を形成
する。次に、第2のレジスト膜16をマスクとして、層
間絶縁膜15を半導体基板1上面に至るまでエッチング
し、コンタクトホール21を形成する(図3(c))。
Next, an interlayer insulating film 15 made of a silicon oxide film is formed. Then, a resist is applied on the interlayer insulating film 15 and patterned to form a second resist film 16. Next, using the second resist film 16 as a mask, the interlayer insulating film 15 is etched down to the upper surface of the semiconductor substrate 1 to form a contact hole 21 (FIG. 3C).

【0042】この際、分離絶縁膜6b上面のダミー配線
膜18およびダミーサイドウォール20は、層間絶縁膜
15のエッチング条件にてエッチングされることがほと
んどなく、その下部に存在する分離絶縁膜6bがエッチ
ングされることはなく保護されることとなる。
At this time, the dummy wiring film 18 and the dummy sidewalls 20 on the upper surface of the isolation insulating film 6b are hardly etched under the etching condition of the interlayer insulating film 15, and the isolation insulating film 6b existing thereunder is hardly etched. It is protected without being etched.

【0043】また、ダミー配線膜13およびダミー配線
膜18をゲート電極12と同時に形成する例を示したが
これに限られることはなく、他の配線膜を形成する際に
同時に上記示したように形成するようにしてもよいし、
また、ダミー配線膜のみを形成するための工程を備える
ようにしても、分離絶縁膜6bを保護するという同様の
効果を奏することは言うまでもない。
Further, the example in which the dummy wiring film 13 and the dummy wiring film 18 are formed simultaneously with the gate electrode 12 has been described. However, the present invention is not limited to this. May be formed,
In addition, needless to say, even if a process for forming only the dummy wiring film is provided, the same effect of protecting the isolation insulating film 6b can be obtained.

【0044】実施の形態2.図4および図5はこの発明
の実施の形態2における半導体装置の製造方法を示す断
面図である。図に基づいて実施の形態2の半導体装置の
製造方法について説明する。まず、上記実施の形態1と
同様の工程を経て、半導体基板1に溝5を形成し、溝5
内に埋め込まれた分離絶縁膜6bを形成する(図4
(a))。
Embodiment 2 4 and 5 are sectional views showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention. A method for manufacturing the semiconductor device according to the second embodiment will be described with reference to the drawings. First, a groove 5 is formed in the semiconductor substrate 1 through the same process as in the first embodiment, and the groove 5 is formed.
An isolation insulating film 6b buried therein is formed (FIG. 4).
(A)).

【0045】次に、半導体基板1上に例えばプラズマC
VD法を用いて保護膜としての窒化膜22を例えば10
0〜500オンク゛ストロームの厚みに積層する(図4
(b))。この保護膜はコンタクトホール形成時の層間
絶縁間のエッチングレートよりエッチングレートの低い
特性を有する材料にて形成する。この窒化膜22の厚み
は、後工程にて形成する層間絶縁膜のエッチングレート
との選択比により決定されることとなる。
Next, for example, a plasma C
The nitride film 22 serving as a protective film is
Laminate to a thickness of 0-500 angstroms (Fig. 4
(B)). This protective film is formed of a material having a characteristic that the etching rate is lower than the etching rate between the interlayer insulating layers when the contact hole is formed. The thickness of the nitride film 22 is determined by the selectivity with the etching rate of the interlayer insulating film formed in a later step.

【0046】次に、この窒化膜22上に、シリコン酸化
膜にて成る層間絶縁膜23を形成する。そして、層間絶
縁膜23上にレジストを塗布し、パターニングしてレジ
スト膜24を形成する(図4(c))。次に、レジスト
膜24をマスクとして、層間絶縁膜23を窒化膜22上
面に至るまで第1のエッチングを行い、開口部25を形
成する。(図5(a))。
Next, an interlayer insulating film 23 made of a silicon oxide film is formed on the nitride film 22. Then, a resist is applied on the interlayer insulating film 23 and patterned to form a resist film 24 (FIG. 4C). Next, using the resist film 24 as a mask, the first etching is performed until the interlayer insulating film 23 reaches the upper surface of the nitride film 22 to form an opening 25. (FIG. 5 (a)).

【0047】この際、エッチング条件として、例えばE
CR等の高密度プラズマを用い、C48等のCF比の小
さいガス(Cに対するFの割合の多いガス)を用いたガ
ス系を用いて行うと、対窒化膜22の選択比を10以上
確保することができるため、窒化膜22のエッチングレ
ートは、層間絶縁膜23のエッチングレートより低く、
層間絶縁膜23のエッチングの際に窒化膜22の下部に
存在する分離絶縁膜6bがエッチングされることなく保
護される。
At this time, as the etching condition, for example, E
When a high-density plasma such as CR is used and a gas system using a gas having a small CF ratio (a gas having a high ratio of F to C) such as C 4 F 8 is used, the selectivity of the nitride film 22 to the nitride film becomes 10%. Therefore, the etching rate of the nitride film 22 is lower than the etching rate of the interlayer insulating film 23,
When the interlayer insulating film 23 is etched, the isolation insulating film 6b present below the nitride film 22 is protected without being etched.

【0048】次に、レジスト膜24をマスクとして、窒
化膜22を半導体基板1上面に至るまでの第2のエッチ
ングを行い、開口部25を掘り下げコンタクトホール2
6を形成する(図5(b))。この際、エッチング条件
として、CH22あるいはSF6のガス系を用いて行う
と、対シリコン酸化膜にて成る分離絶縁膜6bの選択比
を3以上確保することができる。よって、シリコン酸化
膜にて成る分離絶縁膜6bのエッチングレートは、窒化
膜22のエッチングレートより低く、窒化膜22のエッ
チングの際に分離絶縁膜6bがエッチングされことはほ
とんどない。
Next, using the resist film 24 as a mask, a second etching is performed until the nitride film 22 reaches the upper surface of the semiconductor substrate 1, and an opening 25 is dug down to form a contact hole 2.
6 is formed (FIG. 5B). At this time, if the etching is performed using a gas system of CH 2 F 2 or SF 6 , the selectivity of the isolation insulating film 6 b made of a silicon oxide film to 3 or more can be secured. Therefore, the etching rate of the isolation insulating film 6 b made of a silicon oxide film is lower than the etching rate of the nitride film 22, and the isolation insulating film 6 b is hardly etched when the nitride film 22 is etched.

【0049】上記のように構成された実施の形態2の半
導体装置によれば、分離絶縁膜6b上に、コンタクトホ
ール形成時の層間絶縁膜23のエッチングレートよりエ
ッチングレートの低い特性を有する窒化膜22を形成す
るようにしたので、層間絶縁膜23のエッチング時に窒
化膜22が保護膜として働き、分離絶縁膜6bがエッチ
ングされることを防止している。よって、レジスト膜2
4のマスク合わせがずれたとしても、分離絶縁膜6bが
膜減りするこなくコンタクトホール26の形成を行うこ
とができる。
According to the semiconductor device of the second embodiment configured as described above, the nitride film having the characteristic that the etching rate is lower than the etching rate of the interlayer insulating film 23 when the contact hole is formed is formed on the isolation insulating film 6b. Since the nitride film 22 is formed, the nitride film 22 functions as a protective film when the interlayer insulating film 23 is etched, thereby preventing the isolation insulating film 6b from being etched. Therefore, the resist film 2
Even if the alignment of the mask 4 is deviated, the contact hole 26 can be formed without reducing the thickness of the isolation insulating film 6b.

【0050】また、窒化膜22のエッチング時には、分
離絶縁膜6bは窒化膜22のエッチングレートよりエッ
チングレートの低い特性を有するシリコン酸化膜にて形
成されているため、分離絶縁膜6bはほとんどエッチン
グされることはない。よって、レジスト膜24のマスク
合わせがずれたとしても、分離絶縁膜6bが膜減りする
ことなくコンタクトホール26の形成を行うことができ
る。また、窒化膜22のエッチングは、コンタクトホー
ル形成時にエッチング条件を変更することのみにて対応
することができ、このことによる工程数は増加しない。
When the nitride film 22 is etched, the isolation insulating film 6b is formed of a silicon oxide film having an etching rate lower than the etching rate of the nitride film 22, so that the isolation insulating film 6b is almost completely etched. Never. Therefore, even if the mask alignment of the resist film 24 is shifted, the contact hole 26 can be formed without reducing the thickness of the isolation insulating film 6b. In addition, the etching of the nitride film 22 can be dealt with only by changing the etching conditions at the time of forming the contact hole, and the number of steps due to this is not increased.

【0051】上記実施の形態2においては、半導体基板
1上全面に窒化膜22を形成する例を示したがこれに限
られることはなく、例えば上記実施の形態2と同様の工
程を経て、図4(b)に示すように半導体基板1上に窒
化膜22を形成した後に、窒化膜22のパターニングを
行い、分離絶縁膜6b上面にのみ残存させるように保護
膜27として形成する(図6(a))。
In the second embodiment, the example in which the nitride film 22 is formed over the entire surface of the semiconductor substrate 1 has been described. However, the present invention is not limited to this. For example, the same steps as those in the second embodiment are performed. After the nitride film 22 is formed on the semiconductor substrate 1 as shown in FIG. 4 (b), the nitride film 22 is patterned and formed as a protective film 27 so as to remain only on the upper surface of the isolation insulating film 6b (FIG. a)).

【0052】次に、半導体基板1上に、シリコン酸化膜
にて成る層間絶縁膜28を形成する。そして、層間絶縁
膜28上にレジストを塗布し、パターニングしレジスト
膜29を形成する(図6(b))。次に、レジスト膜2
9をマスクとして、層間絶縁膜28を半導体基板1上面
に至るまでのエッチングを行い、コンタクトホール30
を形成する(図6(c))。この際、保護膜27のエッ
チングレートは、層間絶縁膜28のエッチングレートよ
り低く、層間絶縁膜28のエッチングの際に保護膜27
の下部に存在する分離絶縁膜6bがエッチングされるこ
とはなく保護される。
Next, an interlayer insulating film 28 made of a silicon oxide film is formed on the semiconductor substrate 1. Then, a resist is applied on the interlayer insulating film 28 and patterned to form a resist film 29 (FIG. 6B). Next, the resist film 2
Using the mask 9 as a mask, the interlayer insulating film 28 is etched until reaching the upper surface of the semiconductor substrate 1 to form a contact hole 30.
Is formed (FIG. 6C). At this time, the etching rate of the protective film 27 is lower than the etching rate of the interlayer insulating film 28, and when the interlayer insulating film 28 is etched,
Is protected without being etched.

【0053】このように構成すれば窒化膜をパターニン
グするための工程が増加するものの、分離絶縁膜6bを
保護するという上記実施の形態2と同様の効果を奏する
のはもちろんのこと、層間絶縁膜28の他の領域に半導
体基板1に至るまでの開口部を形成する際に、窒化膜の
ことを考慮にいれずエッチング条件等を設定することが
できる。
With this configuration, although the number of steps for patterning the nitride film is increased, the same effect as that of the second embodiment, that is, the protection of the isolation insulating film 6b is obtained, as well as the interlayer insulating film. When forming an opening up to the semiconductor substrate 1 in another region 28, the etching conditions and the like can be set without considering the nitride film.

【0054】実施の形態3.図7および図8はこの発明
の実施の形態3における半導体装置の製造方法の構成を
示す断面図である。図に基づいて実施の形態3の半導体
装置の製造方法について説明する。まず、上記各実施の
形態と同様の工程を経て、半導体基板1上に第1のシリ
コン酸化膜2および多結晶シリコン膜3を順次形成し、
所望の領域に多結晶シリコン膜3、第1のシリコン酸化
膜2および半導体基板1をエッチングし、溝5を形成す
る。
Embodiment 3 FIG. 7 and 8 are cross sectional views showing the structure of the method for manufacturing a semiconductor device according to the third embodiment of the present invention. A method for manufacturing the semiconductor device according to the third embodiment will be described with reference to the drawings. First, a first silicon oxide film 2 and a polycrystalline silicon film 3 are sequentially formed on a semiconductor substrate 1 through steps similar to those of the above-described embodiments.
The trench 5 is formed by etching the polycrystalline silicon film 3, the first silicon oxide film 2, and the semiconductor substrate 1 in a desired region.

【0055】次に、半導体基板1を例えば1000℃程
度に加熱した状態にて、気相成長法によりシリコン酸化
膜を積層する。すると、熱酸化膜31が形成され、溝5
が埋め込まれる(図7(a))。この際形成された熱酸
化膜31は、後述するコンタクトホール形成時の層間絶
縁膜のエッチングレートよりエッチングレートの低い特
性を有する膜にて形成されることとなる。次に、熱酸化
膜31を多結晶シリコン膜3上面までエッチバックし、
平坦化させ熱酸化膜31aを形成する(図7(b))。
Next, while the semiconductor substrate 1 is heated to, for example, about 1000 ° C., a silicon oxide film is laminated by a vapor phase growth method. Then, a thermal oxide film 31 is formed, and the groove 5 is formed.
Is embedded (FIG. 7A). The thermal oxide film 31 formed at this time is formed of a film having a lower etching rate than the etching rate of the interlayer insulating film at the time of forming a contact hole described later. Next, the thermal oxide film 31 is etched back to the upper surface of the polycrystalline silicon film 3,
The surface is planarized to form a thermal oxide film 31a (FIG. 7B).

【0056】次に、多結晶シリコン膜3を等方性エッチ
ングにより除去する。次に、第1のシリコン酸化膜2を
エッチバックにより除去し、溝5内に埋め込まれた熱酸
化膜にて成る分離絶縁膜31bを形成する(図7
(c))。次に、例えばTEOSを積層する際にホウ素
あるいは燐化合物を雰囲気中に含有させることによりホ
ウ素あるいは燐を含有する酸化膜にて成る層間絶縁膜3
2を形成する。そして、層間絶縁膜32上にレジストを
塗布し、パターニングしレジスト膜33を形成する(図
8(a))。
Next, the polycrystalline silicon film 3 is removed by isotropic etching. Next, the first silicon oxide film 2 is removed by etch back, and an isolation insulating film 31b made of a thermal oxide film embedded in the trench 5 is formed (FIG. 7).
(C)). Next, for example, a boron or phosphorus compound is contained in the atmosphere when laminating TEOS to form an interlayer insulating film 3 made of an oxide film containing boron or phosphorus.
Form 2 Then, a resist is applied on the interlayer insulating film 32 and patterned to form a resist film 33 (FIG. 8A).

【0057】次に、レジスト膜33をマスクとして、例
えばC48、O2、Arのガス系を用いて層間絶縁膜3
2を半導体基板1上面に至るまでエッチングし、コンタ
クトホール34を形成する(図8(b))。この際、対
分離絶縁膜31bの選択比は5程度に設定することがで
きるため、分離絶縁膜31bのエッチングレートは、層
間絶縁膜32のエッチングレートより低く、層間絶縁膜
32のエッチングの際に分離絶縁膜31bがエッチング
されることはほとんどなくなる。
Next, using the resist film 33 as a mask, for example, an interlayer insulating film 3 using a gas system of C 4 F 8 , O 2 and Ar
2 is etched down to the upper surface of the semiconductor substrate 1 to form a contact hole 34 (FIG. 8B). At this time, since the selectivity of the isolation insulating film 31b to the isolation insulating film 31b can be set to about 5, the etching rate of the isolation insulating film 31b is lower than the etching rate of the interlayer insulating film 32. The isolation insulating film 31b is hardly etched.

【0058】上記のように構成された実施の形態3の半
導体装置によれば、分離絶縁膜31bが、コンタクトホ
ール形成時の層間絶縁膜32のエッチングレートよりエ
ッチングレートの低い特性を有する膜にて形成するよう
にしたので、層間絶縁膜32のエッチングの際に分離絶
縁膜31bがエッチングされることはほとんどない。よ
って、レジスト膜33のマスク合わせがずれたとして
も、分離絶縁膜31bが膜減りすることなくコンタクト
ホール34の形成を行うことができる。
According to the semiconductor device of the third embodiment configured as described above, the isolation insulating film 31b is a film having a lower etching rate than the etching rate of the interlayer insulating film 32 when the contact hole is formed. Since the isolation insulating film 31b is formed, the isolation insulating film 31b is hardly etched when the interlayer insulating film 32 is etched. Therefore, even if the mask alignment of the resist film 33 is shifted, the contact hole 34 can be formed without reducing the thickness of the isolation insulating film 31b.

【0059】上記実施の形態3においては、分離絶縁膜
31bを熱酸化膜、層間絶縁膜32をシリコン酸化膜に
て形成する例を示したがこれに限られることはなく、例
えば図9および図10に示すような方法も考えられる。
図に基づいて実施の形態3の他の変形例における半導体
装置の製造方法について説明する。まず、半導体基板1
上にレジストを塗布し、パターニングして第1のレジス
ト膜35を形成する(図9(a))。次に、この第1の
レジスト膜35をマスクとして半導体基板1をエッチン
グし、溝36を形成する(図9(b))。
In the third embodiment, an example is shown in which the isolation insulating film 31b is formed of a thermal oxide film and the interlayer insulating film 32 is formed of a silicon oxide film. However, the present invention is not limited to this. For example, FIGS. A method as shown in FIG.
A method of manufacturing a semiconductor device according to another modification of the third embodiment will be described with reference to the drawings. First, the semiconductor substrate 1
A resist is applied thereon and patterned to form a first resist film 35 (FIG. 9A). Next, the semiconductor substrate 1 is etched using the first resist film 35 as a mask to form a groove 36 (FIG. 9B).

【0060】次に、第1のレジスト膜35を除去し、例
えば減圧CVD法にて窒化膜37を積層し溝36を埋め
込む(図9(c))。この際形成された窒化膜37は、
後述するコンタクトホール形成時の層間絶縁膜のエッチ
ングレートよりエッチングレートの低い特性を有する膜
にて形成されることとなる。次に、窒化膜37を半導体
基板1上面までエッチバックし、平坦化させ窒化膜にて
成る分離絶縁膜37aを形成する(図9(d))。
Next, the first resist film 35 is removed, and a nitride film 37 is laminated by, for example, a low pressure CVD method to fill the groove 36 (FIG. 9C). The nitride film 37 formed at this time is
The interlayer insulating film is formed of a film having a lower etching rate than the etching rate of the interlayer insulating film when forming a contact hole described later. Next, the nitride film 37 is etched back to the upper surface of the semiconductor substrate 1 and planarized to form an isolation insulating film 37a made of a nitride film (FIG. 9D).

【0061】次に、シリコン酸化膜にて成る層間絶縁膜
38を形成する。そして、層間絶縁膜38上にレジスト
を塗布し、パターニングし第2のレジスト膜39を形成
する(図10(a))。次に、第2のレジスト膜39を
マスクとして、例えばC48、O2、Arのガス系を用
いて層間絶縁膜38を半導体基板1上面に至るまでエッ
チングし、コンタクトホール40を形成する(図10
(b))。この際、対分離絶縁膜37選択比は10程度
に設定することができるため、分離絶縁膜37のエッチ
ングレートは、層間絶縁膜38のエッチングレートより
低く、層間絶縁膜38のエッチングの際に、分離絶縁膜
37がエッチングされることはほとんどなくなる。
Next, an interlayer insulating film 38 made of a silicon oxide film is formed. Then, a resist is applied on the interlayer insulating film 38 and patterned to form a second resist film 39 (FIG. 10A). Next, using the second resist film 39 as a mask, the interlayer insulating film 38 is etched to reach the upper surface of the semiconductor substrate 1 by using, for example, a gas system of C 4 F 8 , O 2 , and Ar to form a contact hole 40. (FIG. 10
(B)). At this time, since the selectivity of the isolation insulating film 37 to the isolation insulating film 37 can be set to about 10, the etching rate of the isolation insulating film 37 is lower than the etching rate of the interlayer insulating film 38. The isolation insulating film 37 is hardly etched.

【0062】上記のように構成された図9、図10で示
す半導体装置によれば、上記示した実施の形態3の半導
体装置と同様の効果を奏することができる。尚、このよ
うに分離絶縁膜37を窒化膜にて形成するような場合
は、半導体基板1と窒化膜との密着性を向上させるため
に、例えば図11に示すように、半導体基板1と窒化膜
にて成る分離絶縁膜37との間に下地膜41を介在させ
るようにしてもよい。
According to the semiconductor device shown in FIGS. 9 and 10 configured as described above, the same effects as those of the semiconductor device according to the third embodiment described above can be obtained. When the isolation insulating film 37 is formed of a nitride film as described above, in order to improve the adhesion between the semiconductor substrate 1 and the nitride film, for example, as shown in FIG. A base film 41 may be interposed between the film and the isolation insulating film 37.

【0063】この下地膜41の形成方法としては、溝3
6を形成した後に、半導体基板1を例えば酸素雰囲気中
にて1000℃程に加熱し、半導体基板1上面を酸化さ
せ形成することができる熱酸化膜にて形成することがで
きる。
As a method for forming the underlayer 41, the groove 3
After the formation of 6, the semiconductor substrate 1 can be formed of a thermal oxide film that can be formed by heating the semiconductor substrate 1 in an oxygen atmosphere at about 1000 ° C. and oxidizing the upper surface of the semiconductor substrate 1, for example.

【0064】上記示した例以外の、層間絶縁膜と分離絶
縁膜との他の組み合わせとしては、例えば、分離絶縁膜
にシリコン酸化膜、層間絶縁膜にホウ素または燐を含有
する酸化膜をそれぞれ用いた場合、分離絶縁膜に窒化
膜、層間絶縁膜に酸化膜をそれぞれ用いた場合でも、所
望のエッチング条件を設定すれば、コンタクトホール形
成時の層間絶縁膜のエッチングレートより分離酸化膜の
エッチングレートの方を低く設定できるため、層間絶縁
膜のエッチングにて分離酸化膜がエッチングされるのを
最小限にとどめることができ、上記示した場合と同様の
効果を奏することができる。
As another combination of the interlayer insulating film and the isolation insulating film other than the above example, for example, a silicon oxide film is used for the isolation insulating film, and an oxide film containing boron or phosphorus is used for the interlayer insulating film. Even if a nitride film is used as the isolation insulating film and an oxide film is used as the interlayer insulating film, if the desired etching conditions are set, the etching rate of the isolation oxide film is higher than the etching rate of the interlayer insulating film when forming the contact hole. Can be set lower, so that the etching of the isolation oxide film in the etching of the interlayer insulating film can be minimized, and the same effect as in the above case can be obtained.

【0065】以上、上記各実施の形態においては分離絶
縁膜上を保護したり、分離絶縁膜と層間絶縁膜とのエッ
チングレートを変更するなどして、コンタクトホール形
成時に分離絶縁膜をエッチングされにくくし保護する例
について説明したが。以下、他の実施の形態について説
明する。
As described above, in each of the above embodiments, the isolation insulating film is hardly etched when forming the contact hole by protecting the isolation insulating film or changing the etching rate between the isolation insulating film and the interlayer insulating film. I explained the example of protecting. Hereinafter, other embodiments will be described.

【0066】実施の形態4.図12はこの発明の実施の
形態4における半導体装置の製造方法の構成を示す断面
図である。図に基づいて実施の形態4の半導体装置の製
造方法について説明する。まず、上記各実施の形態と同
様の工程を経て、半導体基板1に溝5を形成し、溝5内
にシリコン酸化膜が埋め込まれて成る分離絶縁膜を形成
する。
Embodiment 4 FIG. 12 is a cross-sectional view showing a configuration of a method for manufacturing a semiconductor device according to Embodiment 4 of the present invention. A method for manufacturing the semiconductor device according to the fourth embodiment will be described with reference to the drawings. First, a groove 5 is formed in the semiconductor substrate 1 through steps similar to those of the above-described embodiments, and an isolation insulating film in which a silicon oxide film is embedded in the groove 5 is formed.

【0067】次に、半導体基板1上にシリコン酸化膜に
て成る層間絶縁膜7を形成する。そして、層間絶縁膜7
上にレジストを塗布し、パターニングして第2のレジス
ト膜8を形成する。次に、第2のレジスト膜8をマスク
として、層間絶縁膜7を半導体基板1上面に至るまでエ
ッチングを行い、コンタクトホール10およびコンタク
トホール42を形成する。
Next, an interlayer insulating film 7 made of a silicon oxide film is formed on the semiconductor substrate 1. Then, the interlayer insulating film 7
A resist is applied thereon and patterned to form a second resist film 8. Next, using the second resist film 8 as a mask, the interlayer insulating film 7 is etched down to the upper surface of the semiconductor substrate 1 to form a contact hole 10 and a contact hole 42.

【0068】このコンタクトホールを形成する時に、従
来の場合と同様に、層間絶縁膜7と分離絶縁膜6cとの
エッチングレートが同一なので、第2のレジスト膜8の
マスク合わせがずれると、コンタクトホール10の下部
に削れた分離絶縁膜6cが形成され、半導体基板1の上
面と、溝5の側壁の半導体基板1面とが露出することと
なる。また、他の箇所のコンタクトホール42の下部に
は分離絶縁膜等が存在しないため半導体基板1の上面の
みが露出することとなる(図12(a))。
When forming this contact hole, the etching rate of the interlayer insulating film 7 and the isolation insulating film 6c is the same as in the conventional case. The shaved isolation insulating film 6c is formed at the lower part of 10, and the upper surface of the semiconductor substrate 1 and the surface of the semiconductor substrate 1 on the side wall of the groove 5 are exposed. Further, since there is no isolation insulating film or the like below the contact hole 42 in other places, only the upper surface of the semiconductor substrate 1 is exposed (FIG. 12A).

【0069】次に、第2のレジスト膜8を除去する。次
に、各コンタクトホール10および42にて露出してい
る半導体基板1を、例えば酸素雰囲気中にて1000℃
程度に加熱して酸化して、半導体基板1上部に熱酸化膜
43を形成する(図12(b))。この際の熱酸化膜4
3は、半導体基板1の露出量に比例して形成されるた
め、第2のレジスト膜8のズレにより分離絶縁膜6cの
削れた箇所には、半導体基板1が多く露出しているた
め、他の箇所と比較して多くの熱酸化膜43が形成され
ることとなる。
Next, the second resist film 8 is removed. Next, the semiconductor substrate 1 exposed in each of the contact holes 10 and 42 is heated to 1000 ° C. in an oxygen atmosphere, for example.
The substrate is heated to a certain degree and oxidized to form a thermal oxide film 43 on the semiconductor substrate 1 (FIG. 12B). Thermal oxide film 4 at this time
3 is formed in proportion to the amount of exposure of the semiconductor substrate 1, and since the semiconductor substrate 1 is largely exposed at the portion where the isolation insulating film 6 c has been cut due to the displacement of the second resist film 8, As a result, more thermal oxide films 43 are formed as compared with the above-mentioned location.

【0070】次に、熱酸化膜43を所定量エッチングす
るために、エッチバックを行う。この際、層間絶縁膜7
も全体的にエッチバックされ、膜減りし層間絶縁膜7a
となり各コンタクトホール10aおよび42aとして形
成される。そして、各コンタクトホール10aおよび4
2aの底部においては、熱酸化膜43が所定量エッチン
グされ、半導体基板1が露出されることとなる。また、
ズレにより削れた分離絶縁膜6cの箇所には一部の熱酸
化膜43aが残存することとなる(図12(c))。
Next, etch back is performed to etch the thermal oxide film 43 by a predetermined amount. At this time, the interlayer insulating film 7
Is also etched back as a whole, and the film is reduced to reduce the interlayer insulating film 7a.
And formed as contact holes 10a and 42a. Then, each contact hole 10a and 4
At the bottom of 2a, thermal oxide film 43 is etched by a predetermined amount, and semiconductor substrate 1 is exposed. Also,
A part of the thermal oxide film 43a remains in the portion of the isolation insulating film 6c which is removed by the displacement (FIG. 12C).

【0071】上記のように構成された実施の形態4の半
導体装置によれば、分離絶縁膜6cの削れた箇所に、熱
酸化膜43aが形成され残存することとなり、分離絶縁
膜6cおよび熱酸化膜43aにて素子分離の機能を果た
すことになる。よって、第2のレジスト膜8のマスク合
わせがずれたとしても、素子分離の機能を低下させるこ
となく各コンタクトホール10aおよび42aの形成を
行うことができる。
According to the semiconductor device of the fourth embodiment configured as described above, the thermal oxide film 43a is formed and remains at the portion where the isolation insulating film 6c has been cut, and the isolation insulating film 6c and the thermal oxide film The function of element isolation is performed by the film 43a. Therefore, even if the mask alignment of the second resist film 8 is shifted, the contact holes 10a and 42a can be formed without deteriorating the function of element isolation.

【0072】実施の形態5.図13はこの発明の実施の
形態5における半導体装置の製造方法の構成を示す断面
図である。図に基づいて実施の形態5の半導体装置の製
造方法について説明する。まず、上記各実施の形態と同
様の工程を経て、半導体基板1に溝5を形成し、溝5内
にシリコン酸化膜が埋め込まれてなる分離絶縁膜を形成
する。
Embodiment 5 FIG. 13 is a cross sectional view showing a structure of a method for manufacturing a semiconductor device according to the fifth embodiment of the present invention. A method for manufacturing a semiconductor device according to the fifth embodiment will be described with reference to the drawings. First, a groove 5 is formed in the semiconductor substrate 1 through a process similar to that of each of the above embodiments, and an isolation insulating film in which a silicon oxide film is embedded in the groove 5 is formed.

【0073】次に、半導体基板1上にシリコン酸化膜に
て成る層間絶縁膜7を形成する。そして、層間絶縁膜7
上にレジストを塗布し、パターニングし、所望の開口よ
り大きい開口にてパターニングされたレジスト膜44を
形成する。次に、レジスト膜44をマスクとして、層間
絶縁膜7を半導体基板1上面に至るまでエッチングを行
い、予備コンタクトホール45および46を形成する。
Next, an interlayer insulating film 7 made of a silicon oxide film is formed on the semiconductor substrate 1. Then, the interlayer insulating film 7
A resist is applied thereon and patterned to form a patterned resist film 44 with an opening larger than a desired opening. Next, using the resist film 44 as a mask, the interlayer insulating film 7 is etched down to the upper surface of the semiconductor substrate 1 to form preliminary contact holes 45 and 46.

【0074】この予備コンタクトホール形成時、従来の
場合と同様に、層間絶縁膜7と分離絶縁膜6bとのエッ
チングレートが同一なので、レジスト膜44のマスク合
わせがずれた場合、予備コンタクトホール45の下部に
は削れた分離絶縁膜6dが形成され、半導体基板1の上
面と溝5の側壁の半導体基板1面とが露出することとな
る。また、他の箇所の予備コンタクトホール46の下部
には分離絶縁膜等が存在しないため半導体基板1の上面
のみが露出することとなる。
At the time of forming this preliminary contact hole, the etching rate of the interlayer insulating film 7 and that of the isolation insulating film 6b are the same as in the conventional case. A shaved isolation insulating film 6d is formed in the lower portion, and the upper surface of the semiconductor substrate 1 and the surface of the semiconductor substrate 1 on the side wall of the groove 5 are exposed. In addition, since no isolation insulating film or the like is present below the preliminary contact hole 46 at another location, only the upper surface of the semiconductor substrate 1 is exposed.

【0075】次に、レジスト膜44を除去する。次に、
カバレッジの優れている例えば減圧CVD法を用いて、
絶縁膜としての酸化膜47を分離絶縁膜6dの削れた箇
所が埋め込まれる程度、例えば数百オンク゛ストローム程度の厚
み積層する(図13(b))。次に、酸化膜47の所定
量のエッチバックを行い、各予備コンタクトホール45
および46の底部において、酸化膜47が所定量エッチ
ングされ、半導体基板1が露出される。
Next, the resist film 44 is removed. next,
Using, for example, a low pressure CVD method, which has excellent coverage,
The oxide film 47 as an insulating film is laminated to a thickness such that the shaved portion of the isolation insulating film 6d is buried, for example, about several hundred angstroms (FIG. 13B). Next, the oxide film 47 is etched back by a predetermined amount, so that each preliminary contact hole 45 is etched.
At the bottoms of and 46, oxide film 47 is etched by a predetermined amount, and semiconductor substrate 1 is exposed.

【0076】また、ズレにより削れた分離絶縁膜6dの
箇所には一部の酸化膜47aが残存することとなる。そ
して、予備コンタクトホール45および46の側壁に酸
化膜47aが残存し各コンタクトホール48および49
が形成される(図13(c))。このように各コンタク
トホール48および49は予備コンタクトホール45お
よび46の側壁に酸化膜47aが残存して形成されるた
め、予め、この側壁の酸化膜47aの膜厚分を考慮して
径を大きくした予備コンタクトホール45および46を
開口する必要がある。
Further, a part of the oxide film 47a remains at the portion of the isolation insulating film 6d which is removed by the displacement. Oxide film 47a remains on the side walls of spare contact holes 45 and 46, and contact holes 48 and 49 remain.
Is formed (FIG. 13C). In this manner, contact holes 48 and 49 are formed with oxide film 47a remaining on the side walls of preliminary contact holes 45 and 46, and therefore have a larger diameter in advance in consideration of the thickness of oxide film 47a on the side walls. Spare contact holes 45 and 46 need to be opened.

【0077】上記のように構成された実施の形態5の半
導体装置によれば、分離絶縁膜6dの削れた箇所に、酸
化膜47aが形成され残存することとなり、分離絶縁膜
6cおよび酸化膜47aの一部にて素子分離の機能を果
たすことになる。よって、レジスト膜44のマスク合わ
せがずれたとしても、素子分離の機能を低下させること
なく各コンタクトホール48および49の形成を行うこ
とができる。
According to the semiconductor device of the fifth embodiment configured as described above, oxide film 47a is formed and left at the portion where isolation insulating film 6d is shaved, and isolation insulating film 6c and oxide film 47a are formed. Will perform the function of element isolation. Therefore, even if the mask alignment of the resist film 44 is shifted, the contact holes 48 and 49 can be formed without deteriorating the function of element isolation.

【0078】上記実施の形態4および5においては、分
離絶縁膜がエッチングされ削れた後に、エッチングされ
た箇所をいかにして埋め込み、素子分離機能の低下を防
ぐかについての発明について説明したが、以下、コンタ
クトホール形成時のアライメントズレが生じたとして
も、オーバーエッチングの量を最小限にすることにより
分離絶縁膜がエッチングされることを防止するための発
明について説明する。
In the above-described fourth and fifth embodiments, the invention has been described on how to bury the etched portion after the isolation insulating film is etched and shaved to prevent the element isolation function from deteriorating. A description will be given of an invention for preventing the isolation insulating film from being etched by minimizing the amount of over-etching even if an alignment shift occurs when forming a contact hole.

【0079】実施の形態6.図14および図15はこの
発明の実施の形態6における半導体装置の製造方法を示
す断面図である。図に基づいて実施の形態5の半導体装
置の製造方法について説明する。まず、上記各実施の形
態と同様の工程を経て、半導体基板1をエッチングし、
溝5を形成する。
Embodiment 6 FIG. 14 and 15 are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the sixth embodiment of the present invention. A method for manufacturing a semiconductor device according to the fifth embodiment will be described with reference to the drawings. First, the semiconductor substrate 1 is etched through steps similar to those of the above embodiments,
A groove 5 is formed.

【0080】次に、溝5内にシリコン酸化膜にて成る分
離絶縁膜6bを形成する。次に、半導体基板1上に例え
ばゲート電極を形成する導電膜50を積層する(図14
(a))。次に、パターニングを行いゲート電極51を
形成すると同時に、この導電膜50が素子とは関係なく
かつ素子の形成に邪魔にならない箇所(例えばチップ外
のTEGパターン等)に残存するようにパターニング
し、ゲート電極12とは電気的に分離されているダミー
配線膜にて成る検出膜52を形成する。
Next, an isolation insulating film 6b made of a silicon oxide film is formed in the trench 5. Next, a conductive film 50 for forming, for example, a gate electrode is laminated on the semiconductor substrate 1 (FIG. 14).
(A)). Next, patterning is performed to form the gate electrode 51, and at the same time, patterning is performed so that the conductive film 50 remains in a portion (for example, a TEG pattern outside the chip) which is not related to the element and does not hinder the formation of the element. A detection film 52 made of a dummy wiring film electrically separated from the gate electrode 12 is formed.

【0081】この際、検出膜52の面積はなるべく広い
方が、後の検出工程にて検出されやすいことは言うまで
もなく、他の素子に影響がでない程度になるべく広い範
囲に形成されるように設定する。次に、ゲート電極51
の側壁にサイドウォール53を形成する(図14
(b))。
At this time, it is needless to say that the larger the area of the detection film 52 is, the easier it is to detect in the subsequent detection step, and it is set so as to be formed in the widest possible range without affecting other elements. I do. Next, the gate electrode 51
A sidewall 53 is formed on the side wall of FIG.
(B)).

【0082】次に、シリコン酸化膜にて成る層間絶縁膜
54を形成する。そして、層間絶縁膜54上にレジスト
を塗布し、パターニングしレジスト膜55を形成する。
この際、レジスト膜55のパターンは、所望のコンタク
トホールを形成するパターン以外に、検出膜52上に相
当する位置にもパターンが形成されている(図14
(c))。
Next, an interlayer insulating film 54 made of a silicon oxide film is formed. Then, a resist is applied on the interlayer insulating film 54 and patterned to form a resist film 55.
At this time, the pattern of the resist film 55 is also formed at a position corresponding to the detection film 52 in addition to the pattern for forming a desired contact hole (FIG. 14).
(C)).

【0083】次に、レジスト膜55をマスクとして、層
間絶縁膜54を半導体基板1上面に至るまでエッチング
する。この際、検出膜52上面に至るまでの開口部56
が形成され、コンタクトホール形成部には半導体基板1
の上面に至っていない予備開口部57が形成される。そ
して、この位置まで層間絶縁膜54がエッチングされた
ことを、例えばプラズマの発光をモニターする方法や、
エッチングの際に印加する高周波電力のピーク電圧をモ
ニターする方法等を用いて検出する(図15(a))。
Next, using the resist film 55 as a mask, the interlayer insulating film 54 is etched down to the upper surface of the semiconductor substrate 1. At this time, the opening 56 up to the upper surface of the detection film 52 is formed.
Is formed, and the semiconductor substrate 1 is formed in the contact hole forming portion.
A preliminary opening 57 that does not reach the upper surface of is formed. Then, the fact that the interlayer insulating film 54 has been etched to this position can be monitored by, for example, a method of monitoring plasma emission,
Detection is performed using a method of monitoring the peak voltage of the high-frequency power applied at the time of etching (FIG. 15A).

【0084】次に、この検出膜52の検出時点後の半導
体基板1上面に至るまでの、例えば層間絶縁膜54の膜
厚およびオーバーエッチング量を加味したエッチング量
を想定し、それにともない得られるエッチング時間を決
定し、層間絶縁膜54のエッチングの制御して行い、コ
ンタクトホール58を形成する(図15(b))。
Next, it is assumed that the etching amount up to the upper surface of the semiconductor substrate 1 after the detection of the detection film 52 is taken into consideration, for example, the film thickness of the interlayer insulating film 54 and the amount of over-etching. The time is determined and the etching of the interlayer insulating film 54 is controlled to form a contact hole 58 (FIG. 15B).

【0085】後工程にて、コンタクトホール58には配
線膜を埋め込むが、この際、開口部56にも同様に配線
膜が埋め込まれることとなる。この場合、開口部56に
配線膜が埋め込まれたとしても、検出膜52はいずれの
箇所とも電気的に接続されていないため問題が生じるこ
とはない。また、この開口部56を配線膜により全て埋
め込んでもよいし、これに限られることはなく段差に影
響がでない程度まで埋め込まれていればよいことは言う
までもない。
In a later step, a wiring film is buried in the contact hole 58. At this time, the wiring film is also buried in the opening 56. In this case, even if the wiring film is buried in the opening 56, no problem occurs because the detection film 52 is not electrically connected to any portion. Further, it is needless to say that the opening 56 may be entirely buried with a wiring film, and is not limited to this, and may be buried to such an extent that the step is not affected.

【0086】上記のように行われた実施の形態6の半導
体装置の製造方法によれば、層間絶縁膜54を半導体基
板1上面に至るまでエッチングし、コンタクトホール5
8を形成する場合、検出膜52に到達したことを検出
し、この検出時点後の半導体基板1上面に至るまでのエ
ッチング時間を決定し制御を行うようにしたので、層間
絶縁膜54のエッチングの誤差がほとんどなく分離絶縁
膜6bがエッチングされることを最小限にとどめること
ができる。よって、レジスト膜55のマスク合わせがず
れたとしても、分離絶縁膜6bが膜減りなくコンタクト
ホール58の形成を行うことができる。
According to the method of manufacturing the semiconductor device of the sixth embodiment performed as described above, the interlayer insulating film 54 is etched down to the upper surface of the semiconductor substrate 1 and the contact hole 5 is formed.
In the case of forming the gate insulating film 8, it is detected that the film reaches the detection film 52, and the etching time until reaching the upper surface of the semiconductor substrate 1 after the detection is determined and controlled. Etching of the isolation insulating film 6b with little error can be minimized. Therefore, even if the mask alignment of the resist film 55 is shifted, the contact hole 58 can be formed without reducing the thickness of the isolation insulating film 6b.

【0087】また、検出膜52をゲート電極51と同一
の工程にて形成するようにしたので、検出膜52を形成
する工程を新たに設ける必要がなく従来の工程数と同一
の工程数にて行うことができる。
Further, since the detection film 52 is formed in the same process as the gate electrode 51, it is not necessary to newly provide a process for forming the detection film 52, and the number of processes is the same as the conventional process. It can be carried out.

【0088】尚、上記実施の形態6では検出膜52をゲ
ート電極51と同一の工程にて形成する例を説明した
が、これに限られることはなく他の配線膜または検出膜
のみを形成する工程にて同様に形成するようにしても上
記実施の形態6と同様の効果を奏することは言うまでも
ない。
In the sixth embodiment, the example in which the detection film 52 is formed in the same step as that of the gate electrode 51 has been described. However, the present invention is not limited to this, and only another wiring film or only the detection film is formed. It is needless to say that the same effect as in the sixth embodiment can be obtained even if they are formed similarly in the process.

【0089】また、検出膜52を導電膜にて形成する例
を示したがこれに限られることはなく、検出膜は層間絶
縁膜54のエッチングの際に検出することができるよう
な膜であればどのような膜にて形成するようにしても、
上記実施の形態6と同様の効果を奏することは言うまで
もない。
The example in which the detection film 52 is formed of a conductive film has been described. However, the present invention is not limited to this. The detection film may be a film that can be detected when the interlayer insulating film 54 is etched. Whatever film is used,
Needless to say, the same effects as in the sixth embodiment can be obtained.

【0090】実施の形態7.図16はこの発明の実施の
形態7の半導体装置の製造方法を説明するための図であ
る。図において、上記各実施の形態と同様の部分は同一
符号を付して説明を省略する。59は半導体基板1上に
形成された層間絶縁膜、60はこの層間絶縁膜を半導体
基板1上面に至るまでエッチングして形成されたコンタ
クトホール、61は半導体基板1の裏面側に半導体基板
1を露出させて形成された電流検出部、62はこの電流
検出部61の半導体基板1の電流値を検出するための電
流検出器で、電流検出部61の半導体基板1の露出面に
とりつけられた電流検出センサ62aと、この電流検出
センサ62aに接続された電流検出回路にて成る、63
は半導体基板1を載置するためのステージである。
Embodiment 7 FIG. 16 is a view illustrating a method of manufacturing the semiconductor device according to the seventh embodiment of the present invention. In the figure, the same parts as those in the above embodiments are denoted by the same reference numerals, and description thereof will be omitted. Reference numeral 59 denotes an interlayer insulating film formed on the semiconductor substrate 1, reference numeral 60 denotes a contact hole formed by etching the interlayer insulating film to the upper surface of the semiconductor substrate 1, and reference numeral 61 denotes a semiconductor substrate 1 on the back side of the semiconductor substrate 1. A current detector 62 formed by being exposed is a current detector for detecting the current value of the semiconductor substrate 1 of the current detector 61, and the current attached to the exposed surface of the semiconductor substrate 1 of the current detector 61. 63 comprising a detection sensor 62a and a current detection circuit connected to the current detection sensor 62a.
Denotes a stage on which the semiconductor substrate 1 is placed.

【0091】図17は電流検出部61の形成方法を示す
断面図である。図に基づいて電流検出部61の形成方法
について説明する。まず、半導体基板1の裏面側に形成
された層間絶縁膜59上に、パターニングされたレジス
ト膜64を形成する(図17(a))。次に、レジスト
膜64をマスクとして層間絶縁膜59を半導体基板1上
面に至るまでエッチングし、開口部65を形成し、半導
体基板1が露出して成る電流検出部61を形成する(図
17(b))。次に、レジスト膜64を除去する(図1
7(c))。
FIG. 17 is a sectional view showing a method of forming the current detecting portion 61. A method for forming the current detection unit 61 will be described with reference to the drawings. First, a patterned resist film 64 is formed on the interlayer insulating film 59 formed on the back surface side of the semiconductor substrate 1 (FIG. 17A). Next, using the resist film 64 as a mask, the interlayer insulating film 59 is etched down to the upper surface of the semiconductor substrate 1, an opening 65 is formed, and a current detecting portion 61 in which the semiconductor substrate 1 is exposed is formed (FIG. 17 ( b)). Next, the resist film 64 is removed (FIG. 1).
7 (c)).

【0092】図に基づいて実施の形態7の半導体装置の
製造方法について説明する。まず、半導体基板1の上面
に層間絶縁膜59が形成されコンタクトホールを形成す
る前に、上記示した工程により予め半導体基板1の裏面
に電流検出部61を形成しておく。次に、半導体基板1
をステージに載置させ、層間絶縁膜59を半導体基板1
の上面に至るまでエッチングし、コンタクトホール60
を形成する。この工程の際、電流検出部61にて露出し
ている半導体基板1上の電流を電流検出器62により測
定しておく。
A method for manufacturing a semiconductor device according to the seventh embodiment will be described with reference to the drawings. First, before the interlayer insulating film 59 is formed on the upper surface of the semiconductor substrate 1 and the contact hole is formed, the current detecting unit 61 is formed in advance on the back surface of the semiconductor substrate 1 by the above-described process. Next, the semiconductor substrate 1
Is placed on a stage, and the interlayer insulating film 59 is placed on the semiconductor substrate 1.
Etching to the top surface of the contact hole 60
To form In this step, the current on the semiconductor substrate 1 exposed by the current detector 61 is measured by the current detector 62 in advance.

【0093】すると、エッチングの際に発生するイオン
が、半導体基板1の上面に達すると、半導体基板1に入
射され、この現象により半導体基板1上に電流が流れ
る。よって、半導体基板1上の電流値を検出することに
より、半導体基板1の上面までエッチングが達したか否
かを判断することができる。この判断の設定の方法とし
ては、例えばエッチングを始める前の電流値とエッチン
グ時の電流値との変化量に規定値を設ける方法と、エッ
チングを始める前の電流値とエッチング時の電流値との
変化率に規定値を設ける方法等が考えられる。
Then, when the ions generated during the etching reach the upper surface of the semiconductor substrate 1, they are incident on the semiconductor substrate 1, and a current flows on the semiconductor substrate 1 due to this phenomenon. Therefore, by detecting the current value on the semiconductor substrate 1, it can be determined whether or not the etching has reached the upper surface of the semiconductor substrate 1. As a method of setting this determination, for example, a method of providing a specified value for a change amount between a current value before starting etching and a current value at the time of etching, and a method of setting a current value before starting etching and a current value at the time of etching. A method of providing a specified value for the change rate may be considered.

【0094】実際にコンタクトホール60が半導体基板
1の上面まで達すると、半導体基板1上面で測定される
電流値は0.1〜10mA程度が想定される。このよう
にして決定された電流値によりエッチングの終点を決定
し、コンタクトホール60を形成する。
When the contact hole 60 actually reaches the upper surface of the semiconductor substrate 1, the current value measured on the upper surface of the semiconductor substrate 1 is assumed to be about 0.1 to 10 mA. The end point of the etching is determined by the current value thus determined, and the contact hole 60 is formed.

【0095】上記のように行われた実施の形態7の半導
体装置の製造方法によれば、半導体基板1の裏面の電流
値を測定し、その値によりエッチングの終点を決定する
ようにしているので、層間絶縁膜59のエッチングの誤
差がほとんどなくその下部に存在する例えば分離絶縁膜
等がエッチングされることを最小限にとどめることがで
きる。よって、コンタクトホール形成のためのレジスト
膜のマスク合わせがずれたとしても、分離絶縁膜等が膜
減りするこなくコンタクトホール60の形成を行うこと
ができる。
According to the semiconductor device manufacturing method of the seventh embodiment performed as described above, the current value on the back surface of the semiconductor substrate 1 is measured, and the etching end point is determined based on the measured current value. In addition, there is almost no etching error in the interlayer insulating film 59, and it is possible to minimize the etching of, for example, the isolation insulating film and the like existing therebelow. Therefore, even if the mask alignment of the resist film for forming the contact hole is shifted, the contact hole 60 can be formed without reducing the thickness of the isolation insulating film and the like.

【0096】また、上記実施の形態7においては半導体
基板1の裏面側に形成されている層間絶縁膜59に開口
部を形成し電流検出部を構成する例を示したがこれに限
られることはなく、半導体基板1の上面を露出させ半導
体基板1上の電流値を測定することができる電流検出部
を確保できれば、上記実施の形態7と同様の効果を奏す
ることは言うまでもない。
Further, in the seventh embodiment, an example has been shown in which an opening is formed in the interlayer insulating film 59 formed on the back surface side of the semiconductor substrate 1 to constitute a current detecting section. However, the present invention is not limited to this. In addition, if the current detection unit capable of measuring the current value on the semiconductor substrate 1 by exposing the upper surface of the semiconductor substrate 1 can be secured, it goes without saying that the same effect as in the seventh embodiment can be obtained.

【0097】[0097]

【発明の効果】以上のように、この発明の請求項1によ
れば、半導体基板の所定の領域に形成された素子分離用
の溝内を埋め込んで形成された分離絶縁膜と、半導体基
板上に形成された層間絶縁膜と、層間絶縁膜に半導体基
板に至るまで開口されて形成されたコンタクトホールと
を備えた半導体装置において、分離絶縁膜上に、コンタ
クトホール形成時の層間絶縁膜のエッチングレートより
エッチングレートの低い特性を有する保護膜を備えたの
で、分離絶縁膜が保護膜により保護されるため、分離絶
縁膜の素子分離機能を低下させることなくコンタクトホ
ールを形成することができるという半導体装置を提供す
ることが可能という効果がある。
As described above, according to the first aspect of the present invention, an isolation insulating film formed by burying an element isolation groove formed in a predetermined region of a semiconductor substrate, In a semiconductor device having an interlayer insulating film formed on a substrate and a contact hole formed in the interlayer insulating film to reach the semiconductor substrate, the interlayer insulating film is etched on the isolation insulating film when the contact hole is formed. Since a protective film having a lower etching rate than the etching rate is provided, the isolation insulating film is protected by the protective film, so that a contact hole can be formed without deteriorating the element isolation function of the isolation insulating film. There is an effect that a device can be provided.

【0098】また、この発明の請求項2によれば、請求
項1において、保護膜が、半導体基板上に形成された配
線膜と電気的に分離されているダミー配線膜にて形成さ
れたので、保護膜を他の配線膜と同時に形成することが
できるという半導体装置を提供することが可能という効
果がある。
According to a second aspect of the present invention, in the first aspect, the protective film is formed by the dummy wiring film which is electrically separated from the wiring film formed on the semiconductor substrate. In addition, it is possible to provide a semiconductor device in which a protective film can be formed simultaneously with another wiring film.

【0099】また、この発明の請求項3によれば、請求
項1において、保護膜が、半導体基板上に形成された配
線膜と電気的に分離されているダミー配線膜と、ダミー
配線膜の側壁に形成されたダミーサイドウォールとから
成るので、保護膜を他の配線膜およびサイドウォールウ
ォールと同時に形成することができるという半導体装置
を提供することが可能という効果がある。
According to a third aspect of the present invention, in the first aspect, the protective film is a dummy wiring film electrically separated from the wiring film formed on the semiconductor substrate; Since the semiconductor device includes the dummy sidewall formed on the side wall, there is an effect that it is possible to provide a semiconductor device in which the protective film can be formed simultaneously with another wiring film and the sidewall.

【0100】また、この発明の請求項4によれば、請求
項3において、ダミーサイドウォールが窒化膜にて形成
され、層間絶縁膜が酸化膜にて形成されたので、分離絶
縁膜を確実に保護することができるという半導体装置を
提供することが可能という効果がある。
According to a fourth aspect of the present invention, in the third aspect, the dummy sidewall is formed of a nitride film, and the interlayer insulating film is formed of an oxide film. There is an effect that a semiconductor device which can be protected can be provided.

【0101】また、この発明の請求項5によれば、請求
項1において、保護膜が、分離絶縁膜上面を覆う窒化膜
にて形成され、層間絶縁膜が酸化膜にて形成されたの
で、分離絶縁膜を確実に保護することができるという半
導体装置を提供することが可能という効果がある。
According to a fifth aspect of the present invention, in the first aspect, the protective film is formed of a nitride film covering the upper surface of the isolation insulating film, and the interlayer insulating film is formed of the oxide film. There is an effect that it is possible to provide a semiconductor device capable of reliably protecting the isolation insulating film.

【0102】また、この発明の請求項6によれば、請求
項5において、分離絶縁膜が酸化膜にて形成されたの
で、素子分離機能を低下させることなく分離絶縁膜を保
護することができるという半導体装置を提供することが
可能という効果がある。
According to the sixth aspect of the present invention, since the isolation insulating film is formed of an oxide film in the fifth aspect, the isolation insulating film can be protected without deteriorating the element isolation function. It is possible to provide such a semiconductor device.

【0103】また、この発明の請求項7によれば、請求
項5において、保護膜が、分離絶縁膜上面のみを覆うよ
うに形成されたので、保護膜の他の箇所への影響を最小
限にすることができるという半導体装置を提供すること
が可能という効果がある。
According to the seventh aspect of the present invention, in the fifth aspect, the protective film is formed so as to cover only the upper surface of the isolation insulating film, so that the influence on other parts of the protective film is minimized. There is an effect that it is possible to provide a semiconductor device which can be used.

【0104】また、この発明の請求項8によれば、半導
体基板の所定の領域に形成された素子分離用の溝内を埋
め込んで形成された分離絶縁膜と、半導体基板上に形成
された層間絶縁膜と、層間絶縁膜に半導体基板に至るま
で開口されて形成されたコンタクトホールとを備えた半
導体装置において、分離絶縁膜が、コンタクトホール形
成時の層間絶縁膜のエッチングレートよりエッチングレ
ートの低い特性を有する膜にて形成されたので、分離絶
縁膜の素子分離機能を低下させることなくコンタクトホ
ールを形成することができるという半導体装置を提供す
ることが可能という効果がある。
According to the eighth aspect of the present invention, an isolation insulating film formed by burying an element isolation groove formed in a predetermined region of a semiconductor substrate and an interlayer insulating film formed on the semiconductor substrate are formed. In a semiconductor device having an insulating film and a contact hole formed in the interlayer insulating film so as to reach the semiconductor substrate, the isolation insulating film has an etching rate lower than an etching rate of the interlayer insulating film when the contact hole is formed. Since the semiconductor device is formed using a film having characteristics, it is possible to provide a semiconductor device in which a contact hole can be formed without deteriorating the element isolation function of the isolation insulating film.

【0105】また、この発明の請求項9によれば、請求
項8において、分離絶縁膜が酸化膜にて形成され、層間
絶縁膜が窒化膜あるいはホウ素または燐を含有する酸化
膜のいずれかにて形成されたので、分離絶縁膜の素子分
離機能を確実に低下させることなくコンタクトホールを
形成することができるという半導体装置を提供すること
が可能という効果がある。
According to claim 9 of the present invention, in claim 8, the isolation insulating film is formed of an oxide film, and the interlayer insulating film is formed of any one of a nitride film and an oxide film containing boron or phosphorus. Therefore, there is an effect that it is possible to provide a semiconductor device in which a contact hole can be formed without reliably lowering the element isolation function of the isolation insulating film.

【0106】また、この発明の請求項10によれば、請
求項8において、分離絶縁膜が熱酸化膜あるいは窒化膜
のいずれかにて形成され、層間絶縁膜が酸化膜あるいは
ホウ素または燐を含有する酸化膜のいずれかにて形成さ
れたので、分離絶縁膜の素子分離機能を確実に低下させ
ることなく形成することができるという半導体装置を提
供することが可能という効果がある。
According to a tenth aspect of the present invention, in the eighth aspect, the isolation insulating film is formed of either a thermal oxide film or a nitride film, and the interlayer insulating film contains an oxide film or boron or phosphorus. Since the semiconductor device is formed of any one of the oxide films described above, it is possible to provide a semiconductor device that can be formed without reliably lowering the element isolation function of the isolation insulating film.

【0107】また、この発明の請求項11によれば、請
求項9に記載の半導体装置の分離絶縁膜が窒化膜にて形
成された場合、分離絶縁膜と半導体基板との間に、下地
膜を介在させたので、分離絶縁膜の密着性を向上する半
導体装置を提供することが可能という効果がある。
According to an eleventh aspect of the present invention, when the isolation insulating film of the semiconductor device according to the ninth aspect is formed of a nitride film, a base film is provided between the isolation insulating film and the semiconductor substrate. Has the effect that it is possible to provide a semiconductor device that improves the adhesion of the isolation insulating film.

【0108】また、この発明の請求項12によれば、半
導体基板の所定の領域に素子分離用の溝を形成し、溝内
に分離絶縁膜を形成し、半導体基板上に層間絶縁膜を形
成し、層間絶縁膜上にパターニングされたレジスト膜を
形成し、レジスト膜をマスクとして層間絶縁膜を半導体
基板上面に至るまでエッチングし、コンタクトホールを
形成し、コンタクトホールにて露出した半導体基板を熱
酸化して所望の厚さを有する熱酸化膜を形成し、熱酸化
膜を所定量エッチングし、コンタクトホールの底部の半
導体基板を露出させるので、分離絶縁膜と残存する熱酸
化膜により素子分離の機能を果たすことができるため、
素子分離機能を低下させることなくコンタクトホールを
形成することができるという半導体装置の製造方法を提
供することが可能という効果がある。
According to a twelfth aspect of the present invention, a groove for element isolation is formed in a predetermined region of a semiconductor substrate, an isolation insulating film is formed in the groove, and an interlayer insulating film is formed on the semiconductor substrate. Then, a patterned resist film is formed on the interlayer insulating film, the interlayer insulating film is etched to the upper surface of the semiconductor substrate using the resist film as a mask, a contact hole is formed, and the semiconductor substrate exposed at the contact hole is heated. Oxidation is performed to form a thermal oxide film having a desired thickness, and the thermal oxide film is etched by a predetermined amount to expose the semiconductor substrate at the bottom of the contact hole. Can perform its function,
There is an effect that it is possible to provide a method for manufacturing a semiconductor device in which a contact hole can be formed without deteriorating an element isolation function.

【0109】また、この発明の請求項13によれば、半
導体基板の所定の領域に素子分離用の溝を形成し、溝内
に分離絶縁膜を形成し、半導体基板上に層間絶縁膜を形
成し、層間絶縁膜上にパターニングされたレジスト膜を
形成し、レジスト膜をマスクとして層間絶縁膜を半導体
基板上面に至るまでエッチングし、予備コンタクトホー
ルを形成し、層間絶縁膜を覆うように絶縁膜を所望量形
成し、予備コンタクトホールの側壁および底面に絶縁膜
を形成し、絶縁膜をエッチバックし、予備コンタクトホ
ールの底部の半導体基板を露出させ、予備コンタクトホ
ールの側壁に絶縁膜の形成されたコンタクトホールを形
成するので、分離絶縁膜と残存する絶縁膜により素子分
離の機能を果たすことができるため、素子分離機能を低
下させることなくコンタクトホールを形成することがで
きるという半導体装置の製造方法を提供することが可能
という効果がある。
According to a thirteenth aspect of the present invention, a groove for element isolation is formed in a predetermined region of a semiconductor substrate, an isolation insulating film is formed in the groove, and an interlayer insulating film is formed on the semiconductor substrate. Then, a patterned resist film is formed on the interlayer insulating film, the interlayer insulating film is etched down to the upper surface of the semiconductor substrate using the resist film as a mask, a preliminary contact hole is formed, and the insulating film is formed so as to cover the interlayer insulating film. Is formed in a desired amount, an insulating film is formed on the side wall and bottom surface of the preliminary contact hole, the insulating film is etched back, the semiconductor substrate at the bottom of the preliminary contact hole is exposed, and an insulating film is formed on the side wall of the preliminary contact hole. Since the contact hole is formed, the function of element isolation can be achieved by the isolation insulating film and the remaining insulating film, without deteriorating the element isolation function. There is an effect that it is possible to provide a method of manufacturing a semiconductor device that can form a contact hole.

【0110】また、この発明の請求項14によれば、半
導体基板の所定の領域に素子分離用の溝を形成し、溝内
に分離絶縁膜を形成し、半導体基板上に配線膜を形成す
ると同時に分離絶縁膜上に配線膜と電気的に分離された
ダミー配線膜を形成し、半導体基板上に層間絶縁膜を形
成し、層間絶縁膜上にパターニングされたレジスト膜を
形成し、レジスト膜をマスクとして層間絶縁膜を半導体
基板上面に至るまでエッチングし、コンタクトホールを
形成するので、分離絶縁膜をダミー配線膜により保護す
ることができるという半導体装置の製造方法を提供する
ことが可能という効果がある。
According to a fourteenth aspect of the present invention, a device isolation groove is formed in a predetermined region of a semiconductor substrate, an isolation insulating film is formed in the groove, and a wiring film is formed on the semiconductor substrate. Simultaneously, a dummy wiring film electrically separated from the wiring film is formed on the isolation insulating film, an interlayer insulating film is formed on the semiconductor substrate, a patterned resist film is formed on the interlayer insulating film, and the resist film is formed. Since the interlayer insulating film is etched as a mask up to the upper surface of the semiconductor substrate to form a contact hole, it is possible to provide a method of manufacturing a semiconductor device in which the isolation insulating film can be protected by the dummy wiring film. is there.

【0111】また、この発明の請求項15によれば、請
求項13において、配線膜およびダミー配線膜形成後
に、配線膜の側壁に、コンタクトホール形成時の層間絶
縁膜のエッチングレートよりエッチングレートの低い特
性を有するサイドウォールを形成すると同時にダミー配
線膜の側壁にダミーサイドウォールを形成するので、分
離絶縁膜をダミー配線膜およびダミーサイドウォールに
より保護することができるという半導体装置の製造方法
を提供することが可能という効果がある。
According to a fifteenth aspect of the present invention, in the thirteenth aspect, after forming the wiring film and the dummy wiring film, the etching rate of the side wall of the wiring film is lower than the etching rate of the interlayer insulating film when the contact hole is formed. A method for manufacturing a semiconductor device is provided in which a dummy sidewall is formed on a side wall of a dummy wiring film at the same time as a sidewall having low characteristics is formed, so that an isolation insulating film can be protected by the dummy wiring film and the dummy sidewall. The effect is that it is possible.

【0112】また、この発明の請求項16によれば、半
導体基板の所定の領域に素子分離用の溝を形成し、溝内
に分離絶縁膜を形成し、半導体基板上にコンタクトホー
ル形成時の後工程の層間絶縁膜のエッチングレートより
エッチングレートの低い特性を有する保護膜を形成し、
保護膜上に層間絶縁膜を形成し、層間絶縁膜上にパター
ニングされたレジスト膜を形成し、レジスト膜をマスク
として、層間絶縁膜を保護膜上面に至るまでの第1のエ
ッチングを行い、保護膜を半導体基板上面に至るまでの
第2のエッチングを行い、コンタクトホールを形成する
ので、分離絶縁膜を保護膜により保護することができる
という半導体装置の製造方法を提供することが可能とい
う効果がある。
According to a sixteenth aspect of the present invention, a trench for element isolation is formed in a predetermined region of a semiconductor substrate, an isolation insulating film is formed in the trench, and a contact hole for forming a contact hole is formed on the semiconductor substrate. Forming a protective film having a lower etching rate than the etching rate of the interlayer insulating film in a later step;
An interlayer insulating film is formed on the protective film, a patterned resist film is formed on the interlayer insulating film, and a first etching is performed using the resist film as a mask until the interlayer insulating film reaches the upper surface of the protective film. Since the second etching is performed on the film to reach the upper surface of the semiconductor substrate to form a contact hole, an effect of being able to provide a method of manufacturing a semiconductor device in which an isolation insulating film can be protected by a protective film can be provided. is there.

【0113】また、この発明の請求項17によれば、請
求項16において、保護膜を、コンタクトホール形成時
の分離絶縁膜のエッチングレートよりエッチングレート
の高い特性を有する膜にて形成するので、分離絶縁膜を
保護膜により確実に保護することができるという半導体
装置の製造方法を提供することが可能という効果があ
る。
According to a seventeenth aspect of the present invention, in the sixteenth aspect, the protective film is formed of a film having a higher etching rate than the etching rate of the isolation insulating film when forming the contact hole. There is an effect that it is possible to provide a method for manufacturing a semiconductor device in which the isolation insulating film can be surely protected by the protective film.

【0114】また、この発明の請求項18によれば、半
導体基板の所定の領域に素子分離用の溝を形成し、溝内
に分離絶縁膜を形成し、半導体基板上にコンタクトホー
ル形成時の後工程の層間絶縁膜のエッチングレートより
エッチングレートの低い特性を有する保護膜を形成し、
保護膜のパターニングを行い、分離絶縁膜上にのみ残存
するように形成し、半導体基板上に層間絶縁膜を形成
し、層間絶縁膜上にパターニングされたレジスト膜を形
成し、レジスト膜をマスクとして、層間絶縁膜を半導体
基板上面に至るまでエッチングし、コンタクトホールを
形成するので、分離絶縁膜を保護膜により保護すること
ができ、保護膜が他の形成に影響を与えることのない半
導体装置の製造方法を提供することが可能という効果が
ある。
According to the eighteenth aspect of the present invention, a trench for element isolation is formed in a predetermined region of the semiconductor substrate, an isolation insulating film is formed in the trench, and a contact hole is formed on the semiconductor substrate when a contact hole is formed. Forming a protective film having a lower etching rate than the etching rate of the interlayer insulating film in a later step;
Perform patterning of the protective film, form so as to remain only on the isolation insulating film, form an interlayer insulating film on the semiconductor substrate, form a patterned resist film on the interlayer insulating film, using the resist film as a mask Since the interlayer insulating film is etched down to the upper surface of the semiconductor substrate and the contact hole is formed, the isolation insulating film can be protected by the protective film, and the semiconductor device is not affected by the protective film. There is an effect that a manufacturing method can be provided.

【0115】また、この発明の請求項19によれば、請
求項16ないし請求項18のいずれかにおいて、層間絶
縁膜を酸化膜にて形成し、保護膜を窒化膜にて形成する
ので、分離絶縁膜を保護膜により確実に保護することが
できるという半導体装置の製造方法を提供することが可
能という効果がある。
According to a nineteenth aspect of the present invention, in any one of the sixteenth to eighteenth aspects, the interlayer insulating film is formed of an oxide film, and the protective film is formed of a nitride film. There is an effect that it is possible to provide a method for manufacturing a semiconductor device in which an insulating film can be surely protected by a protective film.

【0116】また、この発明の請求項20によれば、請
求項19において、分離絶縁膜を酸化膜にて形成したの
で、素子分離機能を低下させることなくコンタクトホー
ルを形成することができるという半導体装置の製造方法
を提供することが可能という効果がある。
According to a twentieth aspect of the present invention, in the nineteenth aspect, since the isolation insulating film is formed of an oxide film, a contact hole can be formed without deteriorating the element isolation function. There is an effect that a method for manufacturing the device can be provided.

【0117】また、この発明の請求項21によれば、半
導体基板上に検出膜を形成し、半導体基板および検出膜
を覆うように層間絶縁膜を形成する半導体装置の製造方
法において、層間絶縁膜上にパターニングされたレジス
ト膜を形成し、レジスト膜をマスクとして層間絶縁膜を
半導体基板上面に至るまでエッチングし、コンタクトホ
ールを形成する場合、検出膜に到達したことを検出し、
この検出時点後の半導体基板上面に至るまでのエッチン
グ時間を決定し制御を行うので、分離絶縁膜の膜減りを
最小限にすることができる半導体装置の製造方法を提供
することが可能という効果がある。
According to a twenty-first aspect of the present invention, in a method of manufacturing a semiconductor device, a detection film is formed on a semiconductor substrate, and an interlayer insulating film is formed so as to cover the semiconductor substrate and the detection film. Form a patterned resist film on top, etch the interlayer insulating film up to the upper surface of the semiconductor substrate using the resist film as a mask, and when contact holes are formed, detect that the detection film has been reached,
Since the etching time up to the upper surface of the semiconductor substrate after the detection point is determined and controlled, the effect of being able to provide a method of manufacturing a semiconductor device capable of minimizing the decrease in the thickness of the isolation insulating film is obtained. is there.

【0118】また、この発明の請求項22によれば、請
求項21において、検出膜を、半導体基板上に形成され
る配線膜と同時に配線膜と電気的に分離されたダミー配
線膜にて形成するので、工程数を増加することなく検出
膜を形成することできる半導体装置の製造方法を提供す
ることが可能という効果がある。
According to a twenty-second aspect of the present invention, in the twenty-first aspect, the detection film is formed of a dummy wiring film electrically separated from the wiring film simultaneously with the wiring film formed on the semiconductor substrate. Therefore, there is an effect that it is possible to provide a method of manufacturing a semiconductor device in which a detection film can be formed without increasing the number of steps.

【0119】また、この発明の請求項23によれば、半
導体基板上に層間絶縁膜を形成し、層間絶縁膜上にパタ
ーニングされたレジスト膜を形成し、レジスト膜をマス
クとして層間絶縁膜を半導体基板上面に至るまでエッチ
ングし、コンタクトホールを形成する半導体装置の製造
方法において、半導体基板の裏面側に半導体基板が露出
して成る電流検出部を形成し、露出している半導体基板
上の電流を測定し、コンタクトホール形成時のエッチン
グが、半導体基板の上面に至ることを半導体基板の電流
値により判断し、エッチングの終点を決定するので、分
離絶縁膜の膜減りを最小限にするができる半導体装置の
製造方法を提供することが可能という効果がある。
According to a twenty-third aspect of the present invention, an interlayer insulating film is formed on a semiconductor substrate, a patterned resist film is formed on the interlayer insulating film, and the interlayer insulating film is formed using the resist film as a mask. In a method of manufacturing a semiconductor device in which a contact hole is formed by etching all the way to the upper surface of a substrate, a current detecting portion formed by exposing the semiconductor substrate is formed on the back side of the semiconductor substrate, and a current on the exposed semiconductor substrate is detected. It is measured and determined by the current value of the semiconductor substrate that the etching at the time of forming the contact hole reaches the upper surface of the semiconductor substrate, and the end point of the etching is determined. Therefore, the semiconductor that can reduce the thickness of the isolation insulating film can be minimized. There is an effect that a method for manufacturing the device can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の実施の形態1による半導体装置の
製造方法を示した断面図である。
FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention;

【図2】 この発明の実施の形態1による半導体装置の
製造方法を示した断面図である。
FIG. 2 is a sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present invention.

【図3】 この発明の実施の形態1による半導体装置の
製造方法を示した断面図である。
FIG. 3 is a sectional view illustrating a method of manufacturing the semiconductor device according to the first embodiment of the present invention;

【図4】 この発明の実施の形態2による半導体装置の
製造方法を示した断面図である。
FIG. 4 is a sectional view illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention;

【図5】 この発明の実施の形態2による半導体装置の
製造方法を示した断面図である。
FIG. 5 is a sectional view illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention;

【図6】 この発明の実施の形態2による半導体装置の
製造方法を示した断面図である。
FIG. 6 is a sectional view illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention;

【図7】 この発明の実施の形態3による半導体装置の
製造方法を示した断面図である。
FIG. 7 is a sectional view illustrating a method of manufacturing a semiconductor device according to a third embodiment of the present invention;

【図8】 この発明の実施の形態3による半導体装置の
製造方法を示した断面図である。
FIG. 8 is a sectional view illustrating a method of manufacturing a semiconductor device according to a third embodiment of the present invention.

【図9】 この発明の実施の形態3による半導体装置の
製造方法を示した断面図である。
FIG. 9 is a sectional view illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention;

【図10】 この発明の実施の形態3による半導体装置
の製造方法を示した断面図である。
FIG. 10 is a sectional view illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention;

【図11】 この発明の実施の形態3による半導体装置
の構成を示した断面図である。
FIG. 11 is a sectional view showing a configuration of a semiconductor device according to a third embodiment of the present invention;

【図12】 この発明の実施の形態4による半導体装置
の製造方法を示した断面図である。
FIG. 12 is a sectional view illustrating a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention;

【図13】 この発明の実施の形態5による半導体装置
の製造方法を示した断面図である。
FIG. 13 is a sectional view illustrating a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention.

【図14】 この発明の実施の形態6による半導体装置
の製造方法を示した断面図である。
FIG. 14 is a sectional view illustrating a method for manufacturing a semiconductor device according to a sixth embodiment of the present invention.

【図15】 この発明の実施の形態6による半導体装置
の製造方法を示した断面図である。
FIG. 15 is a sectional view illustrating a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention.

【図16】 この発明の実施の形態7による半導体装置
の構成を示した断面図である。
FIG. 16 is a sectional view showing a configuration of a semiconductor device according to a seventh embodiment of the present invention.

【図17】 この発明の実施の形態7による半導体装置
の製造方法を示した断面図である。
FIG. 17 is a sectional view illustrating a method of manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図18】 従来の半導体装置の製造方法を示した断面
図である。
FIG. 18 is a cross-sectional view showing a conventional method for manufacturing a semiconductor device.

【図19】 従来の半導体装置の製造方法を示した断面
図である。
FIG. 19 is a cross-sectional view illustrating a method for manufacturing a conventional semiconductor device.

【図20】 従来の半導体装置の問題点を説明するため
の断面図である。
FIG. 20 is a cross-sectional view for describing a problem of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

1 半導体基板、2 第1のシリコン酸化膜、3 多結
晶シリコン膜、4,35,39 第1のレジスト膜、
5,36 溝、6,6a 第2のシリコン酸化膜、6
b,6d,31b,37a 分離絶縁膜、11,50
導電膜、12,51 ゲート電極、13,18 ダミー
配線膜、14,53 サイドウォール、15,23,2
8,32,38,54,59 層間絶縁膜、16 第2
のレジスト膜、10a,17,21,26,30,3
4,40,42,42a,48,49,58,60 コ
ンタクトホール、19,22 シリコン窒化膜、20
ダミーサイドウォール、24,29,33,44,5
5,64 レジスト膜、25,56,65 開口部、2
7 保護膜、31,31a,43,43a 熱酸化膜、
37 窒化膜、41 下地膜、45,46 予備コンタ
クトホール、47,47a 酸化膜、52 検出膜、5
7 予備開口部、61 電流検出部、62 電流検出
器、63 ステージ。
1 semiconductor substrate, 2 first silicon oxide film, 3 polycrystalline silicon film, 4, 35, 39 first resist film,
5, 36 groove, 6, 6a second silicon oxide film, 6
b, 6d, 31b, 37a Isolation insulating film, 11, 50
Conductive film, 12, 51 Gate electrode, 13, 18 Dummy wiring film, 14, 53 Side wall, 15, 23, 2
8, 32, 38, 54, 59 interlayer insulating film, 16 second
Resist film, 10a, 17, 21, 26, 30, 3
4, 40, 42, 42a, 48, 49, 58, 60 contact holes, 19, 22 silicon nitride film, 20
Dummy sidewalls, 24, 29, 33, 44, 5
5,64 resist film, 25,56,65 opening, 2
7 protective film, 31, 31a, 43, 43a thermal oxide film,
37 nitride film, 41 base film, 45, 46 preliminary contact hole, 47, 47a oxide film, 52 detection film, 5
7 Preparatory aperture, 61 current detector, 62 current detector, 63 stage.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 深尾 哲宏 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 (72)発明者 山中 信明 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Tetsuhiro Fuka 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Corporation (72) Inventor Nobuaki Yamanaka 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Rishi Electric Co., Ltd.

Claims (23)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板の所定の領域に形成された素
子分離用の溝内を埋め込んで形成された分離絶縁膜と、
上記半導体基板上に形成された層間絶縁膜と、上記層間
絶縁膜に上記半導体基板に至るまで開口されて形成され
たコンタクトホールとを備えた半導体装置において、上
記分離絶縁膜上に、上記コンタクトホール形成時の上記
層間絶縁膜のエッチングレートよりエッチングレートの
低い特性を有する保護膜を備えたことを特徴とする半導
体装置。
An isolation insulating film formed by filling a trench for element isolation formed in a predetermined region of a semiconductor substrate;
In a semiconductor device comprising: an interlayer insulating film formed on the semiconductor substrate; and a contact hole formed in the interlayer insulating film so as to reach the semiconductor substrate, wherein the contact hole is formed on the isolation insulating film. A semiconductor device comprising a protective film having an etching rate lower than an etching rate of the interlayer insulating film at the time of formation.
【請求項2】 保護膜が、半導体基板上に形成された配
線膜と電気的に分離されているダミー配線膜にて形成さ
れたことを特徴とする請求項1に記載の半導体装置。
2. The semiconductor device according to claim 1, wherein the protective film is formed of a dummy wiring film that is electrically separated from a wiring film formed on the semiconductor substrate.
【請求項3】 保護膜が、半導体基板上に形成された配
線膜と電気的に分離されているダミー配線膜と、上記ダ
ミー配線膜の側壁に形成されたダミーサイドウォールと
から成ることを特徴とする請求項1に記載の半導体装
置。
3. A protection film comprising: a dummy wiring film electrically separated from a wiring film formed on a semiconductor substrate; and a dummy sidewall formed on a side wall of the dummy wiring film. 2. The semiconductor device according to claim 1, wherein:
【請求項4】 ダミーサイドウォールが窒化膜にて形成
され、層間絶縁膜が酸化膜にて形成されたことを特徴と
する請求項3に記載の半導体装置。
4. The semiconductor device according to claim 3, wherein the dummy sidewall is formed of a nitride film, and the interlayer insulating film is formed of an oxide film.
【請求項5】 保護膜が、分離絶縁膜上面を覆う窒化膜
にて形成され、層間絶縁膜が酸化膜にて形成されたこと
を特徴とする請求項1に記載の半導体装置。
5. The semiconductor device according to claim 1, wherein the protective film is formed of a nitride film covering an upper surface of the isolation insulating film, and the interlayer insulating film is formed of an oxide film.
【請求項6】 分離絶縁膜が酸化膜にて形成されたこと
を特徴とする請求項5に記載の半導体装置。
6. The semiconductor device according to claim 5, wherein the isolation insulating film is formed of an oxide film.
【請求項7】 保護膜が、分離絶縁膜上面のみを覆うよ
うに形成されたことを特徴とする請求項5に記載の半導
体装置。
7. The semiconductor device according to claim 5, wherein the protection film is formed so as to cover only the upper surface of the isolation insulating film.
【請求項8】 半導体基板の所定の領域に形成された素
子分離用の溝内を埋め込んで形成された分離絶縁膜と、
上記半導体基板上に形成された層間絶縁膜と、上記層間
絶縁膜に上記半導体基板に至るまで開口されて形成され
たコンタクトホールとを備えた半導体装置において、上
記分離絶縁膜が、上記コンタクトホール形成時の上記層
間絶縁膜のエッチングレートよりエッチングレートの低
い特性を有する膜にて形成されたこと特徴とする半導体
装置。
8. An isolation insulating film formed by filling a trench for element isolation formed in a predetermined region of a semiconductor substrate,
In a semiconductor device comprising: an interlayer insulating film formed on the semiconductor substrate; and a contact hole formed in the interlayer insulating film so as to reach the semiconductor substrate, wherein the isolation insulating film is formed on the contact hole. A semiconductor device formed of a film having an etching rate lower than an etching rate of the interlayer insulating film at the time.
【請求項9】 分離絶縁膜が酸化膜にて形成され、層間
絶縁膜が窒化膜あるいはホウ素または燐を含有する酸化
膜のいずれかにて形成されたことを特徴とする請求項8
に記載の半導体装置。
9. The isolation insulating film is formed of an oxide film, and the interlayer insulating film is formed of a nitride film or an oxide film containing boron or phosphorus.
3. The semiconductor device according to claim 1.
【請求項10】 分離絶縁膜が熱酸化膜あるいは窒化膜
のいずれかにて形成され、層間絶縁膜が酸化膜あるいは
ホウ素または燐を含有する酸化膜のいずれかにて形成さ
れたことを特徴とする請求項8に記載の半導体装置。
10. The isolation insulating film is formed of a thermal oxide film or a nitride film, and the interlayer insulating film is formed of an oxide film or an oxide film containing boron or phosphorus. 9. The semiconductor device according to claim 8, wherein:
【請求項11】 請求項9に記載の半導体装置の分離絶
縁膜が窒化膜にて形成された場合、上記分離絶縁膜と半
導体基板との間に、下地膜を介在させたことを特徴とす
る半導体装置。
11. The semiconductor device according to claim 9, wherein when the isolation insulating film is formed of a nitride film, a base film is interposed between the isolation insulating film and the semiconductor substrate. Semiconductor device.
【請求項12】 半導体基板の所定の領域に素子分離用
の溝を形成する工程と、上記溝内に分離絶縁膜を形成す
る工程と、上記半導体基板上に層間絶縁膜を形成する工
程と、上記層間絶縁膜上にパターニングされたレジスト
膜を形成し、上記レジスト膜をマスクとして上記層間絶
縁膜を上記半導体基板上面に至るまでエッチングし、コ
ンタクトホールを形成する工程と、上記コンタクトホー
ルにて露出した上記半導体基板を熱酸化して所望の厚さ
を有する熱酸化膜を形成する工程と、上記熱酸化膜を所
定量エッチングし、上記コンタクトホールの底部の上記
半導体基板を露出させる工程とを備えたことを特徴とす
る半導体装置の製造方法。
12. A step of forming an element isolation groove in a predetermined region of a semiconductor substrate, a step of forming an isolation insulating film in the groove, and a step of forming an interlayer insulating film on the semiconductor substrate. Forming a patterned resist film on the interlayer insulating film, etching the interlayer insulating film to the upper surface of the semiconductor substrate using the resist film as a mask, forming a contact hole, and exposing the contact hole. Forming a thermal oxide film having a desired thickness by thermally oxidizing the semiconductor substrate, and exposing the semiconductor substrate at the bottom of the contact hole by etching a predetermined amount of the thermal oxide film. A method for manufacturing a semiconductor device.
【請求項13】 半導体基板の所定の領域に素子分離用
の溝を形成する工程と、上記溝内に分離絶縁膜を形成す
る工程と、上記半導体基板上に層間絶縁膜を形成する工
程と、上記層間絶縁膜上にパターニングされたレジスト
膜を形成し、上記レジスト膜をマスクとして上記層間絶
縁膜を上記半導体基板上面に至るまでエッチングし、予
備コンタクトホールを形成する工程と、上記層間絶縁膜
を覆うように絶縁膜を所望量形成し、上記予備コンタク
トホールの側壁および底面に上記絶縁膜を形成する工程
と、上記絶縁膜をエッチバックし、上記予備コンタクト
ホールの底部の上記半導体基板を露出させ、上記予備コ
ンタクトホールの側壁に上記絶縁膜の形成されたコンタ
クトホールを形成する工程とを備えたことを特徴とする
半導体装置の製造方法。
13. A step of forming a groove for element isolation in a predetermined region of a semiconductor substrate, a step of forming an isolation insulating film in the groove, and a step of forming an interlayer insulating film on the semiconductor substrate. Forming a patterned resist film on the interlayer insulating film, etching the interlayer insulating film to the upper surface of the semiconductor substrate using the resist film as a mask, and forming a preliminary contact hole; Forming a desired amount of an insulating film so as to cover and forming the insulating film on the side walls and the bottom surface of the preliminary contact hole; and etching back the insulating film to expose the semiconductor substrate at the bottom of the preliminary contact hole. Forming a contact hole in which the insulating film is formed on a side wall of the preliminary contact hole. Law.
【請求項14】 半導体基板の所定の領域に素子分離用
の溝を形成する工程と、上記溝内に分離絶縁膜を形成す
る工程と、上記半導体基板上に配線膜を形成すると同時
に上記分離絶縁膜上に上記配線膜と電気的に分離された
ダミー配線膜を形成する工程と、上記半導体基板上に層
間絶縁膜を形成する工程と、上記層間絶縁膜上にパター
ニングされたレジスト膜を形成し、上記レジスト膜をマ
スクとして上記層間絶縁膜を上記半導体基板上面に至る
までエッチングし、コンタクトホールを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
14. A step of forming a trench for element isolation in a predetermined region of a semiconductor substrate, a step of forming an isolation insulating film in the trench, and a step of forming a wiring film on the semiconductor substrate and simultaneously forming the isolation insulating film. Forming a dummy wiring film electrically separated from the wiring film on the film, forming an interlayer insulating film on the semiconductor substrate, and forming a patterned resist film on the interlayer insulating film; Forming a contact hole by etching the interlayer insulating film to the upper surface of the semiconductor substrate using the resist film as a mask.
【請求項15】 配線膜およびダミー配線膜形成後に、
配線膜の側壁に、コンタクトホール形成時の層間絶縁膜
のエッチングレートよりエッチングレートの低い特性を
有するサイドウォールを形成すると同時にダミー配線膜
の側壁にダミーサイドウォールを形成する工程を備えた
ことを特徴とする請求項14に記載の半導体装置の製造
方法。
15. After forming a wiring film and a dummy wiring film,
Forming, on the side wall of the wiring film, a side wall having a characteristic that the etching rate is lower than the etching rate of the interlayer insulating film at the time of forming the contact hole; The method for manufacturing a semiconductor device according to claim 14, wherein
【請求項16】 半導体基板の所定の領域に素子分離用
の溝を形成する工程と、上記溝内に分離絶縁膜を形成す
る工程と、上記半導体基板上にコンタクトホール形成時
の後工程の層間絶縁膜のエッチングレートよりエッチン
グレートの低い特性を有する保護膜を形成する工程と、
上記保護膜上に上記層間絶縁膜を形成する工程と、上記
層間絶縁膜上にパターニングされたレジスト膜を形成
し、上記レジスト膜をマスクとして、上記層間絶縁膜を
上記保護膜上面に至るまでの第1のエッチングを行い、
上記保護膜を上記半導体基板上面に至るまでの第2のエ
ッチングを行い、コンタクトホールを形成する工程とを
備えたことを特徴とする半導体装置の製造方法。
16. A step of forming a groove for element isolation in a predetermined region of a semiconductor substrate, a step of forming an isolation insulating film in the groove, and a step of forming a contact hole on the semiconductor substrate in a later step Forming a protective film having a lower etching rate than the etching rate of the insulating film;
Forming the interlayer insulating film on the protective film, forming a patterned resist film on the interlayer insulating film, and using the resist film as a mask, extending the interlayer insulating film to the upper surface of the protective film. Perform a first etch,
Performing a second etching of the protective film to the upper surface of the semiconductor substrate to form a contact hole.
【請求項17】 保護膜を、コンタクトホール形成時の
分離絶縁膜のエッチングレートよりエッチングレートの
高い特性を有する膜にて形成することを特徴とする請求
項16に記載の半導体装置の製造方法。
17. The method of manufacturing a semiconductor device according to claim 16, wherein the protective film is formed of a film having an etching rate higher than an etching rate of the isolation insulating film when forming the contact hole.
【請求項18】 半導体基板の所定の領域に素子分離用
の溝を形成する工程と、上記溝内に分離絶縁膜を形成す
る工程と、上記半導体基板上にコンタクトホール形成時
の後工程の層間絶縁膜のエッチングレートよりエッチン
グレートの低い特性を有する保護膜を形成する工程と、
上記保護膜のパターニングを行い、上記分離絶縁膜上に
のみ残存するように形成する工程と、上記半導体基板上
に上記層間絶縁膜を形成する工程と、上記層間絶縁膜上
にパターニングされたレジスト膜を形成し、上記レジス
ト膜をマスクとして、上記層間絶縁膜を上記半導体基板
上面に至るまでエッチングし、コンタクトホールを形成
する工程とを備えたことを特徴とする半導体装置の製造
方法。
18. A step of forming a groove for element isolation in a predetermined region of a semiconductor substrate, a step of forming an isolation insulating film in the groove, and a step of forming a contact hole on the semiconductor substrate in a later step. Forming a protective film having a lower etching rate than the etching rate of the insulating film;
A step of patterning the protective film so as to remain only on the isolation insulating film, a step of forming the interlayer insulating film on the semiconductor substrate, and a resist film patterned on the interlayer insulating film Forming a contact hole using the resist film as a mask and etching the interlayer insulating film to the upper surface of the semiconductor substrate to form a contact hole.
【請求項19】 層間絶縁膜を酸化膜にて形成し、保護
膜を窒化膜にて形成することを特徴とする請求項16な
いし請求項18のいずれかに記載の半導体装置の製造方
法。
19. The method according to claim 16, wherein the interlayer insulating film is formed of an oxide film, and the protective film is formed of a nitride film.
【請求項20】 分離絶縁膜を酸化膜にて形成したこと
を特徴とする請求項19に記載の半導体装置の製造方
法。
20. The method according to claim 19, wherein the isolation insulating film is formed of an oxide film.
【請求項21】 半導体基板上に検出膜を形成する工程
と、上記半導体基板および上記検出膜を覆うように層間
絶縁膜を形成する工程とを備えた半導体装置の製造方法
において、上記層間絶縁膜上にパターニングされたレジ
スト膜を形成し、上記レジスト膜をマスクとして上記層
間絶縁膜を上記半導体基板上面に至るまでエッチング
し、コンタクトホールを形成する場合、上記検出膜に到
達したことを検出し、この検出時点後の上記半導体基板
上面に至るまでのエッチング時間を決定し制御を行うこ
とを特徴とする半導体装置の製造方法。
21. A method for manufacturing a semiconductor device, comprising: a step of forming a detection film on a semiconductor substrate; and a step of forming an interlayer insulation film so as to cover the semiconductor substrate and the detection film. A patterned resist film is formed thereon, and the interlayer insulating film is etched to reach the upper surface of the semiconductor substrate using the resist film as a mask, and when a contact hole is formed, it is detected that the detection film has been reached, A method of manufacturing a semiconductor device, comprising determining and controlling an etching time until reaching the upper surface of the semiconductor substrate after the detection.
【請求項22】 検出膜を、半導体基板上に形成される
配線膜と同時に上記配線膜と電気的に分離されたダミー
配線膜にて形成することを特徴とする請求項21に記載
の半導体装置の製造方法。
22. The semiconductor device according to claim 21, wherein the detection film is formed of a dummy wiring film electrically separated from the wiring film simultaneously with the wiring film formed on the semiconductor substrate. Manufacturing method.
【請求項23】 半導体基板上に層間絶縁膜を形成する
工程と、上記層間絶縁膜上にパターニングされたレジス
ト膜を形成し、上記レジスト膜をマスクとして上記層間
絶縁膜を上記半導体基板上面に至るまでエッチングし、
コンタクトホールを形成する工程とを備えた半導体装置
の製造方法において、上記半導体基板の裏面側に上記半
導体基板が露出して成る電流検出部を形成し、上記露出
している半導体基板上の電流を測定し、上記コンタクト
ホール形成時のエッチングが、上記半導体基板の上面に
至ることを上記半導体基板の電流値により判断し、上記
エッチングの終点を決定することを特徴とする半導体装
置の製造方法。
23. A step of forming an interlayer insulating film on a semiconductor substrate, forming a patterned resist film on the interlayer insulating film, and reaching the upper surface of the semiconductor substrate using the resist film as a mask. Etch until
Forming a contact hole on the back side of the semiconductor substrate, forming a current detecting portion having the semiconductor substrate exposed, and detecting the current on the exposed semiconductor substrate. A method for manufacturing a semiconductor device, comprising: measuring and judging from the current value of the semiconductor substrate that the etching at the time of forming the contact hole reaches the upper surface of the semiconductor substrate, and determining the end point of the etching.
JP9324495A 1997-11-26 1997-11-26 Semiconductor device and manufacture thereof Pending JPH11163133A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9324495A JPH11163133A (en) 1997-11-26 1997-11-26 Semiconductor device and manufacture thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9324495A JPH11163133A (en) 1997-11-26 1997-11-26 Semiconductor device and manufacture thereof

Publications (1)

Publication Number Publication Date
JPH11163133A true JPH11163133A (en) 1999-06-18

Family

ID=18166452

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9324495A Pending JPH11163133A (en) 1997-11-26 1997-11-26 Semiconductor device and manufacture thereof

Country Status (1)

Country Link
JP (1) JPH11163133A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230320A (en) * 1999-12-24 2001-08-24 Hynix Semiconductor Inc Method for forming self-aligned contact in semiconductor element
US7602064B2 (en) 2005-01-24 2009-10-13 Nec Electronics Corporation Semiconductor device having an inspection hole striding a boundary

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230320A (en) * 1999-12-24 2001-08-24 Hynix Semiconductor Inc Method for forming self-aligned contact in semiconductor element
US7602064B2 (en) 2005-01-24 2009-10-13 Nec Electronics Corporation Semiconductor device having an inspection hole striding a boundary

Similar Documents

Publication Publication Date Title
EP1064674B1 (en) A method of manufacturing an electronic device comprising two layers of organic-containing material
EP2423950B1 (en) Manufacturing method of via-less thin film resistor with a dielectric cap
USRE46549E1 (en) Integrated circuit chip having anti-moisture-absorption film at edge thereof and method of forming anti-moisture-absorption film
US5002902A (en) Method for fabricating a semiconductor device including the step of forming an alignment mark
EP2423949A2 (en) Multi-layer via-less thin film resistor and manufacturing method therefor
EP2423948A2 (en) Lateral connection for a via-less thin film resistor and method of forming the same
KR100328749B1 (en) Method for manufacturing semiconductor devices having dual damascene structure
JPH09237831A (en) Semiconductor device and its manufacture
JPH09134956A (en) Manufacture of semiconductor device
US6686286B2 (en) Method for forming a borderless contact of a semiconductor device
JPH10189730A (en) Semiconductor device and its manufacturing method
JPH11163133A (en) Semiconductor device and manufacture thereof
JP3534269B2 (en) Semiconductor device and manufacturing method thereof
JP2000243836A (en) Wiring forming method of semiconductor element
KR100193897B1 (en) Plug formation method of semiconductor device
JP2723559B2 (en) Semiconductor integrated circuit device
JP2000003961A (en) Integrated circuit and its manufacture
JP3400162B2 (en) Method for manufacturing semiconductor device
CN102361015B (en) A kind of deep hole morphology monitoring method being applied to dual damascene process
JP3279302B2 (en) Method for manufacturing semiconductor device
KR100854209B1 (en) Method of fabricating semiconductor devices
JPH08306664A (en) Manufacture of semiconductor device
JPH10189590A (en) Semiconductor device and manufacturing method thereof
JPH05299397A (en) Forming method for metal plug
US20010029091A1 (en) Method for manufacturing an electronic device comprising an organic- containing material

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040601

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20041221