JPH11154088A - 二重ｍａｃプロセッサ操作用のインストラクションセットの数を低減する方法 - Google Patents
二重ｍａｃプロセッサ操作用のインストラクションセットの数を低減する方法Info
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- JPH11154088A JPH11154088A JP10252838A JP25283898A JPH11154088A JP H11154088 A JPH11154088 A JP H11154088A JP 10252838 A JP10252838 A JP 10252838A JP 25283898 A JP25283898 A JP 25283898A JP H11154088 A JPH11154088 A JP H11154088A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Abstract
(57)【要約】
【課題】 ２７２個のコマンドの直交インストラクショ
ンセットの機能をわずか６５個のコマンドで実現する疑
似直交二重ＭＡＣインストラクションセットを提供す
る。 【解決手段】 コマンドの結果の対称性に基づいてイン
ストラクションの数を減らし、プロセッサによるデータ
の順番のようなアイテムに関連した単純な制限を課すこ
とにより行う。コマンドの特別な選択は、二重ＭＡＣア
ーキテクチャに関連する整合した二倍ワードメモリアー
キテクチャにより決定される。
ンセットの機能をわずか６５個のコマンドで実現する疑
似直交二重ＭＡＣインストラクションセットを提供す
る。 【解決手段】 コマンドの結果の対称性に基づいてイン
ストラクションの数を減らし、プロセッサによるデータ
の順番のようなアイテムに関連した単純な制限を課すこ
とにより行う。コマンドの特別な選択は、二重ＭＡＣア
ーキテクチャに関連する整合した二倍ワードメモリアー
キテクチャにより決定される。
Description
【０００１】
【発明の属する技術分野】本発明は、二重乗算アキュム
レータ（dual multiply-accumulator −ＭＡＣ）ベース
のデジタル信号プロセッサのインストラクションセット
アーキテクチャに関する。
レータ（dual multiply-accumulator −ＭＡＣ）ベース
のデジタル信号プロセッサのインストラクションセット
アーキテクチャに関する。
【０００２】
【従来の技術】デジタル信号プロセッサ（ＤＳＰ）は、
音声のようなアナログ信号ソースからの信号を解析し、
デジタル処理するのに用いられる特殊目的のＣＰＵであ
る。アナログ信号はデジタル信号に変換され、例えば高
速フーリエ変換のような様々なアルゴリズムを用いて解
析される。ＤＳＰは、例えば蓄積された値を乗算しシフ
トし蓄積する（アキュームレートする）ようなある種の
数学的処理操作を特に高速で実行するためのものであ
る。ＤＳＰ用に数学的操作を集約的に処理するアプリケ
ーションは、特にこのような前述したような操作に主に
基づいている。このためＤＳＰは乗算，蓄積，シフト操
作を実行する特別なハードウェア回路を含んでいる。
音声のようなアナログ信号ソースからの信号を解析し、
デジタル処理するのに用いられる特殊目的のＣＰＵであ
る。アナログ信号はデジタル信号に変換され、例えば高
速フーリエ変換のような様々なアルゴリズムを用いて解
析される。ＤＳＰは、例えば蓄積された値を乗算しシフ
トし蓄積する（アキュームレートする）ようなある種の
数学的処理操作を特に高速で実行するためのものであ
る。ＤＳＰ用に数学的操作を集約的に処理するアプリケ
ーションは、特にこのような前述したような操作に主に
基づいている。このためＤＳＰは乗算，蓄積，シフト操
作を実行する特別なハードウェア回路を含んでいる。
【０００３】ＤＳＰアーキテクチャの１つの一般的な形
態は、乗算−蓄積（即ちＭＡＣ）プロセッサとして知ら
れている。このＭＡＣプロセッサは、２つの値を乗算
し、その結果を別の値に加算してさらにその結果を蓄積
するような多くの共通したデータ処理動作を行うアーキ
テクチャである。これらの基本的な操作は、特別に構成
された高速の乗算器と蓄積器を用いて効率的に実行され
それ故に「乗算−蓄積」と称される。
態は、乗算−蓄積（即ちＭＡＣ）プロセッサとして知ら
れている。このＭＡＣプロセッサは、２つの値を乗算
し、その結果を別の値に加算してさらにその結果を蓄積
するような多くの共通したデータ処理動作を行うアーキ
テクチャである。これらの基本的な操作は、特別に構成
された高速の乗算器と蓄積器を用いて効率的に実行され
それ故に「乗算−蓄積」と称される。
【０００４】ＭＡＣプロセッサの処理能力を向上させる
ために、これらのプロセッサは異なる処理を同時に行え
るよう設計される。このために複数のＭＡＣ構造体を有
するＤＳＰアーキテクチャが開発されている。例えば二
重ＭＡＣプロセッサは、２つの独立したＭＡＣ動作を同
時に行うことができる。
ために、これらのプロセッサは異なる処理を同時に行え
るよう設計される。このために複数のＭＡＣ構造体を有
するＤＳＰアーキテクチャが開発されている。例えば二
重ＭＡＣプロセッサは、２つの独立したＭＡＣ動作を同
時に行うことができる。
【０００５】従来の乗算−蓄積（multiply-accumulator
−ＭＡＣ）は、２入力乗算器Ｍを有し、これが積レジス
タＰ内にその出力を記憶する。この積レジスタＰは、２
入力加算器Ａの１つの入力に接続され、この加算器の出
力は数個のアキュムレータ（蓄積器）レジスタの１つに
記憶される。この加算器の第２の入力は、アキュムレー
タのアレイに接続され、連続する一連の蓄積操作が可能
となる。
−ＭＡＣ）は、２入力乗算器Ｍを有し、これが積レジス
タＰ内にその出力を記憶する。この積レジスタＰは、２
入力加算器Ａの１つの入力に接続され、この加算器の出
力は数個のアキュムレータ（蓄積器）レジスタの１つに
記憶される。この加算器の第２の入力は、アキュムレー
タのアレイに接続され、連続する一連の蓄積操作が可能
となる。
【０００６】従来のベクトルプロセッサは、並列に動作
する複数個のＭＡＣプロセッサから構成される。各ＭＡ
Ｃはそれ自身独立したデータストリーム上で動作し、並
列に配置されたＭＡＣは、共通のアキュムレータによっ
てのみ結合されている。各個別のＭＡＣに対するインス
トラクションの数は制限され、特に数個のＭＡＣが並列
ベクトルプロセッサ内で結合されている場合にも制限さ
れている。そして符号化しなければならないＭＡＣコマ
ンドの全数は比較的少ない。
する複数個のＭＡＣプロセッサから構成される。各ＭＡ
Ｃはそれ自身独立したデータストリーム上で動作し、並
列に配置されたＭＡＣは、共通のアキュムレータによっ
てのみ結合されている。各個別のＭＡＣに対するインス
トラクションの数は制限され、特に数個のＭＡＣが並列
ベクトルプロセッサ内で結合されている場合にも制限さ
れている。そして符号化しなければならないＭＡＣコマ
ンドの全数は比較的少ない。
【０００７】図１に示す本発明の二重ＭＡＣプロセッサ
のアーキテクチャは、従来の並列ベクトルプロセッサと
は交差接続したデータラインを付加している点で異なる
ものである。図１の二重ＭＡＣアーキテクチャは、２個
の３２ビット入力ｘ，ｙ（それぞれ１６ビットのハイデ
ータは、ｘｈとｙｈと称し、１６ビットのローデータ
は、ｘｌとｙｌと称する）からなり、２つの乗算器Ｍ
０，Ｍ１に対する演算子を保持する。
のアーキテクチャは、従来の並列ベクトルプロセッサと
は交差接続したデータラインを付加している点で異なる
ものである。図１の二重ＭＡＣアーキテクチャは、２個
の３２ビット入力ｘ，ｙ（それぞれ１６ビットのハイデ
ータは、ｘｈとｙｈと称し、１６ビットのローデータ
は、ｘｌとｙｌと称する）からなり、２つの乗算器Ｍ
０，Ｍ１に対する演算子を保持する。
【０００８】このｘレジスタとｙレジスタは、両方の乗
算器に交差接続され、そのため各乗算器は４個の入力フ
ァクタのうちの何れか２個のファクタで動作可能とな
る。積ｐ０，ｐ１は、２つの加算器Ａ０，Ａ１によりア
キュムレータａ０〜ａ７のいずれかの内容と共に蓄積さ
れる。このｐ０積はＡ１加算器に交差して接続され、そ
の結果Ａ１加算器は３個の入力を有する。好ましい実施
例においては、この二重ＭＡＣプロセッサは、二倍ワー
ド整合メモリアーキテクチャと共に実現され、このアー
キテクチャが単一の３２ビットフェッチで、２個の二倍
ワード（double words）を戻す。
算器に交差接続され、そのため各乗算器は４個の入力フ
ァクタのうちの何れか２個のファクタで動作可能とな
る。積ｐ０，ｐ１は、２つの加算器Ａ０，Ａ１によりア
キュムレータａ０〜ａ７のいずれかの内容と共に蓄積さ
れる。このｐ０積はＡ１加算器に交差して接続され、そ
の結果Ａ１加算器は３個の入力を有する。好ましい実施
例においては、この二重ＭＡＣプロセッサは、二倍ワー
ド整合メモリアーキテクチャと共に実現され、このアー
キテクチャが単一の３２ビットフェッチで、２個の二倍
ワード（double words）を戻す。
【０００９】この交差接続された二重ＭＡＣアーキテク
チャにより、単一のＦＩＲまたはＩＩＲのデジタルフィ
ルタが並列で一時に２つの「タップ」を行う両方のＭＡ
Ｃにより処理されるべきシングルデータストリームにフ
ィルタを加えることができる。ここで各「タップ」と
は、「乗算−蓄積」操作を意味する。相互接続されてい
ない従来の複数のベクトルプロセッサは、２個のＦＩＲ
フィルタを並列に計算できるが、各フィルタは一時に１
つのタップを処理できるだけである。このため単一のＦ
ＩＲまたはＩＩＲフィルタに対しては、この交差接続さ
れたアーキテクチャは、従来のベクトルプロセッサより
も二倍早く動作することができる。
チャにより、単一のＦＩＲまたはＩＩＲのデジタルフィ
ルタが並列で一時に２つの「タップ」を行う両方のＭＡ
Ｃにより処理されるべきシングルデータストリームにフ
ィルタを加えることができる。ここで各「タップ」と
は、「乗算−蓄積」操作を意味する。相互接続されてい
ない従来の複数のベクトルプロセッサは、２個のＦＩＲ
フィルタを並列に計算できるが、各フィルタは一時に１
つのタップを処理できるだけである。このため単一のＦ
ＩＲまたはＩＩＲフィルタに対しては、この交差接続さ
れたアーキテクチャは、従来のベクトルプロセッサより
も二倍早く動作することができる。
【００１０】図２は、図１の交差接続された二重ＭＡＣ
アーキテクチャの全ての可能な指示コマンドのリストで
ある。これらのコマンドは、蓄積ステートメントと積ス
テートメントに分けられる。各ステートメントは、一方
のＭＡＣサイドまたは別のＭＡＣサイドで行われる単一
操作あるいは両方のＭＡＣサイドで並列に行われる２つ
の操作のいずれかを表す。これらのコマンドが、アーキ
テクトされたインストラクションの一部として実行され
る場合には、各コマンドは蓄積ステートメント（加算）
と、積ステートメント（乗算）あるいはこれらの加算と
蓄積の組み合わせのいずれかである。
アーキテクチャの全ての可能な指示コマンドのリストで
ある。これらのコマンドは、蓄積ステートメントと積ス
テートメントに分けられる。各ステートメントは、一方
のＭＡＣサイドまたは別のＭＡＣサイドで行われる単一
操作あるいは両方のＭＡＣサイドで並列に行われる２つ
の操作のいずれかを表す。これらのコマンドが、アーキ
テクトされたインストラクションの一部として実行され
る場合には、各コマンドは蓄積ステートメント（加算）
と、積ステートメント（乗算）あるいはこれらの加算と
蓄積の組み合わせのいずれかである。
【００１１】図２に示すように、直交する二重ＭＡＣイ
ンストラクションのセットには、１２個の蓄積の組み合
わせと、２０個の積の組み合わせが存在する。かくして
コマンドプロセッサ内でアーキテクチトされ、コマンド
内で符号化されるコマンドの全数は、１２*２０＋１２
＋２０＝２７２ 個である。このアーキテクトされた交
差接続は、アーキテクトされたコマンドとして符号化さ
れる可能な関数の数の組み合わせ乗算となる。
ンストラクションのセットには、１２個の蓄積の組み合
わせと、２０個の積の組み合わせが存在する。かくして
コマンドプロセッサ内でアーキテクチトされ、コマンド
内で符号化されるコマンドの全数は、１２*２０＋１２
＋２０＝２７２ 個である。このアーキテクトされた交
差接続は、アーキテクトされたコマンドとして符号化さ
れる可能な関数の数の組み合わせ乗算となる。
【００１２】このアーキテクチャで発生する問題点は、
コマンドコード内で２７２個の二重ＭＡＣ操作を符号化
するには９ビット（２の９乗＝５１２）が必要である点
である。得られる機能性に影響を与えることなく二重Ｍ
ＡＣインストラクションを符号化するのに必要なビット
数を減らすことが好ましい。このことは特にコマンドを
符号化するのに利用できるビット数が限られており、別
のコマンドもまたこの限られた同一数のビット内で符号
化しなければならない時に特にあてはまる。問題となっ
ている特殊の二重ＭＡＣプロセッサにおいては、わずか
７個のビット（２の７乗＝１２８）が二重ＭＡＣ操作の
符号化コンマド専用である点である。
コマンドコード内で２７２個の二重ＭＡＣ操作を符号化
するには９ビット（２の９乗＝５１２）が必要である点
である。得られる機能性に影響を与えることなく二重Ｍ
ＡＣインストラクションを符号化するのに必要なビット
数を減らすことが好ましい。このことは特にコマンドを
符号化するのに利用できるビット数が限られており、別
のコマンドもまたこの限られた同一数のビット内で符号
化しなければならない時に特にあてはまる。問題となっ
ている特殊の二重ＭＡＣプロセッサにおいては、わずか
７個のビット（２の７乗＝１２８）が二重ＭＡＣ操作の
符号化コンマド専用である点である。
【００１３】
【発明が解決しようとする課題】したがって本発明の目
的は、二重ＭＡＣ操作用の符号化コマンドの数を減らす
ような二重ＭＡＣプロセッサを提供することである。
的は、二重ＭＡＣ操作用の符号化コマンドの数を減らす
ような二重ＭＡＣプロセッサを提供することである。
【００１４】
【課題を解決するための手段】本発明によれば疑似直交
（near-orthogonal）二重ＭＡＣインストラクションセ
ットが、わずか６５個のコマンドを用いて２７２個のコ
ンマドの直交インストラクションの全体の機能を実行で
きる。このようにインストラクションのセットを減らす
ことは、コマンドの結果の対称性に基づいてインストラ
ンクションの数を減らし、プログラマによるデータプレ
ゼンテーションのオーダのようなアイテムに関連する単
純な制限を課すことにより達成できる。
（near-orthogonal）二重ＭＡＣインストラクションセ
ットが、わずか６５個のコマンドを用いて２７２個のコ
ンマドの直交インストラクションの全体の機能を実行で
きる。このようにインストラクションのセットを減らす
ことは、コマンドの結果の対称性に基づいてインストラ
ンクションの数を減らし、プログラマによるデータプレ
ゼンテーションのオーダのようなアイテムに関連する単
純な制限を課すことにより達成できる。
【００１５】コマンドの特殊な選択も二重ＭＡＣアーキ
テクチャに関連する二倍ワード整合メモリアーキテクチ
ャにより決定される。このように低減されたインストラ
クションセットのアーキテクチャは、コマンドセットの
機能性と固有の平行性（parallelism）を維持し、完全
な直交セットよりも実現すべきコマンドのビット数が少
なくて済む。
テクチャに関連する二倍ワード整合メモリアーキテクチ
ャにより決定される。このように低減されたインストラ
クションセットのアーキテクチャは、コマンドセットの
機能性と固有の平行性（parallelism）を維持し、完全
な直交セットよりも実現すべきコマンドのビット数が少
なくて済む。
【００１６】
【発明の実施の形態】図２に示すように、図１の二重Ｍ
ＡＣプロセッサ用には１２個の蓄積ステートメントと、
２０個の積ステートメントが存在する。そしてこれらは
別個にあるいは組み合わされてアーキテクトされる。疑
似直交インストラクションセットの数を減らすために直
交インストラクションセットの数を減少させることは、
各関数タイプについて以下議論する。
ＡＣプロセッサ用には１２個の蓄積ステートメントと、
２０個の積ステートメントが存在する。そしてこれらは
別個にあるいは組み合わされてアーキテクトされる。疑
似直交インストラクションセットの数を減らすために直
交インストラクションセットの数を減少させることは、
各関数タイプについて以下議論する。
【００１７】以下に示すように４個の単一の二入力蓄積
ステートメントがある。 ａＤ＝ａＳ＋ｐ０ ａＤ＝ａＳ−ｐ０ ａＤ＝ａＳ＋ｐ１ ａＤ＝ａＳ−ｐ１ ここでａＤとａＳは図１の二重ＭＡＣプロセッサの８個
のアキュムレータａ０〜ａ７のいずれかである。
ステートメントがある。 ａＤ＝ａＳ＋ｐ０ ａＤ＝ａＳ−ｐ０ ａＤ＝ａＳ＋ｐ１ ａＤ＝ａＳ−ｐ１ ここでａＤとａＳは図１の二重ＭＡＣプロセッサの８個
のアキュムレータａ０〜ａ７のいずれかである。
【００１８】二重ＭＡＣコマンドそのものを符号化する
ことに加えて、各コマンドが向けられるＤとＳのアキュ
ムレータのアイデンティティは、コマンドのｏｐコード
内にストアしなければならない。これらのコマンドの１
つが実行されると、２個のＭＡＣパスのうちの一方のパ
スのみが関連し、他のパスはアイドル状態となる。蓄積
ステートメントの結果が、両方のＭＡＣパスに等しくア
クセス可能なアキュムレータ内にストアされているため
に、両方のパスに対するコマンドを符号化する必要はな
い。デフォルトとしてｐ０パスが選択される。そのため
低減したコマンドのセットは、ａＤ＝ａＳ±ｐ０であ
る。
ことに加えて、各コマンドが向けられるＤとＳのアキュ
ムレータのアイデンティティは、コマンドのｏｐコード
内にストアしなければならない。これらのコマンドの１
つが実行されると、２個のＭＡＣパスのうちの一方のパ
スのみが関連し、他のパスはアイドル状態となる。蓄積
ステートメントの結果が、両方のＭＡＣパスに等しくア
クセス可能なアキュムレータ内にストアされているため
に、両方のパスに対するコマンドを符号化する必要はな
い。デフォルトとしてｐ０パスが選択される。そのため
低減したコマンドのセットは、ａＤ＝ａＳ±ｐ０であ
る。
【００１９】次に示すように４個の三入力蓄積ステート
メントがある。 ａＤ＝ａＳ＋ｐ０＋ｐ１ ａＤ＝ａＳ＋ｐ０−ｐ１ ａＤ＝ａＳ−ｐ０＋ｐ１ ａＤ＝ａＳ−ｐ０−ｐ１
メントがある。 ａＤ＝ａＳ＋ｐ０＋ｐ１ ａＤ＝ａＳ＋ｐ０−ｐ１ ａＤ＝ａＳ−ｐ０＋ｐ１ ａＤ＝ａＳ−ｐ０−ｐ１
【００２０】理論的にはこれらのコマンドの数の低減
は、プログラマが乗算器への入力の順番を調整すると、
ｐ０とｐ１をスワップ（入れ換える）してもよいという
ことを認識することにより行われる。しかしこの方法
は、蓄積ストランクションセットと積インストラクショ
ンセットの両方の数を低減するためには用いることがで
きない。その理由は、後述するようにアキュムレータコ
マンドと積コマンドは、アキュムレート／積の対として
符号化することができなければならないからである。
は、プログラマが乗算器への入力の順番を調整すると、
ｐ０とｐ１をスワップ（入れ換える）してもよいという
ことを認識することにより行われる。しかしこの方法
は、蓄積ストランクションセットと積インストラクショ
ンセットの両方の数を低減するためには用いることがで
きない。その理由は、後述するようにアキュムレータコ
マンドと積コマンドは、アキュムレート／積の対として
符号化することができなければならないからである。
【００２１】かくしてこれらの対の中の２個のコマンド
のうちの一方のコマンドのみがこの方法により低減でき
る。この入力を入れ換える方法は、以下に述べるように
積ステートメントに対する最大の低減が可能であり、そ
のため全ての４個の三入力蓄積ステートメントが実現で
きる。
のうちの一方のコマンドのみがこの方法により低減でき
る。この入力を入れ換える方法は、以下に述べるように
積ステートメントに対する最大の低減が可能であり、そ
のため全ての４個の三入力蓄積ステートメントが実現で
きる。
【００２２】次に示すような４個の二入力アキュムレー
トステートメントがあり、それらは並列に実行できる２
個の二入力蓄積ステートメントから成り立っている。 ａＤ０＝ａＳ０＋ｐ０ ａＤ１＝ａＳ１＋ｐ１ ａＤ０＝ａＳ０＋ｐ０ ａＤ１＝ａＳ１−ｐ１ ａＤ０＝ａＳ０−ｐ０ ａＤ１＝ａＳ１＋ｐ１ ａＤ０＝ａＳ０−ｐ０ ａＤ１＝ａＳ１−ｐ１ ここで、ａＤ０，ａＤ１，ａＳ０，ａＳ１は８個のアキ
ュムレータのうちの１つを指している。
トステートメントがあり、それらは並列に実行できる２
個の二入力蓄積ステートメントから成り立っている。 ａＤ０＝ａＳ０＋ｐ０ ａＤ１＝ａＳ１＋ｐ１ ａＤ０＝ａＳ０＋ｐ０ ａＤ１＝ａＳ１−ｐ１ ａＤ０＝ａＳ０−ｐ０ ａＤ１＝ａＳ１＋ｐ１ ａＤ０＝ａＳ０−ｐ０ ａＤ１＝ａＳ１−ｐ１ ここで、ａＤ０，ａＤ１，ａＳ０，ａＳ１は８個のアキ
ュムレータのうちの１つを指している。
【００２３】このセットにおけるコマンドの数は、三入
力蓄積ステートメントについて上述した理由と同様な理
由によりその数は減ってはいない。しかし、コマンドｏ
ｐコードの他の場所にある符号化ビットの数の減少は、
隣接するアキュムレータ対へのコマンド内で選択された
アキュムレータを制限することにより達成できる。好ま
しい実施例においては、ａＤ０は偶数のアキュムレータ
のアドレスに制限され、ａＤ１はアキュムレータａＤ０
＋１として定義される。アキュムレータの連続する対
は、ａＤとａＤＰとして指定されている。同様にアキュ
ムレータ対ａＳ０とａＳ１もａＳとａＳＰに制限され
る。
力蓄積ステートメントについて上述した理由と同様な理
由によりその数は減ってはいない。しかし、コマンドｏ
ｐコードの他の場所にある符号化ビットの数の減少は、
隣接するアキュムレータ対へのコマンド内で選択された
アキュムレータを制限することにより達成できる。好ま
しい実施例においては、ａＤ０は偶数のアキュムレータ
のアドレスに制限され、ａＤ１はアキュムレータａＤ０
＋１として定義される。アキュムレータの連続する対
は、ａＤとａＤＰとして指定されている。同様にアキュ
ムレータ対ａＳ０とａＳ１もａＳとａＳＰに制限され
る。
【００２４】このように数を減らすことにより、次に示
されるように、修正したコマンドセットが得られる。 ａＤ＝ａＳ＋ｐ０ ａＤＰ＝ａＳＰ＋ｐ１ ａＤ＝ａＳ＋ｐ０ ａＤＰ＝ａＳＰ−ｐ１ ａＤ＝ａＳ−ｐ０ ａＤＰ＝ａＳＰ＋ｐ１ ａＤ＝ａＳ−ｐ０ ａＤＰ＝ａＳＰ−ｐ１
されるように、修正したコマンドセットが得られる。 ａＤ＝ａＳ＋ｐ０ ａＤＰ＝ａＳＰ＋ｐ１ ａＤ＝ａＳ＋ｐ０ ａＤＰ＝ａＳＰ−ｐ１ ａＤ＝ａＳ−ｐ０ ａＤＰ＝ａＳＰ＋ｐ１ ａＤ＝ａＳ−ｐ０ ａＤＰ＝ａＳＰ−ｐ１
【００２５】４個のコマンドを符号化しなければならな
いが、アキュムレータ対の一方のアキュムレータのみを
特定すればよく、その理由はコマンドは隣接するアキュ
ムレータ対に制限されるからである。８個のアキュムレ
ータがあるために、３個のビットがアキュムレータを特
定するのに必要である。２個のアキュムレータ（４個で
はなく）のみを指定する必要があるようにするために、
アキュムレータを隣接する対に制限することにより、そ
して定義するアキュムレータ対の偶数のアキュムレータ
を選択することにより、ｏｐコードでアキュムレータを
指定するのに必要なビットの全数は１２から４に減る。
いが、アキュムレータ対の一方のアキュムレータのみを
特定すればよく、その理由はコマンドは隣接するアキュ
ムレータ対に制限されるからである。８個のアキュムレ
ータがあるために、３個のビットがアキュムレータを特
定するのに必要である。２個のアキュムレータ（４個で
はなく）のみを指定する必要があるようにするために、
アキュムレータを隣接する対に制限することにより、そ
して定義するアキュムレータ対の偶数のアキュムレータ
を選択することにより、ｏｐコードでアキュムレータを
指定するのに必要なビットの全数は１２から４に減る。
【００２６】乗算器へ表すことのできる４個のファクタ
がある。これらのファクタは２個の分割したレジスタ内
に記憶される。ｘレジスタは、ｘｈとｘｌのファクタを
保持し、ｙレジスタはｙｈとｙｌのファクタを保持す
る。交差接続されたアーキテクチャであるため４個のフ
ァクタのうちのいずれの２個も各乗算器Ｍ０，Ｍ１に入
力される。
がある。これらのファクタは２個の分割したレジスタ内
に記憶される。ｘレジスタは、ｘｈとｘｌのファクタを
保持し、ｙレジスタはｙｈとｙｌのファクタを保持す
る。交差接続されたアーキテクチャであるため４個のフ
ァクタのうちのいずれの２個も各乗算器Ｍ０，Ｍ１に入
力される。
【００２７】次に示す８個の単一積のステートメントが
ある。 ｐ０＝ｘｈ*ｙｈ ｐ０＝ｘｈ*ｙｌ ｐ０＝ｘｌ*ｙｈ ｐ０＝ｘｌ*ｙｌ ｐ１＝ｘｈ*ｙｈ ｐ１＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｈ ｐ１＝ｘｌ*ｙｌ ここで、ｐ０とｐ１は、それぞれ乗算器Ｍ０とＭ１から
出力された積である。
ある。 ｐ０＝ｘｈ*ｙｈ ｐ０＝ｘｈ*ｙｌ ｐ０＝ｘｌ*ｙｈ ｐ０＝ｘｌ*ｙｌ ｐ１＝ｘｈ*ｙｈ ｐ１＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｈ ｐ１＝ｘｌ*ｙｌ ここで、ｐ０とｐ１は、それぞれ乗算器Ｍ０とＭ１から
出力された積である。
【００２８】上記したような単一の二入力蓄積ステート
メントの場合と同様に、２個のＭＡＣパスのうちの一方
のパスのみがこれらのコマンドの一方が実行された時に
関係している。かくしてコマンドは、ｐ０側にのみ制限
することができる。さらにｘレジスタとｙレジスタ内の
ファクタの位置は、プログラマの制御下にある。このセ
ットは、さらに操作を任意に選択されたｘｈとｙｈとな
るような２つのファクタ位置のみに制限することにより
さらに減らすことができる。このようにして減らされた
コマンドセットは、さらに単一のｐ０＝ｘｈ*ｙｈ だけ
である。
メントの場合と同様に、２個のＭＡＣパスのうちの一方
のパスのみがこれらのコマンドの一方が実行された時に
関係している。かくしてコマンドは、ｐ０側にのみ制限
することができる。さらにｘレジスタとｙレジスタ内の
ファクタの位置は、プログラマの制御下にある。このセ
ットは、さらに操作を任意に選択されたｘｈとｙｈとな
るような２つのファクタ位置のみに制限することにより
さらに減らすことができる。このようにして減らされた
コマンドセットは、さらに単一のｐ０＝ｘｈ*ｙｈ だけ
である。
【００２９】次に示すように１２個の二重積ステートメ
ントがある。 １． ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｈ*ｙｌ ２． ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｌ*ｙｈ ３． ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｌ*ｙｌ ４． ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｈ*ｙｈ ５． ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｈ ６． ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｌ ７． ｐ０＝ｘｌ*ｙｈ ｐ１＝ｘｈ*ｙｈ ８． ｐ０＝ｘｌ*ｙｈ ｐ１＝ｘｈ*ｙｌ ９． ｐ０＝ｘｌ*ｙｈ ｐ１＝ｘｌ*ｙｌ １０． ｐ０＝ｘｌ*ｙｌ ｐ１＝ｘｈ*ｙｈ １１． ｐ０＝ｘｌ*ｙｌ ｐ１＝ｘｈ*ｙｌ １２． ｐ０＝ｘｌ*ｙｌ ｐ１＝ｘｌ*ｙｈ
ントがある。 １． ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｈ*ｙｌ ２． ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｌ*ｙｈ ３． ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｌ*ｙｌ ４． ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｈ*ｙｈ ５． ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｈ ６． ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｌ ７． ｐ０＝ｘｌ*ｙｈ ｐ１＝ｘｈ*ｙｈ ８． ｐ０＝ｘｌ*ｙｈ ｐ１＝ｘｈ*ｙｌ ９． ｐ０＝ｘｌ*ｙｈ ｐ１＝ｘｌ*ｙｌ １０． ｐ０＝ｘｌ*ｙｌ ｐ１＝ｘｈ*ｙｈ １１． ｐ０＝ｘｌ*ｙｌ ｐ１＝ｘｈ*ｙｌ １２． ｐ０＝ｘｌ*ｙｌ ｐ１＝ｘｌ*ｙｈ
【００３０】これらのコマンドのうち数個のコマンド
は、同一の乗算となり、ＭＡＣプロセッサが使用され、
そして積レジスタにその結果が現れる点で異なるだけで
ある。その対称対は１−４，２−７，３−１０，５−
８，６−１１，９−１２である。このためさらに数を減
らすことはこの対称性を利用し、各対称対の１個のコマ
ンドのみを符号化する。
は、同一の乗算となり、ＭＡＣプロセッサが使用され、
そして積レジスタにその結果が現れる点で異なるだけで
ある。その対称対は１−４，２−７，３−１０，５−
８，６−１１，９−１２である。このためさらに数を減
らすことはこの対称性を利用し、各対称対の１個のコマ
ンドのみを符号化する。
【００３１】このように数を減らすことにより得られた
６個のコマンドを次に示す。 １． ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｈ*ｙｌ ２． ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｌ*ｙｈ ３． ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｌ*ｙｌ ５． ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｈ ６． ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｌ ９． ｐ０＝ｘｌ*ｙｈ ｐ１＝ｘｌ*ｙｌ
６個のコマンドを次に示す。 １． ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｈ*ｙｌ ２． ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｌ*ｙｈ ３． ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｌ*ｙｌ ５． ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｈ ６． ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｌ ９． ｐ０＝ｘｌ*ｙｈ ｐ１＝ｘｌ*ｙｌ
【００３２】このセットはさらに「疑似対称」対をプロ
グラマが必要に応じて、データをｘレジスタまたはｙレ
ジスタに向けることにより削減できることを認識するこ
とによりさらに減らすことができる。アイテム１と２に
ついては、ｐ０操作は同一である。ｐ１操作は、ハイワ
ードファクタとローワードファクタが選択されるレジス
タが異なるだけである。
グラマが必要に応じて、データをｘレジスタまたはｙレ
ジスタに向けることにより削減できることを認識するこ
とによりさらに減らすことができる。アイテム１と２に
ついては、ｐ０操作は同一である。ｐ１操作は、ハイワ
ードファクタとローワードファクタが選択されるレジス
タが異なるだけである。
【００３３】コマンド２内のｘレジスタとｙレジスタの
データを切り換えることにより、コマンド１と同様な結
果が得られる。かくして、２個のコマンドのうちの一方
のコマンドのみを実行する必要がある。機能性は失われ
ているが、その理由はプログラマは、入力の順序を単に
変えるだけだからである。アイテム６と９もほぼ対称で
ある。
データを切り換えることにより、コマンド１と同様な結
果が得られる。かくして、２個のコマンドのうちの一方
のコマンドのみを実行する必要がある。機能性は失われ
ているが、その理由はプログラマは、入力の順序を単に
変えるだけだからである。アイテム６と９もほぼ対称で
ある。
【００３４】この実施例においては、二重ＭＡＣプロセ
ッサは、整合した二倍ワードメモリアーキテクチャで実
現できる。その結果この疑似対称性は、アイテム３と５
については得られない。理論的には、プログラマはファ
クタデータがレジスタのどこに記録されるかそして二重
ＭＡＣプロセッサにいかにそれを入力させるかについて
絶対的な制御を有しているが、この整合した二倍ワード
メモリアーキテクチャは、単一の二倍ワード操作内でフ
ェチされ、ｘレジスタまたはｙレジスタにストアされる
２個のデータ値を提供する。
ッサは、整合した二倍ワードメモリアーキテクチャで実
現できる。その結果この疑似対称性は、アイテム３と５
については得られない。理論的には、プログラマはファ
クタデータがレジスタのどこに記録されるかそして二重
ＭＡＣプロセッサにいかにそれを入力させるかについて
絶対的な制御を有しているが、この整合した二倍ワード
メモリアーキテクチャは、単一の二倍ワード操作内でフ
ェチされ、ｘレジスタまたはｙレジスタにストアされる
２個のデータ値を提供する。
【００３５】２つのデータ値がどちらのレジスタにスト
アするか、切り換えることは性能の低下なしに行うこと
ができる。しかし、データを分割することは余分のコマ
ンドを必要とし、そのため性能の低下が発生する。この
ような状況を回避するためにコマンド３と５の両方が実
行される。
アするか、切り換えることは性能の低下なしに行うこと
ができる。しかし、データを分割することは余分のコマ
ンドを必要とし、そのため性能の低下が発生する。この
ような状況を回避するためにコマンド３と５の両方が実
行される。
【００３６】最終的に数が減り得られた二重積コマンド
は次の通りである。 ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｈ*ｙｌ ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｌ*ｙｌ ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｈ ｐ０＝ｘｌ*ｙｈ ｐ１＝ｘｌ*ｙｌ
は次の通りである。 ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｈ*ｙｌ ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｌ*ｙｌ ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｈ ｐ０＝ｘｌ*ｙｈ ｐ１＝ｘｌ*ｙｌ
【００３７】このようにして完全に数が減らしたコマン
ドのセットを図３に示す。かくして１０個の異なる蓄積
ステートメントと５個の異なる積ステートメントが得ら
れ、その結果アーキテクトされたコマンドの全数は、１
０*５＋１０＋５＝６５ となる。これらの操作をｏｐコ
ードの７ビットで符号化すると、必要なビット数を増加
させることなく６３個のコマンドが可能となる。
ドのセットを図３に示す。かくして１０個の異なる蓄積
ステートメントと５個の異なる積ステートメントが得ら
れ、その結果アーキテクトされたコマンドの全数は、１
０*５＋１０＋５＝６５ となる。これらの操作をｏｐコ
ードの７ビットで符号化すると、必要なビット数を増加
させることなく６３個のコマンドが可能となる。
【図１】二重ＭＡＣプロセッサのブロック図
【図２】図１の二重ＭＡＣプロセッサ用の直交コマンド
セットを表す表
セットを表す表
【図３】図１の二重ＭＡＣプロセッサ用の本発明による
疑似直交コマンドセットを表す表
疑似直交コマンドセットを表す表
フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 サーヴァンド シマナパッリ アメリカ合衆国，18104 ペンシルヴァニ ア，アレンタウン，ベンナー ロード 638−201 (72)発明者 ラリー アール．テイト アメリカ合衆国，60010 イリノイ，サウ ス バーリントン，チッピング キャンプ デン ドライブ 12 (72)発明者 マーク イー．シアバッチ アメリカ合衆国，18104 ペンシルヴァニ ア，アレンタウン，サウス ホワイトホー ル タウンシップ，ウェア ミル ロード 2282
Claims (7)
- 【請求項１】 少なくとも４個の二入力蓄積ステートメ
ントと、少なくとも４個の三入力蓄積ステートメント
と、少なくとも４個の二重二入力蓄積ステートメント
と、少なくとも８個の単一積ステートメントと、少なく
とも１２個の二重積ステートメントを有する完全なコマ
ンドセットを有する交差接続された二重ＭＡＣプロセッ
サを操作するためのインストランクションの数を低減す
るよう構成された二重ＭＡＣプロセッサ操作用のインス
トラクションセットの数を低減する方法において、 （Ａ） 前記インストラクションセット中に前記２個の
ＭＡＣプロセッサの特定の１つに関連した二入力蓄積ス
テートメントのみを含ませるステップと、 （Ｂ） 前記インストラクションセット中に前記三入力
蓄積ステートメントを含ませるステップと、 （Ｃ） 前記インストラクションセット中に前記二重二
入力蓄積ステートメントを含ませ、前記二重二入力蓄積
ステートメントを隣接して番号付けられたアキュムレー
タ対に制限するステップと、 （Ｄ） 前記インストラクションセット中に１個の単一
積ステートメントのみを含ませるステップと、 （Ｅ） 前記インストラクションセット中に６個の対称
二重積ステートメント対の各々から１個の二重積ステー
トメントのみを含ませるステップとからなることを特徴
とする交差接続された二重ＭＡＣプロセッサ操作用のイ
ンストラクションセットの数を低減する方法。 - 【請求項２】 （Ｆ） 前記インストラクションセット
中に疑似対称対の二重積ステートメントから１個の二重
積ステートメントのみを含ませることにより前記インス
トラクションセットの数をさらに低減させるステップを
さらに有することを特徴とする請求項１記載の方法。 - 【請求項３】 ４ｎ個の二重積乗算ステートメントをサ
ポートする交差接続された二重ＭＡＣアーキテクチャを
有するプロセッサ内で乗算器の対を制御するインストラ
クションセットの数を低減する方法において、 （Ａ） ４ｎ個の二重積ステートメントを２ｎ個の二重
積ステートメントの対称対に配列するステップと、 （Ｂ） 前記インストラクションセット内に、前記２ｎ
個の対称二重積ステートメント対の各々から１個の二重
積ステートメントのみを含ませるステップとを有するこ
とを特徴とする交差接続された二重ＭＡＣアーキテクチ
ャを有するプロセッサ内の乗算器の対を制御するインス
トラクションセット数を減らす方法。 - 【請求項４】 （Ｃ） ２ｎ個の対称対から選択された
２ｎ個の二重積ステートメントをｎ個の疑似対称二重積
ステートメントの対に配列するステップと、 （Ｄ） 前記ｎ個の疑似対称対の少なくとも１個の対に
対し、前記インストラクションセット中に前記ｎ個の疑
似対称対の少なくとも１個の対からの１個の二重積ステ
ートメントのみを含ませるステップとをさらに有するこ
とを特徴とする請求項３記載の方法。 - 【請求項５】 加算器に接続される乗算器を有する２個
の交差接続されたＭＡＣプロセッサを含むマイクロプロ
セッサにおいて、 前記加算器は、複数のレジスタを有するアキュムレータ
に接続され、 前記乗算器と加算器を制御するインストラクション中の
インストラクションのセットを、 （Ａ） 前記２個のＭＡＣプロセッサの一方のプロセッ
サに関連する２個の単一二入力蓄積ステートメントと、 （Ｂ） アキュムレータレジスタの所定の対上で動作す
るよう制限された４個の二重二入力蓄積ステートメント
と、 （Ｃ） ４個の三入力蓄積ステートメントと、 （Ｄ） １個の単一積ステートメントと、 （Ｅ） どの２つも対称対を構成しない４個の二重積ス
テートメントに限定することを特徴とするマイクロプロ
セッサ。 - 【請求項６】前記アキュムレータは８個のアキュムレー
タレジスタを有し、 前記レジスタの所定の対は数字的に隣接するレジスタの
４個の対を含み、 ２個のビットがアキュムレータ対を特定するために前記
二重の二入力アキュムレータステートメント内で保存さ
れることを特徴とする請求項５記載のマイクロプロセッ
サ。 - 【請求項７】 出力積レジスタｐ０とｐ１を有する第１
と第２の二入力乗算器用の入力として選択的に接続され
る４個の演算子レジスタｘｈ，ｘｌ，ｙｈ，ｙｌと、 そして入力としてｐ０内の値と、アキュムレータアレイ
から選択されたレジスタの値を受領し、出力をアキュム
レータアレイに与える第１加算器と、 そして入力としてｐ０内の値と、ｐ１内の値と、アキュ
ムレータアレイから選択されたレジスタの値を受領し、
出力をアキュムレータアレイに与える第２加算器と、を
有するマイクロプロセッサにおいて、 前記マイクロプロセッサは、データの整合した二倍ワー
ドフェッチをサポートするメモリシステムに接続され、 前記乗算器と加算器を制御するインストラクションのセ
ットを （Ａ） 以下の形式の２個の二入力蓄積ステートメント
と、 ａＤ＝ａＳ±ｐ０ ここでａＤとａＳは、それぞれ宛先とソースのアキュム
レータレジスタを表し、 （Ｂ） 以下の形式の４個の三入力アキュムレータステ
ートメントと、 ａＤ＝ａＳ±ｐ０±ｐ１ （Ｃ） 以下の形式の４個の二重二入力アキュムレータ
ステートメントと、 ａＤ＝ａＳ±ｐ０ ａＤＰ＝ａＳＰ±ｐ１ ここでａＤＰとａＳＰは、それぞれ宛先とソースのアキ
ュムレータレジスタを表し、その後この宛先レジスタａ
ＤとａＤＰとソースレジスタａＳとａＳＰのそれぞれ
は、アキュムレータレジスタの所定の対を表し、 （Ｄ） ｐ０＝ｘｈ*ｙｈ を形成する１個の単一積ステ
ートメントと、 （Ｅ） 以下の形式の４個の二重積ステートメントと、 ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｈ*ｙｌ ｐ０＝ｘｈ*ｙｈ ｐ１＝ｘｌ*ｙｌ ｐ０＝ｘｈ*ｙｌ ｐ１＝ｘｌ*ｙｈ ｐ０＝ｘｌ*ｙｈ ｐ１＝ｘｌ*ｙｌ に制限することを特徴とするマイクロプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5815797P | 1997-09-08 | 1997-09-08 | |
| US60/058157 | 1997-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154088A true JPH11154088A (ja) | 1999-06-08 |
| JP3595171B2 JP3595171B2 (ja) | 2004-12-02 |
Family
ID=22015053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25283898A Expired - Fee Related JP3595171B2 (ja) | 1997-09-08 | 1998-09-07 | マイクロプロセッサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6530014B2 (ja) |
| EP (1) | EP0901068B1 (ja) |
| JP (1) | JP3595171B2 (ja) |
| DE (1) | DE69840187D1 (ja) |
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-
1998
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