JPH1115021A

JPH1115021A - 液晶パネルおよび液晶パネル用基板および電子機器並びに投写型表示装置

Info

Publication number: JPH1115021A
Application number: JP17027497A
Authority: JP
Inventors: Yuji Kawachi; 裕二河内
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-06-26
Filing date: 1997-06-26
Publication date: 1999-01-22
Anticipated expiration: 2017-06-26
Also published as: JP3812068B2

Abstract

(57)【要約】【課題】アクティブマトリックス液晶パネルにおいて
は、各画素ごとに保持容量が形成され、この保持容量と
データ線とが交差するためデータ線の寄生容量が増加
し、また保持容量にノイズが入り電位が安定しなくな
る。【解決手段】画素電極の下方の半導体基板の表面に比較
的不純物濃度の高い半導体領域形成して保持容量の第１
の電極となし、この半導体領域の上方に絶縁膜（３’）
を介して保持容量の第２の電極となる導電層を形成し、
前記半導体領域または導電層は半導体基板の表面に画素
領域の所定方向に沿って連続して形成された基板電位供
給線に接続して、保持容量の一方の電極の電位を安定化
するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶パネルさらに
は反射型液晶パネルに関し、特に半導体基板上に形成さ
れた絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳ
ＦＥＴという）によって画素電極をスイッチングするア
クティブマトリックス型液晶パネルに利用して好適な技
術に関する。

【０００２】

【従来の技術】従来、投写型表示装置のライトバルブに
用いられる透過型アクティブマトリックス液晶パネルと
しては、ガラス基板上にアモルファスシリコン又はポリ
シリコンを用いたＴＦＴアレーを形成した構造の液晶パ
ネルが実用化されている。

【０００３】

【発明が解決しようとする課題】前記ＴＦＴを用いたア
クティブマトリックス液晶パネルはデバイスサイズが比
較的大きいため、例えばこれをライトバルブとして組み
込んだプロジェクタのような投写型表示装置にあって
は、装置全体が大型化してしまうという不具合がある。
また、透過型液晶パネルの場合は、各画素に設けられた
ＴＦＴの領域が光を透過させる画素の透過領域とならな
いため、パネルの解像度がＸＧＡ，ＳＸＧＡと上がるに
つれ、開口率が小さくなるという致命的な欠陥を有して
いる。

【０００４】そこで、透過型アクティブマトリックス液
晶パネルに比べてサイズが小さい液晶パネルとして、半
導体基板上に形成されたＭＯＳＦＥＴアレーで反射電極
となる画素電極をスイッチングするようにした反射型ア
クティブマトリックス液晶パネルが提案されている。

【０００５】しかしながら半導体を基板とする液晶パネ
ルにおいては、デバイスサイズの縮小と共にパネル解像
度の増加に応じて各画素のサイズも小さくなるため、画
素電極のみでは液晶の駆動に必要な電圧を保持するのに
充分な容量（１００ｆＦ程度が必要）が得られないとい
う欠点がある。そこで、本発明者は、ゲート絶縁膜を誘
電体とする保持容量を各画素に作り込む方法を検討し
た。

【０００６】しかし、保持容量の一方の電極は定電位に
固定されることが望ましいが、そのような定電位を各保
持容量に供給するための配線（以下、容量線と称する）
のレイアウトおよびコンタクトホールの形成位置の確保
が極めて困難であることを見い出した。

【０００７】図１０および図１１に、本発明に先立って
本発明者が検討した半導体を基板とする反射型液晶パネ
ルにおける保持容量の構造およびこの保持容量の一方の
電極に定電位を供給するための容量線のレイアウト方法
の例を示す。図１０において、４ａはスイッチング用Ｍ
ＯＳＦＥＴのゲート電極、９はスイッチング用ＭＯＳＦ
ＥＴに画素に印加すべき信号を供給するデータ線、１２
はアルミニウム等からなる反射電極、６は保持容量の一
方の電極となる導電層である。

【０００８】図１０の例では、反射電極１２が接続され
るドレイン領域としての拡散層５ｂを広く形成して保持
容量の他方の電極となし、その上にゲート絶縁膜３を介
して保持容量の一方の電極としての導電層６を例えばゲ
ート電極と同一のポリシリコン層等によって形成する。
そして、前記保持容量の一方の電極としての導電層６に
定電位を与える方法として、図１１に示すように、前記
導電層６と同一のポリシリコン層からなる容量線１６で
隣接する画素の保持容量の電極としての導電層に接続
し、画素領域の外側において前記容量線１６を接地電位
のような定電位を供給する配線に接続するというもので
ある。

【０００９】しかしながら、図１０および図１１に示す
ような方式にあっては、各画素の保持容量電極としての
導電層の間に容量線が形成されるため、絶縁膜表面の凹
凸が大きくなり反射電極の平坦化が困難になるという不
都合がある。また、容量線１６とデータ線９とが交差す
るためデータ線の寄生容量が増加するとともに、容量線
１６とデータ線９との間のカップリング容量を介して保
持容量にノイズが入り電位が安定しなくなるという問題
点がある。

【００１０】この発明の目的は、半導体を基板とする反
射型液晶パネルにおいて、保持容量の一方の電極に定電
位を供給するための半導体基板上層の配線を不要にし歩
留まりの向上を可能にする技術を提供することにある。

【００１１】この発明の他の目的は、半導体を基板とす
る反射型液晶パネルにおいて、反射電極の平坦化を容易
にする技術を提供することにある。

【００１２】この発明の他の目的は、保持容量に印加さ
れる電圧を安定化させることができる技術を提供するこ
とにある。

【００１３】この発明の他の目的は、プロセスの工程数
を増加させることなく必要な保持容量が得られるように
した技術を提供することにある。

【００１４】

【課題を解決するための手段】この発明は、前記目的を
達成するため、反射電極となる画素電極の下方の半導体
基板表面に比較的不純物濃度の高い半導体領域を形成し
て保持容量の第１の電極となし、この半導体領域の上方
に絶縁膜を介して保持容量の第２の電極となる導電層を
形成し、前記半導体領域または前記導電層は半導体基板
の表面に画素領域の所定方向に沿って連続して形成され
た高不純物濃度の不純物導入層からなる基板電位供給線
に接続して、この基板電位供給線は画素領域の外側にお
いて電位を与える給電層に電気的に接続させ、基板電位
供給線を介して保持容量の一方の電極の電位を固定する
ようにした。

【００１５】前記した手段によれば、保持容量の一方の
電極に基板電位供給線を介して電位が印加されることに
より、保持容量の一方の電極に電位を供給するための容
量線が不要となり、画素の構造が簡単になって歩留まり
が向上するとともに、絶縁膜表面の凹凸が小さくなり反
射電極の平坦化が容易となる。また、各画素電極に印加
される信号を供給するデータ線と交差する容量線を形成
する必要がなくなり、データ線の寄生容量を減らすこと
ができるとともに、保持容量へのノイズを低減して電位
を安定化させることができる。

【００１６】さらに、前記基板電位供給線は、同一画素
行の各画素のスイッチング素子の制御端子が共通に電気
的に接続された走査線と交差する方向に沿って配設する
のが望ましい。

【００１７】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１８】図１は本発明を適用した反射型液晶パネル
の反射電極側基板の第１の実施例の平面レイアウトを、
また、図４（ａ）は図１におけるＡ−Ａ線に沿った断面
の１画素分を、図４（ｂ）は図１におけるＢ−Ｂ線に沿
った断面をそれぞれ示す。

【００１９】図１において、４および９は、互いに交差
するように形成されたゲート線（走査線）およびデータ
線、１２は反射電極となる画素電極、４ａは画素電極１
２をスイッチングするスイッチング素子（ＭＯＳＦＥ
Ｔ）のゲート電極、５ｂはＭＯＳＦＥＴのドレイン領
域、１３はドレイン領域５ｂと前記画素電極１２とを接
続するためのコンタクトホール、６は保持容量の一方の
電極となる導電層である。

【００２０】この実施例では、前記ドレイン領域５ｂを
導電層６に対応して拡張させることにより保持容量の他
方の電極としてのドレイン拡張部５ｂ’が設けられてい
る。

【００２１】また、この実施例では、半導体基板の表面
に、前記データ線方向に基板電位供給線７が各画素列ご
とに設けられ、この基板電位供給線７に前記導電層６の
一端がそれぞれ接続されている。この基板電位供給線と
なる不純物層は基板と同一導電型であり、基板電位を安
定化させるために基板電位を供給するものである。前記
基板電位供給線７は画素領域の外側において定電位（例
えば画素領域の基板がＰ型の場合は基板電位供給線とな
る不純物領域はＰ型であり、接地電位又はＶSSの低電位
電源線に接続される。画素領域の基板がＮ型の場合は基
板電位供給線となる不純物領域はＮ型であり、ＶDDの高
電位電源線に接続される。なお、基板がＰ型の場合はス
イッチング素子はＮチャンネルＭＯＳＦＥＴ、Ｎ型の場
合はＰチャンネルＭＯＳＦＥＴとなる。）を与える給電
層に電気的に接続されており、前記導電層６に前記基板
電位供給線７を介して定電位が印加され、保持容量の一
方の電極の電位が固定されるように構成されている。

【００２２】図２および図３は、本発明の他の実施例を
示す。このうち、図２は各画素の保持容量の一方の電極
となる導電層６に定電位を与える前記基板電位供給線
７’を画素マトリックスに対して斜め方向に沿って配設
したもの、図３は基板電位供給線７”をゲート線４の配
設方向と同一の方向に沿って配設したものである。これ
らの基板電位供給線７’，７”も図１の実施例の基板電
位供給線７と同様に、画素領域の外側において定電位を
与える給電層に電気的に接続され、前記導電層６に前記
基板電位供給線７を介して定電位が印加され、保持容量
の一方の電極の電位が固定されるように構成されてい
る。

【００２３】図１〜図３の実施例のうち、図１および図
２の実施例においては、同時にオンされないＭＯＳＦＥ
Ｔに接続された保持容量の電極同士が共通の基板電位供
給線に接続されているため、隣接する画素電極に印加さ
れる電圧によって影響を受けず、画質が向上するという
利点がある。すなわち、図３の実施例のように、基板電
位供給線７”がゲート線４と平行に配設され、同一行の
画素の保持容量の電極同士が共通の基板電位供給線７”
に接続されていると、同一のゲート線に接続されたスイ
ッチングＭＯＳＦＥＴは同時にオンされるので、隣接す
る画素電極に印加された電圧が７”を介して隣の画素の
保持容量に伝わり、画素電極に印加される電圧が影響を
受けるおそれがある。これに対し、図１や図２の実施例
ように画素列方向や斜め方向に沿って配設された基板電
位供給線７，７’に保持容量の電極としての導電層６が
接続されていると、基板電位供給線を共通にする画素の
スイッチングＭＯＳＦＥＴが同時にオンされることがな
いので、隣接する画素の電極に印加される電圧の影響を
受けにくくなる。

【００２４】前記実施例では、スイッチングＭＯＳＦＥ
ＴをＮチャネル型ＭＯＳＦＥＴで構成したものを示した
が、１つの画素にＰチャネル型ＭＯＳＦＥＴとＮチャネ
ル型ＭＯＳＦＥＴとを形成した相補型ＭＯＳＦＥＴ（い
わゆるＣＭＯＳ）とすることもできる。その場合、隣接
する画素の同じ導電型のスイッチングＭＯＳＦＥＴの基
板電位供給線が前記基板電位供給線７と同一の方向に連
続するように形成すると良い。

【００２５】なお、以上の実施例においては、導電層６
を基板電位供給線７、７’に接続したが、これに限定さ
れるものではなく、ＭＯＳＦＥＴのドレイン領域５ｂを
導電層６に接続し、ドレイン領域５ｂと離間して基板電
位供給領域７を導電層６と絶縁膜３’を介して対向する
ように形成し、導電層６−絶縁膜３−基板電位供給線７
とで保持容量を構成してもよい。

【００２６】次に、図１〜図３におけるＡ−Ａ線に沿っ
た断面の１画素分を示す４（ａ）を用いて画素電極をス
イッチングするＭＯＳＦＥＴおよび保持容量の構造を説
明する。

【００２７】図４（ａ）において、１は単結晶シリコン
のようなＰ型半導体基板（Ｎ型半導体基板（Ｎ^--）でも
よい）、２はこの半導体基板１の表面に形成された素子
分離用のフィールド酸化膜（いわゆるＬＯＣＯＳ）であ
る。このフィールド酸化膜２は、選択熱酸化によって５
０００〜７０００オングストロームのような厚さに形成
される。前記フィールド酸化膜２には一画素ごとに開口
部が形成され、この開口部の内側の基板表面にゲート酸
化膜（絶縁膜）３が形成され、このゲート絶縁膜３の上
にポリシリコンあるいはメタルシリサイド等からなるゲ
ート電極４ａが形成され、このゲート電極４ａの両側の
基板表面には高不純物濃度のＮ型不純物導入層からなる
ソース、ドレイン領域５ａ，５ｂが形成され、ＭＯＳＦ
ＥＴが構成されている。そして、この実施例では前記ソ
ース、ドレイン領域５ａ，５ｂのうちドレイン領域５ｂ
が基板表面に沿って画素領域の内側に拡張され、この拡
張部５ｂ’の上方にゲート絶縁膜３と同時に形成された
絶縁膜３’を介して、保持容量の一方の電極となる導電
層６が形成されている。

【００２８】この導電層６は、特に限定されるものでな
いが、前記ゲート電極４ａが形成され、基板表面に不純
物領域５ａ，５ｂ，５ｂ’７が形成された後にポリシリ
コンあるいはメタルシリサイドから形成される。前記ゲ
ート電極４ａは、図１〜Ｂ図３に示すように、半導体基
板の一方向（画素行方向）に配設されている走査線４か
ら突出するように形成されている。

【００２９】また、前記導電層６の一部に対応して基板
表面に高不純物濃度のＰ型不純物導入層からなる基板電
位供給線（領域）７が形成され、前記導電層６の一端は
この基板電位供給領域７に対応して前記絶縁膜３’に形
成された開口部３ａにて基板電位供給領域７に接続され
ている。前記半導体基板１上には、画素領域の外側にお
いて、図４（ｂ）に示すように、定電位（Ｐ型基板電位
供給領域の場合は接地電位又はＶSS、Ｎ型基板電位供給
領域の場合は回路の中で最も高い電源電圧ＶDD）を与え
る給電層１９が電気的に接続されており、前記導電層６
には前記基板電位供給領域７を介して前記給電層１９か
ら与えられた定電位が印加され、電位が固定されるよう
に構成されている。前記給電層１９は、前記データ線９
と同一のアルミニウム層等により形成される。

【００３０】前記絶縁膜３，３’は熱酸化によって前記
開口部の内側半導体基板表面に４００〜８００オングス
トロームのような厚さに形成される。前記ゲート電極４
ａおよび導電層６は、ポリシリコン層を１０００〜２０
００オングストロームのような厚さに形成しその上にＭ
ＯあるいはＷのような高融点金属のシリサイド層を１０
００〜３０００オングストロームのような厚さに形成し
た構造とされている。前記ソース領域５ａは、前記ゲー
ト電極４ａをマスクとして基板表面にＮ型不純物をイオ
ン打ち込みで注入することで自己整合的に形成される。

【００３１】また、前記Ｎ型ドレイン領域５ｂおよびＰ
型基板電位供給領域７は、この実施例では、専用のイオ
ン打ちみと熱処理によるドーピング処理で、それぞれゲ
ート電極を形成する前にイオン注入法で形成される。ソ
ース、ドレイン領域５ａ，５ｂの好ましい不純物濃度は
１×１０²⁰／ｃｍ³ 、Ｐ型基板電位供給領域７の好まし
い不純物濃度は１×１０¹⁸〜１０²⁰／ｃｍ³ である。な
お、前記Ｎ型ドレイン領域５ｂおよびＰ型基板電位供給
領域７は、画素領域の外側に形成される後述の周辺回路
を構成するＭＯＳＦＥＴのソース、ドレイン領域となる
不純物導入層と同時に形成するようにしても良い。

【００３２】前記ゲート電極４ａおよび導電層６からフ
ィールド酸化膜２上にかけては第１の層間絶縁膜８が形
成され、この絶縁膜８上にはアルミニウムを主体とする
メタル層からなるデータ線９が、図２に示すように、前
記走査線４と交差する方向に形成され、データ線９は絶
縁膜８に形成されたコンタクトホール１０にてソース領
域５ａに電気的に接続されている。

【００３３】前記絶縁膜８は、例えばＨＴＯ膜（高温Ｃ
ＶＤ法により形成される酸化シリコン膜）を１０００オ
ングストローム程度堆積した上に、ＢＰＳＧ膜（ボロン
およびリンを含むシリケートガラス膜）を８０００〜１
００００オングストロームのような厚さに堆積して形成
される。前記データ線９を構成するメタル層は、例えば
下層からＴｉ／ＴｉＮ／Ａｌ／ＴｉＮの４層構造とされ
る。各層は、下層のＴｉが１００〜６００オングストロ
ーム、ＴｉＮが１０００オングストローム程度、Ａｌが
４０００〜１００００オングストローム、上層のＴｉＮ
が３００〜６００オングストロームのような厚さとされ
る。

【００３４】前記データ線７から層間絶縁膜８上にかけ
ては第２の層間絶縁膜１１が形成されている。この第２
層間絶縁膜１１は、例えばＴＥＯＳ（テトラエチルオル
ソシリケート）を材料としプラズマＣＶＤ法により形成
される酸化シリコン膜（以下、ＴＥＯＳ膜と称する）を
３０００〜６０００オングストローム程度堆積した上
に、ＳＯＧ膜（スピン・オン・ガラス膜）を堆積し、そ
れをエッチバックで削ってからさらにその上に第２のＴ
ＥＯＳ膜を２０００〜５０００オングストローム程度の
厚さに堆積して形成される。

【００３５】この実施例においては、前記第２層間絶縁
膜１１の上に図２に示されているように、ほぼ１画素に
対応した矩形状の反射電極としての画素電極１２が形成
されている。そして、前記第２層間絶縁膜１１、第１層
間絶縁膜８およびゲート絶縁膜２を貫通するコンタクト
ホール１３が設けられており、このコンタクトホール１
３にて前記画素電極１２が前記ドレイン領域５ｂに電気
的に接続されている。前記画素電極１２は、特に限定さ
れないが、例えば低温スパッタ法によりアルミニウム層
を３００〜５０００オンダストロームのような厚さに形
成し、パターニングによって一辺が１５〜２０μｍ程度
の正方形のような形状とされる。また、前記画素電極１
２の上には、パシベーション膜が形成されその上に配向
膜が全面的に形成され、ラビング処理される。

【００３６】この実施例においては、各画素の保持容量
の一方の電極となる導電層６間を接続する容量線を設け
る必要がないので、画素の構造が簡単となり歩留まりが
向上するとともに、絶縁膜１１の表面の凹凸が小さくな
り平坦な反射電極１２を形成し易くなる。また、データ
線と交差する容量線がないためデータ線に不要な寄生容
量が付いて、ドライバの負荷が増大したりカップリング
容量を介して保持容量にノイズが入ったりしにくくな
る。さらに、前記保持容量の誘電体を構成する絶縁膜
３’はＭＯＳＦＥＴのゲート電極とチャネル領域との間
に設けられるゲート絶縁膜３と同時に形成される絶縁膜
を、また前記保持容量の一方の電極を構成する導電層６
はＭＯＳＦＥＴのゲート電極４ａと同時に形成される導
電層を、それぞれ用いるようにしたので、プロセスの工
程数を増加させることなく保持容量を構成することがで
き、プロセスを簡略化することが可能となる。

【００３７】なお、前記コンタクトホール１３内にはタ
ングステン等の高融点金属からなる柱状の接続プラグを
充填し、この接続プラグを介して前記画素電極１２を前
記ドレイン領域５ｂに接続するようにしても良い。この
場合、前記画素電極１２は、特に限定されないが、接続
プラグを構成するタングステン等をＣＶＤ法により被着
した後、タングステンと第２層間絶縁膜１１をＣＭＰ
（化学的機械研磨）法で削って平坦化してから、アルミ
ニウム層を被着して形成しても良いし、ＣＭＰ法で第２
層間絶縁膜を平坦化してから、コンタクトホール１３を
開口し、その中にタングステンを充填した後、画素電極
１２を構成するアルミニウム層を形成するようにしても
良い。

【００３８】また、前記実施例では、画素スイッチング
用ＭＯＳＦＥＴをＮチャネル型とし、保持容量の一方の
電極となる半導体領域（５ｂ’）をＮ型不純物導入層と
した場合について説明したが、半導体基板１をＮ型と
し、画素スイッチング用ＭＯＳＦＥＴをＰチャネル型と
し、保持容量の一方の電極となる半導体領域（５ｂ’）
をＰ型不純物導入層とすることも可能である。

【００３９】また、前記実施例では、画素スイッチング
用ＭＯＳＦＥＴを半導体基板表面に形成したものについ
て説明したが、半導体基板の表面に基板と異なる導電型
のウェル領域を形成し、このウェル領域の表面に画素ス
イッチング用ＭＯＳＦＥＴを形成するようにしたものに
も適用することができる。その場合、ＭＯＳＦＥＴのウ
ェル領域は、保持容量の一方の電極に定電位を与える前
記ウェル領域や周辺回路を構成するＭＯＳＦＥＴのウェ
ル領域とは分離されたウェル領域とされるのが良い。

【００４０】なお、本発明の基板電位供給（領域）と
は、基板にウェルが形成され、そのウェル領域内に画素
の素子が形成される場合は、ウェル領域となる基板に基
板電位を供給する配線（領域）として機能する。

【００４１】さらに、画素スイッチング用のＭＯＳＦＥ
Ｔのゲート電極４ａには、１５Ｖのような大きな電圧が
印加されるのに対し、周辺回路は５Ｖのような小さな電
圧で駆動されるため、周辺回路を構成するＦＥＴのゲー
ト絶縁膜を画素スイッチング用ＦＥＴのゲート絶縁膜よ
りも薄く形成してＦＥＴの特性を向上させ周辺回路の動
作速度を高めるという技術が考えられる。このような技
術を適用した場合、ゲート絶縁膜の耐圧から、周辺回路
を構成するＦＥＴのゲート絶縁膜の厚みを画素スイッチ
ング用ＦＥＴのゲート絶縁膜の厚みの約３分の１〜５分
の１（例えば８０〜２００オングストローム）にするこ
とができる。

【００４２】ところで、第１の実施例においては、保持
容量の電極間に印加される電圧は、図７に示すように、
データ線に印加される画像信号電圧Ｖｄと画像信号の中
心電位Ｖｃとの差の約５Ｖ（図６の液晶パネルの対向基
板３８に設けられる共通電極３７に印加されるＬＣコモ
ン電位ＬＣ−ＣＯＭはＶｃより△Ｖだけシフトされてい
るが、実際に画素電極に印加される電圧も△Ｖシフトし
たＶｄ−△Ｖとなる）にすぎない。そこで、第１の実施
例においては、保持容量の一方の電極６を構成するポリ
シリコンあるいはメタルシリサイド層直下の絶縁膜３
を、画素スイッチング用ＦＥＴのゲート絶縁膜でなく周
辺回路を構成するＦＥＴのゲート絶縁膜と同時に形成す
ることで、前記実施例に比べて保持容量の絶縁膜厚を３
分の１〜５分の１にすることができ、これによって容量
値を３〜５倍にすることもできる。

【００４３】なお、図７のＶG は画素スイッチング用Ｆ
ＥＴのゲート電極４ａにゲート線４を介して供給される
ゲート信号である。

【００４４】また、前記保持容量の一方の電極となる導
電層６を、画素スイッチング用ＦＥＴのゲート電極を構
成するポリシリコンあるいはメタルシリサイド層でな
く、周辺回路を構成するＭＯＳＦＥＴのゲート電極を構
成するポリシリコンあるいはメタルシリサイド層で構成
するようにしても良い。

【００４５】また、特に限定されるものでないが、この
実施例の周辺回路を構成するＭＯＳＦＥＴのソース・ド
レイン領域は自己整合技術で形成しても良い。さらに、
いずれのＭＯＳＦＥＴのソース・ドレイン領域もＬＤＤ
（ライトリー・ドープト・ドレイン）構造とするように
しても良い。なお、画素スイッチング用ＦＥＴは大きな
電圧で駆動されること、リーク電流を防止しなければな
らないことを考慮して、オフセット（ゲート電極とソー
ス・ドレイン領域間に距離を持たせた構造）とするとよ
い。

【００４６】図５は前記実施例を適用した液晶パネル用
基板（反射電極側基板）の全体の平面レイアウト構成を
示す。

【００４７】図５に示されているように、この実施例に
おいては、基板の周縁部に設けられている周辺回路に光
が入射するのを防止する遮光膜２６が設けられている。
周辺回路は、前記画素電極がマトリックス状に配置され
た画素領域２０の周辺に設けられ、前記データ線８に画
像データに応じた画像信号を供給するデータ線駆動回路
３１やゲート線４を順番に走査するゲート線駆動回路３
２、パッド領域３３を介して外部から入力される画像デ
ータを取り込む入力回路３４、これらの回路を制御する
タイミング制御回路３５等の回路であり、これらの回路
は画素電極スイッチング用ＭＯＳＦＥＴと同一工程で形
成されるＭＯＳＦＥＴを能動素子もしくはスイッチング
素子とし、これに抵抗や容量などの負荷素子を組み合わ
せることで構成される。

【００４８】この実施例においては、前記遮光膜２６
は、図１に示されている画素電極１２と同一工程で形成
されるアルミニウム層で構成され、電源電圧や画像信号
の中心電位あるいはＬＣコモン電位等の所定電位が印加
されるように構成されている。遮光膜２６に所定の電位
を印加することでフローティングや他の電位である場合
に比べて反射を少なくすることができる。

【００４９】図６は前記液晶パネル用基板を適用した反
射型液晶パネル３０の断面構成を示す。図６に示すよう
に、液晶パネル３０は、半導体基板１の裏面にガラスも
しくはセラミック等からなる支持基板３６が接着剤によ
り接着されている。これとともに、その表面側には、Ｌ
Ｃコモン電位が印加される透明導電膜（ＩＴＯ）からな
る対向電極３７を有する入射側のガラス基板３８が適当
な間隔をおいて配置され、周囲をシール材３９で封止さ
れた間隙内に周知のＴＮ（Twisted Nematic）型液晶ま
たは電圧無印加状態で液晶分子がほぼ垂直配向されたＳ
Ｈ（SuperHomeotropic）型液晶４０などが充填されて液
晶パネルとして構成されている。なお、外部から信号を
入力したり、パッド領域３３は前記シール材３９の外側
に来るようにシール材を設ける位置が設定されている。

【００５０】周辺回路上の遮光膜２６は、液晶４０を介
在して対向電極３７と対向されるように構成されてい
る。そして、遮光膜２６にＬＣコモン電位を印加すれ
ば、対向電極３７にはＬＣコモン電位が印加されるの
で、その間に介在する液晶には直流電圧が印加されなく
なる。よってＴＮ型液晶であれば常に液晶分子がほぼ９
０°ねじれたままとなり、ＳＨ型液晶であれば常に垂直
配向された状態に液晶分子が保たれる。

【００５１】この実施例においては、半導体基板からな
る前記液晶パネル基板３０は、その裏面にガラスもしく
はセラミック等からなる支持基板３６が接着剤により接
合されているため、その強度が著しく高められる。その
結果、液晶パネル基板３０に支持基板３６を接合させて
から対向基板との貼り合わせを行うようにすると、パネ
ル全体にわたってギャップが均一になるという利点があ
る。

【００５２】図８は、本発明の液晶パネルを用いた電子
機器の一例であり、本発明の反射型液晶パネルをライト
バルブとして用いたプロジェクタ（投写型表示装置）の
要部を平面的に見た概略構成図である。この図８は、光
学要素１３０の中心を通るＸＺ平面における断面図であ
る。本例のプロジェクタは、システム光軸LＬ沿って配
置した光源部１１０、インテグレータレンズ１２０、偏
光変換素子１３０から概略構成される偏光照明装置１０
０、偏光照明装置１００から出射されたＳ偏光光束をＳ
偏光光束反射面２０１により反射させる偏光ビームスプ
リッタ２００、偏光ピームスプリッタ２００のＳ偏光反
射面２０１から反射された光のうち、青色光（Ｂ）の成
分を分離するダイクロイックミラー４１２、分離された
青色光（Ｂ）を青色光を変調する反射型液晶ライトバル
ブ３００Ｂ、青色光が分離された後の光束のうち赤色光
（Ｒ）の成分を反射させて分離するダイクロイックミラ
ー４１３、分離された赤色光（Ｒ）を変調する反射型液
晶ライトバルブ３００Ｒ、ダイクロイックミラー４１３
を透過する残りの緑色光（Ｇ）を変調する反射型液晶ラ
イトバルブ３００Ｇ、３つの反射型液晶ライトバルブ３
００Ｒ、３００Ｇ、３００Ｂにて変調された光をダイク
ロイックミラー４１２，４１３，偏光ビームスプリッタ
２００にて合成し、この合成光をスクリーン６００に投
写する投写レンズからなる投写光学系５００から構成さ
れている。前記３つの反射型液晶ライトバルブ３００
Ｒ、３００Ｇ、３００Ｂには、それぞれ前述の液晶パネ
ルが用いられている。

【００５３】光源部１１０から出射されたランダムな偏
光光束は、インテグレータレンズ１２０により複数の中
間光束に分割された後、第２のインテグレータレンズを
光入射側に有する偏光変換素子１３０により偏光方向が
ほぼ揃った一種類の偏光光束（Ｓ偏光光束）に変換され
てから偏光ビームスプリッタ２００に至るようになって
いる。偏光変換素子１３０から出射されたＳ偏光光束
は、偏光ビームスプリッタ２００のＳ偏光光束反射面２
０１によって反射され、反射された光束のうち、青色光
（Ｂ）の光束がダイクロイックミラー４１２の青色光反
射層にて反射され、反射型液晶ライトバルブ３００Ｂに
よって変調される。また、ダイクロイックミラー４１１
の青色光反射層を透過した光束のうち、赤色光（Ｒ）の
光束はダイクロイックミラー４１３の赤色光反射層にて
反射され、反射型液晶ライトバルブ３００Ｒによって変
調される。

【００５４】一方、ダイクロイックミラー４１３の赤色
光反射層を透過した緑色光（Ｇ）の光束は反射型液晶ラ
イトバルブ３００Ｇによって変調される。このようにし
て、それぞれの反射型液晶ライトバルブ３００Ｒ、３０
０Ｇ、３００Ｂによって変調反射型液晶ライトバルブ３
００Ｒ、３００Ｇ、３００Ｂとなる反射型液晶パネル
は、ＴＮ型液晶（液晶分子の長軸が電圧無印加時にパネ
ル基板に略並行に配向された液晶）またはＳＨ型液晶
（液晶分子の長軸が電圧無印加時にパネル基板に略垂直
に配向された液晶）を採用している。

【００５５】ＴＮ型液晶を採用した場合には、画素の反
射電極と、対向する基板の共通電極との間に挟持された
液晶層への印加電圧が液晶のしきい値電圧以下の画素
（ＯＦＦ画素）では、入射した色光は液晶層により楕円
偏光され、反射電極により反射され、液晶層を介して、
入射した色光の偏光軸とほぼ９０度ずれた偏光軸成分の
多い楕円偏光に近い状態の光として反射・出射される。
一方、液晶層に電圧印加された画素（ＯＮ画素）では、
入射した色光のまま反射電極に至り、反射されて、入射
時と同一の偏光軸のまま反射・出射される。反射電極に
印加された電圧に応じてＴＮ型液晶の液晶分子の配列角
度が変化するので、入射光に対する反射光の偏光軸の角
度は、画素のトランジスタを介して反射電極に印加する
電圧に応じて可変される。

【００５６】また、ＳＨ型液晶を採用した場合には、液
晶層の印加電圧が液晶のしきい値電圧以下の画素（ＯＦ
Ｆ画素）では、入射した色光のまま反射電極に至り、反
射されて、入射時と同一偏光軸のまま反射・出射され
る。一方、液晶層に電圧印加された画素（ＯＮ画素）で
は、入射した色光は液晶層にて楕円偏光され、反射電極
により反射され、液晶層を介して、入射光の偏光軸に対
して偏光軸がほぼ９０度ずれた偏光軸成分の多い楕円偏
光として反射・出射する。ＴＮ型液晶の場合と同様に、
反射電極に印加された電圧に応じてＴＮ型液晶の液晶分
子の配列角度が変化するので、入射光に対する反射光の
偏光軸の角度は、画素のトランジスタを介して反射電極
に印加する電圧に応じて可変される。

【００５７】これらの液晶パネルの画素から反射された
色光のうち、Ｓ偏光成分はＳ偏光を反射する偏光ビーム
スプリッタ２００を透過せず、一方、Ｐ偏光成分は透過
する。この偏光ビームスプリッタ２００を透過した光に
より画像が形成される。従って、投写される画像は、Ｔ
Ｎ型液晶を液晶パネルに用いた場合はＯＦＦ画素の反射
光が投写光学系５００に至りＯＮ画素の反射光はレンズ
に至らないのでノーマリーホワイト表示となり、ＳＨ液
晶を用いた場合はＯＦＦ画素の反射光は投写光学系に至
らずＯＮ画素の反射光が投写光学系５００に至るのでノ
ーマリーブラック表示となる。

【００５８】反射型液晶パネルは、ガラス基板にＴＦＴ
アレーを形成したアクティブマトリックス型液晶パネル
に比べ、半導体技術を利用して画素が形成されるので画
素数をより多く形成でき、且つパネルサイズも小さくで
きるので、高精細な画像を投写できると共に、プロジェ
クタを小型化できる。

【００５９】図６にて説明したように、液晶パネルの周
辺回路部は遮光膜で覆われ、対向基板の対向する位置に
形成される対向電極と共に同じ電圧（例えばＬＣコモン
電位。同じ電位であればこれと異なる電位でも構わな
い。但し、画素部の対向電極と異なる電位となるので、
この場合画素部の対向電極とは分離された周辺対向電極
となる。）が印加されるので、両者間に介在する液晶に
はほぼＯＶが印加され、液晶はＯＦＦ状態と同じにな
る。従って、ＴＮ型液晶の液晶パネルでは、ノーマリホ
ワイト表示に合わせて画像領域の周辺が全て白表示にで
き、ＳＨ型液晶の液晶パネルでは、ノーマリブラック表
示に合わせて画像領域の周辺が全て黒表示にできる。

【００６０】前記実施例に従うと、反射型液晶パネル１
１１〜１１３の各画素電極に印加された電圧が充分に保
持されるとともに、画素電極の反射率が非常に高いため
鮮明な映像が得られる。

【００６１】図９は、それぞれ本発明の反射型液晶パネ
ルを使った電子機器の例を示す外観図である。

【００６２】図９（ａ）は携帯電話を示す斜視図であ
る。１０００は携帯電話本体を示し、そのうちの１００
１は本発明の反射型液晶パネルを用いた液晶表示部であ
る。

【００６３】図９（ｂ）は、腕時計型電子機器を示す図
である。１１００は時計本体を示す斜視図である。１１
０１は本発明の反射型液晶パネルを用いた液晶表示部で
ある。この液晶パネルは、従来の時計表示部に比べて高
精細の画素を有するので、テレビ画像表示も可能とする
ことができ、腕時計型テレビを実現できる。

【００６４】図９（ｃ）は、ワープロ、パソコン等の携
帯型情報処理装置を示す図である。１２００は情報処理
装置を示し、１２０２はキーボード等の入力部、１２０
６は本発明の反射型液晶パネルを用いた表示部、１２０
４は情報処理装置本体を示す。各々の電子機器は電池に
より駆動される電子機器であるので、光源ランプを持た
ない反射型液晶パネルを使えば、電池寿命を延ばすこと
が出来る。また、本発明のように、周辺回路をパネル基
板に内蔵できるので、部品点数が大幅に減り、より軽量
化・小型化できる。

【００６５】

【発明の効果】以上説明したように、この発明は、反射
電極となる画素電極の下方の半導体基板表面に比較的不
純物濃度の高い半導体領域を形成し、この半導体領域の
上方に絶縁膜を介して保持容量の第１の電極となる導電
層が形成され、前記半導体領域または前記導電層は半導
体基板の表面に形成されたこれと同一導電型の高濃度半
導体領域を介して半導体基板に電気的に接続させるとと
もに、前記半導体基板には画素領域の外側において定電
位を与える給電層に電気的に接続させて電位を固定する
ようにしたので、画素電極下に保持容量を形成すること
により、比較的小さな面積で大きな容量を得ることがで
き、これによって、素子の縮小化が可能となるととも
に、保持容量の一方の電極に基板電位供給線を介して電
位が印加されることにより、保持容量の一方の電極に電
位を供給するための容量線が不要となるので、画素の構
造が簡単となり歩留まりが向上するとともに、絶縁膜表
面の凹凸が小さくなり反射電極の平坦化が容易となると
いう効果がある。

【００６６】また、各画素電極に印加される信号を供給
するデータ線と交差する容量線がないため、データ線の
寄生容量を減らしてドライバの負荷を軽減することがで
きるとともに、保持容量にノイズが入りにくくなって保
持容量の電位が安定するという効果がある。

【００６７】さらに、前記保持容量の誘電体を構成する
絶縁膜はＭＯＳＦＥＴのゲート電極とチャネル領域との
間に設けられるゲート絶縁膜と同時に形成される絶縁膜
を用いるようにしたので、プロセスの工程数を増加させ
ることなく、前記構成の保持容量を有する液晶パネル用
基板を製造することができるという効果がある。

【００６８】さらに、前記基板電位供給線は、同一画素
行の各画素のスイッチング素子の制御端子が共通に電気
的に接続された走査線と交差する方向に沿って配設する
ようにしたので、基板電位供給線を共通にする画素のス
イッチングＭＯＳＦＥＴが同時にオンされることがない
ので、隣接する画素の電極に印加される電圧の影響を受
けにくくなり、画質が向上するという効果がある。

【図面の簡単な説明】

【図１】本発明を適用した反射型液晶パネルの反射電極
側基板の画素領域の第１の実施例の平面レイアウト図。

【図２】本発明を適用した反射型液晶パネルの反射電極
側基板の画素領域の第２の実施例の平面レイアウト図。

【図３】本発明を適用した反射型液晶パネルの反射電極
側基板の画素領域の第３の実施例の平面レイアウト図。

【図４】本発明を適用した反射型液晶パネルの反射電極
側基板の実施例の画素領域の構造およびウェル領域への
給電部の構造を示す断面図。

【図５】実施例の液晶パネルの反射電極側基板のレイア
ウト構成例を示す平面図。

【図６】実施例の液晶パネル用基板を適用した反射型液
晶パネルの一例を示す断面図。

【図７】本発明を適用した反射型液晶パネルの画素電極
スイッチング用ＦＥＴのゲート駆動波形およびデータ線
駆動波形例を示す波形図。

【図８】実施例の反射型液晶パネルをライトバルブとし
て応用した投写型表示装置の一例としてビデオプロジェ
クタの概略構成図である。

【図９】（ａ），（ｂ），（ｃ）は、それぞれ本発明の
反射型液晶パネルを使った電子機器の例を示す外観図で
ある。

【図１0】本発明に先立って検討した反射型液晶パネル
の反射電極側基板の画素領域の構成例を示す断面図。

【図１１】本発明に先立って検討した反射型液晶パネル
の反射電極側基板の画素領域の構成例の平面レイアウト
図。

【符号の説明】

１半導体基板２フィールド酸化膜３ゲート絶縁膜３’保持容量の誘電体となる絶縁膜４ゲート線４ａゲート電極５ａ，５ｂソース・ドレイン領域６保持容量の電極（導電層）７基板電位供給線（領域）８第１層間絶縁膜９データ線１０コンタクトホール１１第２層間絶縁膜１２反射電極（画素電極）１３コンタクトホール１７給電部コンタクト領域１９給電層２０画素領域２６遮光膜３０液晶パネル３１データ線駆動回路３２ゲート線駆動回路３３パッド領域３４入力回路３５タイミング制御回路３６支持基板３７対向電極３８入射側のガラス基板３９シール材４０液晶１１０光源部２００偏光ビームスプリッタ３００ライトバルブ（反射型液晶パネル）４１２，４１３ダイクロイックミラー５００投写光学系６００スクリーン

Claims

【特許請求の範囲】

【請求項１】半導体基板上に反射電極がマトリックス状
に形成されるとともに各反射電極に対応して各々スイッ
チング素子が形成され、前記スイッチング素子を介して
前記反射電極に電圧が印加されるように構成されるとと
もに、前記スイッチング素子のオン時に電荷が蓄積され
る保持容量が各画素ごとに設けられてなる液晶パネル用
基板において、前記反射電極の下方の半導体基板表面に前記保持容量の
第１の電極となる比較的不純物濃度の高い半導体領域が
形成され、この半導体領域の上方に絶縁膜を介して前記
保持容量の第２の電極となる導電層が形成され、前記半
導体領域または前記導電層は前記半導体基板に画素領域
の所定方向に沿って複数の画素に渡って連続して形成さ
れた高不純物濃度の不純物導入層からなる基板電位供給
線に接続されることを特徴とする液晶パネル用基板。
【請求項２】前記基板電位供絵線は、同一画素行の各画
素のスイッチング素子の制御端子が共通に接続された走
査線と交差する方向に沿って配設されていることを特徴
とする請求項１に記載の液晶パネル用基板。
【請求項３】請求項１または２に記載の液晶パネル用基
板と、対向電極を有する入射側の透明基板とが適当な間
隔をおいて配置されるとともに、前記液晶パネル用基板
と前記透明基板との間隙内に液晶が封入されていること
を特徴とする液晶パネル。
【請求項４】請求項３に記載の液晶パネルを表示部とし
て備えていることを特徴とする電子機器。
【請求項５】光源と、前記光源からの光を変調する請求
項３に記載の構成の液晶パネルと、該液晶パネルにより
変調された光を集光し投写する投写レンズとを備えてい
ることを特徴とする投写型表示装置。