JPH11127577A - Ｄｃ／ｄｃコンバータ装置 - Google Patents
Ｄｃ／ｄｃコンバータ装置Info
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- JPH11127577A JPH11127577A JP30918797A JP30918797A JPH11127577A JP H11127577 A JPH11127577 A JP H11127577A JP 30918797 A JP30918797 A JP 30918797A JP 30918797 A JP30918797 A JP 30918797A JP H11127577 A JPH11127577 A JP H11127577A
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Abstract
(57)【要約】
【課題】 電圧の異なる直流出力電圧源が作れ、その負
荷を大きくしても発生ロスの小さいＤＣ／ＤＣコンバー
タ装置を提供する。 【解決手段】 フライバック方式ＤＣ／ＤＣコンバータ
装置において、第２のダイオード８と、該第２のダイオ
ード８に直列接続された定電圧手段と、前記第２のダイ
オードと該定電圧手段との直列接続体の一端を該第１の
ダイオードのアノード側に接続し、前記第２のダイオー
ド８と定電圧手段との該直列接続体の他端と前記パルス
トランスの２次側巻線の前記一端と第１のコンデンサ７
との接続点に接続されたインダクタンス素子１０と、該
第２のダイオード８と該定電圧手段との直列接続体と該
インダクタンス素子１０との接続点においてアノード側
を接続された第３のダイオード１１と、該インダクタン
ス素子１０と該パルストランスの２次側巻線の前記他端
との接続点と該第３のダイオードのカソード側との間に
接続された第２のコンデンサ１２とを備えた。
荷を大きくしても発生ロスの小さいＤＣ／ＤＣコンバー
タ装置を提供する。 【解決手段】 フライバック方式ＤＣ／ＤＣコンバータ
装置において、第２のダイオード８と、該第２のダイオ
ード８に直列接続された定電圧手段と、前記第２のダイ
オードと該定電圧手段との直列接続体の一端を該第１の
ダイオードのアノード側に接続し、前記第２のダイオー
ド８と定電圧手段との該直列接続体の他端と前記パルス
トランスの２次側巻線の前記一端と第１のコンデンサ７
との接続点に接続されたインダクタンス素子１０と、該
第２のダイオード８と該定電圧手段との直列接続体と該
インダクタンス素子１０との接続点においてアノード側
を接続された第３のダイオード１１と、該インダクタン
ス素子１０と該パルストランスの２次側巻線の前記他端
との接続点と該第３のダイオードのカソード側との間に
接続された第２のコンデンサ１２とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体スイッチン
グ素子を使用したＤＣ／ＤＣコンバータ装置に関するも
のである。
グ素子を使用したＤＣ／ＤＣコンバータ装置に関するも
のである。
【０００２】
【従来の技術】図５は特公平７−８３５９４に記載され
た従来のＤＣ／ＤＣコンバータ装置の構成を示してい
る。図５において１０１は１次側直流電源、１０２
（ａ）はトランスの１次側巻線、１０２（ｂ）はトラン
スの２次側巻線、１０３は主トランジスタ、１０４は第
１のダイオード、１０５は第２のダイオード、１０６は
第１のコンデンサ、１０７は第２のコンデンサ、１０８
は制御回路、１０９は第１のツェナーダイオード、１１
０は第２のツェナーダイオード、１１１は第１の負荷、
１１２は第２の負荷、１１３は可変抵抗、１１４および
１１５は抵抗を示している。制御回路１０８は主トラン
ジスタ１０３をオン・オフ制御することによりトランス
１０２（ａ）の１次側巻線に流れる電流を断続し、トラ
ンス１０２（ｂ）の２次側巻線に誘起電圧を発生させ
る。第１のダイオード１０４、第２のダイオード１０
５、および第１のコンデンサ１０６、第２のコンデンサ
１０７はその誘起電圧を整流平滑しＯＵＴ１に所定の正
の直流電圧を発生させる。これにより第１の負荷１１１
および第１のツェナーダイオード１０９を介して負荷電
流ＩＬ１が流れる。このことよりＢ点の電位は負の定電
圧即ち第１のツェナーダイオード１０９のツェナー電圧
となる。また抵抗１１５を通して第２のツェナーダイオ
ード１１０にツェナー電流が流れ、Ｃ点の電位が正の定
電圧即ち第２のツェナーダイオード１１０のツェナー電
圧となる。したがって端子ＯＵＴ２にはＢ点〜Ｃ点間の
電位差の可変抵抗１１３による分圧値に相当する電圧が
生じる。これによりトランスの２次側巻線から電圧値の
異なる２つの直流出力電圧源を作り出している。
た従来のＤＣ／ＤＣコンバータ装置の構成を示してい
る。図５において１０１は１次側直流電源、１０２
（ａ）はトランスの１次側巻線、１０２（ｂ）はトラン
スの２次側巻線、１０３は主トランジスタ、１０４は第
１のダイオード、１０５は第２のダイオード、１０６は
第１のコンデンサ、１０７は第２のコンデンサ、１０８
は制御回路、１０９は第１のツェナーダイオード、１１
０は第２のツェナーダイオード、１１１は第１の負荷、
１１２は第２の負荷、１１３は可変抵抗、１１４および
１１５は抵抗を示している。制御回路１０８は主トラン
ジスタ１０３をオン・オフ制御することによりトランス
１０２（ａ）の１次側巻線に流れる電流を断続し、トラ
ンス１０２（ｂ）の２次側巻線に誘起電圧を発生させ
る。第１のダイオード１０４、第２のダイオード１０
５、および第１のコンデンサ１０６、第２のコンデンサ
１０７はその誘起電圧を整流平滑しＯＵＴ１に所定の正
の直流電圧を発生させる。これにより第１の負荷１１１
および第１のツェナーダイオード１０９を介して負荷電
流ＩＬ１が流れる。このことよりＢ点の電位は負の定電
圧即ち第１のツェナーダイオード１０９のツェナー電圧
となる。また抵抗１１５を通して第２のツェナーダイオ
ード１１０にツェナー電流が流れ、Ｃ点の電位が正の定
電圧即ち第２のツェナーダイオード１１０のツェナー電
圧となる。したがって端子ＯＵＴ２にはＢ点〜Ｃ点間の
電位差の可変抵抗１１３による分圧値に相当する電圧が
生じる。これによりトランスの２次側巻線から電圧値の
異なる２つの直流出力電圧源を作り出している。
【０００３】
【発明が解決しようとする課題】ところで前記従来の構
成である図５においては、パルストランスの２次側巻線
から電圧値の異なる２つの直流出力電圧源を作り出すた
めに抵抗による降下電圧やツェナーダイオードによる降
下電圧を直接に利用しているので、直流出力電圧源の負
荷が大きくなると元来大きかった前記降下電圧分から発
生するロスはさらに大きなものとなるので、直流出力電
圧源の負荷を大きくとれないという問題があった。そこ
で本発明は、上記問題に鑑みてなされたもので、パルス
トランスの２次側巻線から電圧値の異なる直流出力電圧
源を同時に作り、直流出力電圧源の負荷を大きくとれ、
しかも発生するロスを押さえたＤＣ／ＤＣコンバータ装
置を提供することを目的とするものである。
成である図５においては、パルストランスの２次側巻線
から電圧値の異なる２つの直流出力電圧源を作り出すた
めに抵抗による降下電圧やツェナーダイオードによる降
下電圧を直接に利用しているので、直流出力電圧源の負
荷が大きくなると元来大きかった前記降下電圧分から発
生するロスはさらに大きなものとなるので、直流出力電
圧源の負荷を大きくとれないという問題があった。そこ
で本発明は、上記問題に鑑みてなされたもので、パルス
トランスの２次側巻線から電圧値の異なる直流出力電圧
源を同時に作り、直流出力電圧源の負荷を大きくとれ、
しかも発生するロスを押さえたＤＣ／ＤＣコンバータ装
置を提供することを目的とするものである。
【０００４】
【課題を解決するための手段】前記問題を解決するため
本発明は、直流電源の正極側に１次側巻線の一端を接続
されたパルストランスと、該パルストランスの１次側巻
線の他端と前記直流電源の負極側との間に接続された半
導体スイッチング素子と、該パルストランスの２次側巻
線の一端にアノード側を接続された第１のダイオード
と、該第１のダイオードのカソード側と該パルストラン
スの２次側巻線の他端との間に接続された第１のコンデ
ンサと、該第１のコンデンサの端子間電圧を所定の電圧
値になるよう該半導体スイッチング素子のオン・オフ比
率をコントロールする制御回路とを備えたフライバック
方式ＤＣ／ＤＣコンバータ装置において、第２のダイオ
ードと、該第２のダイオードに直列接続された定電圧手
段と、前記第２のダイオードと該定電圧手段との直列接
続体の一端を該第１のダイオードのアノード側に接続
し、前記第２のダイオードと定電圧手段との該直列接続
体の他端と前記パルストランスの２次側巻線の前記一端
と第１のコンデンサとの接続点に接続されたインダクタ
ンス素子と、該第２のダイオードと該定電圧手段との直
列接続体と該インダクタンス素子との接続点においてア
ノード側を接続された第３のダイオードと、該インダク
タンス素子と該パルストランスの２次側巻線の前記他端
との接続点と該第３のダイオードのカソード側との間に
接続された第２のコンデンサとを備えるものである。ま
た、前記フライバック方式ＤＣ／ＤＣコンバータ装置に
おいて、半導体スイッチング素子の一端を直流電源の正
極側に接続し該半導体スイッチング素子の他端をパルス
トランスの１次側巻線の一端に接続した前記半導体スイ
ッチング素子と、該パルストランスの１次側巻線の他端
と前記直流電源の負極側との間に接続された第３のコン
デンサと、前記半導体スイッチング素子と前記パルスト
ランスの１次側巻線との接続点にカソードを接続されア
ノードは該１次側直流電源の負極側に接続された第４の
ダイオードとを備えるものである。
本発明は、直流電源の正極側に１次側巻線の一端を接続
されたパルストランスと、該パルストランスの１次側巻
線の他端と前記直流電源の負極側との間に接続された半
導体スイッチング素子と、該パルストランスの２次側巻
線の一端にアノード側を接続された第１のダイオード
と、該第１のダイオードのカソード側と該パルストラン
スの２次側巻線の他端との間に接続された第１のコンデ
ンサと、該第１のコンデンサの端子間電圧を所定の電圧
値になるよう該半導体スイッチング素子のオン・オフ比
率をコントロールする制御回路とを備えたフライバック
方式ＤＣ／ＤＣコンバータ装置において、第２のダイオ
ードと、該第２のダイオードに直列接続された定電圧手
段と、前記第２のダイオードと該定電圧手段との直列接
続体の一端を該第１のダイオードのアノード側に接続
し、前記第２のダイオードと定電圧手段との該直列接続
体の他端と前記パルストランスの２次側巻線の前記一端
と第１のコンデンサとの接続点に接続されたインダクタ
ンス素子と、該第２のダイオードと該定電圧手段との直
列接続体と該インダクタンス素子との接続点においてア
ノード側を接続された第３のダイオードと、該インダク
タンス素子と該パルストランスの２次側巻線の前記他端
との接続点と該第３のダイオードのカソード側との間に
接続された第２のコンデンサとを備えるものである。ま
た、前記フライバック方式ＤＣ／ＤＣコンバータ装置に
おいて、半導体スイッチング素子の一端を直流電源の正
極側に接続し該半導体スイッチング素子の他端をパルス
トランスの１次側巻線の一端に接続した前記半導体スイ
ッチング素子と、該パルストランスの１次側巻線の他端
と前記直流電源の負極側との間に接続された第３のコン
デンサと、前記半導体スイッチング素子と前記パルスト
ランスの１次側巻線との接続点にカソードを接続されア
ノードは該１次側直流電源の負極側に接続された第４の
ダイオードとを備えるものである。
【０００５】請求項１記載の構成において、フライバッ
ク方式ＤＣ／ＤＣコンバータ装置は、半導体スイッチン
グ素子のオン時に１次側直流電源から供給されたエネル
ギーをパルストランス内部において磁気エネルギーとし
て蓄え、この蓄えた磁気エネルギーを半導体スイッチン
グ素子のオフ時にパルストランスの各２次側巻線と各ダ
イオードと各コンデンサとにより構成される各２次側直
流出力電圧源に放電する。ここで各２次側直流出力電圧
源のうちどれか１つの電圧値を直接にコントロールすれ
ば、他の２次側直流出力電圧源もパルストランスの各２
次側巻線数に対応した電圧値となるよう間接的にコント
ロールされる。このようにして請求項１記載の構成にお
ける第１のコンデンサの端子間電圧は、直接にあるいは
間接的に制御されて所定の電圧値となっている。ここで
１次側直流電源の電圧値をＶ１，パルストランスの１次
側巻線数をＮ１、第１のコンデンサに対応したパルスト
ランスの２次側巻線数をＮ２とすると、半導体スイッチ
ング素子のオン時にパルストランスの２次側巻線間にお
いて、Ｖ２ｏｎ（＝Ｖ１×Ｎ２／Ｎ１）の電圧が発生す
る。この電圧Ｖ２ｏｎによりインダクタンス素子、定電
圧回路（定電圧値をＶｃｏｎｔとする）、第２のダイオ
ードへと流れる電流ＩＬが発生する。そうして半導体ス
イッチング素子がオフする直前のこの電流値をＩＬｐと
し、インダクタンス素子のインダクタンス値をＬとする
と、半導体スイッチング素子のオン期間中（オン時間を
Ｔｏｎとする）においてインダクタンス素子の内部に磁
気エネルギー
ク方式ＤＣ／ＤＣコンバータ装置は、半導体スイッチン
グ素子のオン時に１次側直流電源から供給されたエネル
ギーをパルストランス内部において磁気エネルギーとし
て蓄え、この蓄えた磁気エネルギーを半導体スイッチン
グ素子のオフ時にパルストランスの各２次側巻線と各ダ
イオードと各コンデンサとにより構成される各２次側直
流出力電圧源に放電する。ここで各２次側直流出力電圧
源のうちどれか１つの電圧値を直接にコントロールすれ
ば、他の２次側直流出力電圧源もパルストランスの各２
次側巻線数に対応した電圧値となるよう間接的にコント
ロールされる。このようにして請求項１記載の構成にお
ける第１のコンデンサの端子間電圧は、直接にあるいは
間接的に制御されて所定の電圧値となっている。ここで
１次側直流電源の電圧値をＶ１，パルストランスの１次
側巻線数をＮ１、第１のコンデンサに対応したパルスト
ランスの２次側巻線数をＮ２とすると、半導体スイッチ
ング素子のオン時にパルストランスの２次側巻線間にお
いて、Ｖ２ｏｎ（＝Ｖ１×Ｎ２／Ｎ１）の電圧が発生す
る。この電圧Ｖ２ｏｎによりインダクタンス素子、定電
圧回路（定電圧値をＶｃｏｎｔとする）、第２のダイオ
ードへと流れる電流ＩＬが発生する。そうして半導体ス
イッチング素子がオフする直前のこの電流値をＩＬｐと
し、インダクタンス素子のインダクタンス値をＬとする
と、半導体スイッチング素子のオン期間中（オン時間を
Ｔｏｎとする）においてインダクタンス素子の内部に磁
気エネルギー
【０００６】（１／２）×Ｌ×ＩＬｐ×ＩＬｐ＝（１／
２）×ＩＬｐ×（Ｖ２ｏｎ−Ｖｃｏｎｔ）×Ｔｏｎ が蓄えられることになる。また半導体スイッチング素子
のオン期間中に定電圧回路内において発生するロスは （１／２）×ＩＬｐ×Ｖｃｏｎｔ×Ｔｏｎ となるが、ＶｃｏｎｔがＶ２ｏｎに比較し十分に小さい
ので、このロスはインダクタンス素子内部に蓄えられた
磁気エネルギーに比較し十分に小さな値となる。また当
然のことであるがこの磁気エネルギーはパルストランス
を介して１次側直流電源より供給されている。半導体ス
イッチング素子がオフするとパルストランスの内部に蓄
えられた磁気エネルギーの各２次側直流電圧源への放電
が開始される。この放電期間中、パルストランスの各２
次側巻線間電圧はそれぞれに所定の電圧値に維持され
る。請求項１記載の構成における第１のコンデンサの端
子間電圧（この電圧値をＶｃとする）に対応したパルス
トランスの２次側巻線電圧値Ｖ２ｏｆｆは、第１のダイ
オードの順電圧をＶｆ１とすると、Ｖ２ｏｆｆ＝Ｖｃ＋
Ｖｆ１ となっている。
２）×ＩＬｐ×（Ｖ２ｏｎ−Ｖｃｏｎｔ）×Ｔｏｎ が蓄えられることになる。また半導体スイッチング素子
のオン期間中に定電圧回路内において発生するロスは （１／２）×ＩＬｐ×Ｖｃｏｎｔ×Ｔｏｎ となるが、ＶｃｏｎｔがＶ２ｏｎに比較し十分に小さい
ので、このロスはインダクタンス素子内部に蓄えられた
磁気エネルギーに比較し十分に小さな値となる。また当
然のことであるがこの磁気エネルギーはパルストランス
を介して１次側直流電源より供給されている。半導体ス
イッチング素子がオフするとパルストランスの内部に蓄
えられた磁気エネルギーの各２次側直流電圧源への放電
が開始される。この放電期間中、パルストランスの各２
次側巻線間電圧はそれぞれに所定の電圧値に維持され
る。請求項１記載の構成における第１のコンデンサの端
子間電圧（この電圧値をＶｃとする）に対応したパルス
トランスの２次側巻線電圧値Ｖ２ｏｆｆは、第１のダイ
オードの順電圧をＶｆ１とすると、Ｖ２ｏｆｆ＝Ｖｃ＋
Ｖｆ１ となっている。
【０００７】半導体スイッチング素子のオン期間中に蓄
えられたインダクタンス素子内部の磁気エネルギーも、
前記放電期間中において放電される。このインダクタン
ス素子内部の磁気エネルギーの放電は、インダクタンス
素子を流れる電流ＩＬによりこの電流ＩＬの供給を受け
ている部分に対し行われる。この放電の際のインダクタ
ンス素子の端子間電圧値ＶＬは請求項１記載の構成にお
ける第２のダイオードの順電圧をＶｆ２とするとＶＬ＝
Ｖ２ｏｆｆ＋Ｖｃｏｎｔ＋Ｖｆ２ となっている。これ
により第２のコンデンサの端子間電圧Ｖｏｕｔは、第３
のダイオードの順電圧をＶｆ３とすると
えられたインダクタンス素子内部の磁気エネルギーも、
前記放電期間中において放電される。このインダクタン
ス素子内部の磁気エネルギーの放電は、インダクタンス
素子を流れる電流ＩＬによりこの電流ＩＬの供給を受け
ている部分に対し行われる。この放電の際のインダクタ
ンス素子の端子間電圧値ＶＬは請求項１記載の構成にお
ける第２のダイオードの順電圧をＶｆ２とするとＶＬ＝
Ｖ２ｏｆｆ＋Ｖｃｏｎｔ＋Ｖｆ２ となっている。これ
により第２のコンデンサの端子間電圧Ｖｏｕｔは、第３
のダイオードの順電圧をＶｆ３とすると
【０００８】 Ｖｏｕｔ＝ＶＬ−Ｖｆ３ ＝（Ｖ２ｏｆｆ＋Ｖｃｏｎｔ＋Ｖｆ２）−Ｖｆ３ ＝Ｖ２ｏｆｆ＋Ｖｃｏｎｔ＋Ｖｆ２−Ｖｆ３ ＝（Ｖｃ＋Ｖｆ１）＋Ｖｃｏｎｔ＋Ｖｆ２−Ｖｆ３ ＝Ｖｃ＋Ｖｆ１＋Ｖｃｏｎｔ＋Ｖｆ２−Ｖｆ３ ここでＶｆ１、Ｖｆ２、Ｖｆ３とは、ほぼ等しいことか
らこれをまとめてＶｆとおくと Ｖｏｕｔ＝Ｖｃ＋Ｖｃｏｎｔ＋Ｖｆ （１） となる。第２のコンデンサの端子間電圧値が式（１）記
載の電圧値より低くなればインダクタンス素子を流れる
電流ＩＬによりすぐに充電が行われ（この場合、放電期
間中は定電圧回路内でのロスは発生しない）、逆に第２
のコンデンサの端子間電圧値が式（１）記載の電圧値よ
り高くなればインダクタンス素子を流れる電流ＩＬから
の充電はストップし、この際のインダクタンス素子内部
の磁気エネルギー放電は第１のコンデンサに対してか、
あるいはパルストランスを介して他の２次側直流出力電
圧源に対して行われる（この場合、放電期間中は定電圧
回路内で１部ロスは発生するがその量は少なく、また第
１のコンデンサを直流電源とする負荷の大小とはまった
く無関係である）。従って第２のコンデンサの端子間電
圧値は式（１）記載の電圧値に維持されることになり第
１のコンデンサの端子間電圧値Ｖｃよりも（Ｖｃｏｎｔ
＋Ｖｆ）だけ高い直流出力電圧源が作り出せることにな
る。従って第１のコンデンサによる直流出力電圧源に対
しては負荷の制約がなく、また定電圧回路内において発
生するロスも少なく押さえられている。
らこれをまとめてＶｆとおくと Ｖｏｕｔ＝Ｖｃ＋Ｖｃｏｎｔ＋Ｖｆ （１） となる。第２のコンデンサの端子間電圧値が式（１）記
載の電圧値より低くなればインダクタンス素子を流れる
電流ＩＬによりすぐに充電が行われ（この場合、放電期
間中は定電圧回路内でのロスは発生しない）、逆に第２
のコンデンサの端子間電圧値が式（１）記載の電圧値よ
り高くなればインダクタンス素子を流れる電流ＩＬから
の充電はストップし、この際のインダクタンス素子内部
の磁気エネルギー放電は第１のコンデンサに対してか、
あるいはパルストランスを介して他の２次側直流出力電
圧源に対して行われる（この場合、放電期間中は定電圧
回路内で１部ロスは発生するがその量は少なく、また第
１のコンデンサを直流電源とする負荷の大小とはまった
く無関係である）。従って第２のコンデンサの端子間電
圧値は式（１）記載の電圧値に維持されることになり第
１のコンデンサの端子間電圧値Ｖｃよりも（Ｖｃｏｎｔ
＋Ｖｆ）だけ高い直流出力電圧源が作り出せることにな
る。従って第１のコンデンサによる直流出力電圧源に対
しては負荷の制約がなく、また定電圧回路内において発
生するロスも少なく押さえられている。
【０００９】また請求項２記載の構成におけるフライバ
ック方式ＤＣ／ＤＣコンバータ装置は、半導体スイッチ
ング素子のオン時にパルストランス１次側巻線を流れる
電流が第３のコンデンサを充電しかつ１次側直流電源か
ら供給されたエネルギーをパルストランス内部において
磁気エネルギーとして蓄え、この蓄えた磁気エネルギー
を半導体スイッチング素子のオフ時にパルストランスの
各２次側巻線と各ダイオードと各コンデンサとにより構
成される各２次側直流出力電圧源および第３のコンデン
サに放電する。ここで第３のコンデンサの端子間電圧値
をコントロールすれば、各２次側直流出力電圧源もパル
ストランスの各２次側巻線数に対応した電圧値となるよ
う間接的にコントロールされる。このようにして請求項
２記載の構成における第１のコンデンサの端子間電圧
は、間接的に制御されて所定の電圧値となっている。こ
こで１次側直流電源の電圧値をＶ１，パルストランスの
１次側巻線数をＮ１、第１のコンデンサに対応した２次
側巻線数をＮ２、第３のコンデンサの端子間電圧値をＶ
０とすると半導体スイッチング素子のオン時にパルスト
ランスの２次側巻線間において、 Ｖ２ｏｎ’＝（Ｖ１−Ｖ０）×Ｎ２／Ｎ１ の電圧が発生する。この電圧Ｖ２ｏｎ’によりインダク
タンス素子、定電圧回路、第２のダイオードへと流れる
電流ＩＬが発生する。そうして半導体スイッチング素子
がオフする直前のこの電流値をＩＬｐとし、インダクタ
ンス素子のインダクタンス値をＬとすると、半導体スイ
ッチング素子のオン期間中でインダクタンス素子の内部
に磁気エネルギー（１／２×Ｌ×ＩＬｐ×ＩＬｐ）が蓄
えられることになる。半導体スイッチング素子のオフ時
にこの磁気エネルギーの放電により第２のコンデンサの
端子間電圧を作り出す方法は請求項１記載の場合と同様
である。
ック方式ＤＣ／ＤＣコンバータ装置は、半導体スイッチ
ング素子のオン時にパルストランス１次側巻線を流れる
電流が第３のコンデンサを充電しかつ１次側直流電源か
ら供給されたエネルギーをパルストランス内部において
磁気エネルギーとして蓄え、この蓄えた磁気エネルギー
を半導体スイッチング素子のオフ時にパルストランスの
各２次側巻線と各ダイオードと各コンデンサとにより構
成される各２次側直流出力電圧源および第３のコンデン
サに放電する。ここで第３のコンデンサの端子間電圧値
をコントロールすれば、各２次側直流出力電圧源もパル
ストランスの各２次側巻線数に対応した電圧値となるよ
う間接的にコントロールされる。このようにして請求項
２記載の構成における第１のコンデンサの端子間電圧
は、間接的に制御されて所定の電圧値となっている。こ
こで１次側直流電源の電圧値をＶ１，パルストランスの
１次側巻線数をＮ１、第１のコンデンサに対応した２次
側巻線数をＮ２、第３のコンデンサの端子間電圧値をＶ
０とすると半導体スイッチング素子のオン時にパルスト
ランスの２次側巻線間において、 Ｖ２ｏｎ’＝（Ｖ１−Ｖ０）×Ｎ２／Ｎ１ の電圧が発生する。この電圧Ｖ２ｏｎ’によりインダク
タンス素子、定電圧回路、第２のダイオードへと流れる
電流ＩＬが発生する。そうして半導体スイッチング素子
がオフする直前のこの電流値をＩＬｐとし、インダクタ
ンス素子のインダクタンス値をＬとすると、半導体スイ
ッチング素子のオン期間中でインダクタンス素子の内部
に磁気エネルギー（１／２×Ｌ×ＩＬｐ×ＩＬｐ）が蓄
えられることになる。半導体スイッチング素子のオフ時
にこの磁気エネルギーの放電により第２のコンデンサの
端子間電圧を作り出す方法は請求項１記載の場合と同様
である。
【００１０】
【発明の実施の形態】以下、本発明の実施例を図に基づ
いて説明する。本発明の第１の実施例の構成を図１に示
す。図１において１は１次側高圧直流電源、２はパルス
トランス１次側巻線、３はＭＯＳ−ＦＥＴトランジス
タ、４はＭＯＳ−ＦＥＴトランジスタのゲート駆動用抵
抗、５はパルストランスの２次側巻線、６は第１のダイ
オード、７は第１のコンデンサ、８は第２のダイオー
ド、９はツェナーダイオード、１０はインダクタンス素
子、１１は第３のダイオード、１２は第２のコンデン
サ、１３は第１のコンデンサ７の端子間電圧検出回路、
１４はコンデンサ７の端子間電圧が所定の電圧値となる
ようにＭＯＳ−ＦＥＴトランジスタ３のオン・オフ時間
を制御する制御回路である。
いて説明する。本発明の第１の実施例の構成を図１に示
す。図１において１は１次側高圧直流電源、２はパルス
トランス１次側巻線、３はＭＯＳ−ＦＥＴトランジス
タ、４はＭＯＳ−ＦＥＴトランジスタのゲート駆動用抵
抗、５はパルストランスの２次側巻線、６は第１のダイ
オード、７は第１のコンデンサ、８は第２のダイオー
ド、９はツェナーダイオード、１０はインダクタンス素
子、１１は第３のダイオード、１２は第２のコンデン
サ、１３は第１のコンデンサ７の端子間電圧検出回路、
１４はコンデンサ７の端子間電圧が所定の電圧値となる
ようにＭＯＳ−ＦＥＴトランジスタ３のオン・オフ時間
を制御する制御回路である。
【００１１】次に動作を説明する。ＭＯＳ−ＦＥＴトラ
ンジスタ３のオン時に１次側高圧直流電源１からパルス
トランス１次側巻線２に供給された１次側電流からこれ
をパルストランス内部において磁気エネルギーとして蓄
え、この蓄えた磁気エネルギーをＭＯＳ−ＦＥＴトラン
ジスタ３のオフ時にパルストランスの２次側巻線５と第
１のダイオード６を流れる２次側電流により第１のコン
デンサ７に放電している。ここで第１のコンデンサ７の
端子間電圧は制御回路１４がＭＯＳ−ＦＥＴトランジス
タ３のオン・オフ時間をコントロールすることで所定の
電圧値（これをＶｃとする）に維持されている。つまり
電圧値が低くなればＭＯＳ−ＦＥＴトランジスタ３のオ
ン時間を長くし、逆に電圧値が高くなればオン時間を短
くすることで、第１のコンデンサ７に放電される前記磁
気エネルギー量をコントロールしている。ここで図２に
示すように１次側高圧直流電源１の電圧値をＶ１，パル
ストランスの１次側巻線２の巻線数をＮ１、パルストラ
ンスの２次側巻線５の巻線数をＮ２とすると、ＭＯＳ−
ＦＥＴトランジスタ３のオン時にパルストランスの２次
側巻線間において、Ｖ２ｏｎ（＝Ｖ１×Ｎ２／Ｎ１）の
電圧が発生する。この電圧Ｖ２ｏｎによりインダクタン
ス素子１０、ツェナーダイオード９（ツェナー電圧をＶ
ｃｏｎｔとする）、第２のダイオード８へと流れる電流
ＩＬが発生する。そうしてＭＯＳ−ＦＥＴトランジスタ
３がオフする直前のこの電流値をＩＬｐとし、インダク
タンス素子１０のインダクタンス値をＬとすると、ＭＯ
Ｓ−ＦＥＴトランジスタ３のオン期間中（オン時間をＴ
ｏｎとする）においてインダクタンス素子１０の内部に
磁気エネルギー
ンジスタ３のオン時に１次側高圧直流電源１からパルス
トランス１次側巻線２に供給された１次側電流からこれ
をパルストランス内部において磁気エネルギーとして蓄
え、この蓄えた磁気エネルギーをＭＯＳ−ＦＥＴトラン
ジスタ３のオフ時にパルストランスの２次側巻線５と第
１のダイオード６を流れる２次側電流により第１のコン
デンサ７に放電している。ここで第１のコンデンサ７の
端子間電圧は制御回路１４がＭＯＳ−ＦＥＴトランジス
タ３のオン・オフ時間をコントロールすることで所定の
電圧値（これをＶｃとする）に維持されている。つまり
電圧値が低くなればＭＯＳ−ＦＥＴトランジスタ３のオ
ン時間を長くし、逆に電圧値が高くなればオン時間を短
くすることで、第１のコンデンサ７に放電される前記磁
気エネルギー量をコントロールしている。ここで図２に
示すように１次側高圧直流電源１の電圧値をＶ１，パル
ストランスの１次側巻線２の巻線数をＮ１、パルストラ
ンスの２次側巻線５の巻線数をＮ２とすると、ＭＯＳ−
ＦＥＴトランジスタ３のオン時にパルストランスの２次
側巻線間において、Ｖ２ｏｎ（＝Ｖ１×Ｎ２／Ｎ１）の
電圧が発生する。この電圧Ｖ２ｏｎによりインダクタン
ス素子１０、ツェナーダイオード９（ツェナー電圧をＶ
ｃｏｎｔとする）、第２のダイオード８へと流れる電流
ＩＬが発生する。そうしてＭＯＳ−ＦＥＴトランジスタ
３がオフする直前のこの電流値をＩＬｐとし、インダク
タンス素子１０のインダクタンス値をＬとすると、ＭＯ
Ｓ−ＦＥＴトランジスタ３のオン期間中（オン時間をＴ
ｏｎとする）においてインダクタンス素子１０の内部に
磁気エネルギー
【００１２】 （１／２）×Ｌ×ＩＬｐ×ＩＬｐ＝（１／２）×ＩＬｐ
×（Ｖ２ｏｎ−Ｖｃｏｎｔ）×Ｔｏｎ が蓄えられることになる。またＭＯＳ−ＦＥＴトランジ
スタ３のオン期間中にツェナーダイオード９内において
発生するロスは （１／２）×ＩＬｐ×Ｖｃｏｎｔ×Ｔｏｎ となるが、ＶｃｏｎｔはＶ２ｏｎに比較し十分に小さい
値に設定されているので、このロスはインダクタンス素
子内部に蓄えられた磁気エネルギーに比較し十分に小さ
な値となる。ＭＯＳ−ＦＥＴトランジスタ３がオフする
とパルストランスの内部に蓄えられた磁気エネルギーの
第１のコンデンサ７への放電が開始される。この放電期
間中、パルストランスの２次側巻線５において発生する
電圧は所定の電圧値（Ｖ２ｏｆｆ）に維持される。この
電圧値Ｖ２ｏｆｆは、第１のダイオード６の順電圧をＶ
ｆ１とすると、Ｖ２ｏｆｆ＝Ｖｃ＋Ｖｆ１ となってい
る。ＭＯＳ−ＦＥＴトランジスタ３のオン期間中に蓄え
られたインダクタンス素子１０内部の磁気エネルギー
も、前記放電期間中において放電される。このインダク
タンス素子１０内部の磁気エネルギーの放電は、インダ
クタンス素子１０を流れる電流ＩＬによりこの電流ＩＬ
の供給を受けている部分に対し行われる。この放電の際
のインダクタンス素子１０の端子間電圧値ＶＬは第２の
ダイオード８の順電圧をＶｆ２とするとＶＬ＝Ｖ２ｏｆ
ｆ＋Ｖｃｏｎｔ＋Ｖｆ２ となっている。これにより第
２のコンデンサ１２の端子間電圧Ｖｏｕｔは、第３のダ
イオード１１の順電圧をＶｆ３とすると
×（Ｖ２ｏｎ−Ｖｃｏｎｔ）×Ｔｏｎ が蓄えられることになる。またＭＯＳ−ＦＥＴトランジ
スタ３のオン期間中にツェナーダイオード９内において
発生するロスは （１／２）×ＩＬｐ×Ｖｃｏｎｔ×Ｔｏｎ となるが、ＶｃｏｎｔはＶ２ｏｎに比較し十分に小さい
値に設定されているので、このロスはインダクタンス素
子内部に蓄えられた磁気エネルギーに比較し十分に小さ
な値となる。ＭＯＳ−ＦＥＴトランジスタ３がオフする
とパルストランスの内部に蓄えられた磁気エネルギーの
第１のコンデンサ７への放電が開始される。この放電期
間中、パルストランスの２次側巻線５において発生する
電圧は所定の電圧値（Ｖ２ｏｆｆ）に維持される。この
電圧値Ｖ２ｏｆｆは、第１のダイオード６の順電圧をＶ
ｆ１とすると、Ｖ２ｏｆｆ＝Ｖｃ＋Ｖｆ１ となってい
る。ＭＯＳ−ＦＥＴトランジスタ３のオン期間中に蓄え
られたインダクタンス素子１０内部の磁気エネルギー
も、前記放電期間中において放電される。このインダク
タンス素子１０内部の磁気エネルギーの放電は、インダ
クタンス素子１０を流れる電流ＩＬによりこの電流ＩＬ
の供給を受けている部分に対し行われる。この放電の際
のインダクタンス素子１０の端子間電圧値ＶＬは第２の
ダイオード８の順電圧をＶｆ２とするとＶＬ＝Ｖ２ｏｆ
ｆ＋Ｖｃｏｎｔ＋Ｖｆ２ となっている。これにより第
２のコンデンサ１２の端子間電圧Ｖｏｕｔは、第３のダ
イオード１１の順電圧をＶｆ３とすると
【００１３】 Ｖｏｕｔ＝ＶＬ−Ｖｆ３ ＝（Ｖ２ｏｆｆ＋Ｖｃｏｎｔ＋Ｖｆ２）−Ｖｆ３ ＝Ｖ２ｏｆｆ＋Ｖｃｏｎｔ＋Ｖｆ２−Ｖｆ３ ＝（Ｖｃ＋Ｖｆ１）＋Ｖｃｏｎｔ＋Ｖｆ２−Ｖｆ３ ＝Ｖｃ＋Ｖｆ１＋Ｖｃｏｎｔ＋Ｖｆ２−Ｖｆ３ ここでＶｆ１、Ｖｆ２、Ｖｆ３とは、ほぼ等しいことか
らこれをまとめてＶｆとおくと Ｖｏｕｔ＝Ｖｃ＋Ｖｃｏｎｔ＋Ｖｆ となる。第２のコンデンサ１２の端子間電圧値が前記Ｖ
ｏｕｔより低くなればインダクタンス素子１０を流れる
電流ＩＬによりすぐに充電（図２中の充電ルート１によ
る）が行われ（この場合ツェナーダイオード９内におい
てロスは発生しない）、逆に第２のコンデンサ１２の端
子間電圧値がＶｏｕｔより高くなればインダクタンス素
子を流れる電流ＩＬからの充電はストップし、この際の
インダクタンス素子内部の磁気エネルギー放電は第１の
コンデンサ７（図２中の充電ルート２による）に対して
行われる（この場合、放電エネルギーの１部がツェナー
ダイオード９内でのロスとなる）。従って第２のコンデ
ンサ１２の端子間電圧値はＶｏｕｔに維持されることに
なり、第１のコンデンサ７の端子間電圧値Ｖｃよりも
（Ｖｃｏｎｔ＋Ｖｆ）だけ高い直流出力電圧源が作り出
せることになる。
らこれをまとめてＶｆとおくと Ｖｏｕｔ＝Ｖｃ＋Ｖｃｏｎｔ＋Ｖｆ となる。第２のコンデンサ１２の端子間電圧値が前記Ｖ
ｏｕｔより低くなればインダクタンス素子１０を流れる
電流ＩＬによりすぐに充電（図２中の充電ルート１によ
る）が行われ（この場合ツェナーダイオード９内におい
てロスは発生しない）、逆に第２のコンデンサ１２の端
子間電圧値がＶｏｕｔより高くなればインダクタンス素
子を流れる電流ＩＬからの充電はストップし、この際の
インダクタンス素子内部の磁気エネルギー放電は第１の
コンデンサ７（図２中の充電ルート２による）に対して
行われる（この場合、放電エネルギーの１部がツェナー
ダイオード９内でのロスとなる）。従って第２のコンデ
ンサ１２の端子間電圧値はＶｏｕｔに維持されることに
なり、第１のコンデンサ７の端子間電圧値Ｖｃよりも
（Ｖｃｏｎｔ＋Ｖｆ）だけ高い直流出力電圧源が作り出
せることになる。
【００１４】次に本発明の第２の実施例の構成を図３に
示す。図３において１は１次側高圧直流電源、２はパル
ストランス１次側巻線、３はＭＯＳ−ＦＥＴトランジス
タ、４はＭＯＳ−ＦＥＴトランジスタのゲート駆動用抵
抗、５はパルストランスの２次側巻線、６は第１のダイ
オード、７は第１のコンデンサ、８は第２のダイオー
ド、９はツェナーダイオード、１０はインダクタンス素
子、１１は第３のダイオード、１２は第２のコンデン
サ、１３ａは第３のコンデンサ１５の端子間電圧検出回
路、１４はコンデンサ１５の端子間電圧が所定の電圧値
となるようにＭＯＳ−ＦＥＴトランジスタ３のオン・オ
フ時間を制御する制御回路、１５は第３のコンデンサ、
１６は第４のダイオードである。 ＭＯＳ−ＦＥＴトラ
ンジスタ３のオン時にパルストランス１次側巻線２を流
れる電流が第３のコンデンサ１５を充電（図４中の充電
ルート１）し、かつこの電流により１次側高圧直流電源
１から供給されたエネルギーをパルストランス内部にお
いて磁気エネルギーとして蓄え、この蓄えた磁気エネル
ギーをＭＯＳ−ＦＥＴトランジスタ３のオフ時にパルス
トランスの２次側巻線５と第１のダイオード６とを流れ
る２次側電流により第１のコンデンサ７に放電（図４中
の充電ルート２）し、かつパルストランスの１次側巻線
２と第４のダイオード１６とを流れる電流により第３の
コンデンサ１５に放電（図４中の充電ルート３）する。
ここで第３のコンデンサ１５の端子間電圧を所定の電圧
値となるようにコントロールすれば、２次側直流出力電
圧源となる第１のコンデンサ７の端子間電圧値もパルス
トランスの２次側巻線５の巻線数に対応した電圧値とな
るよう間接的にコントロールされる。このようにして第
１のコンデンサ７の端子間電圧は、間接的に制御されて
所定の電圧値となっている。ここで１次側高圧直流電源
１の電圧値をＶ１，パルストランスの１次側巻線２の巻
線数をＮ１、パルストランスの２次側巻線５の巻線数を
Ｎ２、第３のコンデンサ１５の端子間電圧値をＶ０とす
るとＭＯＳ−ＦＥＴトランジスタ３のオン時にパルスト
ランスの２次側巻線５の巻線間において、
示す。図３において１は１次側高圧直流電源、２はパル
ストランス１次側巻線、３はＭＯＳ−ＦＥＴトランジス
タ、４はＭＯＳ−ＦＥＴトランジスタのゲート駆動用抵
抗、５はパルストランスの２次側巻線、６は第１のダイ
オード、７は第１のコンデンサ、８は第２のダイオー
ド、９はツェナーダイオード、１０はインダクタンス素
子、１１は第３のダイオード、１２は第２のコンデン
サ、１３ａは第３のコンデンサ１５の端子間電圧検出回
路、１４はコンデンサ１５の端子間電圧が所定の電圧値
となるようにＭＯＳ−ＦＥＴトランジスタ３のオン・オ
フ時間を制御する制御回路、１５は第３のコンデンサ、
１６は第４のダイオードである。 ＭＯＳ−ＦＥＴトラ
ンジスタ３のオン時にパルストランス１次側巻線２を流
れる電流が第３のコンデンサ１５を充電（図４中の充電
ルート１）し、かつこの電流により１次側高圧直流電源
１から供給されたエネルギーをパルストランス内部にお
いて磁気エネルギーとして蓄え、この蓄えた磁気エネル
ギーをＭＯＳ−ＦＥＴトランジスタ３のオフ時にパルス
トランスの２次側巻線５と第１のダイオード６とを流れ
る２次側電流により第１のコンデンサ７に放電（図４中
の充電ルート２）し、かつパルストランスの１次側巻線
２と第４のダイオード１６とを流れる電流により第３の
コンデンサ１５に放電（図４中の充電ルート３）する。
ここで第３のコンデンサ１５の端子間電圧を所定の電圧
値となるようにコントロールすれば、２次側直流出力電
圧源となる第１のコンデンサ７の端子間電圧値もパルス
トランスの２次側巻線５の巻線数に対応した電圧値とな
るよう間接的にコントロールされる。このようにして第
１のコンデンサ７の端子間電圧は、間接的に制御されて
所定の電圧値となっている。ここで１次側高圧直流電源
１の電圧値をＶ１，パルストランスの１次側巻線２の巻
線数をＮ１、パルストランスの２次側巻線５の巻線数を
Ｎ２、第３のコンデンサ１５の端子間電圧値をＶ０とす
るとＭＯＳ−ＦＥＴトランジスタ３のオン時にパルスト
ランスの２次側巻線５の巻線間において、
【００１５】Ｖ２ｏｎ’＝（Ｖ１−Ｖ０）×Ｎ２／Ｎ１ の電圧が発生する。この電圧Ｖ２ｏｎ’によりインダク
タンス素子１０、ツェナーダイオード９、第２のダイオ
ード８へと流れる電流ＩＬが発生する。そうしてＭＯＳ
−ＦＥＴトランジスタ３がオフする直前のこの電流値を
ＩＬｐとし、インダクタンス素子１０のインダクタンス
値をＬとすると、ＭＯＳ−ＦＥＴトランジスタ３のオン
期間中においてインダクタンス素子１０の内部に磁気エ
ネルギー（１／２×Ｌ×ＩＬｐ×ＩＬｐ）が蓄えられる
ことになる。ＭＯＳ−ＦＥＴトランジスタ３のオフ時に
このインダクタンス素子１０に蓄えられた磁気エネルギ
ーの放電により第２のコンデンサ１２の端子間電圧を作
り出す方法は図１の構成例と同様である。
タンス素子１０、ツェナーダイオード９、第２のダイオ
ード８へと流れる電流ＩＬが発生する。そうしてＭＯＳ
−ＦＥＴトランジスタ３がオフする直前のこの電流値を
ＩＬｐとし、インダクタンス素子１０のインダクタンス
値をＬとすると、ＭＯＳ−ＦＥＴトランジスタ３のオン
期間中においてインダクタンス素子１０の内部に磁気エ
ネルギー（１／２×Ｌ×ＩＬｐ×ＩＬｐ）が蓄えられる
ことになる。ＭＯＳ−ＦＥＴトランジスタ３のオフ時に
このインダクタンス素子１０に蓄えられた磁気エネルギ
ーの放電により第２のコンデンサ１２の端子間電圧を作
り出す方法は図１の構成例と同様である。
【００１６】
【発明の効果】以上述べたように本発明によれば、パル
ストランスの２次側巻線から電圧値の異なる直流出力電
圧源を同時に作り出すことができ、しかもその方法とし
てＤＣ／ＤＣコンバータ装置における半導体スイッチン
グ素子のオン時においてインダクタンス素子に蓄えられ
た磁気エネルギーを利用していることでロスを小さく押
さえており、従って前記直流出力電圧源の負荷を大きく
とれるという効果がある。
ストランスの２次側巻線から電圧値の異なる直流出力電
圧源を同時に作り出すことができ、しかもその方法とし
てＤＣ／ＤＣコンバータ装置における半導体スイッチン
グ素子のオン時においてインダクタンス素子に蓄えられ
た磁気エネルギーを利用していることでロスを小さく押
さえており、従って前記直流出力電圧源の負荷を大きく
とれるという効果がある。
【図１】 本発明の第１の実施例におけるＤＣ／ＤＣコ
ンバータ装置の構成図
ンバータ装置の構成図
【図２】 図１の構成において各部動作説明図
【図３】 本発明の第２の実施例におけるＤＣ／ＤＣコ
ンバータ装置の構成図
ンバータ装置の構成図
【図４】 図３の構成において各部動作説明図
【図５】 従来例におけるＤＣ／ＤＣコンバータ装置の
構成図
構成図
【符号の説明】 １ 直流電源 ２ パルストランスの１次側巻線 ３ ＭＯＳＦＥＴトランジスタ ４ ＭＯＳＦＥＴトランジスタのゲート駆動用抵抗 ５ パルストランスの２次側巻線 ６、８、１１、１６ ダイオード ７、１２、１５ コンデンサ ９ ツェナーダイオード １０ インダクタンス素子 １３、１３ａ 電圧検出回路 １４ 制御回路
Claims (2)
- 【請求項１】 直流電源の正極側に１次側巻線の一端を
接続されたパルストランスと、該パルストランスの１次
側巻線の他端と前記直流電源の負極側との間に接続され
た半導体スイッチング素子と、該パルストランスの２次
側巻線の一端にアノード側を接続された第１のダイオー
ドと、該第１のダイオードのカソード側と該パルストラ
ンスの２次側巻線の他端との間に接続された第１のコン
デンサと、該第１のコンデンサの端子間電圧を所定の電
圧値になるよう該半導体スイッチング素子のオン・オフ
比率をコントロールする制御回路とを備えたフライバッ
ク方式ＤＣ／ＤＣコンバータ装置において、 第２のダイオードと、該第２のダイオードに直列接続さ
れた定電圧手段と、前記第２のダイオードと該定電圧手
段との直列接続体の一端を該第１のダイオードのアノー
ド側に接続し、前記第２のダイオードと定電圧手段との
該直列接続体の他端と前記パルストランスの２次側巻線
の前記一端と第１のコンデンサとの接続点に接続された
インダクタンス素子と、該第２のダイオードと該定電圧
手段との直列接続体と該インダクタンス素子との接続点
においてアノード側を接続された第３のダイオードと、
該インダクタンス素子と該パルストランスの２次側巻線
の前記他端との接続点と該第３のダイオードのカソード
側との間に接続された第２のコンデンサとを備えたこと
を特徴とするＤＣ／ＤＣコンバータ装置。 - 【請求項２】 前記フライバック方式ＤＣ／ＤＣコンバ
ータ装置において、 半導体スイッチング素子の一端を直流電源の正極側に接
続し該半導体スイッチング素子の他端をパルストランス
の１次側巻線の一端に接続した前記半導体スイッチング
素子と、該パルストランスの１次側巻線の他端と前記直
流電源の負極側との間に接続された第３のコンデンサ
と、前記半導体スイッチング素子と前記パルストランス
の１次側巻線との接続点にカソードを接続されアノード
は該１次側直流電源の負極側に接続された第４のダイオ
ードとを備えたことを特徴とする請求項１に記載のＤＣ
／ＤＣコンバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30918797A JPH11127577A (ja) | 1997-10-22 | 1997-10-22 | Ｄｃ／ｄｃコンバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30918797A JPH11127577A (ja) | 1997-10-22 | 1997-10-22 | Ｄｃ／ｄｃコンバータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11127577A true JPH11127577A (ja) | 1999-05-11 |
Family
ID=17989984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30918797A Pending JPH11127577A (ja) | 1997-10-22 | 1997-10-22 | Ｄｃ／ｄｃコンバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11127577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005245128A (ja) * | 2004-02-26 | 2005-09-08 | Sanken Electric Co Ltd | Ｄｃ−ｄｃコンバータ |
| CN102111073A (zh) * | 2011-03-17 | 2011-06-29 | 浙江工业大学 | 反激式电压转换电路 |
-
1997
- 1997-10-22 JP JP30918797A patent/JPH11127577A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005245128A (ja) * | 2004-02-26 | 2005-09-08 | Sanken Electric Co Ltd | Ｄｃ−ｄｃコンバータ |
| JP4505724B2 (ja) * | 2004-02-26 | 2010-07-21 | サンケン電気株式会社 | Ｄｃ−ｄｃコンバータ |
| CN102111073A (zh) * | 2011-03-17 | 2011-06-29 | 浙江工业大学 | 反激式电压转换电路 |
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