JPH11126120A - バス出力回路 - Google Patents
バス出力回路Info
- Publication number
- JPH11126120A JPH11126120A JP9291252A JP29125297A JPH11126120A JP H11126120 A JPH11126120 A JP H11126120A JP 9291252 A JP9291252 A JP 9291252A JP 29125297 A JP29125297 A JP 29125297A JP H11126120 A JPH11126120 A JP H11126120A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- tri
- input signal
- short
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】たとえバスがショートしても早急にバスのショ
ートを検出し、その後のバスを通して流れる過剰貫通電
流を防止することにより、消費電力の削減および信頼性
の向上を実現する。 【解決手段】イネーブル状態のときにトライステートバ
ッファ１の入力信号ＩＮを共通バス線ＯＵＴに伝達する
トライステートバッファ１と、トライステートバッファ
１の入力信号ＩＮを一定時間遅延させた遅延入力信号を
出力する遅延回路２と、遅延入力信号とトライステート
バッファ１の出力線の信号とを比較して一致するかを検
出するショート検出回路３と、ショート検出回路３によ
る検出の結果、一致しなかった場合に共通バス線ＯＵＴ
のショートとしてトライステートバッファ１を強制的に
ディスエ−ブル状態にするイネーブル解除回路４とを有
する。
ートを検出し、その後のバスを通して流れる過剰貫通電
流を防止することにより、消費電力の削減および信頼性
の向上を実現する。 【解決手段】イネーブル状態のときにトライステートバ
ッファ１の入力信号ＩＮを共通バス線ＯＵＴに伝達する
トライステートバッファ１と、トライステートバッファ
１の入力信号ＩＮを一定時間遅延させた遅延入力信号を
出力する遅延回路２と、遅延入力信号とトライステート
バッファ１の出力線の信号とを比較して一致するかを検
出するショート検出回路３と、ショート検出回路３によ
る検出の結果、一致しなかった場合に共通バス線ＯＵＴ
のショートとしてトライステートバッファ１を強制的に
ディスエ−ブル状態にするイネーブル解除回路４とを有
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置におけるバス出力回路に関する。
置におけるバス出力回路に関する。
【０００２】
【従来の技術】半導体集積回路装置におけるバス出力回
路の従来の技術としては、例えば特開平６−１４９４３
３号公報で開示されているバスドライブ回路がある。
路の従来の技術としては、例えば特開平６−１４９４３
３号公報で開示されているバスドライブ回路がある。
【０００３】図４は、上記公報による従来の技術を示す
回路図である。図４に示すように、トライステートバッ
ファ２９に入力する伝達信号Ｄ１，イネーブル信号ＥＮ
１および他のトライステートバッファ３０，３１から出
力されるショート防止信号３３，３４の論理により、シ
ョートを防止する機能をトライステートバッファに持た
せ、バスのショートを防止している。
回路図である。図４に示すように、トライステートバッ
ファ２９に入力する伝達信号Ｄ１，イネーブル信号ＥＮ
１および他のトライステートバッファ３０，３１から出
力されるショート防止信号３３，３４の論理により、シ
ョートを防止する機能をトライステートバッファに持た
せ、バスのショートを防止している。
【０００４】
【発明が解決しようとする課題】上述した従来の技術に
おいては、１つのバス出力回路に対して他のバス出力回
路からショート防止信号を引き回す必要があり、余分な
配線により集積度が悪化するとともに、ショート防止信
号の配線遅延によってはバスがショートする場合も考え
られる。
おいては、１つのバス出力回路に対して他のバス出力回
路からショート防止信号を引き回す必要があり、余分な
配線により集積度が悪化するとともに、ショート防止信
号の配線遅延によってはバスがショートする場合も考え
られる。
【０００５】本発明は、たとえバスがショートしても早
急にバスのショートを検出し、その後のバスを通して流
れる過剰貫通電流を防止することにより、消費電力の削
減および信頼性の向上をはかるバス出力回路を提供する
ことを目的とする。
急にバスのショートを検出し、その後のバスを通して流
れる過剰貫通電流を防止することにより、消費電力の削
減および信頼性の向上をはかるバス出力回路を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明の第１のバス出力
回路は、複数個のトライステートバッファの出力線が互
いに共通バス線により接続されているバス出力回路にお
いて、前記トライステートバッファへの入力信号を変化
させ、前記変化させた入力信号を一定時間遅延させた信
号と、前記一定時間後の前記トライステートバッファの
出力線の信号とを比較して一致するかを検出することを
特徴とする。
回路は、複数個のトライステートバッファの出力線が互
いに共通バス線により接続されているバス出力回路にお
いて、前記トライステートバッファへの入力信号を変化
させ、前記変化させた入力信号を一定時間遅延させた信
号と、前記一定時間後の前記トライステートバッファの
出力線の信号とを比較して一致するかを検出することを
特徴とする。
【０００７】本発明の第２のバス出力回路は、複数個の
トライステートバッファの出力線が互いに共通バス線に
より接続されているバス出力回路において、前記トライ
ステートバッファへの入力信号を変化させ、前記変化さ
せた入力信号を一定時間遅延させた信号と、前記一定時
間後の前記トライステートバッファの出力線の信号とを
比較して一致するかを検出し、一致しなかった場合に前
記トライステートバッファを強制的にディスエ−ブル状
態にすることを特徴とする。
トライステートバッファの出力線が互いに共通バス線に
より接続されているバス出力回路において、前記トライ
ステートバッファへの入力信号を変化させ、前記変化さ
せた入力信号を一定時間遅延させた信号と、前記一定時
間後の前記トライステートバッファの出力線の信号とを
比較して一致するかを検出し、一致しなかった場合に前
記トライステートバッファを強制的にディスエ−ブル状
態にすることを特徴とする。
【０００８】本発明の第３のバス出力回路は、複数個の
トライステートバッファの出力線が互いに共通バス線に
より接続されているバス出力回路において、イネーブル
状態のときに前記トライステートバッファの入力信号を
前記共通バス線に伝達するトライステートバッファと、
前記トライステートバッファの入力信号を一定時間遅延
させた遅延入力信号を出力する遅延回路と、前記遅延入
力信号と前記トライステートバッファの出力線の信号と
を比較して一致するかを検出するショート検出回路と、
前記ショート検出回路による検出の結果、一致しなかっ
た場合に前記共通バス線のショートとして前記トライス
テートバッファを強制的にディスエ−ブル状態にするイ
ネーブル解除回路と、を有することを特徴とする。
トライステートバッファの出力線が互いに共通バス線に
より接続されているバス出力回路において、イネーブル
状態のときに前記トライステートバッファの入力信号を
前記共通バス線に伝達するトライステートバッファと、
前記トライステートバッファの入力信号を一定時間遅延
させた遅延入力信号を出力する遅延回路と、前記遅延入
力信号と前記トライステートバッファの出力線の信号と
を比較して一致するかを検出するショート検出回路と、
前記ショート検出回路による検出の結果、一致しなかっ
た場合に前記共通バス線のショートとして前記トライス
テートバッファを強制的にディスエ−ブル状態にするイ
ネーブル解除回路と、を有することを特徴とする。
【０００９】本発明の第４のバス出力回路は、本発明の
第１〜第３のバス出力回路において、前記一定時間は、
前記共通バス線にショートが発生していない場合に前記
トライステートバッファの入力信号を前記共通バス線に
伝達するための第１の伝達時間より長く、前記共通バス
線にショートが発生している場合に前記トライステート
バッファの入力信号を前記共通バス線に伝達するための
第２の伝達時間より短いことを特徴とする。
第１〜第３のバス出力回路において、前記一定時間は、
前記共通バス線にショートが発生していない場合に前記
トライステートバッファの入力信号を前記共通バス線に
伝達するための第１の伝達時間より長く、前記共通バス
線にショートが発生している場合に前記トライステート
バッファの入力信号を前記共通バス線に伝達するための
第２の伝達時間より短いことを特徴とする。
【００１０】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。図１は、本発明の一実施の形態を
示す回路図であり、本発明のバス出力回路は、トライス
テートバッファ１と、遅延回路２と、一致回路により構
成されたショート検出回路３と、アンド回路により構成
されたイネーブル解除回路４とから構成される。なお、
ＩＮはバス入力信号，ＯＵＴは共通バス線，ＥＮは外部
イネーブル信号を示している。
を参照して説明する。図１は、本発明の一実施の形態を
示す回路図であり、本発明のバス出力回路は、トライス
テートバッファ１と、遅延回路２と、一致回路により構
成されたショート検出回路３と、アンド回路により構成
されたイネーブル解除回路４とから構成される。なお、
ＩＮはバス入力信号，ＯＵＴは共通バス線，ＥＮは外部
イネーブル信号を示している。
【００１１】図２は、本発明の一実施の形態の通常時の
動作を示すタイムチャートであり、図３は、本発明の一
実施の形態のバスショート時の動作を示すタイムチャー
トである。
動作を示すタイムチャートであり、図３は、本発明の一
実施の形態のバスショート時の動作を示すタイムチャー
トである。
【００１２】次に、本発明の一実施の形態の動作につい
て図１，図２および図３を用いて詳細に説明する。
て図１，図２および図３を用いて詳細に説明する。
【００１３】トライステートバッファ１は、イネーブル
信号Ｎ１がハイレベルの時に、バス入力信号ＩＮを共通
バス線ＯＵＴに伝達する。ここで、バス入力信号ＩＮが
ロウレベルからハイレベルに変化することにより、共通
バス線ＯＵＴがロウレベルからハイレベルに変化する場
合を考える。初期状態においては、ショート検出回路３
の出力Ｎ２はハイレベルになっており、外部イネーブル
信号ＥＮがハイレベルの時にトライステートバッファ１
のイネーブル信号Ｎ１はハイレベルになり、トライステ
ートバッファ１はイネーブル状態になる。
信号Ｎ１がハイレベルの時に、バス入力信号ＩＮを共通
バス線ＯＵＴに伝達する。ここで、バス入力信号ＩＮが
ロウレベルからハイレベルに変化することにより、共通
バス線ＯＵＴがロウレベルからハイレベルに変化する場
合を考える。初期状態においては、ショート検出回路３
の出力Ｎ２はハイレベルになっており、外部イネーブル
信号ＥＮがハイレベルの時にトライステートバッファ１
のイネーブル信号Ｎ１はハイレベルになり、トライステ
ートバッファ１はイネーブル状態になる。
【００１４】バス入力信号ＩＮがハイレベルに変化する
と、通常の場合には図２に示すように、トライステート
バッファ１と共通バス線ＯＵＴの回路定数により決まっ
た一定の遅延時間Ｔ１後に、共通バス線ＯＵＴもハイレ
ベルに変化する。このとき遅延回路２の遅延時間をＴ２
をＴ２≧Ｔ１に設定することにより、ショート検出回路
３は共通バス線ＯＵＴが変化した後に動作することにな
るため影響はない。
と、通常の場合には図２に示すように、トライステート
バッファ１と共通バス線ＯＵＴの回路定数により決まっ
た一定の遅延時間Ｔ１後に、共通バス線ＯＵＴもハイレ
ベルに変化する。このとき遅延回路２の遅延時間をＴ２
をＴ２≧Ｔ１に設定することにより、ショート検出回路
３は共通バス線ＯＵＴが変化した後に動作することにな
るため影響はない。
【００１５】バス入力信号ＩＮの変化により共通バス線
ＯＵＴにショートがおきた場合は、図３に示すように、
バス入力信号ＩＮが共通バス線ＯＵＴに伝達される伝達
時間Ｔ３は、波線で示されているようにＴ１よりも大き
くなる。遅延回路２の遅延時間Ｔ２をＴ２≦Ｔ３に設定
することにより、Ｔ２後にショート検出回路３の出力Ｎ
２はロウレベルになり、イネーブル解除回路４によりト
ライステートバッファ１のイネーブル信号Ｎ１がロウレ
ベルに変化することにより、トライステートバッファ１
のイネーブル状態を強制的に解除する。
ＯＵＴにショートがおきた場合は、図３に示すように、
バス入力信号ＩＮが共通バス線ＯＵＴに伝達される伝達
時間Ｔ３は、波線で示されているようにＴ１よりも大き
くなる。遅延回路２の遅延時間Ｔ２をＴ２≦Ｔ３に設定
することにより、Ｔ２後にショート検出回路３の出力Ｎ
２はロウレベルになり、イネーブル解除回路４によりト
ライステートバッファ１のイネーブル信号Ｎ１がロウレ
ベルに変化することにより、トライステートバッファ１
のイネーブル状態を強制的に解除する。
【００１６】
【発明の効果】本発明は、バス出力回路の入力信号と共
通バス線の論理によりバスのショートを検出し、強制的
にバス出力回路をディスエーブル状態にして、その後の
共通バス線を通して流れる過剰貫通電流を防止すること
により、消費電力の削減および信頼性の向上を実現する
という効果を有する。
通バス線の論理によりバスのショートを検出し、強制的
にバス出力回路をディスエーブル状態にして、その後の
共通バス線を通して流れる過剰貫通電流を防止すること
により、消費電力の削減および信頼性の向上を実現する
という効果を有する。
【図１】本発明の一実施の形態を示す回路図である。
【図２】本発明の一実施の形態の通常時の動作を示すタ
イムチャートである。
イムチャートである。
【図３】本発明の一実施の形態のバスショート時の動作
を示すタイムチャートである。
を示すタイムチャートである。
【図４】従来の技術を示す回路図である。
１ トライステートバッファ ２ 遅延回路 ３ ショート検出回路 ４ イネーブル解除回路 ＩＮ バス入力信号 ＯＵＴ 共通バス線 ＥＮ 外部イネーブル信号
Claims (4)
- 【請求項１】 複数個のトライステートバッファの出力
線が互いに共通バス線により接続されているバス出力回
路において、前記トライステートバッファへの入力信号
を変化させ、前記変化させた入力信号を一定時間遅延さ
せた信号と、前記一定時間後の前記トライステートバッ
ファの出力線の信号とを比較して一致するかを検出する
ことを特徴とするバス出力回路。 - 【請求項２】 複数個のトライステートバッファの出力
線が互いに共通バス線により接続されているバス出力回
路において、前記トライステートバッファへの入力信号
を変化させ、前記変化させた入力信号を一定時間遅延さ
せた信号と、前記一定時間後の前記トライステートバッ
ファの出力線の信号とを比較して一致するかを検出し、
一致しなかった場合に前記トライステートバッファを強
制的にディスエ−ブル状態にすることを特徴とするバス
出力回路。 - 【請求項３】 複数個のトライステートバッファの出力
線が互いに共通バス線により接続されているバス出力回
路において、 イネーブル状態のときに前記トライステートバッファの
入力信号を前記共通バス線に伝達するトライステートバ
ッファと、 前記トライステートバッファの入力信号を一定時間遅延
させた遅延入力信号を出力する遅延回路と、 前記遅延入力信号と前記トライステートバッファの出力
線の信号とを比較して一致するかを検出するショート検
出回路と、 前記ショート検出回路による検出の結果、一致しなかっ
た場合に前記共通バス線のショートとして前記トライス
テートバッファを強制的にディスエ−ブル状態にするイ
ネーブル解除回路と、を有することを特徴とするバス出
力回路。 - 【請求項４】 前記一定時間は、前記共通バス線にショ
ートが発生していない場合に前記トライステートバッフ
ァの入力信号を前記共通バス線に伝達するための第１の
伝達時間より長く、前記共通バス線にショートが発生し
ている場合に前記トライステートバッファの入力信号を
前記共通バス線に伝達するための第２の伝達時間より短
いことを特徴とする請求項１〜３のいずれか１項記載の
バス出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9291252A JPH11126120A (ja) | 1997-10-23 | 1997-10-23 | バス出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9291252A JPH11126120A (ja) | 1997-10-23 | 1997-10-23 | バス出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11126120A true JPH11126120A (ja) | 1999-05-11 |
Family
ID=17766464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9291252A Pending JPH11126120A (ja) | 1997-10-23 | 1997-10-23 | バス出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11126120A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267194A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 入出力装置およびその制御方法 |
-
1997
- 1997-10-23 JP JP9291252A patent/JPH11126120A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267194A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 入出力装置およびその制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010703 |