JPH11121568A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11121568A JPH11121568A JP28634897A JP28634897A JPH11121568A JP H11121568 A JPH11121568 A JP H11121568A JP 28634897 A JP28634897 A JP 28634897A JP 28634897 A JP28634897 A JP 28634897A JP H11121568 A JPH11121568 A JP H11121568A
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Abstract
(57)【要約】
【課題】 半導体集積回路素子の電気特性をウェハ状態
で一括してバーンインする場合に、バンプ１個当たりに
加えられる荷重が小さくても、バンプと電極パッドとが
電気的に確実に接続できるような半導体集積回路装置を
提供する。 【解決手段】 半導体ウェハ１０の上に形成された半導
体集積回路素子の表面に形成されているアルミ合金より
なる第１の導電膜３１の上には部分的に第１の絶縁膜３
２が形成されている。第１の絶縁膜３２の上には第２の
導電膜３３が形成され、該第２の導電膜３３の周辺部に
は第２の絶縁膜３４が形成されている。従って、第２の
導電膜３３の表面は凹凸形状であるから、プローブカー
ド１２のバンプ１７をパッド電極に接触させると、バン
プ１７の先端部は第２の導電膜３３の凸部と接触するの
で、バンプ１７と第２の導電膜３３とが電気的に確実に
接続する。
で一括してバーンインする場合に、バンプ１個当たりに
加えられる荷重が小さくても、バンプと電極パッドとが
電気的に確実に接続できるような半導体集積回路装置を
提供する。 【解決手段】 半導体ウェハ１０の上に形成された半導
体集積回路素子の表面に形成されているアルミ合金より
なる第１の導電膜３１の上には部分的に第１の絶縁膜３
２が形成されている。第１の絶縁膜３２の上には第２の
導電膜３３が形成され、該第２の導電膜３３の周辺部に
は第２の絶縁膜３４が形成されている。従って、第２の
導電膜３３の表面は凹凸形状であるから、プローブカー
ド１２のバンプ１７をパッド電極に接触させると、バン
プ１７の先端部は第２の導電膜３３の凸部と接触するの
で、バンプ１７と第２の導電膜３３とが電気的に確実に
接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウェハ上に
形成された複数の半導体集積回路素子の各電極パッドに
プローブカードの各パッドを接続して、ウェハ状態で一
括してバーンインを行なうことができる半導体集積回路
装置に関する。
形成された複数の半導体集積回路素子の各電極パッドに
プローブカードの各パッドを接続して、ウェハ状態で一
括してバーンインを行なうことができる半導体集積回路
装置に関する。
【０００２】
【従来の技術】従来、半導体集積回路装置は、半導体集
積回路素子とリードフレームとがボンディングワイヤに
よって電気的に接続された後、半導体集積回路素子とリ
ードフレームのリードとが樹脂又はセラミックスにより
封止された状態で供給されて、プリント基板に実装され
る。
積回路素子とリードフレームとがボンディングワイヤに
よって電気的に接続された後、半導体集積回路素子とリ
ードフレームのリードとが樹脂又はセラミックスにより
封止された状態で供給されて、プリント基板に実装され
る。
【０００３】ところが、電子機器の小型化及び低価格化
の要求から、半導体集積回路装置を半導体ウェハから切
り出したままのベアチップ状態で回路基板に実装する方
法が開発されており、品質が保証されたベアチップを低
価格で供給することが望まれている。
の要求から、半導体集積回路装置を半導体ウェハから切
り出したままのベアチップ状態で回路基板に実装する方
法が開発されており、品質が保証されたベアチップを低
価格で供給することが望まれている。
【０００４】ベアチップに対して品質保証を行なうため
には、半導体集積回路素子の電気的特性をウェハ状態で
一括してバーンインを行なう必要がある。
には、半導体集積回路素子の電気的特性をウェハ状態で
一括してバーンインを行なう必要がある。
【０００５】そこで、例えば、NIKKEI MICRODEVICES 19
97年 7月号に記載されているように、半導体集積回路素
子が形成された半導体ウェハを保持するウェハトレイ
と、該ウェハトレイに保持された半導体ウェハと対向す
るように設けられ、該半導体ウェハの半導体集積回路素
子の外部端子と接続されるバンプを有するプローブカー
ドと、ウェハトレイとプローブカードとの間に設けら
れ、ウェハトレイ及びプローブカードと共に密封空間を
形成する環状のシール材とを備えたバーンイン用ウェハ
カセットが提案されている。
97年 7月号に記載されているように、半導体集積回路素
子が形成された半導体ウェハを保持するウェハトレイ
と、該ウェハトレイに保持された半導体ウェハと対向す
るように設けられ、該半導体ウェハの半導体集積回路素
子の外部端子と接続されるバンプを有するプローブカー
ドと、ウェハトレイとプローブカードとの間に設けら
れ、ウェハトレイ及びプローブカードと共に密封空間を
形成する環状のシール材とを備えたバーンイン用ウェハ
カセットが提案されている。
【０００６】以下、前記のバーンイン用ウェハカセット
について、図４及び図５を参照しながら説明する。図４
はバーンイン用ウェハカセットの断面構造を示してお
り、図５はバーンイン用ウェハカセットの部分拡大断面
構造を示している。
について、図４及び図５を参照しながら説明する。図４
はバーンイン用ウェハカセットの断面構造を示してお
り、図５はバーンイン用ウェハカセットの部分拡大断面
構造を示している。
【０００７】図４及び図５に示すように、半導体ウェハ
１０を保持したウェハトレイ１１と、ポリイミド樹脂よ
りなり弾性を有するプローブカード１２を保持した配線
基板１３とが対向するように設けられていると共に、ウ
ェハトレイ１１の周縁部に環状のシール材１４が設けら
れている。
１０を保持したウェハトレイ１１と、ポリイミド樹脂よ
りなり弾性を有するプローブカード１２を保持した配線
基板１３とが対向するように設けられていると共に、ウ
ェハトレイ１１の周縁部に環状のシール材１４が設けら
れている。
【０００８】図５に示すように、半導体ウェハ１０上に
形成されている各半導体集積回路素子は電極パッド１６
を有している。
形成されている各半導体集積回路素子は電極パッド１６
を有している。
【０００９】図４及び図５に示すように、プローブカー
ド１２における、半導体ウェハ１０上の半導体集積回路
素子の電極パッド１６と対応する部位にはバンプ１７が
設けられていると共に、プローブカード１２の周縁部は
剛性のリング１８により保持されている。
ド１２における、半導体ウェハ１０上の半導体集積回路
素子の電極パッド１６と対応する部位にはバンプ１７が
設けられていると共に、プローブカード１２の周縁部は
剛性のリング１８により保持されている。
【００１０】配線基板１３には、一端部が電源電圧、接
地電圧又は信号電圧等の検査用電圧を供給する図示しな
い検査装置に接続される多層配線２０と、該多層配線２
０の他端側とプローブカード１２のバンプ１７とを電気
的に接続する異方導電性ゴム２１とが設けられている。
地電圧又は信号電圧等の検査用電圧を供給する図示しな
い検査装置に接続される多層配線２０と、該多層配線２
０の他端側とプローブカード１２のバンプ１７とを電気
的に接続する異方導電性ゴム２１とが設けられている。
【００１１】ウェハトレイ１１の側面には、図示しない
減圧手段に接続される開閉弁２２が設けられていると共
に、ウェハトレイ１１の上面における半導体ウェハ１０
とシール部材１４との間には、開閉弁２２と連通する環
状の減圧用凹状溝１９が形成されている。
減圧手段に接続される開閉弁２２が設けられていると共
に、ウェハトレイ１１の上面における半導体ウェハ１０
とシール部材１４との間には、開閉弁２２と連通する環
状の減圧用凹状溝１９が形成されている。
【００１２】以上のような構造を有するバーンイン用カ
セットにおいて、ウェハトレイ１１と配線基板１３とを
接近させると、ウェハトレイ１１、プローブカード１２
及びシール部材１４によって密封空間１５が形成され
る。
セットにおいて、ウェハトレイ１１と配線基板１３とを
接近させると、ウェハトレイ１１、プローブカード１２
及びシール部材１４によって密封空間１５が形成され
る。
【００１３】図４に示す状態で、開閉弁２２を図示しな
い減圧手段に接続して密封空間１５を減圧すると、ウェ
ハトレイ１１とプローブカード１２とが一層接近して、
図５に示すように、半導体ウェハ１０上の各半導体集積
回路素子の電極パッド１６とプローブカード１２のバン
プ１７とが電気的に接続する。その後、検査装置から検
査用電圧を半導体ウェハ１０上の各半導体集積回路素子
に印加したり、各半導体集積回路素子からの出力信号を
検査装置に入力したりして、検査装置により各半導体集
積回路素子の電気特性を評価する。
い減圧手段に接続して密封空間１５を減圧すると、ウェ
ハトレイ１１とプローブカード１２とが一層接近して、
図５に示すように、半導体ウェハ１０上の各半導体集積
回路素子の電極パッド１６とプローブカード１２のバン
プ１７とが電気的に接続する。その後、検査装置から検
査用電圧を半導体ウェハ１０上の各半導体集積回路素子
に印加したり、各半導体集積回路素子からの出力信号を
検査装置に入力したりして、検査装置により各半導体集
積回路素子の電気特性を評価する。
【００１４】
【発明が解決しようとする課題】ところで、半導体集積
回路素子の電極パッドは、通常アルミニウム又はアルミ
合金により形成されているため、電極パッドの表面は自
然酸化膜によって覆われている。このため、プローブカ
ードのバンプと電極パッドとの良好な電気的接続を得る
ために、プローブカードを半導体ウェハに対して押圧し
て、プローブカードのバンプによって自然酸化膜を破る
必要がある。
回路素子の電極パッドは、通常アルミニウム又はアルミ
合金により形成されているため、電極パッドの表面は自
然酸化膜によって覆われている。このため、プローブカ
ードのバンプと電極パッドとの良好な電気的接続を得る
ために、プローブカードを半導体ウェハに対して押圧し
て、プローブカードのバンプによって自然酸化膜を破る
必要がある。
【００１５】ところが、半導体ウェハに形成される半導
体集積回路素子の数が多くなってくると、プローブカー
ドに形成されるバンプの数が増加し、バンプ１個当たり
に加えられる押圧力は低減せざるを得ない。このため、
バンプによって表面酸化膜を確実に破ることができなく
なり、バンプと電極パッドとの間の接触抵抗が大きくな
ると共に接触抵抗にバラツキが生じるという問題があ
る。
体集積回路素子の数が多くなってくると、プローブカー
ドに形成されるバンプの数が増加し、バンプ１個当たり
に加えられる押圧力は低減せざるを得ない。このため、
バンプによって表面酸化膜を確実に破ることができなく
なり、バンプと電極パッドとの間の接触抵抗が大きくな
ると共に接触抵抗にバラツキが生じるという問題があ
る。
【００１６】通常の表面酸化膜を確実に破るには、バン
プ１個当たり２０〜３０ｇの荷重を電極パッドに加える
必要があると考えられるが、前述のように、ウェハトレ
イ、プローブカード及びシール部材によって形成される
密封空間を減圧して、半導体ウェハ上の各半導体集積回
路素子の電極パッドとプローブカードのバンプとを電気
的に接続する場合、バンプの数が１ｃｍ2 当たり５０個
以下である場合には、バンプ１個当たり２０〜３０ｇの
荷重を確保できるが、バンプの数が１ｃｍ2 当たり５０
個を超えると、バンプ１個当たりの荷重が２０ｇ以下に
なるので、バンプにより電極パッドの表面酸化膜を破る
ことができないという問題がある。
プ１個当たり２０〜３０ｇの荷重を電極パッドに加える
必要があると考えられるが、前述のように、ウェハトレ
イ、プローブカード及びシール部材によって形成される
密封空間を減圧して、半導体ウェハ上の各半導体集積回
路素子の電極パッドとプローブカードのバンプとを電気
的に接続する場合、バンプの数が１ｃｍ2 当たり５０個
以下である場合には、バンプ１個当たり２０〜３０ｇの
荷重を確保できるが、バンプの数が１ｃｍ2 当たり５０
個を超えると、バンプ１個当たりの荷重が２０ｇ以下に
なるので、バンプにより電極パッドの表面酸化膜を破る
ことができないという問題がある。
【００１７】前記に鑑み、本発明は、プローブカードの
多数個のバンプを、半導体ウェハ上の半導体集積回路素
子の電極パッドに同時に接触させて、半導体集積回路素
子の電気特性をウェハ状態で一括してバーンインする場
合に、バンプ１個当たりに加えられる荷重が小さくて
も、バンプと電極パッドとが電気的に確実に接続できる
ような半導体集積回路装置を提供することを目的とす
る。
多数個のバンプを、半導体ウェハ上の半導体集積回路素
子の電極パッドに同時に接触させて、半導体集積回路素
子の電気特性をウェハ状態で一括してバーンインする場
合に、バンプ１個当たりに加えられる荷重が小さくて
も、バンプと電極パッドとが電気的に確実に接続できる
ような半導体集積回路装置を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体集積回路装置は、プロー
ブカードのバンプと接続される電極パッドを有する複数
の半導体集積回路素子が半導体ウェハの上に形成されて
なる半導体集積回路装置を前提とし、電極パッドは、半
導体集積回路素子の上におけるパッド形成領域に形成さ
れた第１の導電膜と、該第１の導電膜の上に部分的に形
成された絶縁膜と、第１の導電膜の上を含む絶縁膜の上
に形成された第２の導電膜とからなる。
め、本発明に係る第１の半導体集積回路装置は、プロー
ブカードのバンプと接続される電極パッドを有する複数
の半導体集積回路素子が半導体ウェハの上に形成されて
なる半導体集積回路装置を前提とし、電極パッドは、半
導体集積回路素子の上におけるパッド形成領域に形成さ
れた第１の導電膜と、該第１の導電膜の上に部分的に形
成された絶縁膜と、第１の導電膜の上を含む絶縁膜の上
に形成された第２の導電膜とからなる。
【００１９】第１の半導体集積回路装置によると、第２
の導電膜は、第１の導電膜の上に部分的に形成された絶
縁膜の上に形成されているため、第２の導電膜の表面は
凹凸形状であるので、プローブカードのバンプをパッド
電極に接触させると、バンプの先端部は第２の導電膜の
凸部と接触する。
の導電膜は、第１の導電膜の上に部分的に形成された絶
縁膜の上に形成されているため、第２の導電膜の表面は
凹凸形状であるので、プローブカードのバンプをパッド
電極に接触させると、バンプの先端部は第２の導電膜の
凸部と接触する。
【００２０】本発明に係る第２の半導体集積回路装置
は、プローブカードのバンプと接続される電極パッドを
有する複数の半導体集積回路素子が半導体ウェハの上に
形成されてなる半導体集積回路装置を前提とし、電極パ
ッドは、半導体集積回路素子の上におけるパッド形成領
域に部分的に形成された第１の導電膜と、半導体集積回
路素子の上を含む第１の導電膜の上に形成された絶縁膜
と、該絶縁膜の上に形成された第２の導電膜とからな
る。
は、プローブカードのバンプと接続される電極パッドを
有する複数の半導体集積回路素子が半導体ウェハの上に
形成されてなる半導体集積回路装置を前提とし、電極パ
ッドは、半導体集積回路素子の上におけるパッド形成領
域に部分的に形成された第１の導電膜と、半導体集積回
路素子の上を含む第１の導電膜の上に形成された絶縁膜
と、該絶縁膜の上に形成された第２の導電膜とからな
る。
【００２１】第２の半導体集積回路装置によると、絶縁
膜は、半導体集積回路素子の上に部分的に形成された第
１の導電膜の上に形成されているため、絶縁膜の表面は
凹凸形状であり、第２の導電膜は表面が凹凸形状である
絶縁膜の上に形成されているため、第２の導電膜の表面
も凹凸形状であるので、プローブカードのバンプをパッ
ド電極に接触させると、バンプの先端部は第２の導電膜
の凸部と接触する。
膜は、半導体集積回路素子の上に部分的に形成された第
１の導電膜の上に形成されているため、絶縁膜の表面は
凹凸形状であり、第２の導電膜は表面が凹凸形状である
絶縁膜の上に形成されているため、第２の導電膜の表面
も凹凸形状であるので、プローブカードのバンプをパッ
ド電極に接触させると、バンプの先端部は第２の導電膜
の凸部と接触する。
【００２２】本発明に係る第３の半導体集積回路装置
は、プローブカードのバンプと接続される電極パッドを
有する複数の半導体集積回路素子が半導体ウェハの上に
形成されてなる半導体集積回路装置を前提とし、電極パ
ッドは、半導体集積回路素子の上におけるパッド形成領
域に形成された第１の導電膜と、該第１の導電膜の上に
部分的に形成された第２の導電膜とからなる。
は、プローブカードのバンプと接続される電極パッドを
有する複数の半導体集積回路素子が半導体ウェハの上に
形成されてなる半導体集積回路装置を前提とし、電極パ
ッドは、半導体集積回路素子の上におけるパッド形成領
域に形成された第１の導電膜と、該第１の導電膜の上に
部分的に形成された第２の導電膜とからなる。
【００２３】第３の半導体集積回路装置によると、電極
パッドは、第１の導電膜と該第１の導電膜の上に部分的
に形成された第２の導電膜とからなるため、プローブカ
ードのバンプをパッド電極に接触させると、バンプの先
端部は部分的に形成されている第２の導電膜と接触す
る。
パッドは、第１の導電膜と該第１の導電膜の上に部分的
に形成された第２の導電膜とからなるため、プローブカ
ードのバンプをパッド電極に接触させると、バンプの先
端部は部分的に形成されている第２の導電膜と接触す
る。
【００２４】第３の半導体集積回路装置において、第２
の導電膜は、半導体集積回路素子の配線層の最上層に形
成される導電膜と同一の工程により形成されていること
が好ましい。
の導電膜は、半導体集積回路素子の配線層の最上層に形
成される導電膜と同一の工程により形成されていること
が好ましい。
【００２５】
（第１の実施形態）以下、本発明の第１の実施形態に係
る半導体集積回路装置について図１を参照しながら説明
する。
る半導体集積回路装置について図１を参照しながら説明
する。
【００２６】図１は第１の実施形態に係る半導体集積回
路装置における電極パッドの断面構造を示している。
路装置における電極パッドの断面構造を示している。
【００２７】図１に示すように、半導体ウェハ１０の上
に形成された半導体集積回路素子の表面におけるパッド
電極形成領域には例えばアルミ合金よりなる第１の導電
膜３１が形成され、該第１の導電膜３１の上には例えば
ＳｉＯ2 よりなる第１の絶縁膜３２が島状に部分的に形
成され、第１の導電膜３１の上を含む第１の絶縁膜３２
の上には例えばアルミ合金よりなる第２の導電膜３３が
形成され、該第２の導電膜３３の周辺部には例えばＳｉ
Ｏ2 よりなる第２の絶縁膜３４が形成されている。第２
の導電膜３３は、第１の導電膜３１の上に部分的に形成
された第１の絶縁膜３２の上に形成されているので、第
２の導電膜３３の表面は凹凸形状である。このため、プ
ローブカード１２のバンプ１７をパッド電極に接触させ
ると、バンプ１７の先端部は第２の導電膜３３の凸部と
接触するので、バンプ１７とパッド電極とが電気的に確
実に接続する。
に形成された半導体集積回路素子の表面におけるパッド
電極形成領域には例えばアルミ合金よりなる第１の導電
膜３１が形成され、該第１の導電膜３１の上には例えば
ＳｉＯ2 よりなる第１の絶縁膜３２が島状に部分的に形
成され、第１の導電膜３１の上を含む第１の絶縁膜３２
の上には例えばアルミ合金よりなる第２の導電膜３３が
形成され、該第２の導電膜３３の周辺部には例えばＳｉ
Ｏ2 よりなる第２の絶縁膜３４が形成されている。第２
の導電膜３３は、第１の導電膜３１の上に部分的に形成
された第１の絶縁膜３２の上に形成されているので、第
２の導電膜３３の表面は凹凸形状である。このため、プ
ローブカード１２のバンプ１７をパッド電極に接触させ
ると、バンプ１７の先端部は第２の導電膜３３の凸部と
接触するので、バンプ１７とパッド電極とが電気的に確
実に接続する。
【００２８】以下、第１の実施形態に係る半導体集積回
路装置における電極パッドの製造方法について説明す
る。
路装置における電極パッドの製造方法について説明す
る。
【００２９】まず、半導体ウェハ１０上の半導体集積回
路素子の表面におけるパッド電極形成領域に例えばアル
ミ合金よりなる第１の導電膜３１を形成した後、該第１
の導電膜３１の上に全面に亘って例えばＳｉＯ2 膜を形
成し、その後、ＳｉＯ2 膜における電極パッド形成領域
を部分的にエッチングにより除去して、島状の第１の絶
縁膜３２を形成する。この場合、第１の導電膜３１とし
ては、半導体集積回路素子が多層配線構造を有している
ときには、最上層の配線層の下側に位置する配線層より
なる配線又は電極を用いることができ、半導体集積回路
素子が多層配線構造を有していないときには、最上層の
配線層よりなる配線又は電極を用いることができる。ま
た、ＳｉＯ2 膜における電極パッド形成領域を部分的に
エッチングする工程は、ＳｉＯ2 膜に対して第１の導電
膜３１の上に開口部を形成する工程と同時にできるの
で、工程数の増加は招かない。
路素子の表面におけるパッド電極形成領域に例えばアル
ミ合金よりなる第１の導電膜３１を形成した後、該第１
の導電膜３１の上に全面に亘って例えばＳｉＯ2 膜を形
成し、その後、ＳｉＯ2 膜における電極パッド形成領域
を部分的にエッチングにより除去して、島状の第１の絶
縁膜３２を形成する。この場合、第１の導電膜３１とし
ては、半導体集積回路素子が多層配線構造を有している
ときには、最上層の配線層の下側に位置する配線層より
なる配線又は電極を用いることができ、半導体集積回路
素子が多層配線構造を有していないときには、最上層の
配線層よりなる配線又は電極を用いることができる。ま
た、ＳｉＯ2 膜における電極パッド形成領域を部分的に
エッチングする工程は、ＳｉＯ2 膜に対して第１の導電
膜３１の上に開口部を形成する工程と同時にできるの
で、工程数の増加は招かない。
【００３０】次に、第１の絶縁膜３２の上に全面に亘っ
て例えばアルミ合金よりなる第２の導電膜３３を堆積し
た後、該第２の導電膜３３に対して電極パッド形成領域
が残存するようにエッチングを行なう。この場合、第２
の導電膜３３としては、半導体集積回路素子が多層配線
構造を有しているときには最上層の配線層を用いること
ができ、半導体集積回路素子が多層配線構造を有してい
ないときには、最上層の配線層の上に電極パッド用に堆
積された導電膜を用いる。
て例えばアルミ合金よりなる第２の導電膜３３を堆積し
た後、該第２の導電膜３３に対して電極パッド形成領域
が残存するようにエッチングを行なう。この場合、第２
の導電膜３３としては、半導体集積回路素子が多層配線
構造を有しているときには最上層の配線層を用いること
ができ、半導体集積回路素子が多層配線構造を有してい
ないときには、最上層の配線層の上に電極パッド用に堆
積された導電膜を用いる。
【００３１】次に、第２の導電膜３３の上に全面に亘っ
て例えばＳｉＯ2 よりなる第２の絶縁膜３４を形成した
後、該第２の絶縁膜３４における電極パッド形成領域を
エッチングにより除去して第２の導電膜３３を露出させ
ると、第１の実施形態に係る電極パッドが得られる。
尚、第２の絶縁膜３４における電極パッド形成領域をエ
ッチングにより除去する工程は従来と同様に行なう。
て例えばＳｉＯ2 よりなる第２の絶縁膜３４を形成した
後、該第２の絶縁膜３４における電極パッド形成領域を
エッチングにより除去して第２の導電膜３３を露出させ
ると、第１の実施形態に係る電極パッドが得られる。
尚、第２の絶縁膜３４における電極パッド形成領域をエ
ッチングにより除去する工程は従来と同様に行なう。
【００３２】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体集積回路装置について図２を参照
しながら説明する。
実施形態に係る半導体集積回路装置について図２を参照
しながら説明する。
【００３３】図２は第２の実施形態に係る半導体集積回
路装置における電極パッドの断面構造を示している。
路装置における電極パッドの断面構造を示している。
【００３４】図２に示すように、半導体ウェハ１０の上
に形成された半導体集積回路素子の表面における電極パ
ッド形成領域には例えばアルミ合金よりなる島状の第１
の導電膜４１が部分的に形成され、該第１の導電膜４１
の上には全面に亘って例えばＳｉＯ2 よりなる第１の絶
縁膜４２が形成され、第１の絶縁膜４２の上における電
極パッド形成領域には例えばアルミ合金よりなる第２の
絶縁膜４３が形成され、該第２の導電膜４３の周辺部に
は例えばＳｉＯ2 よりなる第２の絶縁膜４４が形成され
ている。第１の絶縁膜４２は、半導体集積回路素子の上
に部分的に形成された第１の導電膜４１の上に形成され
ているので、第１の絶縁膜４２の表面は凹凸状である。
また、第２の導電膜４３は表面が凹凸形状である第１の
絶縁膜４２の上に形成されているので、第２の導電膜４
３の表面も凹凸形状である。このため、プローブカード
１２のバンプ１７をパッド電極に接触させると、バンプ
１７の先端部は第２の導電膜４３の凸部と接触するの
で、バンプ１７とパッド電極とが電気的に確実に接続す
る。
に形成された半導体集積回路素子の表面における電極パ
ッド形成領域には例えばアルミ合金よりなる島状の第１
の導電膜４１が部分的に形成され、該第１の導電膜４１
の上には全面に亘って例えばＳｉＯ2 よりなる第１の絶
縁膜４２が形成され、第１の絶縁膜４２の上における電
極パッド形成領域には例えばアルミ合金よりなる第２の
絶縁膜４３が形成され、該第２の導電膜４３の周辺部に
は例えばＳｉＯ2 よりなる第２の絶縁膜４４が形成され
ている。第１の絶縁膜４２は、半導体集積回路素子の上
に部分的に形成された第１の導電膜４１の上に形成され
ているので、第１の絶縁膜４２の表面は凹凸状である。
また、第２の導電膜４３は表面が凹凸形状である第１の
絶縁膜４２の上に形成されているので、第２の導電膜４
３の表面も凹凸形状である。このため、プローブカード
１２のバンプ１７をパッド電極に接触させると、バンプ
１７の先端部は第２の導電膜４３の凸部と接触するの
で、バンプ１７とパッド電極とが電気的に確実に接続す
る。
【００３５】以下、第２の実施形態に係る半導体集積回
路素子における電極パッドの製造方法について説明す
る。
路素子における電極パッドの製造方法について説明す
る。
【００３６】まず、半導体ウェハ１０上の半導体集積回
路素子の表面に全面に亘って例えばアルミ合金よりなる
第１の導電膜４１を堆積した後、該第１の導電膜４１に
おける電極パッド形成領域を部分的にエッチングにより
除去して、島状の第１の導電膜４１を形成する。この場
合、第１の導電膜４１としては、半導体集積回路素子が
多層配線構造を有しているときには、最上層の配線層の
下側に位置する配線層を用いることができ、半導体集積
回路素子が多層配線構造を有していないときには、最上
層の配線層を用いることができる。
路素子の表面に全面に亘って例えばアルミ合金よりなる
第１の導電膜４１を堆積した後、該第１の導電膜４１に
おける電極パッド形成領域を部分的にエッチングにより
除去して、島状の第１の導電膜４１を形成する。この場
合、第１の導電膜４１としては、半導体集積回路素子が
多層配線構造を有しているときには、最上層の配線層の
下側に位置する配線層を用いることができ、半導体集積
回路素子が多層配線構造を有していないときには、最上
層の配線層を用いることができる。
【００３７】次に、島状の第１の導電膜４１の上に全面
に亘って例えばＳｉＯ2 よりなる第１の絶縁膜４２を形
成した後、該第１の絶縁膜４２の上に全面に亘って例え
ばアルミ合金よりなる第２の導電膜４３を堆積し、その
後、第２の導電膜４３に対して電極パッド形成領域が残
存するようにエッチングを行なう。この場合、第２の導
電層４３としては、半導体集積回路素子が多層配線構造
を有しているときには最上層の配線層を用いることがで
き、半導体集積回路素子が多層配線構造を有していない
ときには、最上層の配線層の上に電極パッド用に堆積さ
れた導電膜を用いる。
に亘って例えばＳｉＯ2 よりなる第１の絶縁膜４２を形
成した後、該第１の絶縁膜４２の上に全面に亘って例え
ばアルミ合金よりなる第２の導電膜４３を堆積し、その
後、第２の導電膜４３に対して電極パッド形成領域が残
存するようにエッチングを行なう。この場合、第２の導
電層４３としては、半導体集積回路素子が多層配線構造
を有しているときには最上層の配線層を用いることがで
き、半導体集積回路素子が多層配線構造を有していない
ときには、最上層の配線層の上に電極パッド用に堆積さ
れた導電膜を用いる。
【００３８】次に、第２の導電膜４３の上に全面に亘っ
て例えばＳｉＯ2 よりなる第２の絶縁膜４４を形成した
後、該第２の絶縁膜４４における電極パッド形成領域を
エッチングにより除去して第２の導電膜４３を露出させ
ると、第２の実施形態に係る電極パッドが得られる。第
２の絶縁膜４４における電極パッド形成領域をエッチン
グにより除去する工程は従来と同様に行なう。
て例えばＳｉＯ2 よりなる第２の絶縁膜４４を形成した
後、該第２の絶縁膜４４における電極パッド形成領域を
エッチングにより除去して第２の導電膜４３を露出させ
ると、第２の実施形態に係る電極パッドが得られる。第
２の絶縁膜４４における電極パッド形成領域をエッチン
グにより除去する工程は従来と同様に行なう。
【００３９】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体集積回路装置について図３（ａ）
及び（ｂ）を参照しながら説明する。
実施形態に係る半導体集積回路装置について図３（ａ）
及び（ｂ）を参照しながら説明する。
【００４０】図３（ａ）は第３の実施形態に係る半導体
集積回路装置における電極パッドの平面構造を示し、図
３（ｂ）は図３（ａ）におけるIII −III 線の断面構造
を示している。
集積回路装置における電極パッドの平面構造を示し、図
３（ｂ）は図３（ａ）におけるIII −III 線の断面構造
を示している。
【００４１】図３（ａ）及び（ｂ）に示すように、半導
体ウェハ１０の上に形成された半導体集積回路素子の表
面における電極パッド形成領域には例えばＴｉＮよりな
る第１の導電膜５１が形成され、該第１の導電膜５１の
上には例えばアルミ合金よりなる第２の導電膜５２が形
成され、該第２の導電膜５２の上には例えばＴｉＮより
なる１００ｎｍ程度の膜厚を有する第３の導電膜５３が
井桁状に形成されている。このため、プローブカード１
２のバンプ１７をパッド電極に接触させると、バンプ１
７の先端部は井桁状の第３の導電膜５３と接触するの
で、バンプ１７とパッド電極とが電気的に確実に接続す
る。尚、第３の導電膜５３は井桁状でなくてもよく、島
状に部分的に形成されていてもよい。
体ウェハ１０の上に形成された半導体集積回路素子の表
面における電極パッド形成領域には例えばＴｉＮよりな
る第１の導電膜５１が形成され、該第１の導電膜５１の
上には例えばアルミ合金よりなる第２の導電膜５２が形
成され、該第２の導電膜５２の上には例えばＴｉＮより
なる１００ｎｍ程度の膜厚を有する第３の導電膜５３が
井桁状に形成されている。このため、プローブカード１
２のバンプ１７をパッド電極に接触させると、バンプ１
７の先端部は井桁状の第３の導電膜５３と接触するの
で、バンプ１７とパッド電極とが電気的に確実に接続す
る。尚、第３の導電膜５３は井桁状でなくてもよく、島
状に部分的に形成されていてもよい。
【００４２】以下、第３の実施形態に係る半導体集積回
路装置における電極パッドの製造方法について説明す
る。
路装置における電極パッドの製造方法について説明す
る。
【００４３】まず、半導体ウェハ１０上の半導体集積回
路素子の表面における電極パッド形成領域に、全面に亘
って例えばＴｉＮよりなる第１の導電膜５１及びアルミ
合金よりなる第２の導電膜５２を堆積し、さらに、例え
ばＴｉＮよりなる第３の導電膜５３を堆積する。
路素子の表面における電極パッド形成領域に、全面に亘
って例えばＴｉＮよりなる第１の導電膜５１及びアルミ
合金よりなる第２の導電膜５２を堆積し、さらに、例え
ばＴｉＮよりなる第３の導電膜５３を堆積する。
【００４４】次に、第１の導電膜５１、第２の導電膜５
２及び第３の導電膜５３を電極パッド形成領域が残存す
るようにエッチングする。その後、電極パッド上の第３
の導電膜５３が井桁状になるようにエッチングを行な
う。
２及び第３の導電膜５３を電極パッド形成領域が残存す
るようにエッチングする。その後、電極パッド上の第３
の導電膜５３が井桁状になるようにエッチングを行な
う。
【００４５】次に、第３の導電膜５３の上に全面に亘っ
て例えばＳｉＯ2 よりなる絶縁膜５４を形成した後、該
絶縁膜５４における電極パッド形成領域をエッチングに
より除去して第３の導電膜５３を露出させると、第３の
実施形態に係る電極パッドが得られる。
て例えばＳｉＯ2 よりなる絶縁膜５４を形成した後、該
絶縁膜５４における電極パッド形成領域をエッチングに
より除去して第３の導電膜５３を露出させると、第３の
実施形態に係る電極パッドが得られる。
【００４６】尚、第３の導電膜５３は、第１の導電膜５
１、第２の導電膜５２及び第３の導電膜５３のエッチン
グを行なう際に必要となる図示しないフォトレジスト形
成時の反射防止膜としても利用されており、第１の導電
膜５１、第２の導電膜５２及び第３の導電膜５３を合わ
せて構成される最上層の配線層を電極パッドとして用い
ることができるので、一配線層が多層膜で構成される構
造の場合には導電膜の堆積工程としては工程数の増加を
招かない。
１、第２の導電膜５２及び第３の導電膜５３のエッチン
グを行なう際に必要となる図示しないフォトレジスト形
成時の反射防止膜としても利用されており、第１の導電
膜５１、第２の導電膜５２及び第３の導電膜５３を合わ
せて構成される最上層の配線層を電極パッドとして用い
ることができるので、一配線層が多層膜で構成される構
造の場合には導電膜の堆積工程としては工程数の増加を
招かない。
【００４７】また、電極パッドが多層膜を有しない構造
の場合には、アルミ合金よりなる通常の電極パッドの上
に、例えばＮｉ膜、Ａｕ膜又はＺｎ膜等よりなる井桁状
の金属膜を形成する必要がある。この場合、井桁状の金
属膜を構成する金属としては、表面に自然酸化膜が形成
され難いと共に抵抗値の小さい金属が好ましい。
の場合には、アルミ合金よりなる通常の電極パッドの上
に、例えばＮｉ膜、Ａｕ膜又はＺｎ膜等よりなる井桁状
の金属膜を形成する必要がある。この場合、井桁状の金
属膜を構成する金属としては、表面に自然酸化膜が形成
され難いと共に抵抗値の小さい金属が好ましい。
【００４８】
【発明の効果】第１の半導体集積回路装置によると、第
２の導電膜の表面が凹凸形状であるため、プローブカー
ドのバンプをパッド電極に接触させると、バンプの先端
部は第２の導電膜の凸部と接触するので、バンプと第２
の導電膜とが電気的に確実に接続する。
２の導電膜の表面が凹凸形状であるため、プローブカー
ドのバンプをパッド電極に接触させると、バンプの先端
部は第２の導電膜の凸部と接触するので、バンプと第２
の導電膜とが電気的に確実に接続する。
【００４９】第２の半導体集積回路装置によると、第２
の導電膜の表面が凹凸形状であるので、プローブカード
のバンプをパッド電極に接触させると、バンプの先端部
は第２の金属膜の凸部と接触するので、バンプと第２の
導電膜とが電気的に確実に接続する。
の導電膜の表面が凹凸形状であるので、プローブカード
のバンプをパッド電極に接触させると、バンプの先端部
は第２の金属膜の凸部と接触するので、バンプと第２の
導電膜とが電気的に確実に接続する。
【００５０】第３の半導体集積回路装置によると、電極
パッドが第１の導電膜と該第１の導電膜の上に部分的に
形成された第２の導電膜とからなるため、プローブカー
ドのバンプをパッド電極に接触させると、バンプの先端
部は部分的に形成されている第２の導電膜と接触するの
で、バンプと第２の導電膜とが電気的に確実に接続す
る。
パッドが第１の導電膜と該第１の導電膜の上に部分的に
形成された第２の導電膜とからなるため、プローブカー
ドのバンプをパッド電極に接触させると、バンプの先端
部は部分的に形成されている第２の導電膜と接触するの
で、バンプと第２の導電膜とが電気的に確実に接続す
る。
【００５１】従って、第１〜第３の半導体集積回路装置
によると、バンプ１個当たりに加えられる荷重が小さく
ても、プローブカードの多数個のバンプを半導体集積回
路素子の電極パッドに同時に接触させることができるの
で、半導体ウェハ上の半導体集積回路素子の電気特性を
ウェハ状態で確実にバーンインすることができる。
によると、バンプ１個当たりに加えられる荷重が小さく
ても、プローブカードの多数個のバンプを半導体集積回
路素子の電極パッドに同時に接触させることができるの
で、半導体ウェハ上の半導体集積回路素子の電気特性を
ウェハ状態で確実にバーンインすることができる。
【００５２】第３の半導体集積回路装置において、配線
層が多層膜で構成される構造を有する場合、新たな導電
膜の堆積工程は必要にならない。
層が多層膜で構成される構造を有する場合、新たな導電
膜の堆積工程は必要にならない。
【図１】本発明の第１の実施形態に係る半導体集積回路
装置におけるパッド電極の断面図である。
装置におけるパッド電極の断面図である。
【図２】本発明の第２の実施形態に係る半導体集積回路
装置におけるパッド電極の断面図である。
装置におけるパッド電極の断面図である。
【図３】（ａ）は本発明の第３の実施形態に係る半導体
集積回路装置におけるパッド電極の平面図であり、
（ｂ）は（ａ）におけるIII −III 線の断面図である。
集積回路装置におけるパッド電極の平面図であり、
（ｂ）は（ａ）におけるIII −III 線の断面図である。
【図４】従来のバーンイン用ウェハカセットを示す断面
図である。
図である。
【図５】従来のバーンイン用ウェハカセットの部分拡大
断面図である。
断面図である。
１０ 半導体ウェハ １１ ウェハトレイ １２ プローブカード １３ 配線基板 １４ シール部材 １５ 密封空間 １６ 電極パッド １７ バンプ １８ 剛性のリング １９ 減圧用凹状溝 ２０ 多層配線 ２１ 異方導電性ゴム ２２ 開閉弁 ３１ 第１の導電膜 ３２ 第１の絶縁膜 ３３ 第２の導電膜 ３４ 第２の絶縁膜 ４１ 第１の導電膜 ４２ 第１の絶縁膜 ４３ 第２の導電膜 ４４ 第２の絶縁膜 ５１ 第１の導電膜 ５２ 第２の導電膜 ５３ 第３の導電膜 ５４ 絶縁膜
Claims (4)
- 【請求項１】 プローブカードのバンプと接続される電
極パッドを有する複数の半導体集積回路素子が半導体ウ
ェハの上に形成されてなる半導体集積回路装置におい
て、 前記電極パッドは、前記半導体集積回路素子の上におけ
るパッド形成領域に形成された第１の導電膜と、該第１
の導電膜の上に部分的に形成された絶縁膜と、前記第１
の導電膜の上を含む前記絶縁膜の上に形成された第２の
導電膜とからなることを特徴とする半導体集積回路装
置。 - 【請求項２】 プローブカードのバンプと接続される電
極パッドを有する複数の半導体集積回路素子が半導体ウ
ェハの上に形成されてなる半導体集積回路装置におい
て、 前記電極パッドは、前記半導体集積回路素子の上におけ
るパッド形成領域に部分的に形成された第１の導電膜
と、前記半導体集積回路素子の上を含む前記第１の導電
膜の上に形成された絶縁膜と、該絶縁膜の上に形成され
た第２の導電膜とからなることを特徴とする半導体集積
回路装置。 - 【請求項３】 プローブカードのバンプと接続される電
極パッドを有する複数の半導体集積回路素子が半導体ウ
ェハの上に形成されてなる半導体集積回路装置におい
て、 前記電極パッドは、前記半導体集積回路素子の上におけ
るパッド形成領域に形成された第１の導電膜と、該第１
の導電膜の上に部分的に形成された第２の導電膜とから
なることを特徴とする半導体集積回路装置。 - 【請求項４】 前記第２の導電膜は、前記半導体集積回
路素子の配線層の最上層に形成される導電膜と同一の工
程により形成されていることを特徴とする請求項３に記
載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28634897A JPH11121568A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28634897A JPH11121568A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121568A true JPH11121568A (ja) | 1999-04-30 |
Family
ID=17703231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28634897A Withdrawn JPH11121568A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121568A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324226A (ja) * | 2006-05-30 | 2007-12-13 | Mitsumi Electric Co Ltd | 基板及びこれを利用した半導体装置検査装置 |
| KR20150047581A (ko) * | 2012-10-05 | 2015-05-04 | 타이코 일렉트로닉스 코포레이션 | 전기 컨택트 어셈블리 |
-
1997
- 1997-10-20 JP JP28634897A patent/JPH11121568A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324226A (ja) * | 2006-05-30 | 2007-12-13 | Mitsumi Electric Co Ltd | 基板及びこれを利用した半導体装置検査装置 |
| KR20150047581A (ko) * | 2012-10-05 | 2015-05-04 | 타이코 일렉트로닉스 코포레이션 | 전기 컨택트 어셈블리 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050104 |