JPH11121463A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH11121463A JPH11121463A JP28017797A JP28017797A JPH11121463A JP H11121463 A JPH11121463 A JP H11121463A JP 28017797 A JP28017797 A JP 28017797A JP 28017797 A JP28017797 A JP 28017797A JP H11121463 A JPH11121463 A JP H11121463A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、化合物半導体を用
いたヘテロ接合バイポーラ・トランジスタ（ｈｅｔｅｒ
ｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓ
ｔｏｒ：ＨＢＴ）を含む半導体装置の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a heterojunction bipolar transistor (heter junction) using a compound semiconductor.
ojuntion bipolar transmission
tor: HBT).
【０００２】現在、コンピュータ・システムや通信シス
テムに高速化及び高性能化が要求されていることに伴っ
て、ＨＢＴなどの高速パワー素子の開発が行なわれてい
るところであるが、経時劣化が起こる旨の問題があり、
本発明は、その問題を解消する一手段を開示する。At present, high-speed power devices such as HBTs are being developed with the demand for high-speed and high-performance computer systems and communication systems. Problem,
The present invention discloses one means for overcoming that problem.
【０００３】[0003]
【従来の技術】一般に、ＨＢＴに於いて、信頼度を決定
する要素として、ベース層に於ける表面再結合が存在す
る。2. Description of the Related Art Generally, surface recombination in a base layer exists as an element for determining reliability in an HBT.
【０００４】図３は従来の標準的なＨＢＴを表す要部切
断側面図であって、１１はＩｎＧａＡｓベース層、１２
はＩｎＰエミッタ層、１３はＩｎＧａＡｓエミッタ・コ
ンタクト層、１４はエミッタ電極、１５はＳｉＮからな
る保護絶縁膜、１６はベース電極をそれぞれ示してい
る。FIG. 3 is a cutaway side view showing a main part of a conventional standard HBT.
Denotes an InP emitter layer, 13 denotes an InGaAs emitter / contact layer, 14 denotes an emitter electrode, 15 denotes a protective insulating film made of SiN, and 16 denotes a base electrode.
【０００５】このＩｎＰエミッタ層１２及びＩｎＧａＡ
ｓベース層１１をもつＨＢＴでは、ＩｎＧａＡｓベース
層１１を大気に曝すことがないようにする為、ＩｎＰエ
ミッタ層１２を除去することなく、ＩｎＧａＡｓベース
層１１にベース電極１６をコンタクトさせる構成にして
ある。The InP emitter layer 12 and InGaAs
In the HBT having the s base layer 11, the base electrode 16 is brought into contact with the InGaAs base layer 11 without removing the InP emitter layer 12 so as not to expose the InGaAs base layer 11 to the atmosphere. .
【０００６】また、ＨＢＴにとってＩｎＰエミッタ層１
２も主たる構成要素であって、それが大気に曝されると
信頼性上の問題が起こるので、ＩｎＧａＡｓエミッタ・
コンタクト層１３を完全なメサにすることなく、ＩｎＰ
エミッタ層１２上に薄く残して覆うようにしている。In addition, for the HBT, the InP emitter layer 1
2 is also a major component, and its exposure to the atmosphere poses reliability problems, so the InGaAs emitter
Without forming the contact layer 13 as a complete mesa, InP
A thin layer is left on the emitter layer 12 to cover it.
【０００７】ところで、このＨＢＴを長時間動作させる
と、徐々に電流増幅率が低下してくる旨の問題がある。By the way, when the HBT is operated for a long time, there is a problem that the current amplification rate gradually decreases.
【０００８】この理由は、ＳｉＮからなる保護絶縁膜１
５とＩｎＧａＡｓエミッタ・コンタクト層１３の界面で
酸化反応が起こってＩｎ2 Ｏ3 が生成され、それがリー
ク・パスとなって漏洩電流が流れ、電流増幅率を低下さ
せているものと考えられる。尚、理解を容易にする為、
図３では破線を付記してリーク・パスを示してある。The reason is that the protective insulating film 1 made of SiN is used.
It is considered that an oxidation reaction occurs at the interface between the InGaAs emitter layer 5 and the InGaAs emitter / contact layer 13 to generate In 2 O 3 , which serves as a leak path to cause a leakage current to flow, thereby reducing the current amplification factor. For easier understanding,
In FIG. 3, a leak path is indicated by adding a broken line.
【０００９】[0009]
【発明が解決しようとする課題】ベース層及びエミッタ
層を大気に曝さない構成をもち、しかも、リーク・パス
が生成されないようにして、長時間動作させても電流増
幅率が低下しないＨＢＴを簡単な手段で実現する。An HBT which has a structure in which the base layer and the emitter layer are not exposed to the atmosphere, and which does not cause a leak path to be generated and whose current amplification factor does not decrease even after long-term operation. It is realized by various means.
【００１０】[0010]
【課題を解決するための手段】本発明では、ベース層の
表面を露出させない為に設けられたガード・リングを兼
ねたエミッタ層の表面に格子整合上で臨界膜厚以下の厚
さをもつ保護半導体層を形成し、その上を更に保護絶縁
膜で覆うことで、酸化に依るリーク・パスが生成され難
いガード・リングを実現することが基本になっている。According to the present invention, a protective layer having a thickness less than a critical thickness on lattice matching is provided on the surface of an emitter layer which also serves as a guard ring provided so as not to expose the surface of a base layer. Basically, a semiconductor ring is formed, and a protective insulating film is further formed on the semiconductor layer to realize a guard ring in which a leak path due to oxidation is hardly generated.
【００１１】図１は本発明の原理を説明する為のＨＢＴ
を表す要部切断側面図であり、図に於いて、１はベース
層、２はエミッタ層、３は保護半導体層、４はエミッタ
・コンタクト層、５はエミッタ電極、６は保護絶縁膜、
７はベース電極、２Ａはガード・リング部をそれぞれ示
している。FIG. 1 is an HBT for explaining the principle of the present invention.
In the figure, 1 is a base layer, 2 is an emitter layer, 3 is a protective semiconductor layer, 4 is an emitter contact layer, 5 is an emitter electrode, 6 is a protective insulating film,
Reference numeral 7 denotes a base electrode, and 2A denotes a guard ring.
【００１２】ここで、ベース層１には例えばＩｎＧａＡ
ｓを、エミッタ層２には例えばＩｎＰを、保護半導体層
３には例えばＡｌx Ｇａ1-x ＡｓＳｂ（ｘ≧０）を、保
護絶縁膜６にはＳｉＮ、ＳｉＯ2 、ＳｉＯＮなどをそれ
ぞれ用いることができ、特に保護半導体層３には、Ｉｎ
を含まない材料を用いなければならない。The base layer 1 is made of, for example, InGaAs.
s, InP for the emitter layer 2, Al x Ga 1 -x AsSb (x ≧ 0) for the protective semiconductor layer 3, and SiN, SiO 2 , SiON or the like for the protective insulating film 6. In particular, the protective semiconductor layer 3 has In
Must be used.
【００１３】このような構成にすると、従来の技術に依
った場合のような酸化に依るＩｎ2Ｏ3 の生成はない。With this configuration, there is no generation of In 2 O 3 due to oxidation as in the case of the conventional technique.
【００１４】前記したところから、本発明に依る半導体
装置に於いては、（１）基板（例えば半絶縁性ＩｎＰ基
板２１）上に順に積層形成され且つ少なくとも一部がＩ
ｎを含む半導体層で構成されるヘテロ接合バイポーラ・
トランジスタの構成要素であるベース層（例えばｐ型Ｉ
ｎＧａＡｓベース層２４）及びガード・リング層を兼ね
たエミッタ層（例えばガード・リング層を兼ねたｎ型Ｉ
ｎＰエミッタ層２５）と、前記ガード・リング層を兼ね
たエミッタ層が大気に触れることを阻止する為に積層形
成されたＩｎを含まない保護半導体層（例えばＧａＡｓ
Ｓｂ保護半導体層２６）と、前記保護半導体層及び他の
半導体層に於ける表出部分を覆う保護絶縁膜（例えばＳ
ｉＮからなる保護絶縁膜２９）とを備えてなることを特
徴とするか、又は、As described above, in the semiconductor device according to the present invention, (1) a semiconductor device (for example, a semi-insulating InP substrate 21) is laminated and formed at least partially on a substrate (for example, a semi-insulating InP substrate 21).
Heterojunction bipolar transistor composed of a semiconductor layer containing n.
A base layer (for example, p-type I
An nGaAs base layer 24) and an emitter layer also serving as a guard ring layer (for example, an n-type I layer also serving as a guard ring layer)
The nP emitter layer 25) and the In-free protective semiconductor layer (for example, GaAs) laminated to prevent the emitter layer also serving as the guard ring layer from contacting the atmosphere.
Sb protective semiconductor layer 26) and a protective insulating film (e.g., Sb) covering the exposed portions of the protective semiconductor layer and other semiconductor layers.
or a protective insulating film 29) made of iN.
【００１５】（２）前記（１）に於いて、保護半導体層
がＡｌx Ｇａ1-x ＡｓＳｂ（ｘ≧０）を材料とするもの
であることを特徴とするか、或いは、(2) In the above (1), the protective semiconductor layer is made of Al x Ga 1 -x AsSb (x ≧ 0), or
【００１６】（３）前記（１）に於いて、保護半導体層
がＡｌx Ｇａ1-x Ａｓ（ｘ≧０）を材料とし且つ臨界層
厚以下の厚さを有するものであることを特徴とするか、
或いは、(3) In the above (1), the protective semiconductor layer is made of Al x Ga 1 -x As (x ≧ 0) and has a thickness equal to or less than the critical layer thickness. Or,
Or,
【００１７】（４）前記（１）乃至（３）の何れか１に
於いて、保護絶縁膜がＳｉＮ、ＳｉＯ2 、ＳｉＯＮから
選択された材料からなることを特徴とする。(4) In any one of the above (1) to (3), the protective insulating film is made of a material selected from SiN, SiO 2 , and SiON.
【００１８】前記手段を採ることに依り、保護絶縁膜に
接する保護半導体層にはＩｎが含まれていないので、リ
ーク・パスの原因になるＩｎ2 Ｏ3 などの良導体が生成
されることはないから、電流増幅率の変動、即ち、低下
はなくなり、そして、ベース層はエミッタ層で覆われ、
また、エミッタ層は保護半導体層で覆われていることか
ら、ベース層は勿論、エミッタ層も大気に曝されること
はなく、従って、ベース層に於ける表面再結合は低減さ
れ、全体的に信頼性が向上する。Since the protective semiconductor layer in contact with the protective insulating film does not contain In by adopting the above-described means, a good conductor such as In 2 O 3 which causes a leak path is not generated. From this, the fluctuation of the current amplification factor, that is, the decrease, disappears, and the base layer is covered with the emitter layer,
Further, since the emitter layer is covered with the protective semiconductor layer, not only the base layer but also the emitter layer are not exposed to the air, so that surface recombination in the base layer is reduced, and Reliability is improved.
【００１９】[0019]
【発明の実施の形態】図２は本発明に於ける一実施の形
態を説明する為のＨＢＴを表す要部切断側面図であり、
図に於いて、２１は基板、２２はコレクタ・コンタクト
層、２３はコレクタ層、２４はベース層、２５はエミッ
タ層、２６は保護半導体層、２７はエミッタ・コンタク
ト層、２８はエミッタ電極、２９は保護絶縁膜、３０は
ベース電極、３１はコレクタ電極をそれぞれ示してい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2 is a cutaway side view showing a main part of an HBT for explaining an embodiment of the present invention.
In the figure, 21 is a substrate, 22 is a collector contact layer, 23 is a collector layer, 24 is a base layer, 25 is an emitter layer, 26 is a protective semiconductor layer, 27 is an emitter contact layer, 28 is an emitter electrode, 29 Denotes a protective insulating film, 30 denotes a base electrode, and 31 denotes a collector electrode.
【００２０】前記ＨＢＴの各部分に関する主要なデータ
を例示すると次の通りである。 （１） 基板２１について 材料：半絶縁性ＩｎＰ （２） コレクタ・コンタクト層２２について 材料：ｎ型ＩｎＧａＡｓ 不純物濃度：５×１０18〔cm-3〕 厚さ：４０００〔Å〕 （３） コレクタ層２３について 材料：ノンドープＩｎＧａＡｓ 厚さ：４０００〔Å〕 （４） ベース層２４について 材料：ｐ型ＩｎＧａＡｓ 不純物濃度：４×１０19〔cm-3〕 厚さ：７００〔Å〕 （５） エミッタ層２５について 材料：ｎ型ＩｎＰ 不純物濃度：４×１０17〔cm-3〕 厚さ：５００〔Å〕 （６） 保護半導体層２６について 材料：ｎ−ＧａＡｓＳｂ 不純物濃度：４×１０17〔cm-3〕 厚さ：１００〔Å〕 （７） エミッタ・コンタクト層２７について 材料：ｎ型ＩｎＧａＡｓ 不純物濃度：４×１０17〔cm-3〕→１×１０19〔cm-3〕 （基板側から表面側に向かってグレーデッド） 厚さ：３０００〔Å〕 （８） エミッタ電極２８について 材料：ＴｉＷ 厚さ：４０００〔Å〕 （９） 保護絶縁膜２９について 材料：ＳｉＮ 厚さ：７００〔Å〕 （１０） ベース電極３０について 材料：Ｐｄ／Ｚｎ／Ｐｔ／Ａｕ 厚さ：２００〔Å〕／２００〔Å〕／４００〔Å〕／１
０００〔Å〕 （１１） コレクタ電極３１について 材料：Ｔｉ／Ｐｔ／Ａｕ 厚さ：１００〔Å〕／５００〔Å〕／１０００〔Å〕The main data of each part of the HBT is exemplified as follows. (1) About the substrate 21 Material: Semi-insulating InP (2) About the collector contact layer 22 Material: n-type InGaAs Impurity concentration: 5 × 10 18 [cm −3 ] Thickness: 4000 [Å] (3) Collector layer About 23 Material: non-doped InGaAs Thickness: 4000 [Å] (4) About base layer 24 Material: p-type InGaAs Impurity concentration: 4 × 10 19 [cm −3 ] Thickness: 700 [Å] (5) Emitter layer 25 About Material: n-type InP Impurity concentration: 4 × 10 17 [cm −3 ] Thickness: 500 [Å] (6) About protection semiconductor layer 26 Material: n-GaAsSb Impurity concentration: 4 × 10 17 [cm −3 ] Thickness: 100 [Å] (7) Regarding the emitter / contact layer 27 Material: n-type InGaAs Impurity concentration: 4 × 10 17 [cm −3 ] → 1 × 10 19 [cm −3 ] (from the substrate side to the surface) (Graded toward the side) Thickness: 3000 [Å] (8) About emitter electrode 28 Material: TiW Thickness: 4000 [Å] (9) About protective insulating film 29 Material: SiN Thickness: 700 [Å] ( 10) About base electrode 30 Material: Pd / Zn / Pt / Au Thickness: 200 [２００] / 200 [Å] / 400 [Å] / 1
000 [Å] (11) Regarding the collector electrode 31 Material: Ti / Pt / Au Thickness: 100 [Å] / 500 [Å] / 1000 [Å]
【００２１】図２について説明したＨＢＴを製造する工
程について説明する。 （１）ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅ
ｍｉｃａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を
適用することにより、基板２１上にコレクタ・コンタク
ト層２２、コレクタ層２３、ベース層２４、エミッタ層
２５、保護半導体層２６、エミッタ・コンタクト層２７
を成長する。A process for manufacturing the HBT described with reference to FIG. 2 will be described. (1) MOCVD (metalorganic che)
The collector contact layer 22, the collector layer 23, the base layer 24, the emitter layer 25, the protective semiconductor layer 26, and the emitter contact layer 27 are formed on the substrate 21 by applying a physical vapor deposition method.
Grow.
【００２２】（２）リソグラフィ技術に於けるレジスト
・プロセス、真空蒸着法、リフト・オフ法を適用するこ
とに依り、エミッタ・コンタクト層２７上にエミッタ電
極２８を形成する。(2) An emitter electrode 28 is formed on the emitter contact layer 27 by applying a resist process, a vacuum deposition method, and a lift-off method in a lithography technique.
【００２３】（３）エッチャントをＨ3 ＰＯ4 系エッチ
ング液とするウエット・エッチング法を適用することに
依り、エミッタ電極２８をマスクにエミッタ・コンタク
ト層２７の表面から保護半導体層２６の表面までをメサ
状にエッチングして除去する。(3) By applying a wet etching method using an etchant as an H 3 PO 4 -based etchant, the surface from the surface of the emitter contact layer 27 to the surface of the protective semiconductor layer 26 is formed using the emitter electrode 28 as a mask. It is removed by etching in a mesa shape.
【００２４】（４）ＣＶＤ法を適用することに依り、全
面に保護絶縁膜２９を成長させる。(4) A protective insulating film 29 is grown on the entire surface by applying the CVD method.
【００２５】（５）リソグラフィ技術に於けるレジスト
・プロセス、エッチング・ガスをＣＨＦ3＋ＣＦ4 、或
いは、ＣＨＦ3 ＋ＮＦ3 とするドライ・エッチング法を
適用することに依り、エミッタ電極２８上とベース電極
形成予定部分上及びその外側に在る保護絶縁膜２９をエ
ッチングして除去する。(5) The resist process in the lithography technique and the dry etching method in which the etching gas is CHF 3 + CF 4 or CHF 3 + NF 3 are applied, so that the upper surface of the emitter electrode 28 and the base electrode are formed. The protective insulating film 29 on the portion to be formed and on the outside thereof is removed by etching.
【００２６】前記加工を行なうことで、保護絶縁膜２９
は、メサ化したエミッタ・コンタクト層２７の側面、及
び、該側面とベース電極形成予定部分との間に在るもの
のみが残る。By performing the above processing, the protective insulating film 29 is formed.
Only the side surface of the mesa-formed emitter contact layer 27 and the portion between the side surface and the portion where the base electrode is to be formed remain.
【００２７】（６）保護絶縁膜２９をエッチングした際
のエッチング・マスクであるレジスト膜をそのまま残し
た状態で、真空蒸着法、リフト・オフ法を適用すること
に依り、ベース電極形成予定部分に表出された保護半導
体層２６上にベース電極３０を形成し、ベース層２４と
コンタクトするように合金化熱処理を行なう。尚、簡明
にする為、図示していないが、この際、エミッタ電極２
８上には、ベース電極材料が積層される。(6) By applying a vacuum deposition method and a lift-off method while leaving the resist film, which is an etching mask when the protective insulating film 29 is etched, to a portion where a base electrode is to be formed, A base electrode 30 is formed on the exposed protective semiconductor layer 26, and an alloying heat treatment is performed so as to make contact with the base layer 24. Although not shown for simplicity, the emitter electrode 2
On 8, a base electrode material is laminated.
【００２８】（７）リソグラフィ技術に於けるレジスト
・プロセス、エッチャントをＨ3 ＰＯ4 系（Ａｓ化合物
用）及びＨＣｌ系（Ｐ化合物用）とするウエット・エッ
チング法を適用することに依り、ベース電極３０の外側
に於いて、保護半導体層２６の表面からコレクタ・コン
タクト層２２の表面或いはその内部にまで達するメサ化
エッチングを行なって、コレクタ電極形成予定部分のコ
レクタ・コンタクト層２２を表出させる。(7) The base electrode is formed by applying a resist process in the lithography technique and a wet etching method using an H 3 PO 4 system (for an As compound) and an HCl system (for a P compound) as an etchant. Outside the surface 30, the mesa-forming etching is performed from the surface of the protective semiconductor layer 26 to the surface of the collector contact layer 22 or the inside thereof, thereby exposing the collector contact layer 22 at a portion where the collector electrode is to be formed.
【００２９】（８）前記工程（７）で用いたエッチング
・マスクを残した状態で、真空蒸着法及びリフト・オフ
法を適用することに依り、コレクタ電極形成予定部分に
表出されたコレクタ・コンタクト層２２上にコレクタ電
極３１を形成する。(8) With the etching mask used in the step (7) remaining, the collector electrode exposed at the portion where the collector electrode is to be formed by applying the vacuum evaporation method and the lift-off method. A collector electrode 31 is formed on the contact layer 22.
【００３０】本発明に於いては、前記説明した実施の形
態に限られることなく、他に多くの改変を実現すること
が可能であって、例えば、保護半導体層２６の材料とし
て、ＧａＡｓＳｂを用いたが、これはＡｌx Ｇａ1-x Ａ
ｓＳｂ（ｘ≧０）であれば良く、また、Ａｌx Ｇａ1-x
Ａｓ（ｘ≧０）であっても良い。但し、ＡｌＧａＡｓや
ＧａＡｓを用いる場合には、臨界層厚を厳しく制御しな
いと格子不整合の問題が現れ易い。In the present invention, without being limited to the above-described embodiment, many other modifications can be realized. For example, GaAsSb is used as the material of the protective semiconductor layer 26. But this is Al x Ga 1-x A
It is sufficient if sSb (x ≧ 0), and Al x Ga 1-x
As (x ≧ 0) may be satisfied. However, when AlGaAs or GaAs is used, the problem of lattice mismatch tends to appear unless the critical layer thickness is strictly controlled.
【００３１】また、前記実施の形態では、エミッタ層の
材料としてＩｎＰを用いたが、これは他の材料、例えば
ＩｎＡｌＡｓに代替しても同効である。In the above embodiment, InP is used as the material of the emitter layer. However, the same effect can be obtained by substituting another material, for example, InAlAs.
【００３２】[0032]
【発明の効果】本発明に依る半導体装置に於いては、基
板上に順に積層形成され且つ少なくとも一部がＩｎを含
む半導体層で構成されるヘテロ接合バイポーラ・トラン
ジスタの構成要素であるベース層及びガード・リング層
を兼ねたエミッタ層と、前記ガード・リング層を兼ねた
エミッタ層が大気に触れることを阻止する為に積層形成
されたＩｎを含まない保護半導体層と、前記保護半導体
層及び他の半導体層に於ける表出部分を覆う保護絶縁膜
とを備えてなることを特徴とする半導体装置。In the semiconductor device according to the present invention, a base layer which is a constituent element of a heterojunction bipolar transistor which is sequentially formed on a substrate and at least a part of which is composed of a semiconductor layer containing In, is provided. An emitter layer also serving as a guard ring layer, a protective semiconductor layer containing no In and laminated to prevent the emitter layer also serving as the guard ring layer from being exposed to the atmosphere, the protective semiconductor layer, and the like. And a protective insulating film covering an exposed portion of the semiconductor layer.
【００３３】前記構成を採ることに依り、保護絶縁膜に
接する保護半導体層にはＩｎが含まれていないので、リ
ーク・パスの原因になるＩｎ2 Ｏ3 などの良導体が生成
されることはないから、電流増幅率の変動、即ち、低下
はなくなり、そして、ベース層はエミッタ層で覆われ、
また、エミッタ層は保護半導体層で覆われていることか
ら、ベース層は勿論、エミッタ層も大気に曝されること
はなく、従って、ベース層に於ける表面再結合は低減さ
れ、全体的に信頼性が向上する。According to the above configuration, since the protective semiconductor layer in contact with the protective insulating film does not contain In, a good conductor such as In 2 O 3 which causes a leak path is not generated. From this, the fluctuation of the current amplification factor, that is, the decrease, disappears, and the base layer is covered with the emitter layer,
Further, since the emitter layer is covered with the protective semiconductor layer, not only the base layer but also the emitter layer are not exposed to the air, so that surface recombination in the base layer is reduced, and Reliability is improved.
【図１】本発明の原理を説明する為のＨＢＴを表す要部
切断側面図である。FIG. 1 is a fragmentary side view showing an HBT for explaining the principle of the present invention.
【図２】本発明に於ける一実施の形態を説明する為のＨ
ＢＴを表す要部切断側面図である。FIG. 2 is a diagram illustrating an example of H according to an embodiment of the present invention.
It is a principal part sectional side view showing BT.
【図３】従来の標準的なＨＢＴを表す要部切断側面図で
ある。FIG. 3 is a cutaway side view showing a main part of a conventional standard HBT.
２１ 基板 ２２ コレクタ・コンタクト層 ２３ コレクタ層 ２４ ベース層 ２５ エミッタ層 ２６ 保護半導体層 ２７ エミッタ・コンタクト層 ２８ エミッタ電極 ２９ 保護絶縁膜 ３０ ベース電極 ３１ コレクタ電極 DESCRIPTION OF SYMBOLS 21 Substrate 22 Collector contact layer 23 Collector layer 24 Base layer 25 Emitter layer 26 Protective semiconductor layer 27 Emitter contact layer 28 Emitter electrode 29 Protective insulating film 30 Base electrode 31 Collector electrode
Claims (4)
一部がＩｎを含む半導体層で構成されるヘテロ接合バイ
ポーラ・トランジスタの構成要素であるベース層及びガ
ード・リング層を兼ねたエミッタ層と、 前記ガード・リング層を兼ねたエミッタ層が大気に触れ
ることを阻止する為に積層形成されたＩｎを含まない保
護半導体層と、 前記保護半導体層及び他の半導体層に於ける表出部分を
覆う保護絶縁膜とを備えてなることを特徴とする半導体
装置。An emitter layer serving also as a base layer and a guard ring layer, which are constituent elements of a heterojunction bipolar transistor which is sequentially formed on a substrate and at least a part of which is a semiconductor layer containing In, In order to prevent the emitter layer also serving as the guard ring layer from being exposed to the atmosphere, a protective semiconductor layer containing no In is laminated and formed, and the exposed portions of the protective semiconductor layer and other semiconductor layers are covered. A semiconductor device comprising a protective insulating film.
（ｘ≧０）を材料とするものであることを特徴とする請
求項１記載の半導体装置。2. The method according to claim 1, wherein the protective semiconductor layer is Al x Ga 1 -x AsSb.
2. The semiconductor device according to claim 1, wherein (x ≧ 0) is used as a material.
０）を材料とし且つ臨界層厚以下の厚さを有するもので
あることを特徴とする請求項１記載の半導体装置。3. The method according to claim 1, wherein the protective semiconductor layer is made of Al x Ga 1 -x As (x ≧
2. The semiconductor device according to claim 1, wherein 0) is a material and has a thickness equal to or less than a critical layer thickness.
から選択された材料からなることを特徴とする請求項１
乃至３の何れか１記載の半導体装置。4. The protective insulating film is made of SiN, SiO 2 , SiON.
2. A material comprising a material selected from the group consisting of:
4. The semiconductor device according to any one of claims 3 to 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28017797A JPH11121463A (en) | 1997-10-14 | 1997-10-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28017797A JPH11121463A (en) | 1997-10-14 | 1997-10-14 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121463A true JPH11121463A (en) | 1999-04-30 |
Family
ID=17621379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28017797A Pending JPH11121463A (en) | 1997-10-14 | 1997-10-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121463A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020009125A (en) * | 2000-07-24 | 2002-02-01 | 윤덕용 | Method for Manufacturing Hetero Junction Bipolar Transistor |
| JP2007318178A (en) * | 2007-08-13 | 2007-12-06 | Sumitomo Electric Ind Ltd | Compound semiconductor bipolar transistor |
-
1997
- 1997-10-14 JP JP28017797A patent/JPH11121463A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020009125A (en) * | 2000-07-24 | 2002-02-01 | 윤덕용 | Method for Manufacturing Hetero Junction Bipolar Transistor |
| JP2007318178A (en) * | 2007-08-13 | 2007-12-06 | Sumitomo Electric Ind Ltd | Compound semiconductor bipolar transistor |
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