JPH11112246A - Output circuit - Google Patents

Output circuit

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JPH11112246A
JPH11112246A JP9264535A JP26453597A JPH11112246A JP H11112246 A JPH11112246 A JP H11112246A JP 9264535 A JP9264535 A JP 9264535A JP 26453597 A JP26453597 A JP 26453597A JP H11112246 A JPH11112246 A JP H11112246A
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JP
Japan
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transistor
output
input signal
base
polarity
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JP9264535A
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Japanese (ja)
Inventor
Haruo Shimada
晴夫 島田
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Mitsumi Electric Co Ltd
Original Assignee
Mitsumi Electric Co Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide an output circuit for class AB amplification capable of reducing chip area and improving characteristics at a high frequency area. SOLUTION: This circuit is constituted of an output NPN transistor(TR) Q14 that is driven by a positive polarity signal of an input signal Vin and provides an output of an output signal Vout from an output terminal Tout, an output NPN TR Q15 whose polarity is the same as that of the output NPN TR Q14 and that is driven by a negative polarity signal of the signal Vout and provides an output of the output signal Vout from the output terminal Tout, and a control circuit section 110 that drives the output NPN TR Q14 when the input signal Vin is positive to supply an idling current to the output NPN Tr Q15 and produces a control signal to drive the output NPN TR Q15 in response to the input signal Vin when the input signal Vin is negative.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は出力回路に係り、特
に、AB級増幅動作を行う出力回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit, and more particularly, to an output circuit for performing a class AB amplification operation.

【0002】[0002]

【従来の技術】図4に従来の出力回路の一例の回路構成
図を示す。従来のAB級動作を行う出力回路1は、入力
信号をシフトするシフト回路2、入力信号のプラス側で
駆動される第1の出力回路部3、入力信号のマイナス側
で駆動される第2の出力回路部4から構成される。
2. Description of the Related Art FIG. 4 is a circuit diagram showing an example of a conventional output circuit. A conventional output circuit 1 for performing class AB operation includes a shift circuit 2 for shifting an input signal, a first output circuit unit 3 driven on the plus side of the input signal, and a second output circuit unit 3 driven on the minus side of the input signal. It comprises an output circuit section 4.

【0003】シフト回路2は、入力端子Tinに接続さ
れ、入力端子Tinに供給される入力信号の中心レベルを
第1の出力回路部3が動作するレベルにシフトアップす
る。シフト回路2は、PNPトランジスタQ1、NPN
トランジスタQ2、PNPトランジスタQ3、抵抗R1
から構成される。トランジスタQ1、Q2は、コレクタ
とベースが短絡され、ダイオードとして作用する。
The shift circuit 2 is connected to the input terminal Tin and shifts up the center level of the input signal supplied to the input terminal Tin to a level at which the first output circuit section 3 operates. The shift circuit 2 includes a PNP transistor Q1, an NPN
Transistor Q2, PNP transistor Q3, resistor R1
Consists of The transistors Q1 and Q2 have their collector and base short-circuited and function as diodes.

【0004】トランジスタQ1のベース及びコレクタ
は、ダイオードのカソードとして作用し、入力信号が供
給される入力端子Tinに接続され、エミッタは、ダイオ
ードのアノードとして作用し、トランジスタQ2のエミ
ッタに接続される。なお、トランジスタQ2のエミッタ
は、ダイオードのカソードとして作用する。トランジス
タQ2のベース及びコレクタは、アノードとして作用
し、トランジスタQ3のコレクタに接続される。
A base and a collector of the transistor Q1 function as a cathode of the diode and are connected to an input terminal Tin to which an input signal is supplied, and an emitter functions as an anode of the diode and is connected to an emitter of the transistor Q2. Note that the emitter of the transistor Q2 functions as the cathode of the diode. The base and collector of transistor Q2 act as an anode and are connected to the collector of transistor Q3.

【0005】トランジスタQ3は、抵抗R1とともに定
電流源を構成する。トランジスタQ3は、エミッタに抵
抗R1を介して電源電圧Vccが印加され、ベースにバイ
アス電圧VBBが印加され、コレクタから定電流を出力
し、トランジスタQ2のベース及びコレクタに供給す
る。トランジスタQ1、Q2には定電流が流れ、トラン
ジスタQ1、Q2に順方向電流が流れ、トランジスタQ
1のベース及びコレクタとトランジスタQ2のベース及
びコレクタとの間に定電圧が発生する。
[0005] The transistor Q3 forms a constant current source together with the resistor R1. In the transistor Q3, the power supply voltage Vcc is applied to the emitter via the resistor R1, the bias voltage VBB is applied to the base, a constant current is output from the collector, and the constant current is supplied to the base and the collector of the transistor Q2. A constant current flows through the transistors Q1 and Q2, a forward current flows through the transistors Q1 and Q2,
A constant voltage is generated between the base and the collector of the transistor Q1 and the base and the collector of the transistor Q2.

【0006】第1の出力回路部3は、NPNトランジス
タQ5及び抵抗R2より構成される。トランジスタQ5
は、コレクタに電源電圧Vccが印加され、エミッタが抵
抗R2を介して出力端子Tout に接続され、ベースがシ
フト回路2のトランジスタQ2とトランジスタQ3との
接続点に接続される。トランジスタQ5のベース電位は
シフト回路2によりシフトされ、入力信号が基準レベル
のときに出力端子Tout にアイドリング電流を供給す
る。
[0006] The first output circuit section 3 comprises an NPN transistor Q5 and a resistor R2. Transistor Q5
The power supply voltage Vcc is applied to the collector, the emitter is connected to the output terminal Tout via the resistor R2, and the base is connected to the connection point between the transistors Q2 and Q3 of the shift circuit 2. The base potential of the transistor Q5 is shifted by the shift circuit 2, and supplies an idling current to the output terminal Tout when the input signal is at the reference level.

【0007】[0007]

【発明が解決しようとする課題】しかるに、従来の出力
回路では、入力信号のマイナス側を制御するための出力
回路部としてPNPトランジスタを用いており、PNP
トランジスタはIC化した場合、ドライブ能力が低く、
NPNトランジスタとのバランスをとるためには、パタ
ーンを大きくする必要がある。このため、チップ面積が
大きくなるとともに、寄生容量、周波数特性が悪化し、
高周波領域での特性が悪化するなどの問題点があった。
However, in the conventional output circuit, a PNP transistor is used as an output circuit for controlling the negative side of the input signal.
When the transistor is made into an IC, the drive capability is low,
In order to balance with the NPN transistor, it is necessary to enlarge the pattern. For this reason, the chip area increases, the parasitic capacitance and the frequency characteristics deteriorate,
There are problems such as deterioration of characteristics in a high frequency region.

【0008】図5に従来の出力回路の一例の周波数特性
図を示す。図5に示すように周波数特性を伸ばそうとす
ると、PNPトランジスタに寄生する大きな寄生容量の
ために、遮断周波数f0 付近で、一時的にゲインが大き
くなる現象が生じる。本発明は上記の点に鑑みてなされ
たもので、チップ面積を低減できるとともに、高周波領
域での特性を向上させることができる出力回路を提供す
ることを目的とする。
FIG. 5 shows a frequency characteristic diagram of an example of a conventional output circuit. As shown in FIG. 5, when trying to extend the frequency characteristics, a phenomenon occurs in which the gain temporarily increases near the cutoff frequency f0 due to the large parasitic capacitance parasitic on the PNP transistor. The present invention has been made in view of the above points, and has as its object to provide an output circuit that can reduce a chip area and improve characteristics in a high-frequency region.

【0009】[0009]

【課題を解決するための手段】本発明の請求項1は、入
力信号の極性が一方の極性のときに駆動され、出力端子
から該入力信号の一方の極性に応じた出力信号を出力す
る第1の出力トランジスタと、前記第1の出力トランジ
スタと同一極性で、前記出力端子から前記入力信号の他
方の極性に応じた出力信号を出力する第2の出力トラン
ジスタと、前記入力信号の極性が一方の極性のときに前
記第2の出力トランジスタをオフし、前記入力信号の極
性が他方の極性のときに、前記入力信号に応じて前記第
2の出力トランジスタを駆動する制御信号を生成する制
御手段とを有することを特徴とする。
According to a first aspect of the present invention, there is provided a driving circuit which is driven when an input signal has one polarity, and outputs an output signal corresponding to one polarity of the input signal from an output terminal. One output transistor, a second output transistor having the same polarity as the first output transistor and outputting an output signal from the output terminal in accordance with the other polarity of the input signal, and one of the polarity of the input signal. Control means for turning off the second output transistor when the polarity is negative, and generating a control signal for driving the second output transistor in accordance with the input signal when the polarity of the input signal is the other polarity And characterized in that:

【0010】請求項1によれば、第1の出力トランジス
タにより入力信号の極性が一方の極性のときに、出力端
子から入力信号に応じた出力信号を出力し、制御手段に
より入力信号の極性が一方の極性のときに、第1の出力
トランジスタと同極性の第2の出力トランジスタをオフ
し、入力信号の極性が他方の極性のときに、入力信号に
応じて第2の出力トランジスタを駆動することにより、
第1及び第2の出力トランジスタを、例えば、高周波特
性に優れたNPNトランジスタで構成できる。
According to the first aspect, when the polarity of the input signal is one polarity by the first output transistor, an output signal corresponding to the input signal is output from the output terminal, and the polarity of the input signal is controlled by the control means. When one polarity, the second output transistor having the same polarity as the first output transistor is turned off, and when the polarity of the input signal is the other polarity, the second output transistor is driven according to the input signal. By doing
The first and second output transistors can be composed of, for example, NPN transistors having excellent high-frequency characteristics.

【0011】請求項2は、前記制御手段が、前記第1の
出力トランジスタのベースにベースが接続され、前記第
1の出力トランジスタのエミッタにエミッタが接続され
た第3のトランジスタと、前記第3のトランジスタのコ
レクタを第1の電位に保持する第1の電圧源と、前記第
3のトランジスタと前記定電圧源との接続点にエミッタ
が接続された第4のトランジスタと、前記第4のトラン
ジスタのベースを第2の電位の保持する第2の電圧源
と、前記第4のトランジスタのコレクタ電流に応じて前
記第2の出力トランジスタのベース電位を制御する制御
回路とを有することを特徴とする。
Preferably, the control means includes a third transistor having a base connected to a base of the first output transistor, and an emitter connected to an emitter of the first output transistor; A first voltage source that holds a collector of the transistor at a first potential, a fourth transistor having an emitter connected to a connection point between the third transistor and the constant voltage source, and a fourth transistor. A second voltage source that holds the base of the second transistor at a second potential, and a control circuit that controls the base potential of the second output transistor in accordance with the collector current of the fourth transistor. .

【0012】請求項2によれば、制御手段を前記第1の
出力トランジスタのベースにベースが接続され、前記第
1の出力トランジスタのエミッタにエミッタが接続され
た第3のトランジスタと、前記第3のトランジスタのコ
レクタを第1の電位に保持する第1の電圧源と、前記第
3のトランジスタと前記定電圧源との接続点にエミッタ
が接続された第4のトランジスタと、前記第4のトラン
ジスタのベースを第2の電位の保持する第2の電圧源
と、前記第4のトランジスタのコレクタ電流に応じて前
記第2の出力トランジスタのベース電位を制御する制御
回路とから構成することにより、入力信号に応じて第3
のトランジスタのコレクタ電流が制御され、第3のトラ
ンジスタのコレクタ電流により、第4のトランジスタの
エミッタ電位が制御され、一方、第4のトランジスタの
ベース電位は第2の電圧源により制御されており、よっ
て、第4のトランジスタのベース−エミッタ間電圧が入
力信号により制御され、第4のトランジスタのコレクタ
電流が入力信号により制御され、この第4のトランジス
タのコレクタ電流は制御回路に供給され、制御回路は第
4のトランジスタのコレクタ電流に応じて第2の出力ト
ランジスタのベース電位を制御して、入力信号の極性が
他方の極性のときに、入力信号に応じて第2の出力トラ
ンジスタを制御することができる。
According to the second aspect, the control means includes a third transistor having a base connected to the base of the first output transistor, and an emitter connected to the emitter of the first output transistor; A first voltage source that holds a collector of the transistor at a first potential, a fourth transistor having an emitter connected to a connection point between the third transistor and the constant voltage source, and a fourth transistor. And a control circuit that controls the base potential of the second output transistor in accordance with the collector current of the fourth transistor, thereby providing an input. Third depending on the signal
And the collector potential of the third transistor controls the emitter potential of the fourth transistor, while the base potential of the fourth transistor is controlled by the second voltage source. Therefore, the base-emitter voltage of the fourth transistor is controlled by the input signal, the collector current of the fourth transistor is controlled by the input signal, and the collector current of the fourth transistor is supplied to the control circuit. Controlling the base potential of the second output transistor according to the collector current of the fourth transistor, and controlling the second output transistor according to the input signal when the polarity of the input signal is the other polarity. Can be.

【0013】請求項3は、前記第1及び第2の出力トラ
ンジスタ、制御手段が、半導体基板上に形成されたNP
Nトランジスタから構成されることを特徴とする。請求
項3によれば、第1及び第2の出力トランジスタ、制御
手段を半導体基板上に構成し、第1及び第2の出力トラ
ンジスタをNPNトランジスタから構成することによ
り、半導体基板上では、NPNトランジスタは一般にP
NPトランジスタに比べてサイズが小さく、高周波特性
が良好となるため、半導体基板のサイズを小さくできる
とともに、回路の高周波特性を向上でき、高周波信号に
対応できる。
Preferably, the first and second output transistors and the control means are formed on an NP formed on a semiconductor substrate.
It is characterized by being composed of N transistors. According to the third aspect, the first and second output transistors and the control means are formed on a semiconductor substrate, and the first and second output transistors are formed of NPN transistors. Is generally P
Since the size is smaller than the NP transistor and the high-frequency characteristics are good, the size of the semiconductor substrate can be reduced, the high-frequency characteristics of the circuit can be improved, and high-frequency signals can be handled.

【0014】[0014]

【発明の実施の形態】図1に本発明の一実施例の回路構
成図を示す。本実施例の出力回路100は、特許請求の
範囲中の第1の出力トランジスタに相当するNPNトラ
ンジスタQ14、特許請求の範囲中の第2の出力トランジ
スタに相当するNPNトランジスタQ15、特許請求の範
囲中の制御手段に相当する制御回路部110から構成さ
れる。本実施例の出力回路100では、入力端子Tinに
入力信号Vinが供給される。入力端子Tinに供給された
入力信号Vinは、NPNトランジスタQ14のベース、及
び、制御回路部110に供給される。
FIG. 1 is a circuit diagram of an embodiment of the present invention. The output circuit 100 of the present embodiment includes an NPN transistor Q14 corresponding to a first output transistor in the claims, an NPN transistor Q15 corresponding to a second output transistor in the claims, And a control circuit unit 110 corresponding to the control means. In the output circuit 100 of the present embodiment, the input signal Vin is supplied to the input terminal Tin. The input signal Vin supplied to the input terminal Tin is supplied to the base of the NPN transistor Q14 and the control circuit unit 110.

【0015】トランジスタQ14は、コレクタに電源電圧
Vccが印加され、エミッタが出力端子Tout に接続され
る。トランジスタQ14は、入力信号Vinが正極性の時
に、オンし、入力信号Vinに応じたエミッタ電流を出力
端子Tout に供給する。制御回路部110は、特許請求
の範囲中の第3のトランジスタに相当するNPNトラン
ジスタQ13、特許請求の範囲中の第4のトランジスタに
相当するNPNトランジスタQ9、特許請求の範囲中の
第1の定電圧源に相当するNPNトランジスタQ12、特
許請求の範囲中の第2の定電圧源を構成するNPNトラ
ンジスタQ6、PNPトランジスタQ7、Q8、抵抗R
4、特許請求の範囲中の制御回路に相当するNPNトラ
ンジスタQ10、Q11、抵抗R5、R6から構成される。
The power supply voltage Vcc is applied to the collector of the transistor Q14, and the emitter is connected to the output terminal Tout. The transistor Q14 is turned on when the input signal Vin has a positive polarity, and supplies an emitter current corresponding to the input signal Vin to the output terminal Tout. The control circuit unit 110 includes an NPN transistor Q13 corresponding to a third transistor in the claims, an NPN transistor Q9 corresponding to a fourth transistor in the claims, and a first constant transistor in the claims. An NPN transistor Q12 corresponding to a voltage source, an NPN transistor Q6, PNP transistors Q7, Q8, and a resistor R constituting a second constant voltage source in the claims.
4. It comprises NPN transistors Q10 and Q11 and resistors R5 and R6 corresponding to the control circuit in the claims.

【0016】制御回路部110では、入力端子Tinは、
トランジスタQ13のベースに接続される。トランジスタ
Q13は、エミッタが出力端子Tout 、コレクタがトラン
ジスタQ12のエミッタに接続される。トランジスタQ12
は、コレクタ及びベースに電源電圧Vccが印加され、ト
ランジスタQ13のコレクタを電源電圧Vccに対して定電
位に保持する。
In the control circuit section 110, the input terminal Tin is
Connected to the base of transistor Q13. The transistor Q13 has an emitter connected to the output terminal Tout and a collector connected to the emitter of the transistor Q12. Transistor Q12
The power supply voltage Vcc is applied to the collector and the base, and the collector of the transistor Q13 is kept at a constant potential with respect to the power supply voltage Vcc.

【0017】トランジスタQ12のエミッタとトランジス
タQ13のコレクタとの接続点は、トランジスタQ9のエ
ミッタに接続される。トランジスタQ9のエミッタ電位
は、トランジスタQ12のエミッタとトランジスタQ13の
コレクタとの接続点の電位、すなわち、入力信号Vinに
応じて制御される。また、トランジスタQ9のベース
は、トランジスタQ7のベース及びコレクタに接続され
る。トランジスタQ7は、ベース及びコレクタがトラン
ジスタQ6のコレクタに接続され、エミッタがトランジ
スタQ8のエミッタに接続される。トランジスタQ6
は、ベースに所定のバイアス電圧VBBが印加され、エミ
ッタは抵抗R4を介して接地される。よって、トランジ
スタQ6は、コレクタから定電流I1を引き込む。
The connection point between the emitter of the transistor Q12 and the collector of the transistor Q13 is connected to the emitter of the transistor Q9. The emitter potential of the transistor Q9 is controlled according to the potential at the connection point between the emitter of the transistor Q12 and the collector of the transistor Q13, that is, the input signal Vin. The base of the transistor Q9 is connected to the base and the collector of the transistor Q7. The transistor Q7 has a base and a collector connected to the collector of the transistor Q6, and an emitter connected to the emitter of the transistor Q8. Transistor Q6
Has a predetermined bias voltage VBB applied to its base, and the emitter is grounded via a resistor R4. Therefore, the transistor Q6 draws the constant current I1 from the collector.

【0018】また、トランジスタQ8はコレクタとベー
スとが互いに接続され、ダイオードとして作用する。ト
ランジスタQ8のコレクタ及びベースには、電源電圧V
ccが印加される。このため、トランジスタQ8のベース
−エミッタ間のPN接合には電源電圧Vccにより順方向
に電流が流れ、ベース−エミッタ間のPN接合に順方向
電圧を発生させる。トランジスタQ8によりトランジス
タQ7のエミッタ電位が所定の電位に保持される。
The transistor Q8 has a collector and a base connected to each other, and functions as a diode. The power supply voltage V is applied to the collector and base of the transistor Q8.
cc is applied. For this reason, a current flows forward in the PN junction between the base and the emitter of the transistor Q8 by the power supply voltage Vcc, and a forward voltage is generated in the PN junction between the base and the emitter. The emitter potential of transistor Q7 is held at a predetermined potential by transistor Q8.

【0019】トランジスタQ7のベース−エミッタ間に
はトランジスタQ6により定電流I1が流れ、コレクタ
及びベースに一定の電圧VA が発生する。トランジスタ
Q7のコレクタ及びベースに発生する定電圧VA は、ト
ランジスタQ9のベースに印加される。トランジスタQ
9は、入力電圧Vinによりエミッタ電位VB がベース電
位VAより大きくなると、コレクタ電流が流れ、入力電
圧Vinによりエミッタ電位VBがベース電位VA より小
さくなると、オフされ、コレクタ電流が停止される。ト
ランジスタQ9のコレクタは、トランジスタQ10のコレ
クタ、及び、トランジスタQ11のベースに接続される。
A constant current I1 flows between the base and the emitter of the transistor Q7 by the transistor Q6, and a constant voltage VA is generated at the collector and the base. The constant voltage VA generated at the collector and the base of the transistor Q7 is applied to the base of the transistor Q9. Transistor Q
A collector current 9 flows when the emitter potential VB becomes larger than the base potential VA due to the input voltage Vin, and turns off when the emitter potential VB becomes smaller than the base potential VA due to the input voltage Vin, and the collector current is stopped. The collector of transistor Q9 is connected to the collector of transistor Q10 and the base of transistor Q11.

【0020】トランジスタQ10は、エミッタが抵抗R5
を介して接地され、ベースがトランジスタQ15のベース
に接続される。また、トランジスタQ11は、コレクタに
電源電圧Vccが印加され、ベースがトランジスタQ10の
コレクタに接続され、エミッタがトランジスタQ10のベ
ースとトランジスタQ15のベースとの接続点に接続され
る。さらに、トランジスタQ10のベースとトランジスタ
Q15のベースとの接続点は、抵抗R6を介して接地され
ている。
The transistor Q10 has an emitter connected to a resistor R5.
, And the base is connected to the base of transistor Q15. In the transistor Q11, the power supply voltage Vcc is applied to the collector, the base is connected to the collector of the transistor Q10, and the emitter is connected to the connection point between the base of the transistor Q10 and the base of the transistor Q15. Further, a connection point between the base of the transistor Q10 and the base of the transistor Q15 is grounded via a resistor R6.

【0021】トランジスタQ10、Q11、抵抗R5、R6
は、トランジスタQ15とともにカレントミラーを構成し
ており、トランジスタQ9のコレクタ電流を電流増幅
し、出力端子Tout から引き込む。次に出力回路100
の動作を図面とともに説明する。図2に本発明の一実施
例の動作波形図を示す。図2(A)は入力信号Vin、図
2(B)はトランジスタQ14のエミッタ電流、図2
(C)はトランジスタQ13のコレクタ電流、図2(D)
はトランジスタQ9のエミッタ電位VB 、図2(E)は
トランジスタQ9のコレクタ電流、図2(F)はトラン
ジスタQ15のベース電位、図2(G)はトランジスタQ
15のコレクタ電流、図2(H)は出力信号Vout の波形
を示す。
Transistors Q10 and Q11, resistors R5 and R6
Constitutes a current mirror together with the transistor Q15, amplifies the current of the collector of the transistor Q9, and draws it from the output terminal Tout. Next, the output circuit 100
Will be described with reference to the drawings. FIG. 2 shows an operation waveform diagram of one embodiment of the present invention. 2A shows the input signal Vin, FIG. 2B shows the emitter current of the transistor Q14, and FIG.
(C) is the collector current of transistor Q13, FIG.
2E is an emitter potential VB of the transistor Q9, FIG. 2E is a collector current of the transistor Q9, FIG. 2F is a base potential of the transistor Q15, and FIG.
FIG. 2H shows the waveform of the output signal Vout.

【0022】時間T1で、入力電圧Vinが正極性で変化
するときには、図2(B)に示すようにトランジスタQ
14が駆動され出力端子Tout に入力電圧Vinに応じた電
流を供給する。このとき、トランジスタQ13は飽和し、
トランジスタQ12のエミッタ電流は図2(C)に示すよ
うにトランジスタQ13のコレクタ電流として出力端子T
out に供給される。よって、トランジスタQ9のエミッ
タ電位VB は、図2(D)に示すようにローレベルとさ
れ、トランジスタQ9のベース電位VA より低下され
る。
At time T1, when the input voltage Vin changes with a positive polarity, as shown in FIG.
14 is driven to supply a current corresponding to the input voltage Vin to the output terminal Tout. At this time, the transistor Q13 saturates,
The emitter current of the transistor Q12 is used as the collector current of the transistor Q13 as shown in FIG.
supplied to out. Therefore, the emitter potential VB of the transistor Q9 is set to the low level as shown in FIG. 2D, and is lower than the base potential VA of the transistor Q9.

【0023】トランジスタQ9のエミッタ電位VB がロ
ーレベルとなり、トランジスタQ9のベース電位VA よ
り低下された状態では、トランジスタQ9はオフするの
で、図2(E)に示すようにトランジスタQ9のコレク
タにはアイドリング電流に応じた電流が流れる。トラン
ジスタQ9のコレクタが低減すると、トランジスタQ11
はオフし、図2(F)に示すようにトランジスタQ15の
ベース電位は、ローレベルとなり、トランジスタQ15は
オフし、トランジスタQ15のコレクタ電流には図2
(G)に示すようにアイドリング電流だけが流れる。
When the emitter potential VB of the transistor Q9 becomes low level and is lower than the base potential VA of the transistor Q9, the transistor Q9 is turned off. As shown in FIG. 2E, the collector of the transistor Q9 is idling. A current flows according to the current. When the collector of the transistor Q9 decreases, the transistor Q11
2 is turned off, the base potential of the transistor Q15 becomes low level as shown in FIG. 2 (F), the transistor Q15 is turned off, and the collector current of the transistor Q15 is changed to the level shown in FIG.
As shown in (G), only the idling current flows.

【0024】よって、出力端子Tout からは、図2
(H)に示すようにトランジスタQ14のエミッタ電流、
すなわち、入力信号Vinに応じた出力信号Vout が出力
される。また、時間T2で、入力電圧Vinが負極性で変
化するときには、図2(B)に示すようにトランジスタ
Q14はオフする。このとき、入力電圧Vinが負極性にな
ると、トランジスタQ12が動作領域に入り、トランジス
タQ13のコレクタには、図2(C)に示すように入力信
号Vinに応じた電流が流れる。このため、トランジスタ
Q9のエミッタ電位VB は、図2(D)に示すように入
力電圧Vinに応じて変動する。
Therefore, from the output terminal Tout, FIG.
(H), the emitter current of the transistor Q14,
That is, an output signal Vout corresponding to the input signal Vin is output. When the input voltage Vin changes with a negative polarity at the time T2, the transistor Q14 is turned off as shown in FIG. At this time, when the input voltage Vin becomes negative, the transistor Q12 enters the operation region, and a current according to the input signal Vin flows through the collector of the transistor Q13 as shown in FIG. For this reason, the emitter potential VB of the transistor Q9 fluctuates according to the input voltage Vin as shown in FIG.

【0025】トランジスタQ9のエミッタ電位VB が増
加すると、トランジスタQ9のコレクタ電流は、図2
(E)に示されるようにエミッタ電位VB に応じた電流
が流れる。トランジスタQ9のコレクタ電流は、トラン
ジスタQ11を介してトランジスタQ10及びトランジスタ
Q15のベースに供給され、トランジスタQ10、トランジ
スタQ15のベース電位を図2(F)に示すように入力信
号Vinに応じて変動させる。
When the emitter potential VB of the transistor Q9 increases, the collector current of the transistor Q9 increases as shown in FIG.
As shown in (E), a current flows according to the emitter potential VB. The collector current of the transistor Q9 is supplied to the bases of the transistors Q10 and Q15 via the transistor Q11, and changes the base potentials of the transistors Q10 and Q15 according to the input signal Vin as shown in FIG.

【0026】このため、トランジスタQ15のコレクタ電
流は、図2(F)に示す信号に応じて変動され、図2
(G)に示すように変動され、出力端子Tout から電流
を引き込む。よって、出力端子Tout からは、図6
(H)に示すような出力信号Voutが出力される。な
お、このとき、アイドリング電流は、以下のように決定
される。
For this reason, the collector current of the transistor Q15 is changed according to the signal shown in FIG.
The current is varied as shown in (G), and a current is drawn from the output terminal Tout. Therefore, from the output terminal Tout, FIG.
An output signal Vout as shown in (H) is output. At this time, the idling current is determined as follows.

【0027】まず、バイアス電流I1 によりトランジス
タQ9のベース電位VA が決定される。一方、トランジ
スタQ13とトランジスタQ14とのエミッタ面積の比は、
1:nに設定されているので、出力トランジスタQ14の
(1/n)の電流がトランジスタQ13のコレクタから引
き込まれ、トランジスタQ9のエミッタ電位VB が決定
される。
First, the base potential VA of the transistor Q9 is determined by the bias current I1. On the other hand, the ratio of the emitter area between the transistor Q13 and the transistor Q14 is
Since 1: n is set, (1 / n) current of the output transistor Q14 is drawn from the collector of the transistor Q13, and the emitter potential VB of the transistor Q9 is determined.

【0028】トランジスタQ9のベース−エミッタ間に
は、ベース電位VA とエミッタ電位VB との電位差(V
B −VA )が印加される。トランジスタQ9のコレクタ
電流は、ベース電位VA とエミッタ電位VB との電位差
(VB −VA )に応じた電流となる。さらに、トランジ
スタQ10、Q11、Q15、抵抗R5、R6からなるカレン
トミラー回路は、トランジスタQ9のコレクタ電流を電
流増幅する。よって、アイドル電流は、ベース電位VA
とエミッタ電位VB との電位差(VB −VA )及びトラ
ンジスタQ10、Q11、Q15、抵抗R5、R6からなるカ
レントミラー回路の電流増幅率により決定される。
The potential difference (V.sub.V) between the base potential VA and the emitter potential VB is applied between the base and the emitter of the transistor Q9.
B-VA) is applied. The collector current of the transistor Q9 is a current corresponding to the potential difference (VB-VA) between the base potential VA and the emitter potential VB. Further, a current mirror circuit including the transistors Q10, Q11, Q15 and the resistors R5, R6 amplifies the collector current of the transistor Q9. Therefore, the idle current is equal to the base potential VA.
The difference is determined by the potential difference (VB-VA) between the current and the emitter potential VB, and the current amplification factor of the current mirror circuit including the transistors Q10, Q11 and Q15, and the resistors R5 and R6.

【0029】したがって、アイドル電流は、例えば、ト
ランジスタQ10のエミッタ面積とトランジスタQ15のエ
ミッタ面積の比、m:n、及び、抵抗R5 によって設定
できる。また、本実施例では、出力ダイナミックレンジ
は、電源電圧をVcc、トランジスタQ14、Q15の飽和し
たときのコレクタ−エミッタ間電圧Vces 、トランジス
タのベース−エミッタ間電圧をVbeとすると、 Vcc−2Vces −Vbe で決定される。
Therefore, the idle current can be set, for example, by the ratio of the emitter area of the transistor Q10 to the emitter area of the transistor Q15, m: n, and the resistance R5. In this embodiment, the output dynamic range is Vcc-2Vces-Vbe, where Vcc is the power supply voltage, Vces is the collector-emitter voltage when the transistors Q14 and Q15 are saturated, and Vbe is the base-emitter voltage of the transistor. Is determined.

【0030】よって、従来に比べて、出力ダイナミック
レンジを大きくとることができる。本実施例によれば、
ドライブ能力が必要な部分、すなわち、トランジスタQ
14、Q15を、NPNトランジスタで構成できる。よっ
て、IC化した際に、PNPトランジスタに比べて小さ
い寄生容量で構成できる。このため、高周波特性を向上
させることができる。
Therefore, the output dynamic range can be increased as compared with the related art. According to the present embodiment,
The part where the driving capability is required, that is, the transistor Q
14, Q15 can be constituted by an NPN transistor. Therefore, when an IC is formed, it can be configured with a parasitic capacitance smaller than that of the PNP transistor. For this reason, high frequency characteristics can be improved.

【0031】図3に本発明の一実施例の周波数特性図を
示す。本実施例によれば、PNPトランジスタで出力ト
ランジスタを構成した場合に比べて寄生容量を小さくで
きるので、図3に実線で示すように、遮断周波数f0付
近で、破線に示すような特性の劣化を防止でき、高周波
の特性を向上させることができる。
FIG. 3 shows a frequency characteristic diagram of one embodiment of the present invention. According to the present embodiment, the parasitic capacitance can be reduced as compared with the case where the output transistor is constituted by the PNP transistor. Therefore, as shown by the solid line in FIG. Can be prevented, and the high-frequency characteristics can be improved.

【0032】なお、本実施例の適用例としては、例え
ば、差動アンプと組み合わせて、帰還アンプを構成する
ことができる。
As an application example of this embodiment, for example, a feedback amplifier can be configured in combination with a differential amplifier.

【0033】[0033]

【発明の効果】上述の如く、本発明の請求項1によれ
ば、第1の出力トランジスタにより入力信号の極性が一
方の極性のときに、出力端子から入力信号に応じた出力
信号を出力し、制御手段により入力信号の極性が一方の
極性のときに、第1の出力トランジスタと同極性の第2
の出力トランジスタをオフし、入力信号の極性が他方の
極性のときに、入力信号に応じて第2の出力トランジス
タを駆動することにより、第1及び第2の出力トランジ
スタを、例えば、高周波特性に優れたNPNトランジス
タで構成できる等の特長を有する。
As described above, according to the first aspect of the present invention, when the polarity of the input signal is one polarity by the first output transistor, an output signal corresponding to the input signal is output from the output terminal. When the polarity of the input signal is one polarity by the control means,
Is turned off, and when the polarity of the input signal is the other polarity, the second output transistor is driven according to the input signal, so that the first and second output transistors have, for example, high frequency characteristics. It has such features that it can be composed of excellent NPN transistors.

【0034】請求項2によれば、制御手段を前記第1の
出力トランジスタのベースにベースが接続され、前記第
1の出力トランジスタのエミッタにエミッタが接続され
た第3のトランジスタと、前記第3のトランジスタのコ
レクタを第1の電位に保持する第1の電圧源と、前記第
3のトランジスタと前記定電圧源との接続点にエミッタ
が接続された第4のトランジスタと、前記第4のトラン
ジスタのベースを第2の電位の保持する第2の電圧源
と、前記第4のトランジスタのコレクタ電流に応じて前
記第2の出力トランジスタのベース電位を制御する制御
回路とから構成することにより、入力信号に応じて第2
のトランジスタのコレクタ電流が制御され、第2のトラ
ンジスタのコレクタ電流により、第3のトランジスタの
エミッタ電位が制御され、一方、第3のトランジスタの
ベース電位は第2の電圧源により制御されており、よっ
て、第3のトランジスタのベース−エミッタ間電圧が入
力信号により制御され、第3のトランジスタのコレクタ
電流が入力信号により制御され、この第3のトランジス
タのコレクタ電流は制御回路に供給され、制御回路は第
3のトランジスタのコレクタ電流に応じて第2の出力ト
ランジスタのベース電位を制御して、入力信号の極性が
他方の極性のときに、入力信号に応じて第2の出力トラ
ンジスタを制御することができる等の特長を有する。
According to the second aspect, the control means includes a third transistor having a base connected to a base of the first output transistor, and an emitter connected to an emitter of the first output transistor; A first voltage source that holds a collector of the transistor at a first potential, a fourth transistor having an emitter connected to a connection point between the third transistor and the constant voltage source, and a fourth transistor. And a control circuit that controls the base potential of the second output transistor in accordance with the collector current of the fourth transistor, thereby providing an input. The second according to the signal
And the collector potential of the second transistor controls the emitter potential of the third transistor, while the base potential of the third transistor is controlled by the second voltage source. Therefore, the base-emitter voltage of the third transistor is controlled by the input signal, the collector current of the third transistor is controlled by the input signal, and the collector current of the third transistor is supplied to the control circuit. Controlling the base potential of the second output transistor according to the collector current of the third transistor, and controlling the second output transistor according to the input signal when the polarity of the input signal is the other polarity. Features such as the ability to

【0035】請求項3によれば、第1及び第2の出力ト
ランジスタ、制御手段を半導体基板上に構成し、第1及
び第2の出力トランジスタをNPNトランジスタから構
成することにより、半導体基板上では、NPNトランジ
スタは一般にPNPトランジスタに比べてサイズが小さ
く、高周波特性が良好となるため、半導体基板のサイズ
を小さくできるとともに、回路の高周波特性を向上で
き、高周波信号に対応できる等の特長を有する。
According to the third aspect, the first and second output transistors and the control means are formed on a semiconductor substrate, and the first and second output transistors are formed of NPN transistors. In general, NPN transistors are smaller in size than PNP transistors and have good high-frequency characteristics, so that the size of the semiconductor substrate can be reduced, the high-frequency characteristics of the circuit can be improved, and high-frequency signals can be handled.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例の回路構成図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.

【図2】本発明の一実施例の動作波形図である。FIG. 2 is an operation waveform diagram of one embodiment of the present invention.

【図3】本発明の一実施例の周波数特性図である。FIG. 3 is a frequency characteristic diagram of one embodiment of the present invention.

【図4】従来の一例の回路構成図である。FIG. 4 is a circuit diagram of a conventional example.

【図5】従来の一例の周波数特性図である。FIG. 5 is a frequency characteristic diagram of an example of the related art.

【符号の説明】[Explanation of symbols]

100 出力回路 110 制御回路部 Q6、Q8、Q10〜Q15 NPNトランジスタ Q7、Q9 PNPトランジスタ R4〜R6 抵抗 Reference Signs List 100 output circuit 110 control circuit section Q6, Q8, Q10 to Q15 NPN transistor Q7, Q9 PNP transistor R4 to R6 Resistance

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 入力信号の極性が一方の極性のときに駆
動され、出力端子から該入力信号の一方の極性に応じた
出力信号を出力する第1の出力トランジスタと、 前記第1の出力トランジスタと同一極性で、前記出力端
子から前記入力信号の他方の極性に応じた出力信号を出
力する第2の出力トランジスタと、 前記入力信号の極性が一方の極性のときに前記第2の出
力トランジスタをオフし、前記入力信号の極性が他方の
極性のときに、前記入力信号に応じて前記第2の出力ト
ランジスタを駆動する制御信号を生成する制御手段とを
有することを特徴とする出力回路。
A first output transistor that is driven when the polarity of the input signal is one polarity and outputs an output signal from an output terminal according to one polarity of the input signal; and the first output transistor. A second output transistor that outputs an output signal corresponding to the other polarity of the input signal from the output terminal, the second output transistor having the same polarity as the second output transistor when the input signal has one polarity. And an output circuit for generating a control signal for driving the second output transistor in accordance with the input signal when the input signal is off and the polarity of the input signal is the other polarity.
【請求項2】 前記制御手段は、前記第1の出力トラン
ジスタのベースにベースが接続され、前記第1の出力ト
ランジスタのエミッタにエミッタが接続された第3のト
ランジスタと、 前記第3のトランジスタのコレクタを第1の電位に保持
する第1の電圧源と、 前記第3のトランジスタと前記定電圧源との接続点にエ
ミッタが接続された第4のトランジスタと、 前記第4のトランジスタのベースを第2の電位の保持す
る第2の電圧源と、 前記第4のトランジスタのコレクタ電流に応じて前記第
2の出力トランジスタのベース電位を制御する制御回路
とを有することを特徴とする請求項1記載の出力回路。
2. The control means includes: a third transistor having a base connected to a base of the first output transistor, and an emitter connected to an emitter of the first output transistor; A first voltage source for holding a collector at a first potential, a fourth transistor having an emitter connected to a connection point between the third transistor and the constant voltage source, and a base of the fourth transistor. 2. A control circuit, comprising: a second voltage source that holds a second potential; and a control circuit that controls a base potential of the second output transistor in accordance with a collector current of the fourth transistor. Output circuit as described.
【請求項3】 前記第1及び第2の出力トランジスタ、
制御手段は、半導体基板上に形成され、かつ、前記第1
及び第2の出力トランジスタはNPNトランジスタから
構成されることを特徴とする請求項1又は2記載の出力
回路。
3. The first and second output transistors,
The control means is formed on a semiconductor substrate, and includes the first
3. The output circuit according to claim 1, wherein the second output transistor comprises an NPN transistor.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142816A (en) * 2005-11-18 2007-06-07 Nec Electronics Corp Ab-class output circuit

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