JPH11111942A - Method of forming contact hole using polycrystalline silicon plug - Google Patents
Method of forming contact hole using polycrystalline silicon plugInfo
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- JPH11111942A JPH11111942A JP9265344A JP26534497A JPH11111942A JP H11111942 A JPH11111942 A JP H11111942A JP 9265344 A JP9265344 A JP 9265344A JP 26534497 A JP26534497 A JP 26534497A JP H11111942 A JPH11111942 A JP H11111942A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路の
製造方法に係り、特にＤＲＡＭのセル内におけるコンタ
クトホールの形成方法に関するものである。The present invention relates to a method for manufacturing a semiconductor integrated circuit, and more particularly to a method for forming a contact hole in a DRAM cell.
【０００２】[0002]
【従来の技術】一般に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のセル内に
開孔するコンタクトは、図５に示すように、ビットライ
ン１０５の導通をとるものと、ストレージノード１０７
を形成するものの２種類があり、これらのコンタクト
は、ワードラインである第１層ゲート電極（１Ｇ）１０
３の間に形成するようにしていた。なお、この図におい
て、１０１はシリコン基板、１０２はフィールド酸化
膜、１０４，１０６は層間絶縁膜である。2. Description of the Related Art Generally, a DRAM (Dynamic R) is used.
As shown in FIG. 5, a contact opening in the cell of the S.A.N.
And these contacts are formed on the first layer gate electrode (1G) 10 which is a word line.
3 was formed. In this figure, 101 is a silicon substrate, 102 is a field oxide film, and 104 and 106 are interlayer insulating films.
【０００３】しかしながら、近年のデバイスの集積化に
伴い、コンタクト開孔部の第１層ゲート電極（１Ｇ）１
０３の間隔を、ホトリソグラフィの合わせ余裕を含めた
寸法に保つことが困難になり、自己整合的にコンタクト
を形成するエッチング技術（セルフアラインコンタク
ト）が用いられ始めた。このような従来のセルフアライ
ンコンタクト方法として、以下に示すものがあった。However, with the recent integration of devices, the first layer gate electrode (1G) 1
It has become difficult to keep the interval of 03 at a dimension including a margin for photolithography, and an etching technique (self-aligned contact) for forming a contact in a self-aligned manner has begun to be used. As such a conventional self-aligned contact method, there is the following method.
【０００４】図６はかかる従来の各種のＤＲＡＭのメモ
リセルにおけるセルフアラインコンタクト方式を示す断
面図である。 （ｉ）多結晶シリコンパッド方式 この方式は、図６（ａ）に示すように、シリコン基板２
０１とストレージノードのコンタクトを、多結晶シリコ
ン２０５で形成するようにしていた。FIG. 6 is a sectional view showing a self-aligned contact system in memory cells of various conventional DRAMs. (I) Polycrystalline silicon pad method This method uses a silicon substrate 2 as shown in FIG.
01 and the storage node are formed of polycrystalline silicon 205.
【０００５】なお、図６（ａ）において、２０２はフィ
ールド酸化膜、２０３は第１層ゲート電極（１Ｇ）、２
０４は層間絶縁膜としてのＮＳＧ膜、２０６は層間絶縁
膜としてのＢＰＳＧ膜である。 (ii) ＳｉＮパッド方式 この方式は、図６（ｂ）に示すように、シリコン基板３
０１とストレージノードのコンタクトを、ＳｉＮ３０５
で形成するようにしていた。In FIG. 6A, reference numeral 202 denotes a field oxide film; 203, a first-layer gate electrode (1G);
04 is an NSG film as an interlayer insulating film, and 206 is a BPSG film as an interlayer insulating film. (ii) SiN pad method This method uses a silicon substrate 3 as shown in FIG.
01 and the storage node,
Was formed.
【０００６】なお、図６（ｂ）において、３０２はフィ
ールド酸化膜、３０３は第１層ゲート電極（１Ｇ）、３
０４は層間絶縁膜としてのＮＳＧ膜、３０６は層間絶縁
膜としてのＢＰＳＧ膜である。 (iii)ＳｉＮサイドウォール方式 この方式は、図６（ｃ）に示すように、シリコン基板４
０１とストレージノードのコンタクトを、ＳｉＮサイド
ウォール４０５で形成するようにしていた。In FIG. 6B, reference numeral 302 denotes a field oxide film; 303, a first-layer gate electrode (1G);
04 is an NSG film as an interlayer insulating film, and 306 is a BPSG film as an interlayer insulating film. (iii) SiN sidewall method In this method, as shown in FIG.
01 and the storage node are formed by the SiN sidewall 405.
【０００７】なお、図６（ｃ）において、４０２はフィ
ールド酸化膜、４０３は第１層ゲート電極（１Ｇ）、４
０４は層間絶縁膜としてのＮＳＧ膜、４０６は絶縁膜と
してのＢＰＳＧ膜である。In FIG. 6C, 402 is a field oxide film, 403 is a first layer gate electrode (1G),
04 is an NSG film as an interlayer insulating film, and 406 is a BPSG film as an insulating film.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上記し
た従来のセルフアラインコンタクト方式では、以下のよ
うな問題点があった。 （１）まず、多結晶シリコンパッド方式では、第１層ゲ
ート電極（１Ｇ）２０３と第１層ゲート電極（１Ｇ）２
０３の間隔が狭い部分に多結晶シリコン２０５が残って
しまい、フィラメントとして動作するため、第２層ゲー
ト電極（２Ｇ）〔図示なし〕又は第３層ゲート電極（３
Ｇ）〔図示なし〕のショートの原因となる。However, the above-mentioned conventional self-aligned contact system has the following problems. (1) First, in the polycrystalline silicon pad method, the first layer gate electrode (1G) 203 and the first layer gate electrode (1G) 2
Since the polycrystalline silicon 205 remains in a portion where the space of the gate electrode 03 is narrow and operates as a filament, the second layer gate electrode (2G) [not shown] or the third layer gate electrode (3
G) It causes a short circuit (not shown).
【０００９】（２）また、ＳｉＮパッド方式では、コン
タクトエッチングをＳｉＮ３０５に対して高い選択比を
持った条件で行わなければならない。しかし、現在のエ
ッチング装置条件では、選択比は１３程度であり、これ
はＳｉＮ３０５をストッパーとして用いる限界である。
さらに、これ以上選択比を上げようとすると、第１層ゲ
ート電極（１Ｇ）３０３のスリット中でエッチングが停
止してしまう、所謂エッチストップが発生する。(2) In the SiN pad system, contact etching must be performed under conditions having a high selectivity to SiN 305. However, under the current conditions of the etching apparatus, the selectivity is about 13, which is a limit for using SiN 305 as a stopper.
If the selection ratio is further increased, etching stops in the slit of the first-layer gate electrode (1G) 303, that is, a so-called etch stop occurs.
【００１０】（３）また、ＳｉＮサイドウォール方式で
も、上記の対ＳｉＮ選択比では、ストッパー膜の突き抜
けと第１層ゲート電極（１Ｇ）４０３のスリット内のエ
ッチストップとのトレードオフが避けられない。上記い
ずれの方式でも問題があった。本発明は、上記問題点を
除去し、対ＳｉＮ選択比と第１層ゲート電極（１Ｇ）の
スリット内のエッチストップとのトレードオフがなくな
り、エッチングにおけるマージンの向上を図ることがで
きる多結晶シリコンプラグを用いたコンタクトホールの
形成方法を提供することを目的とする。(3) Also in the SiN sidewall method, a trade-off between the penetration of the stopper film and the etch stop in the slit of the first-layer gate electrode (1G) 403 is unavoidable at the above-mentioned selectivity to SiN. . Any of the above methods has a problem. The present invention eliminates the above problems, eliminates the trade-off between the selectivity with respect to SiN and the etch stop in the slit of the first-layer gate electrode (1G), and improves the etching margin. An object of the present invention is to provide a method for forming a contact hole using a plug.
【００１１】[0011]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕ＤＲＡＭのメモリセルにおいて、第１層ゲート電
極のマスクとサイドウォールにＳｉＮを用い、前記第１
層ゲート電極をＳｉＮ膜で覆った後、多結晶シリコン膜
を生成し、この多結晶シリコン膜を全面エッチバックす
ることにより、アライメントコンタクト領域の第１層ゲ
ート電極のスリット部に多結晶シリコンプラグを形成
し、層間絶縁膜形成後、前記多結晶シリコンプラグ径よ
り大きなコンタクト径でコンタクトエッチングを行い、
ホトリソマージンを損なうことなく、また、第１層ゲー
ト電極のスリット内でのエッチストップを回避すること
で、コンタクトエッチングのマージンを広げるようにし
たものである。According to the present invention, in order to achieve the above object, [1] In a memory cell of a DRAM, the first layer gate electrode is made of SiN for a mask and side walls,
After covering the layer gate electrode with the SiN film, a polycrystalline silicon film is formed, and the polycrystalline silicon film is etched back over the entire surface, so that a polycrystalline silicon plug is formed in the slit portion of the first layer gate electrode in the alignment contact region. Forming, after forming the interlayer insulating film, contact etching with a contact diameter larger than the polycrystalline silicon plug diameter,
The contact etching margin is widened without impairing the photolithographic margin and avoiding the etch stop in the slit of the first layer gate electrode.
【００１２】〔２〕ＤＲＡＭのメモリセルにおいて、第
１層ゲート電極をＳｉＮ膜で覆った後、ＣＶＤにより酸
化膜を生成し、全面エッチバックにより、フィールド上
の前記第１層ゲート電極のスリットの狭い部分を前記酸
化膜で埋め、多結晶シリコンプラグの形成時に懸念され
る多結晶シリコンのフィラメントを残さないようにした
ものである。[2] In the DRAM memory cell, after covering the first layer gate electrode with the SiN film, an oxide film is formed by CVD, and the entire surface is etched back to form the slit of the first layer gate electrode on the field. The narrow portion is filled with the oxide film so as not to leave a polycrystalline silicon filament which is a concern when forming a polycrystalline silicon plug.
【００１３】〔３〕多結晶シリコンプラグをストレージ
ノード部に形成した後、ストレージノードであるコンタ
クトを形成するとき、対多結晶シリコン選択比が高く、
対ＳｉＮ選択比が低い条件でエッチングを行い、オーバ
ーエッチングにより前記多結晶シリコンにプラグの円柱
状突起を形成し、その側面を利用してストレージノード
であるＣｓ窒化膜表面積を増やし、Ｃｓ容量の向上を図
るようにしたものである。[3] After forming a polycrystalline silicon plug in the storage node portion, when forming a contact which is a storage node, the selectivity to polycrystalline silicon is high,
Etching is performed under the condition that the selectivity to SiN is low, and columnar projections of plugs are formed in the polycrystalline silicon by over-etching, and the side surface thereof is used to increase the surface area of the Cs nitride film as a storage node, thereby improving the Cs capacitance. It is intended to be.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すコンタクトホールのワードライン方向
の形成工程断面図である。（１）まず、図１（ａ）に示
すように、シリコン基板１上の第１層ゲート電極（１
Ｇ）２の生成時のマスクとサイドウォールに用いる膜を
ＳｉＮとし、第１層ゲート電極（１Ｇ）２の周囲をＳｉ
Ｎ膜３で覆う。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a sectional view showing a process of forming a contact hole in a word line direction according to a first embodiment of the present invention. (1) First, as shown in FIG. 1A, a first layer gate electrode (1
G) The film used for the mask and the side wall at the time of generation of 2 is SiN, and the periphery of the first layer gate electrode (1G) 2 is SiN.
Cover with N film 3.
【００１５】（２）次に、図１（ｂ）に示すように、サ
イドウォールエッチング、ソース・ドレイン（ＳＤ）イ
オン注入終了後、ウエハ全面に多結晶シリコン膜４を生
成する。 （３）次いで、図１（ｃ）に示すように、多結晶シリコ
ンエッチャを用いて、多結晶シリコン膜４の全面エッチ
バックを行う。(2) Next, as shown in FIG. 1B, after the side wall etching and the source / drain (SD) ion implantation are completed, a polycrystalline silicon film 4 is formed on the entire surface of the wafer. (3) Next, as shown in FIG. 1C, the entire surface of the polycrystalline silicon film 4 is etched back using a polycrystalline silicon etcher.
【００１６】その結果、メモリセル内の第１層ゲート電
極（１Ｇ）２に挟まれたアクティブ領域には多結晶シリ
コン膜４の一部が多結晶シリコンプラグ５として残る。 （４）その後、層間絶縁膜としてのＢＰＳＧ膜６を形成
した後に、ホトレジスト７をパターニングして、コンタ
クトを多結晶シリコンプラグ５上に開孔する。ただし、
そのコンタクト寸法は多結晶シリコンプラグ５の径より
も大きく、コンタクトエッチングは、対ＳｉＮ選択比の
高い条件で行ない、コンタクトを形成する。As a result, a part of the polycrystalline silicon film 4 remains as a polycrystalline silicon plug 5 in the active region between the first layer gate electrodes (1G) 2 in the memory cell. (4) Then, after forming a BPSG film 6 as an interlayer insulating film, the photoresist 7 is patterned, and a contact is opened on the polycrystalline silicon plug 5. However,
The contact dimension is larger than the diameter of the polycrystalline silicon plug 5, and the contact etching is performed under the condition of a high selectivity to SiN to form a contact.
【００１７】このコンタクト構造をビットライン方向か
ら見ると、図２に示すようになる。なお、この図におい
て、８はビットラインであり、このビットライン８間に
コンタクト開口部が形成され、その下部には多結晶シリ
コンプラグ５が残される。このように、第１実施例によ
れば、ＳｉＮ膜３からなり、酸化膜とは異質の絶縁膜
（スペーサ）でワードラインを覆った後、導電膜として
の多結晶シリコン膜４を生成させ、それを全面エッチン
グすることにより、第１層ゲート電極（１Ｇ）間の狭い
スリット内部に導電膜としての多結晶シリコン膜４を残
し、プラグ５として用いるようにしている。また、多結
晶シリコンプラグ５へのコンタクトは高選択性のエッチ
ングにより、生成されたプラグからはみ出してスペーサ
上に載るため、高い選択比を得ることができる。FIG. 2 shows this contact structure as viewed from the bit line direction. In this figure, reference numeral 8 denotes a bit line, a contact opening is formed between the bit lines 8, and a polycrystalline silicon plug 5 is left under the contact opening. As described above, according to the first embodiment, after covering the word line with the insulating film (spacer) made of the SiN film 3 and different from the oxide film, the polycrystalline silicon film 4 as the conductive film is generated. By etching the entire surface, the polycrystalline silicon film 4 as a conductive film is left inside the narrow slit between the first-layer gate electrodes (1G) and is used as the plug 5. Further, the contact to the polycrystalline silicon plug 5 protrudes from the generated plug and is placed on the spacer by etching with high selectivity, so that a high selectivity can be obtained.
【００１８】また、第１層ゲート電極（１Ｇ）２のスリ
ット間に、既にプラグ状の多結晶シリコンプラグ５が埋
め込まれているので、コンタクトエッチング時に、第１
層ゲート電極（１Ｇ）２のスリット間におけるエッチス
トップを気にする必要がない。更に、この実施例の装
置、条件によれば、多結晶シリコンプラグ５とＳｉＮ膜
３を削ることなくコンタクトを形成することができる。Since the plug-shaped polycrystalline silicon plugs 5 are already buried between the slits of the first layer gate electrode (1G) 2, the first
There is no need to worry about the etch stop between the slits of the layer gate electrode (1G) 2. Further, according to the apparatus and conditions of this embodiment, a contact can be formed without removing the polycrystalline silicon plug 5 and the SiN film 3.
【００１９】以上より明らかなように、従来のセルフア
ラインコンタクト方法において問題であった、対ＳｉＮ
選択比と第１層ゲート電極（１Ｇ）のスリット内のエッ
チストップとのトレードオフがなくなり、エッチングに
おけるマージンの向上を図ることができる。また、２本
の第１層ゲート電極（１Ｇ）に跨がるようにコンタクト
を形成することができるので、ホトリソグラフィによる
開孔マージンは十分得られ、合わせに対するマージンも
確保することができる。As is clear from the above, the problem with the conventional self-aligned contact method, which is a problem with SiN
There is no trade-off between the selectivity and the etch stop in the slit of the first layer gate electrode (1G), and the margin in etching can be improved. Further, since the contact can be formed so as to straddle the two first-layer gate electrodes (1G), a sufficient opening margin by photolithography and a margin for alignment can be secured.
【００２０】次に、本発明の第２実施例について説明す
る。上記した第１実施例では、多結晶シリコンの全面エ
ッチバックの時に、コンタクトを開孔しない部分にも、
多結晶シリコンが残り、フィラメントになるため、ゲー
ト間ショートの原因となる可能性がある。図３は本発明
の第２実施例を示すコンタクトホールの形成工程断面図
である。Next, a second embodiment of the present invention will be described. In the above-described first embodiment, even when the entire surface of the polycrystalline silicon is etched back, the portion where the contact is not opened is also formed.
Since the polycrystalline silicon remains and becomes a filament, it may cause a short circuit between gates. FIG. 3 is a sectional view showing a process of forming a contact hole according to a second embodiment of the present invention.
【００２１】（１）まず、第１実施例と同様に、図３
（ａ）に示すように、シリコン基板１０のフィールド酸
化膜１１上の第１層ゲート電極（１Ｇ）１２とサイドウ
ォールにＳｉＮを用いて、第１層ゲート電極（１Ｇ）１
２の周囲をＳｉＮ膜１３で覆う。 （２）次いで、図３（ｂ）に示すように、ＣＶＤにより
ＳｉＯ2 （ＮＳＧ）膜１４を生成する。(1) First, as in the first embodiment, FIG.
As shown in (a), the first layer gate electrode (1G) 1 on the field oxide film 11 of the silicon substrate 10 and the first layer gate electrode (1G) 1 using SiN for the sidewall.
2 is covered with a SiN film 13. (2) Next, as shown in FIG. 3B, an SiO 2 (NSG) film 14 is formed by CVD.
【００２２】（３）次に、図３（ｃ）に示すように、Ｓ
ｉＯ2 エッチャにより、ＳｉＯ2 膜１４の全面エッチバ
ックを行う。ＳｉＯ2 膜１４はサイドウォールと同じよ
うにエッチングされるため、ゲート間の狭いスリット部
はＳｉＯ2 （ＮＳＧ）膜１５により埋められる。次に、
図示しないが、多結晶シリコン膜を生成し、アクティブ
領域に多結晶シリコンプラグを形成し、層間絶縁膜を生
成後、多結晶シリコンプラグ上にコンタクトホールを開
孔する。(3) Next, as shown in FIG.
The entire surface of the SiO 2 film 14 is etched back by the iO 2 etcher. Since the SiO 2 film 14 is etched in the same manner as the sidewalls, the narrow slit between the gates is filled with the SiO 2 (NSG) film 15. next,
Although not shown, a polycrystalline silicon film is formed, a polycrystalline silicon plug is formed in the active region, an interlayer insulating film is generated, and then a contact hole is formed on the polycrystalline silicon plug.
【００２３】このように、第２実施例によれば、ＳｉＯ
2 （ＮＳＧ）膜１４を一度生成し、このＳｉＯ2 膜１４
を全面エッチバックすることにより、第１層ゲート電極
（１Ｇ）１２のスリットの狭い部分、特に第１実施例に
て、多結晶シリコンフィラメントが残り易い、フィール
ド酸化膜１１上の第１層ゲート電極（１Ｇ）１２のスリ
ット部をＣＶＤ・ＳｉＯ2 膜１４で埋めることができ、
多結晶シリコンのフィラメントによるゲート間ショート
を回避することができる。このため、従来の多結晶シリ
コンパッド方式において問題であった、多結晶シリコン
フィラメントの削減を図ることができる。As described above, according to the second embodiment, the SiO 2
2 (NSG) film 14 is generated once, and the SiO 2 film 14
Is etched back to form a first layer gate electrode on the field oxide film 11 where a narrow portion of the slit of the first layer gate electrode (1G) 12, especially in the first embodiment, a polycrystalline silicon filament tends to remain. (1G) The 12 slits can be filled with the CVD / SiO 2 film 14,
Short-circuit between gates due to a polycrystalline silicon filament can be avoided. Therefore, it is possible to reduce the number of polycrystalline silicon filaments, which is a problem in the conventional polycrystalline silicon pad method.
【００２４】また、第１層ゲート電極（１Ｇ）間のスリ
ット内部において、導電膜を全面エッチングで残し易
く、さらに、隣り合うアクティブ領域から隔離すること
ができる。次に、本発明の第３実施例について説明す
る。上記した第１実施例では、多結晶シリコンプラグを
用いることにより、コンタクトエッチングにおけるマー
ジンの向上について説明したが、この実施例では、さら
に、ストレージノードに用いるコンタクトエッチングに
おいて、逆に対ＳｉＮ選択比は低いが対多結晶シリコン
選択比の高い条件を用いてエッチングを行う。Further, in the slit between the first-layer gate electrodes (1G), the conductive film can be easily left over by the entire surface etching, and can be isolated from the adjacent active region. Next, a third embodiment of the present invention will be described. In the first embodiment described above, the improvement in the margin in the contact etching by using the polycrystalline silicon plug has been described. However, in the present embodiment, the contact etching to the storage node may have a higher selectivity to SiN. Etching is performed under conditions of low but high selectivity to polycrystalline silicon.
【００２５】図４は本発明の第３実施例を示すコンタク
トホールの形成工程断面図である。 （１）まず、第１実施例と同様に、図４（ａ）に示すよ
うに、シリコン基板２１上に第１層ゲート電極（１Ｇ）
２２の生成時のマスクとサイドウォールに用いる膜をＳ
ｉＮとし、第１層ゲート電極（１Ｇ）２２の周囲をＳｉ
Ｎ膜２３で覆う。次に、サイドウォールエッチング、ソ
ース・ドレイン（ＳＤ）イオン注入終了後、ウエハ全面
に多結晶シリコン膜を生成し、次いで、多結晶シリコン
エッチャを用いて、多結晶シリコン膜の全面エッチバッ
クを行い、多結晶シリコンプラグ２４を形成する。FIG. 4 is a sectional view showing a contact hole forming process according to a third embodiment of the present invention. (1) First, similarly to the first embodiment, as shown in FIG. 4A, a first layer gate electrode (1G) is formed on a silicon substrate 21.
The film used for the mask and the side wall at the time of generation of S22 is S
iN, and the periphery of the first layer gate electrode (1G) 22 is Si.
Cover with N film 23. Next, after the side wall etching and the source / drain (SD) ion implantation are completed, a polycrystalline silicon film is formed on the entire surface of the wafer, and then the entire polycrystalline silicon film is etched back using a polycrystalline silicon etcher. Then, a polycrystalline silicon plug 24 is formed.
【００２６】その後、層間絶縁膜としてのＢＰＳＧ膜２
５を形成した後にホトレジスト２６をパターニングし
て、コンタクトを多結晶シリコンプラグ２４上に開孔す
る。ただし、そのコンタクト寸法は多結晶シリコンプラ
グ２４の径よりも大きくする。また、ここでは、対Ｓｉ
Ｎ選択比＝１、対多結晶シリコン選択比＝８０の条件を
用いてエッチングを行う。次いで、オーバーエッチング
により、多結晶シリコンプラグ２４周辺のＳｉＮ膜２３
を削ることができる。Thereafter, a BPSG film 2 as an interlayer insulating film is formed.
After the formation of 5, the photoresist 26 is patterned to open a contact on the polycrystalline silicon plug 24. However, the contact dimension is made larger than the diameter of the polycrystalline silicon plug 24. In addition, here,
Etching is performed under the conditions of N selectivity = 1 and polycrystalline silicon selectivity = 80. Next, the SiN film 23 around the polycrystalline silicon plug 24 is formed by over-etching.
Can be reduced.
【００２７】（２）次に、図４（ｂ）に示すように、多
結晶シリコン膜、粗面多結晶シリコン膜生成して、スト
レージノード（Ｃｓ−ＳｉＮ）２７を形成する。このよ
うに、第３実施例によれば、多結晶シリコンプラグ２４
周辺のＳｉＮ膜２３を５００Å程度削ることにより、円
柱状の多結晶シリコンプラグ突起をホール内に形成し、
その側面と上面を利用して、ストレージノード２７とし
てのＣｓ窒化膜の表面積を増やし、Ｃｓ容量の確保と向
上を図ることができる。(2) Next, as shown in FIG. 4B, a polycrystalline silicon film and a rough polycrystalline silicon film are formed, and a storage node (Cs-SiN) 27 is formed. Thus, according to the third embodiment, the polycrystalline silicon plug 24
By shaving the peripheral SiN film 23 by about 500 °, a columnar polycrystalline silicon plug projection is formed in the hole,
By utilizing the side and top surfaces, the surface area of the Cs nitride film as the storage node 27 can be increased, and the Cs capacity can be secured and improved.
【００２８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。It should be noted that the present invention is not limited to the above-described embodiment, and various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
【００２９】[0029]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、導電膜によるプラ
グは、ホトリソグラフィによるパターニング無しで全面
エッチングにより形成することができる。As described above, according to the present invention, the following effects can be obtained. (1) According to the first aspect of the invention, a plug made of a conductive film can be formed by etching the entire surface without patterning by photolithography.
【００３０】また、導電膜によるプラグは、コンタクト
エッチングをかさあげし、コンタクトエッチングの開孔
性のマージン確保を図ることができる。更に、コンタク
トはプラグからはみ出すように形成されている。なお、
第１層ゲート電極（１Ｇ）上のＳｉＮ膜はコンタクトの
ストッパ膜として用いており、異種膜同士のテーパー形
状によるコンタクトエッチングとは異なる。In addition, the plug made of the conductive film can increase the contact etching to secure a margin for the opening of the contact etching. Further, the contact is formed so as to protrude from the plug. In addition,
The SiN film on the first layer gate electrode (1G) is used as a stopper film of the contact, and is different from the contact etching due to the tapered shape of the different kinds of films.
【００３１】したがって、従来のセルフアラインコンタ
クト方法において問題であった、対ＳｉＮ選択比と第１
層ゲート電極（１Ｇ）のスリット内のエッチストップと
のトレードオフがなくなり、エッチングにおけるマージ
ンの向上を図ることができる。また、２本の第１層ゲー
ト電極（１Ｇ）に跨がるようにコンタクトを形成するこ
とができるため、ホトリソグラフィによる開孔マージン
は十分得られ、合わせに対するマージンも確保すること
ができる。Therefore, the problem with the conventional self-aligned contact method is that the selectivity to SiN and the first
The trade-off with the etch stop in the slit of the layer gate electrode (1G) is eliminated, and the etching margin can be improved. Further, since the contact can be formed so as to straddle the two first-layer gate electrodes (1G), a sufficient opening margin by photolithography can be obtained, and a margin for alignment can be secured.
【００３２】（２）請求項２記載の発明によれば、Ｓｉ
Ｏ2 （ＮＳＧ）を一度生成し、全面エッチバックするこ
とで、第１層ゲート電極（１Ｇ）のスリットの狭い部
分、特に、上記（１）において、多結晶シリコンフィラ
メントが残り易い、フィールド酸化膜上の第１層ゲート
電極（１Ｇ）のスリット部をＣＶＤ・ＳｉＯ2 膜で埋め
ることができ、多結晶シリコンのフィラメントによるゲ
ート間ショートを回避することができる。(2) According to the second aspect of the present invention, Si
O 2 (NSG) is generated once, and the entire surface is etched back to form a field oxide film in which a narrow portion of the slit of the first layer gate electrode (1G), particularly, the polycrystalline silicon filament tends to remain in the above (1). The slit portion of the upper first-layer gate electrode (1G) can be filled with a CVD / SiO 2 film, and a short circuit between gates due to a polycrystalline silicon filament can be avoided.
【００３３】また、隣り合うプラグ同士の絶縁性を確保
することができる。 （３）請求項３記載の発明によれば、プラグへのコンタ
クトエッチング時にオーバーエッチングを過剰にするこ
とにより、プラグを突起状に残し、キャパシタとしての
面積を向上させることができる。より具体的には、多結
晶シリコンプラグ周辺のＳｉＮ膜を若干削ることで、多
結晶シリコンプラグの上端に円柱状突起をホール内に形
成し、その側面と上面を利用して、Ｃｓ窒化膜の表面積
を増やし、Ｃｓ容量の確保と向上を図ることができる。Further, it is possible to ensure insulation between adjacent plugs. (3) According to the third aspect of the present invention, the over-etching is excessively performed at the time of contact etching to the plug, so that the plug is left in a protruding shape, and the area as a capacitor can be improved. More specifically, by slightly shaving the SiN film around the polycrystalline silicon plug, a columnar projection is formed at the upper end of the polycrystalline silicon plug in the hole, and the side and upper surfaces thereof are used to form a Cs nitride film. The surface area can be increased, and the Cs capacity can be secured and improved.
【図１】本発明の第１実施例を示すコンタクトホールの
ワードライン方向の形成工程断面図である。FIG. 1 is a cross-sectional view illustrating a process of forming a contact hole in a word line direction according to a first embodiment of the present invention.
【図２】本発明の第１実施例を示すコンタクトホールの
ビットライン方向の断面図である。FIG. 2 is a sectional view of a contact hole in a bit line direction according to the first embodiment of the present invention.
【図３】本発明の第２実施例を示すコンタクトホールの
形成工程断面図である。FIG. 3 is a cross-sectional view illustrating a process of forming a contact hole according to a second embodiment of the present invention.
【図４】本発明の第３実施例を示すコンタクトホールの
形成工程断面図である。FIG. 4 is a sectional view showing a contact hole forming process according to a third embodiment of the present invention.
【図５】従来のＤＲＡＭのメモリセルのセルフアライン
コンタクトを示す断面図である。FIG. 5 is a sectional view showing a self-aligned contact of a memory cell of a conventional DRAM.
【図６】従来の各種のＤＲＡＭのメモリセルにおけるセ
ルフアラインコンタクト方法を示す断面図である。FIG. 6 is a cross-sectional view showing a self-aligned contact method in a memory cell of various conventional DRAMs.
１，１０，２１ シリコン基板 ２，１２，２２ 第１層ゲート電極（１Ｇ） ３，１３，２３ ＳｉＮ膜 ４ 多結晶シリコン膜 ５，２４ 多結晶シリコンプラグ ６，２５ ＢＰＳＧ膜 ７，２６ ホトレジスト ８ ビットライン １１ フィールド酸化膜 １４ ＣＶＤＳｉＯ2 （ＮＳＧ）膜 １５ ＳｉＯ2 （ＮＳＧ）膜 ２７ ストレージノード（Ｃｓ−ＳｉＮ）1,10,21 Silicon substrate 2,12,22 First layer gate electrode (1G) 3,13,23 SiN film 4 Polycrystalline silicon film 5,24 Polycrystalline silicon plug 6,25 BPSG film 7,26 Photoresist 8 bit line 11 field oxide film 14 CVDSiO 2 (NSG) film 15 SiO 2 (NSG) film 27 storage nodes (Cs-SiN)
Claims (3)
て、第１層ゲート電極のマスクとサイドウォールにＳｉ
Ｎを用い、前記第１層ゲート電極をＳｉＮ膜で覆った
後、多結晶シリコン膜を生成し、該多結晶シリコン膜を
全面エッチバックし、アライメントコンタクト領域の第
１層ゲート電極のスリット部に多結晶シリコンプラグを
形成し、層間絶縁膜形成後、前記多結晶シリコンプラグ
径より大きなコンタクト径でコンタクトエッチングを行
うことを特徴とする多結晶シリコンプラグを用いたコン
タクトホールの形成方法。In a memory cell of a semiconductor memory device, a mask and a sidewall of a first layer gate electrode are formed of Si.
After covering the first layer gate electrode with a SiN film using N, a polycrystalline silicon film is formed, and the polycrystalline silicon film is entirely etched back to form a slit portion of the first layer gate electrode in the alignment contact region. A method for forming a contact hole using a polycrystalline silicon plug, comprising: forming a polycrystalline silicon plug; forming an interlayer insulating film; and performing contact etching with a contact diameter larger than the polycrystalline silicon plug diameter.
て、第１層ゲート電極をＳｉＮ膜で覆った後、ＣＶＤに
より酸化膜を生成し、全面エッチバックにより、フィー
ルド上の前記第１層ゲート電極のスリットの狭い部分を
前記酸化膜で埋めることを特徴とする多結晶シリコンプ
ラグを用いたコンタクトホールの形成方法。2. In a memory cell of a semiconductor memory device, after covering a first layer gate electrode with a SiN film, an oxide film is formed by CVD, and a slit of the first layer gate electrode on a field is formed by etch back on the entire surface. A method of forming a contact hole using a polycrystalline silicon plug, characterized by filling a narrow portion with the oxide film.
て、第１層ゲート電極のマスクとサイドウォールにＳｉ
Ｎを用い、前記第１層ゲート電極をＳｉＮ膜で覆った
後、多結晶シリコン膜を生成し、該多結晶シリコン膜を
全面エッチバックし、アライメントコンタクト領域の第
１層ゲート電極のスリット部に多結晶シリコンプラグを
形成した後、対多結晶シリコン選択比が高く、対ＳｉＮ
選択比が低い条件でエッチングによりストレージノード
であるコンタクトを形成し、その後、オーバーエッチン
グにより前記多結晶シリコンプラグの上端に円柱状突起
を形成し、該円柱状突起の上面及び側面に接続されるス
トレージノードを形成することを特徴とする多結晶シリ
コンプラグを用いたコンタクトホールの形成方法。3. In a memory cell of a semiconductor memory device, a mask of a first-layer gate electrode and Si on a side wall are provided.
After covering the first layer gate electrode with a SiN film using N, a polycrystalline silicon film is formed, and the polycrystalline silicon film is entirely etched back to form a slit portion of the first layer gate electrode in the alignment contact region. After forming the polycrystalline silicon plug, the selectivity to polycrystalline silicon is high and the
A contact, which is a storage node, is formed by etching under a condition of a low selectivity, and then a columnar projection is formed at the upper end of the polycrystalline silicon plug by overetching. A method for forming a contact hole using a polycrystalline silicon plug, comprising forming a node.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265344A JPH11111942A (en) | 1997-09-30 | 1997-09-30 | Method of forming contact hole using polycrystalline silicon plug |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265344A JPH11111942A (en) | 1997-09-30 | 1997-09-30 | Method of forming contact hole using polycrystalline silicon plug |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111942A true JPH11111942A (en) | 1999-04-23 |
Family
ID=17415880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9265344A Pending JPH11111942A (en) | 1997-09-30 | 1997-09-30 | Method of forming contact hole using polycrystalline silicon plug |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111942A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111385971A (en) * | 2018-12-25 | 2020-07-07 | Tdk株式会社 | Circuit board and method for manufacturing the same |
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| JPH05218343A (en) * | 1992-01-31 | 1993-08-27 | Sony Corp | Semiconductor device and manufacture thereof |
| JPH05304269A (en) * | 1992-04-24 | 1993-11-16 | Nec Corp | Semiconductor device |
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| JPH09129842A (en) * | 1995-10-26 | 1997-05-16 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1997
- 1997-09-30 JP JP9265344A patent/JPH11111942A/en active Pending
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