JPH11111840A - Semiconductor device - Google Patents
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- JPH11111840A JPH11111840A JP26558497A JP26558497A JPH11111840A JP H11111840 A JPH11111840 A JP H11111840A JP 26558497 A JP26558497 A JP 26558497A JP 26558497 A JP26558497 A JP 26558497A JP H11111840 A JPH11111840 A JP H11111840A
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- wiring
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に関し、
特に微細で高品質な多層配線の構造に関する。The present invention relates to a semiconductor device,
In particular, the present invention relates to a fine and high-quality multilayer wiring structure.
【０００２】[0002]
【従来の技術】半導体素子の微細化に伴い、半導体装置
には微細な多層配線が必須になる。現在では、このよう
な多層配線を有する半導体装置の層間絶縁膜としては、
アルミ合金で構成される上層の配線層および下層の配線
層との間および同層の配線層間の寄生容量を低減する目
的から、誘電率が小さく品質の安定したシリコン酸化膜
系の絶縁膜が主流になっている。2. Description of the Related Art With the miniaturization of semiconductor elements, fine multilayer wiring is indispensable for semiconductor devices. At present, as an interlayer insulating film of a semiconductor device having such a multilayer wiring,
For the purpose of reducing the parasitic capacitance between the upper and lower wiring layers made of aluminum alloy and between the same wiring layers, silicon oxide based insulating films with low dielectric constant and stable quality are mainly used. It has become.
【０００３】しかし、上記のアルミ合金あるいはアルミ
の配線層は、シリコン酸化膜さらにはシリコン窒化膜等
のパッシベーション膜との密着性が高く、しかも、上記
のように配線層はその上面および側面等で完全に層間絶
縁膜等で覆われる。このために、層間絶縁膜等が配線層
上に被覆される過程で、熱膨張差による熱応力が発生す
ると、配線層に非常に大きな引っ張り応力が生じる。However, the above-mentioned aluminum alloy or aluminum wiring layer has high adhesion to a passivation film such as a silicon oxide film or a silicon nitride film, and the wiring layer is formed on its upper surface and side surfaces as described above. It is completely covered with an interlayer insulating film or the like. For this reason, when a thermal stress due to a difference in thermal expansion occurs in the process of coating the interlayer insulating film or the like on the wiring layer, a very large tensile stress occurs in the wiring layer.
【０００４】上記のような引っ張り応力は、ストレスマ
イグレーションと呼ばれる現象を引き起こし、配線層の
断線等が発生するようになる。このようなストレスマイ
グレーションによる配線層の不良は、半導体装置が微細
化され高集積化されると増加するようになり、重大な問
題となってくる。[0004] The above-described tensile stress causes a phenomenon called stress migration, which causes disconnection of the wiring layer and the like. The failure of the wiring layer due to such stress migration increases as the semiconductor device is miniaturized and highly integrated, and becomes a serious problem.
【０００５】上記のような配線層のストレスマイグレー
ションによる不良を低減する方法が種々に提案されてい
る。その中で、簡便な技術として特開平２−１１０９５
７号公報に記載されている方法がある。そこで、この技
術について図６を参照して説明する。図６は、上記の従
来の技術を説明するための配線層構造の断面図となって
いる。[0005] Various methods have been proposed for reducing defects due to stress migration of the wiring layer as described above. Among them, a simple technique is disclosed in Japanese Patent Laid-Open No. 2-11095.
There is a method described in Japanese Patent Publication No. Therefore, this technique will be described with reference to FIG. FIG. 6 is a cross-sectional view of a wiring layer structure for explaining the above-mentioned conventional technology.
【０００６】図６に示すように、シリコン基板１０１の
表面上に熱酸化膜１０２が形成される。そして、この熱
酸化膜１０２上に、アルミ膜が堆積された後、フォトリ
ソグラフィ技術でレジストマスク１０３が形成される。
そして、このレジストマスク１０３がエッチングマスク
にされ上記のアルミ膜がドライエッチングされる。この
ようにして、アルミの配線層１０４が形成されるように
なる。[0006] As shown in FIG. 6, a thermal oxide film 102 is formed on the surface of a silicon substrate 101. Then, after an aluminum film is deposited on the thermal oxide film 102, a resist mask 103 is formed by photolithography.
Then, the aluminum film is dry-etched using the resist mask 103 as an etching mask. Thus, the aluminum wiring layer 104 is formed.
【０００７】次に、レジストマスク１０３が残置された
ままで熱酸化膜１０２上にシリコン窒化膜からなる層間
絶縁膜１０５が形成される。ここで、層間絶縁膜１０５
はプラズマＣＶＤ（化学気相成長）法で堆積される。こ
の後、層間絶縁膜１０５の所定の領域にガス放出用の微
細な穴が開孔され、酸素雰囲気中、５００℃の温度で熱
処理が行われる。このようにして、配線層１０４上のレ
ジストマスク１０３が除去される。そして、この従来の
技術では、最終的に配線層１０４上に空隙が設けられ
る。Next, an interlayer insulating film 105 made of a silicon nitride film is formed on the thermal oxide film 102 with the resist mask 103 left. Here, the interlayer insulating film 105
Is deposited by a plasma CVD (chemical vapor deposition) method. Thereafter, fine holes for gas release are formed in predetermined regions of the interlayer insulating film 105, and heat treatment is performed at a temperature of 500 ° C. in an oxygen atmosphere. Thus, the resist mask 103 on the wiring layer 104 is removed. In this conventional technique, a void is finally provided on the wiring layer 104.
【０００８】[0008]
【発明が解決しようとする課題】しかし、以上に説明し
たような従来の技術では、配線層全体にわたってその上
部に空隙が形成される。そして、多層配線が形成される
場合には、下層の配線層と上層の配線層とが接続される
ためのスルーホールが必要になる。しかし、このスルー
ホールの形成工程で、層間絶縁膜をエッチングするため
のエッチングガスが空隙内に入り込み、アルミ等で構成
された配線層の上部が腐食されるようになる。あるい
は、スルーホールが形成された後の洗浄あるいはエッチ
ング処理で、その処理時に使用される化学薬液により配
線層の表面が腐食されるようになる。このために、配線
層の信頼性が大幅に低下するようになる。However, in the prior art as described above, a void is formed over the entire wiring layer. When a multilayer wiring is formed, a through hole for connecting a lower wiring layer and an upper wiring layer is required. However, in the process of forming the through hole, an etching gas for etching the interlayer insulating film enters the gap, and the upper portion of the wiring layer made of aluminum or the like is corroded. Alternatively, the surface of the wiring layer is corroded by a chemical solution used in the cleaning or etching process after the through holes are formed. For this reason, the reliability of the wiring layer is greatly reduced.
【０００９】また、この方法では、配線層と層間絶縁膜
との間にフォトレジスト膜のような膜が形成され、そし
て、この膜が熱処理で除去される。しかし、この工程で
の熱処理は５００℃程度とアルミ配線層にとっては高い
温度になるために、アルミ配線層の信頼性は悪くなる。
また、この方法では、製造工程の数が増加するようにな
る。In this method, a film such as a photoresist film is formed between the wiring layer and the interlayer insulating film, and the film is removed by a heat treatment. However, the heat treatment in this step is about 500 ° C., which is a high temperature for the aluminum wiring layer, so that the reliability of the aluminum wiring layer deteriorates.
In addition, this method increases the number of manufacturing steps.
【００１０】更に、発明者の試行実験の結果では、多層
配線のスルーホールにタングステン等の金属を充填する
工程すなわちプラグの形成工程において、アルミで構成
される針状の単結晶すなわちウイスカー（Ｗｈｉｓｋｅ
ｒ）がある確率で生じるようになる。そして、このウイ
スカーは上記のプラグ形成を困難にする。Further, according to the results of a trial experiment conducted by the inventor, a needle-like single crystal made of aluminum, that is, a whisker (whisker) is used in a step of filling a metal such as tungsten into a through hole of a multilayer wiring, that is, a step of forming a plug.
r) occurs at a certain probability. These whiskers make the plug formation difficult.
【００１１】本発明の目的は、上記のような問題を解決
し、微細な配線構造の信頼性を向上させると共に、微細
な多層配線に対応できる配線構造を提供することにあ
る。An object of the present invention is to solve the above-mentioned problems, improve the reliability of a fine wiring structure, and provide a wiring structure capable of coping with fine multilayer wiring.
【００１２】[0012]
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上に第１の配線層と第２の配線
層とが層間絶縁膜を挟んで配設され、上記層間絶縁膜に
設けられたスルーホールを通して上記多層の配線層が互
いに接続されている半導体装置であって、第１の配線層
上であって層間絶縁膜に形成されるスルーホールが上記
の第１の配線層のパターンから外れるように形成され、
このスルーホールの側壁と第１の配線層の側壁との間に
空隙が設けられている。For this purpose, in a semiconductor device according to the present invention, a first wiring layer and a second wiring layer are disposed on a semiconductor substrate with an interlayer insulating film interposed therebetween. A semiconductor device in which the multilayer wiring layers are connected to each other through through holes provided in the first wiring layer, wherein the through holes formed in the interlayer insulating film on the first wiring layer Formed out of the pattern of
A gap is provided between the sidewall of the through hole and the sidewall of the first wiring layer.
【００１３】あるいは、半導体基板上に第１の配線層と
第２の配線層とが層間絶縁膜を挟んで配設され、この層
間絶縁膜に設けられたスルーホールを通して上記多層の
配線層が互いに接続されている半導体装置において、第
１の配線層上であって層間絶縁膜に形成されるスルーホ
ールが上記の第１の配線層のパターンから外れるように
形成され、このスルーホールの側壁と第１の配線層の側
壁との間に多孔性のある絶縁物が充填されている。Alternatively, a first wiring layer and a second wiring layer are disposed on a semiconductor substrate with an interlayer insulating film interposed therebetween, and the multilayer wiring layers are connected to each other through through holes provided in the interlayer insulating film. In the connected semiconductor device, a through hole formed on the first wiring layer and formed in the interlayer insulating film is formed so as to deviate from the pattern of the first wiring layer. A porous insulator is filled between the first wiring layer and the side wall.
【００１４】ここで、上記の多孔性のある絶縁物は、ス
ルーホール形成のための層間絶縁膜のドライエッチング
工程で形成されるアルミフッ化物である。そして、上記
の空隙あるいは多孔性のある絶縁物の充填されたスルー
ホール内に導電体材料が形成されこの導電体材料と電気
接続するように第２の配線層が形成されている。Here, the porous insulator is an aluminum fluoride formed in a dry etching step of an interlayer insulating film for forming a through hole. Then, a conductive material is formed in the void or the through hole filled with the porous insulator, and a second wiring layer is formed so as to be electrically connected to the conductive material.
【００１５】あるいは、半導体基板上に第１の配線層と
第２の配線層とが層間絶縁膜を挟んで配設され、層間絶
縁膜に設けられたスルーホールを通して上記多層の配線
層が互いに接続されている半導体装置おいて、第２の配
線層のパターンが上記スルーホールから外れるように形
成され、このスルーホールの側壁と第２の配線層の側壁
との間に空隙が設けられている。Alternatively, a first wiring layer and a second wiring layer are disposed on a semiconductor substrate with an interlayer insulating film interposed therebetween, and the multilayer wiring layers are connected to each other through through holes provided in the interlayer insulating film. In the semiconductor device described above, the pattern of the second wiring layer is formed so as to deviate from the through hole, and a gap is provided between the side wall of the through hole and the side wall of the second wiring layer.
【００１６】ここで、上記の第１の配線層あるいは第２
の配線層はアルミニウムあるいはアルミニウム合金で構
成されている。Here, the first wiring layer or the second
Is made of aluminum or aluminum alloy.
【００１７】このように本発明では、第１の配線層と第
２の配線層とが電気接続されるスルーホール内に局部的
に空隙が設けられる。この空隙が熱応力を緩和するよう
になり、上記のストレスマイグレーションが抑制される
ようになる。As described above, according to the present invention, a gap is locally provided in the through hole where the first wiring layer and the second wiring layer are electrically connected. This void relaxes the thermal stress, and the above-mentioned stress migration is suppressed.
【００１８】[0018]
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態を説明する。図１と図２は第１の実施の形態で
配線部の構造を製造工程順に説明するための断面図およ
び平面図である。そして、本発明の配線層の構造はこの
製造工程の中で説明される。Next, an embodiment of the present invention will be described with reference to the drawings. 1 and 2 are a cross-sectional view and a plan view for explaining the structure of a wiring portion in the first embodiment in the order of manufacturing steps. The structure of the wiring layer according to the present invention will be described in this manufacturing process.
【００１９】図１（ａ）に示すように、シリコン基板１
の表面に形成された熱酸化膜２上に、第１の配線層３が
アルミ合金膜のパターニングで形成される。ここで、第
１の配線層の膜厚は５００ｎｍ程度である。そして、熱
酸化膜２上および第１の配線層３が被覆されるようにし
て、層間絶縁膜４が形成される。ここで、層間絶縁膜４
は通常のＣＶＤ法で堆積される膜厚が５００ｎｍ程度と
なるシリコン酸化膜である。As shown in FIG. 1A, a silicon substrate 1
A first wiring layer 3 is formed by patterning an aluminum alloy film on the thermal oxide film 2 formed on the surface of the substrate. Here, the thickness of the first wiring layer is about 500 nm. Then, interlayer insulating film 4 is formed so as to cover thermal oxide film 2 and first wiring layer 3. Here, the interlayer insulating film 4
Is a silicon oxide film having a thickness of about 500 nm deposited by a normal CVD method.
【００２０】次に、図１（ｂ）に示すように、層間絶縁
膜４上にフォトリソグラフィ技術で開口部６を有するレ
ジストマスク５が形成される。ここで、開口部６の平面
寸法は、図１（ｃ）に示すように、第１の配線層３の線
幅より大きくなるように形成されている。Next, as shown in FIG. 1B, a resist mask 5 having an opening 6 is formed on the interlayer insulating film 4 by photolithography. Here, the plane size of the opening 6 is formed so as to be larger than the line width of the first wiring layer 3 as shown in FIG.
【００２１】そして、図１（ｄ）に示すように、レジス
トマスク５がエッチングマスクにされ層間絶縁膜４がド
ライエッチングされる。このようにして、第１の配線層
３上にスルーホール７が形成されるようになる。ここ
で、上述したようにレジストマスク５の開口部６は、第
１の配線層３の線幅より大きくなるように形成されてい
るため、第１の配線層３の側壁部と層間絶縁膜４との間
に空隙８が高精度に形成されるようになる。ここで、こ
の空隙の幅は１００ｎｍ程度に設定される。Then, as shown in FIG. 1D, the interlayer insulating film 4 is dry-etched using the resist mask 5 as an etching mask. Thus, the through hole 7 is formed on the first wiring layer 3. Here, as described above, since the opening 6 of the resist mask 5 is formed so as to be larger than the line width of the first wiring layer 3, the side wall of the first wiring layer 3 and the interlayer insulating film 4 are formed. And the gap 8 is formed with high precision. Here, the width of this gap is set to about 100 nm.
【００２２】そして、レジストマスク５が除去される。
このようにして、図２（ａ）に示すように、スルーホー
ル７において、第１の配線層３の側壁と層間絶縁膜４の
側壁との間に空隙８が形成される。Then, the resist mask 5 is removed.
In this way, as shown in FIG. 2A, a gap 8 is formed between the side wall of the first wiring layer 3 and the side wall of the interlayer insulating film 4 in the through hole 7.
【００２３】次に、図２（ｂ）に示すように、全面にス
パッタ法でチタン膜９が形成される。ここで、チタン膜
９は膜厚が３０ｎｍ程度に設定される。なお、このチタ
ン膜９の形成工程では、空隙８の寸法が１００ｎｍ程度
であるために、空隙８はチタン膜９で充填されない。こ
のようにして、層間絶縁膜４上にチタン膜９が形成され
た後でも、空隙８ａは残存するようになる。Next, as shown in FIG. 2B, a titanium film 9 is formed on the entire surface by sputtering. Here, the thickness of the titanium film 9 is set to about 30 nm. In the step of forming the titanium film 9, the gap 8 is not filled with the titanium film 9 because the size of the gap 8 is about 100 nm. Thus, even after the titanium film 9 is formed on the interlayer insulating film 4, the gap 8a remains.
【００２４】次に、全面にタングステン膜がＣＶＤ法で
堆積される。ここで、タングステン膜の成膜温度は４５
０℃程度である。そして、全面のドライエッチングすな
わちタングステン膜のエッチバックが行われ、図２
（ｃ）に示すように、スルーホール内にタングステンに
よるプラグ１０が形成される。続いて、アルミ合金膜が
堆積されフォトリソグラフィ技術とドライエッチング技
術とで加工されて、第２の配線層１１が形成される。こ
のドライエッチングでは、チタン膜９も第２の配線形状
に加工されバリア配線９ａが形成されることになる。Next, a tungsten film is deposited on the entire surface by a CVD method. Here, the deposition temperature of the tungsten film is 45
It is about 0 ° C. Then, dry etching of the entire surface, that is, etch back of the tungsten film is performed, and FIG.
As shown in (c), a plug 10 of tungsten is formed in the through hole. Subsequently, an aluminum alloy film is deposited and processed by a photolithography technique and a dry etching technique to form a second wiring layer 11. In this dry etching, the titanium film 9 is also processed into the second wiring shape, and the barrier wiring 9a is formed.
【００２５】以上のようにして、図２（ｃ）に示すよう
に、シリコン基板１上の熱酸化膜２上に第１の配線層３
が形成され、その第１の配線層３に密着する層間絶縁膜
４が形成される。ここで、第１の配線層３の側壁と層間
絶縁膜４の側壁との間には空隙８が形成されることにな
る。そして、この第１の配線層３はスルーホール部のバ
リア配線９ａとプラグ１０を通して、第２の配線層１１
に電気接続されることになる。As described above, the first wiring layer 3 is formed on the thermal oxide film 2 on the silicon substrate 1 as shown in FIG.
Is formed, and an interlayer insulating film 4 which is in close contact with the first wiring layer 3 is formed. Here, a gap 8 is formed between the side wall of the first wiring layer 3 and the side wall of the interlayer insulating film 4. The first wiring layer 3 passes through the barrier wiring 9a in the through-hole portion and the plug 10 to pass through the second wiring layer 11
Will be electrically connected to the
【００２６】以上に説明したように、この実施の形態で
はスルーホール部に局部的に空隙８が形成される。従来
の技術で説明したようなアルミ等で構成された配線層の
上部が腐食されるということは皆無になる。また、この
空隙８で熱応力が吸収されるためにストレスマイグレー
ションが緩和され、多層配線のスルーホールにタングス
テン等の金属を充填する工程すなわちプラグの形成工程
において、ウイスカーが形成されることもなくなる。As described above, in this embodiment, the gap 8 is locally formed in the through hole. The upper portion of the wiring layer made of aluminum or the like as described in the related art is never corroded. In addition, since the thermal stress is absorbed by the gap 8, stress migration is alleviated, and no whisker is formed in the step of filling a metal such as tungsten in the through hole of the multilayer wiring, that is, in the step of forming a plug.
【００２７】次に、本発明の第２の実施の形態を図１と
図３に基づいて説明する。図３は第２の実施の形態を説
明するための製造工程順の断面図である。ここで、第１
の実施の形態と同一のものは同一符号で示されている。Next, a second embodiment of the present invention will be described with reference to FIGS. FIG. 3 is a cross-sectional view illustrating the second embodiment in the order of manufacturing steps. Here, the first
The same components as those of the first embodiment are denoted by the same reference numerals.
【００２８】この場合も図１（ｃ）の工程までは、第１
の実施の形態で説明したのと同様にして、開口部６が形
成される。そして、開口部６を有するレジストマスク５
がエッチングマスクにされスルーホール７が形成され
る。ここで、図３（ａ）に示すように、第１の配線層３
上には窒化チタンで形成されたバリア層１２が残存して
いる。そして、スルーホールの形成に使用されるドライ
エッチングガスとして、シクロブタン（Ｃ4 Ｆ8 ）等の
フッ素原子の多いハロゲン化合物が用いられる。このよ
うな反応ガスにより、第１の配線層３の側壁部にアルミ
フッ化物１３が充填されるようにして形成されるように
なる。ここで、このアルミフッ化物１３は多孔性を有
し、熱処理時に発生する熱応力は非常に小さい。Also in this case, the first step up to the step of FIG.
The opening 6 is formed in the same manner as described in the embodiment. Then, a resist mask 5 having an opening 6
Is used as an etching mask to form a through hole 7. Here, as shown in FIG. 3A, the first wiring layer 3
The barrier layer 12 made of titanium nitride remains on the upper part. Then, as a dry etching gas used for forming the through holes, a halogen compound having a large amount of fluorine atoms such as cyclobutane (C 4 F 8 ) is used. By such a reaction gas, the side wall of the first wiring layer 3 is formed to be filled with the aluminum fluoride 13. Here, the aluminum fluoride 13 has porosity, and the thermal stress generated during the heat treatment is very small.
【００２９】後の工程は、図２で説明したものと同様に
なる。すなわち、図３（ｂ）に示すように、全面にチタ
ン膜９が形成される。なお、このチタン膜９の形成工程
では、空隙８部にアルミフッ化物１３が充填されている
ために、この領域にチタン膜９は充填されない。このチ
タン膜９はバリア層１２を通して第１の配線層３と電気
接続されることになる。The subsequent steps are the same as those described with reference to FIG. That is, as shown in FIG. 3B, the titanium film 9 is formed on the entire surface. In the step of forming the titanium film 9, since the aluminum fluoride 13 is filled in the voids 8, the region is not filled with the titanium film 9. The titanium film 9 is electrically connected to the first wiring layer 3 through the barrier layer 12.
【００３０】そして、図２（ｃ）で説明したのと同様に
して、図３（ｃ）に示すように、シリコン基板１上の熱
酸化膜２上に、表面にバリア層１２を有する第１の配線
層３が形成され、その第１の配線層３上に層間絶縁膜４
が形成される。ここで、第１の配線層３の側壁と層間絶
縁膜４の側壁との間にはアルミフッ化物１３が形成され
ることになる。そして、この第１の配線層３上のバリア
層１２はスルーホール部のバリア配線９ａとプラグ１０
を通して、第２の配線層１１に電気接続されることにな
る。Then, in the same manner as described with reference to FIG. 2C, as shown in FIG. 3C, on the thermal oxide film 2 on the silicon substrate 1, a first layer having a barrier layer 12 on the surface is formed. Wiring layer 3 is formed, and an interlayer insulating film 4 is formed on the first wiring layer 3.
Is formed. Here, the aluminum fluoride 13 is formed between the side wall of the first wiring layer 3 and the side wall of the interlayer insulating film 4. The barrier layer 12 on the first wiring layer 3 includes the barrier wiring 9a in the through-hole portion and the plug 10
Through the second wiring layer 11.
【００３１】この第２の実施の形態では、第１の配線層
３の側壁と層間絶縁膜４の側壁との間に多孔性であるア
ルミフッ化物１３が形成される。このために、第１の実
施の形態で説明したのと同様な効果が生じる。また、第
１の実施の形態で説明した場合には、空隙の寸法が大き
くなるとチタン膜９の堆積後に空隙８が形成されなくな
るが、この第２の実施の形態では、上記のことは全く皆
無になる。In the second embodiment, a porous aluminum fluoride 13 is formed between the side wall of the first wiring layer 3 and the side wall of the interlayer insulating film 4. For this reason, an effect similar to that described in the first embodiment occurs. Further, in the case of the first embodiment, when the size of the gap is increased, the gap 8 is not formed after the titanium film 9 is deposited. However, in the second embodiment, the above is completely absent. become.
【００３２】次に、本発明の第３の実施の形態を図４と
図５に基づいて説明する。図４と図５は第３の実施の形
態で本発明の配線構造を説明するための製造工程順の断
面図および平面図である。この場合には、スルーホール
部で第２の配線層の側壁と層間絶縁膜の側壁との間に空
隙が形成されるようになる。ここで、第１あるいは第２
の実施の形態と同一のものは同一符号で示されている。Next, a third embodiment of the present invention will be described with reference to FIGS. 4 and 5 are a cross-sectional view and a plan view in the order of manufacturing steps for explaining the wiring structure of the present invention in the third embodiment. In this case, a gap is formed between the side wall of the second wiring layer and the side wall of the interlayer insulating film at the through hole. Here, the first or second
The same components as those of the first embodiment are denoted by the same reference numerals.
【００３３】図４（ａ）に示すように、第１の実施の形
態で説明したように、シリコン基板１の表面に形成され
た熱酸化膜２上に、第１の配線層３が形成される。そし
て、熱酸化膜２上および第１の配線層３が被覆されるよ
うにして、層間絶縁膜４が形成される。そして、層間絶
縁膜４上にフォトリソグラフィ技術で開口部６を有する
レジストマスク５が形成される。ここで、開口部６の平
面寸法は、図４（ｂ）に示すように、第１の配線層３の
線幅より小さくなるように形成される。As shown in FIG. 4A, the first wiring layer 3 is formed on the thermal oxide film 2 formed on the surface of the silicon substrate 1 as described in the first embodiment. You. Then, interlayer insulating film 4 is formed so as to cover thermal oxide film 2 and first wiring layer 3. Then, a resist mask 5 having an opening 6 is formed on the interlayer insulating film 4 by photolithography. Here, the plane size of the opening 6 is formed so as to be smaller than the line width of the first wiring layer 3 as shown in FIG.
【００３４】次に、レジストマスク５がエッチングマス
クにされ層間絶縁膜４がドライエッチングされる。この
ようにして、第１の配線層３上にスルーホール７が形成
される。そして、レジストマスク５が除去され、図４
（ｃ）に示すように、全面にアルミ合金膜１４がスパッ
タ法で堆積される。ここで、スルーホール７はアルミ合
金膜１４で充填される。Next, the interlayer insulating film 4 is dry-etched using the resist mask 5 as an etching mask. Thus, through-hole 7 is formed on first wiring layer 3. Then, the resist mask 5 is removed, and FIG.
As shown in (c), an aluminum alloy film 14 is deposited on the entire surface by a sputtering method. Here, the through holes 7 are filled with the aluminum alloy film 14.
【００３５】次に、図５（ａ）に示すように、フォトリ
ソグラフィ技術でレジストマスク１５がアルミ合金膜１
４上に形成される。ここで、フォトリソグラフィ工程で
のパターンの位置合わせで、図５（ｂ）に示すように、
レジストマスク１５はスルーホール７のパターンからず
れるように形成される。Next, as shown in FIG. 5A, a resist mask 15 is formed on the aluminum alloy film 1 by photolithography.
4 is formed. Here, in the pattern alignment in the photolithography process, as shown in FIG.
The resist mask 15 is formed so as to be displaced from the pattern of the through hole 7.
【００３６】そして、このレジストマスク１５がエッチ
ングマスクにされて、アルミ合金膜１４のドライエッチ
ングが行われる。このようにして、図５（ｃ）に示すよ
うに、第２の配線層１１が形成される。ここで、第２の
配線層１１の側壁と層間絶縁膜４に形成されたスルーホ
ール７の側壁との間に空隙８が形成される。更に、全面
にパッシベーション膜１６が形成される。ここで、この
パッシベーション膜１６はプラズマＣＶＤ法で堆積され
るシリコンオキシナイトライド（ＳｉＯＮ）膜であり、
空隙８内には形成されない。Then, dry etching of the aluminum alloy film 14 is performed using the resist mask 15 as an etching mask. Thus, the second wiring layer 11 is formed as shown in FIG. Here, a gap 8 is formed between the side wall of the second wiring layer 11 and the side wall of the through hole 7 formed in the interlayer insulating film 4. Further, a passivation film 16 is formed on the entire surface. Here, the passivation film 16 is a silicon oxynitride (SiON) film deposited by a plasma CVD method,
It is not formed in the gap 8.
【００３７】以上のようにして、シリコン基板１上の熱
酸化膜２上に第１の配線層３が形成され、その第１の配
線層３に密着する層間絶縁膜４が形成される。ここで、
第１の配線層３の側壁と層間絶縁膜４の側壁との間には
空隙８が形成される。そして、この第１の配線層３は、
空隙８を有するスルーホール７を通して第２の配線層１
１に電気接続されることになる。As described above, the first wiring layer 3 is formed on the thermal oxide film 2 on the silicon substrate 1, and the interlayer insulating film 4 which is in close contact with the first wiring layer 3 is formed. here,
A gap 8 is formed between the side wall of the first wiring layer 3 and the side wall of the interlayer insulating film 4. Then, the first wiring layer 3
Second wiring layer 1 through through hole 7 having void 8
1 will be electrically connected.
【００３８】以上に説明したように、この実施の形態で
もスルーホール部に局部的に空隙８が形成される。この
ために、従来の技術で説明したようなアルミ等で構成さ
れた配線層の上部が腐食されるということは皆無にな
る。また、この空隙８で熱応力が緩和されるためにスト
レスマイグレーションが無くなり、パッシベーション膜
１６の形成工程において、ウイスカーが形成されること
もなくなる。As described above, also in this embodiment, the gap 8 is locally formed in the through hole. For this reason, the upper portion of the wiring layer made of aluminum or the like as described in the related art is never corroded. Further, since the thermal stress is relieved in the gap 8, stress migration is eliminated, and whiskers are not formed in the step of forming the passivation film 16.
【００３９】以上の実施の形態での説明は、配線が２層
の配線層構造の場合について行われているが、本発明
は、１層の配線層あるいは３層以上の配線層の場合でも
同様に適用できることに言及しておく。Although the above embodiment has been described with reference to the case where the wiring has a two-layer wiring structure, the present invention is also applicable to a case where the wiring has one wiring layer or three or more wiring layers. It should be noted that it can be applied to
【００４０】[0040]
【発明の効果】以上に説明したように、半導体基板上に
第１の配線層と第２の配線層とが層間絶縁膜を挟んで配
設され、上記層間絶縁膜に設けられたスルーホールを通
して上記多層の配線層が互いに接続されている半導体装
置において、第１の配線層上であって層間絶縁膜に形成
されるスルーホールが上記の第１の配線層のパターンか
ら外れるように形成され、このスルーホールの側壁と第
１の配線層の側壁との間に空隙が設けられている。ある
いは、上記のスルーホールの側壁と第１の配線層の側壁
との間に多孔性のある絶縁物たとえばアルミフッ化物が
充填される。As described above, the first wiring layer and the second wiring layer are provided on the semiconductor substrate with the interlayer insulating film interposed therebetween, and are formed through the through holes provided in the interlayer insulating film. In the semiconductor device in which the multilayer wiring layers are connected to each other, a through hole formed in the interlayer insulating film on the first wiring layer is formed so as to deviate from the pattern of the first wiring layer; A gap is provided between the sidewall of the through hole and the sidewall of the first wiring layer. Alternatively, a porous insulator such as aluminum fluoride is filled between the side wall of the through hole and the side wall of the first wiring layer.
【００４１】または、半導体基板上に第１の配線層と第
２の配線層とが層間絶縁膜を挟んで配設され、層間絶縁
膜に設けられたスルーホールを通して上記多層の配線層
が互いに接続されている半導体装置おいて、第２の配線
層のパターンが上記スルーホールから外れるように形成
され、このスルーホールの側壁と第２の配線層の側壁と
の間に空隙が設けられる。Alternatively, a first wiring layer and a second wiring layer are provided on a semiconductor substrate with an interlayer insulating film interposed therebetween, and the multilayer wiring layers are connected to each other through through holes provided in the interlayer insulating film. In the semiconductor device described above, the pattern of the second wiring layer is formed so as to deviate from the through hole, and a gap is provided between the side wall of the through hole and the side wall of the second wiring layer.
【００４２】このために、従来の技術で説明したような
アルミ等で構成された配線層の上部が腐食されるという
ことは皆無になる。また、スルーホール内に局部的に形
成された空隙で、熱応力が吸収されるようになりストレ
スマイグレーションが大幅に緩和される。そして、多層
配線の形成時にスルーホール部で発生するウイスカーも
皆無になる。また、本発明では製造工程が増加すること
もなく製造コストが抑えられる。As a result, the upper portion of the wiring layer made of aluminum or the like as described in the prior art is not corroded. Further, the thermal stress is absorbed by the gap locally formed in the through hole, so that the stress migration is greatly reduced. Further, there is no whisker generated in the through-hole portion when forming the multilayer wiring. Further, in the present invention, the manufacturing cost is suppressed without increasing the number of manufacturing steps.
【００４３】このようにして、本発明は半導体装置の微
細化あるいは多機能化に伴う微細多層配線の信頼性の向
上および高性能化を容易にする。As described above, the present invention facilitates the improvement of the reliability and the performance of the fine multilayer wiring accompanying the miniaturization or multifunctionalization of the semiconductor device.
【図１】本発明の第１の実施の形態で説明する配線部の
製造工程順の断面図である。FIG. 1 is a cross-sectional view of a wiring section described in a first embodiment of the present invention in the order of manufacturing steps.
【図２】本発明の第１の実施の形態で説明する配線部の
製造工程順の断面図である。FIGS. 2A and 2B are cross-sectional views in the order of manufacturing steps of a wiring section described in the first embodiment of the present invention.
【図３】本発明の第２の実施の形態で説明する配線部の
製造工程順の断面図である。FIG. 3 is a cross-sectional view illustrating a wiring portion in a manufacturing process order according to a second embodiment of the present invention.
【図４】本発明の第３の実施の形態で説明する配線部の
製造工程順の断面図である。FIG. 4 is a cross-sectional view of a wiring section according to a third embodiment of the present invention in the order of manufacturing steps.
【図５】本発明の第３の実施の形態で説明する配線部の
製造工程順の断面図である。FIG. 5 is a cross-sectional view of a wiring section according to a third embodiment of the present invention in the order of manufacturing steps.
【図６】従来の技術を説明するための配線層部の断面図
である。FIG. 6 is a cross-sectional view of a wiring layer portion for explaining a conventional technique.
１，１０１ シリコン基板 ２，１０２ 熱酸化膜 ３ 第１の配線層 ４，１０５ 層間絶縁膜 ５，１５，１０３ レジストマスク ６ 開口部 ７ スルーホール ８ 空隙 ９ チタン膜 ９ａ バリア配線 １０ プラグ １１ 第２の配線層 １２ バリア層 １３ アルミフッ化物 １４ アルミ合金膜 １６ パッシベーション膜 １０４ 配線層 DESCRIPTION OF SYMBOLS 1,101 Silicon substrate 2,102 Thermal oxide film 3 First wiring layer 4,105 Interlayer insulating film 5,15,103 Resist mask 6 Opening 7 Through hole 8 Void 9 Titanium film 9a Barrier wiring 10 Plug 11 Second Wiring layer 12 Barrier layer 13 Aluminum fluoride 14 Aluminum alloy film 16 Passivation film 104 Wiring layer
Claims (6)
線層とが層間絶縁膜を挟んで配設され、前記層間絶縁膜
に設けられたスルーホールを通して前記配線層が互いに
接続されている半導体装置において、前記第１の配線層
上であって層間絶縁膜に形成されるスルーホールが前記
第１の配線層のパターンから外れるように形成され、前
記スルーホールの側壁と前記第１の配線層の側壁との間
に空隙が設けられていることを特徴とする半導体装置。1. A first wiring layer and a second wiring layer are provided on a semiconductor substrate with an interlayer insulating film interposed therebetween, and the wiring layers are connected to each other through through holes provided in the interlayer insulating film. A through hole formed in the interlayer insulating film on the first wiring layer so as to deviate from a pattern of the first wiring layer, and a side wall of the through hole and the first A gap is provided between the wiring layer and the side wall of the wiring layer.
線層とが層間絶縁膜を挟んで配設され、前記層間絶縁膜
に設けられたスルーホールを通して前記配線層が互いに
接続されている半導体装置において、前記第１の配線層
上であって層間絶縁膜に形成されるスルーホールが前記
第１の配線層のパターンから外れるように形成され、前
記スルーホールの側壁と前記第１の配線層の側壁との間
に多孔性のある絶縁物が充填されていることを特徴とす
る半導体装置。2. A first wiring layer and a second wiring layer are provided on a semiconductor substrate with an interlayer insulating film interposed therebetween, and the wiring layers are connected to each other through through holes provided in the interlayer insulating film. A through hole formed in the interlayer insulating film on the first wiring layer so as to deviate from a pattern of the first wiring layer, and a side wall of the through hole and the first A porous insulator filled between the wiring layer and the side wall of the wiring layer.
ホール形成のための層間絶縁膜のドライエッチング工程
で形成されるアルミフッ化物であることを特徴とする請
求項２記載の半導体装置。3. The semiconductor device according to claim 2, wherein said porous insulator is aluminum fluoride formed in a dry etching step of said interlayer insulating film for forming said through hole.
充填されたスルーホール内に導電体材料が形成され前記
導電体材料と電気接続するように前記第２の配線層が形
成されていることを特徴とする請求項１、請求項２また
は請求項３記載の半導体装置。4. A conductive material is formed in the void or a through hole filled with a porous insulator, and the second wiring layer is formed so as to be electrically connected to the conductive material. 4. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.
線層とが層間絶縁膜を挟んで配設され、前記層間絶縁膜
に設けられたスルーホールを通して前記配線層が互いに
接続されている半導体装置おいて、前記第２の配線層の
パターンが前記スルーホールから外れるように形成さ
れ、前記スルーホールの側壁と前記第２の配線層の側壁
との間に空隙が設けられていることを特徴とする半導体
装置。5. A first wiring layer and a second wiring layer are provided on a semiconductor substrate with an interlayer insulating film interposed therebetween, and the wiring layers are connected to each other through through holes provided in the interlayer insulating film. In the semiconductor device, the pattern of the second wiring layer is formed so as to deviate from the through hole, and a gap is provided between a side wall of the through hole and a side wall of the second wiring layer. A semiconductor device characterized by the above-mentioned.
がアルミニウムあるいはアルミニウム合金で構成されて
いることを特徴とする請求項１から請求項４のうち１つ
の請求項に記載の半導体装置。6. The semiconductor device according to claim 1, wherein the first wiring layer or the second wiring layer is made of aluminum or an aluminum alloy. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26558497A JP2998719B2 (en) | 1997-09-30 | 1997-09-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26558497A JP2998719B2 (en) | 1997-09-30 | 1997-09-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111840A true JPH11111840A (en) | 1999-04-23 |
| JP2998719B2 JP2998719B2 (en) | 2000-01-11 |
Family
ID=17419158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26558497A Expired - Lifetime JP2998719B2 (en) | 1997-09-30 | 1997-09-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998719B2 (en) |
-
1997
- 1997-09-30 JP JP26558497A patent/JP2998719B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2998719B2 (en) | 2000-01-11 |
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