JPH05206282A - Manufacturing method of multilayer wiring structure of semiconductor device - Google Patents
Manufacturing method of multilayer wiring structure of semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の多層配線構
造体の製造方法に関し、特に層間絶縁膜の形成方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a multilayer wiring structure for a semiconductor device, and more particularly to a method for forming an interlayer insulating film.
【０００２】[0002]
【従来の技術】従来、この種の多層配線は、以下の方法
により形成されていた。すなわち、図３に示すように、
能動素子を有する半導体基板３０１上に、化学気相成長
法により膜厚０．５μｍ程度のシリコン酸化膜３０２を
形成する。次に、第１の金属配線である第１アルミニウ
ム配線３０３を形成し、さらに、プラズマ化学気相成長
法により膜厚０．８μｍ程度のシリコン酸化膜３０４を
形成する。その後、フォトリソグラフィ技術を用いた公
知の方法でスルーホールを開口する。続いて、第２の金
属配線である第２アルミニウム配線３０８を形成する。
上記の手法を繰り返すことにより、多層配線構造体の形
成を行なう。2. Description of the Related Art Conventionally, this kind of multilayer wiring has been formed by the following method. That is, as shown in FIG.
A silicon oxide film 302 having a thickness of about 0.5 μm is formed on a semiconductor substrate 301 having active elements by a chemical vapor deposition method. Next, a first aluminum wiring 303 which is a first metal wiring is formed, and further a silicon oxide film 304 having a film thickness of about 0.8 μm is formed by plasma chemical vapor deposition. Then, a through hole is opened by a known method using photolithography technology. Subsequently, a second aluminum wiring 308 which is a second metal wiring is formed.
By repeating the above method, a multilayer wiring structure is formed.
【０００３】[0003]
【発明が解決しようとする課題】上述の従来の技術で形
成した多層配線構造体において、プラズマ化学気相成長
法により形成したシリコン酸化膜３０４の被覆性は悪
く、オーバーハング形状となる。このため配線間隔の小
さな部分においては、ボイド（空洞）３０９が発生す
る。さらに、シリコン酸化膜３０４の膜厚は段差底部よ
り段差上部の方が厚いため、その平坦性は極めて悪く、
上層の第２アルミニウム配線３０８を形成するとき、第
２アルミニウム配線のエッチング残り３１０が発生し、
容易に多層化が行なえない。さらに、スルーホール部で
の第２アルミニウム配線３０８の断切れなどが発生し、
歩留り，信頼性が低下するという問題があった。In the multilayer wiring structure formed by the above-mentioned conventional technique, the coverage of the silicon oxide film 304 formed by the plasma chemical vapor deposition method is poor, resulting in an overhang shape. Therefore, a void (cavity) 309 is generated in the portion where the wiring interval is small. Further, since the silicon oxide film 304 is thicker in the upper part of the step than in the lower part of the step, its flatness is extremely poor,
When the upper layer second aluminum wiring 308 is formed, an etching residue 310 of the second aluminum wiring is generated,
Multilayering cannot be done easily. Further, disconnection of the second aluminum wiring 308 occurs in the through hole portion,
There was a problem that yield and reliability were reduced.
【０００４】[0004]
【課題を解決するための手段】本発明の半導体装置の多
層配線構造体の製造方法は、能動素子を有する半導体基
板上に、絶縁膜を介して第１の金属配線を形成する工程
と、プラズマ化学気相成長法により、第１のシリコン酸
化膜を形成する工程と、ＴＥＯＳとオゾン含有酸素ガス
とを用いた常圧化学気相成長法により、第２のシリコン
酸化膜を形成する工程と、回転塗布法により、有機塗布
膜を形成する工程と、ドライエッチング法を用いて、有
機塗布膜と第２のシリコン酸化膜とを同時にエッチバッ
クする工程と、プラズマ化学気相成長法により、第３の
シリコン酸化膜を形成する工程と、スルーホールを形成
する工程と、第２の金属配線を形成する工程と、を含ん
でいる。A method of manufacturing a multilayer wiring structure for a semiconductor device according to the present invention comprises a step of forming a first metal wiring via an insulating film on a semiconductor substrate having an active element, and a plasma. A step of forming a first silicon oxide film by a chemical vapor deposition method, a step of forming a second silicon oxide film by an atmospheric pressure chemical vapor deposition method using TEOS and an oxygen gas containing ozone, The step of forming the organic coating film by the spin coating method, the step of simultaneously etching back the organic coating film and the second silicon oxide film by the dry etching method, and the third step by the plasma chemical vapor deposition method. Forming a silicon oxide film, forming a through hole, and forming a second metal wiring.
【０００５】[0005]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００６】工程順の縦断面図である図１を参照する
と、本発明の第１の実施例では、まず、能動素子を有す
る半導体基板１０１上に、絶縁膜として化学気相成長法
（以下ＣＶＤ法と記す）により膜厚０．５μｍ程度のシ
リコン酸化膜１０２を形成する。次に、第１の金属配線
として、膜厚０．５μｍ程度の第１アルミニウム配線１
０３を形成する。続いて、第１のシリコン酸化膜とし
て、プラズマＣＶＤ法により膜厚０．３μｍ程度のシリ
コン酸化膜１０４を形成する。さらに、第２のシリコン
酸化膜として、ＴＥＯＳ（テトラエトキシシラン；Ｓｉ
（ＯＣ2 Ｈ5 ）4 ）とＯ3 含有Ｏ2 ガスとを用いた常圧
ＣＶＤ法により、膜厚０．８μｍ程度のシリコン酸化膜
１０５を形成する〔図１（ａ）〕。Referring to FIG. 1 which is a vertical cross-sectional view in the order of steps, in a first embodiment of the present invention, first, a chemical vapor deposition method (hereinafter referred to as CVD) as an insulating film is formed on a semiconductor substrate 101 having active elements. Method)) to form a silicon oxide film 102 having a thickness of about 0.5 μm. Next, as the first metal wiring, the first aluminum wiring 1 having a film thickness of about 0.5 μm is formed.
Form 03. Subsequently, a silicon oxide film 104 having a film thickness of about 0.3 μm is formed as a first silicon oxide film by the plasma CVD method. Further, as a second silicon oxide film, TEOS (tetraethoxysilane; Si
A silicon oxide film 105 having a film thickness of about 0.8 μm is formed by an atmospheric pressure CVD method using (OC 2 H 5 ) 4 ) and O 3 -containing O 2 gas [FIG. 1 (a)].
【０００７】次に、主成分がＣＨ3 Ｓｉ（ＯＨ）3 で表
される有機シリカ塗布液を３０００回転／分で回転塗布
し、３００℃の窒素雰囲気で１時間の熱処理を行ない、
膜厚０．５μｍ程度の有機シリカ膜１０６を形成する
〔図１（ｂ）〕。Next, an organic silica coating solution whose main component is CH 3 Si (OH) 3 is spin-coated at 3000 rpm, and heat treatment is performed for 1 hour in a nitrogen atmosphere at 300 ° C.
An organic silica film 106 having a film thickness of about 0.5 μm is formed [FIG. 1 (b)].
【０００８】次に、ＣＦ4 ガスを用いたドライエッチン
グを行ない、上記有機シリカ膜１０６とシリコン酸化膜
１０５とをエッチバックする。このとき、ドライエッチ
ングの選択辺は１：２である。第１アルミニウム配線１
０３上のシリコン酸化膜１０５の膜厚が約０．３μｍと
なるまでエッチバックを行ない、表面が平坦化されたシ
リコン酸化膜１０５ａを形成する。このとき、有機シリ
カ膜１０６は完全に除去される〔図１（ｃ）〕。Next, dry etching using CF 4 gas is performed to etch back the organic silica film 106 and the silicon oxide film 105. At this time, the selected side of dry etching is 1: 2. First aluminum wiring 1
Etching back is performed until the film thickness of the silicon oxide film 105 on 03 is about 0.3 μm to form a silicon oxide film 105a having a flat surface. At this time, the organic silica film 106 is completely removed [FIG. 1 (c)].
【０００９】続いて、第３のシリコン酸化膜として、プ
ラズマＣＶＤ法により、膜厚０．３μｍ程度のシリコン
酸化膜１０７を形成する〔図１（ｄ）〕。Then, a silicon oxide film 107 having a film thickness of about 0.3 μm is formed as a third silicon oxide film by plasma CVD method [FIG. 1 (d)].
【００１０】次に、フォトリソグラフィ技術を用いた公
知の方法で、第１アルミニウム配線１０３に達するスル
ーホールをシリコン酸化膜１０７，１０５ａに開口す
る。続いて、第２の金属配線である第２アルミニウム配
線１０８を形成する。Next, a through hole reaching the first aluminum wiring 103 is opened in the silicon oxide films 107 and 105a by a known method using the photolithography technique. Subsequently, a second aluminum wiring 108 which is a second metal wiring is formed.
【００１１】上記の工程を繰り返すことにより、多層配
線構造体の形成を行なう。By repeating the above steps, a multilayer wiring structure is formed.
【００１２】本実施例では、第１をシリコン酸化膜とし
てプラズマＣＶＤ法により形成したシリコン酸化膜１０
４の膜厚は０．３μｍ程度としてあるが、０．２μｍ〜
０．５μｍの範囲であればよい。また、第２をシリコン
酸化膜としてＴＥＯＳとＯ3含有Ｏ2 ガスとを用いた常
圧ＣＶＤ法により形成したシリコン酸化膜１０５の膜厚
は０．８μｍ程度としてあるが、０．５μｍ〜１．０μ
ｍの範囲であればよい。さらに、第３をシリコン酸化膜
としてプラズマＣＶＤ法により形成したシリコン酸化膜
１０７の膜厚は０．３μｍ程度としてあるが、０．３μ
ｍ〜０．５μｍの範囲であればよい。In this embodiment, the first silicon oxide film is used as the silicon oxide film 10 formed by the plasma CVD method.
Although the film thickness of No. 4 is about 0.3 μm,
It may be in the range of 0.5 μm. The thickness of the silicon oxide film 105 formed by the atmospheric pressure CVD method using TEOS and O 3 containing O 2 gas as the second silicon oxide film is about 0.8 μm, but 0.5 μm to 1. 0μ
It may be in the range of m. Further, the thickness of the silicon oxide film 107 formed by the plasma CVD method using the third silicon oxide film is about 0.3 μm.
It may be in the range of m to 0.5 μm.
【００１３】また、本実施例では、金属配線としてアル
ミニウム配線１０３，１０８を用いたが、アルミニウム
合金，チタン合金，タングステン，金，多結晶シリコン
のうちの少なくとも１つからなる配線を用いても同様の
結果を得ることができる。Further, although the aluminum wirings 103 and 108 are used as the metal wirings in this embodiment, the same is true even if the wirings made of at least one of aluminum alloy, titanium alloy, tungsten, gold and polycrystalline silicon are used. The result of can be obtained.
【００１４】工程順の縦断面図である図２を参照する
と、本発明の第２の実施例では、まず、能動素子を有す
る半導体基板２０１上に、絶縁膜としてＣＶＤ法により
膜厚０．５μｍ程度のシリコン酸化膜２０２を形成す
る。次に、第１の金属配線として、膜厚０．５μｍ程度
の第１アルミニウム配線２０３を形成する。続いて、第
１のシリコン酸化膜として、プラズマＣＶＤ法により膜
厚０．３μｍ程度のシリコン酸化膜２０４を形成する。
さらに、第２のシリコン酸化膜として、ＴＥＯＳとＯ3
含有Ｏ2 ガスとを用いた常圧ＣＶＤ法により、膜厚０．
５μｍ程度のシリコン酸化膜２０５を形成する〔図２
（ａ）〕。Referring to FIG. 2 which is a longitudinal sectional view in the order of steps, in the second embodiment of the present invention, first, a semiconductor substrate 201 having an active element is formed with an insulating film of 0.5 μm in thickness by a CVD method. A silicon oxide film 202 is formed to some extent. Next, a first aluminum wiring 203 having a film thickness of about 0.5 μm is formed as a first metal wiring. Subsequently, a silicon oxide film 204 having a film thickness of about 0.3 μm is formed as a first silicon oxide film by the plasma CVD method.
Furthermore, TEOS and O 3 are used as a second silicon oxide film.
By the atmospheric pressure CVD method using the contained O 2 gas, the film thickness of 0.
A silicon oxide film 205 of about 5 μm is formed [FIG.
(A)].
【００１５】次に、フォトレジスト膜を回転塗布し、続
いて、焼きしめを行ない、膜厚１．０μｍ程度のフォト
レジスト膜２０６を形成する〔図２（ｂ）〕。Next, a photoresist film is spin-coated and subsequently baked to form a photoresist film 206 having a thickness of about 1.0 μm [FIG. 2 (b)].
【００１６】次に、ＣＦ4 ガスを用いたドライエッチン
グを行ない、上記フォトレジスト膜２０６とシリコン酸
化膜２０５とをエッチバックする。このとき、ドライエ
ッチングの選択辺は１：３である。第１アルミニウム配
線２０３上のシリコン酸化膜２０５の膜厚が約０．３μ
ｍとなるまでエッチバックを行ない、表面が平坦化され
たシリコン酸化膜２０５ａを形成する。このとき、フォ
トレジスト膜２０６は完全に除去される〔図２
（ｃ）〕。Next, dry etching using CF 4 gas is performed to etch back the photoresist film 206 and the silicon oxide film 205. At this time, the selected side of dry etching is 1: 3. The film thickness of the silicon oxide film 205 on the first aluminum wiring 203 is about 0.3 μm.
Etch back is performed until the thickness reaches m, and a silicon oxide film 205a having a flattened surface is formed. At this time, the photoresist film 206 is completely removed [FIG.
(C)].
【００１７】続いて、第３のシリコン酸化膜として、プ
ラズマＣＶＤ法により、膜厚０．３μｍ程度のシリコン
酸化膜２０７を形成する〔図２（ｄ）〕。Then, a silicon oxide film 207 having a film thickness of about 0.3 μm is formed as a third silicon oxide film by the plasma CVD method [FIG. 2 (d)].
【００１８】次に、フォトリソグラフィ技術を用いた公
知の方法で、第１アルミニウム配線２０３に達するスル
ーホールをシリコン酸化膜２０７，２０５ａに開口す
る。続いて、第２の金属配線である第２アルミニウム配
線２０８を形成する。Next, a through hole reaching the first aluminum wiring 203 is opened in the silicon oxide films 207 and 205a by a known method using the photolithography technique. Subsequently, a second aluminum wiring 208 which is a second metal wiring is formed.
【００１９】上記の工程を繰り返すことにより、多層配
線構造体の形成を行なう。By repeating the above steps, a multilayer wiring structure is formed.
【００２０】[0020]
【発明の効果】以上説明したように本発明は、半導体装
置の多層配線構造体の製造方法において、能動素子を有
する半導体基板上に、絶縁膜を介して第１の金属配線を
形成する工程と、プラズマ化学気相成長法により、第１
のシリコン酸化膜を形成する工程と、ＴＥＯＳとオゾン
含有酸素ガスとを用いた常圧化学気相成長法により、第
２のシリコン酸化膜を形成する工程と、回転塗布法によ
り、有機塗布膜を形成する工程と、ドライエッチング法
を用いて、有機塗布膜と第２のシリコン酸化膜とを同時
にエッチバックする工程と、プラズマ化学気相成長法に
より、第３のシリコン酸化膜を形成する工程と、スルー
ホールを形成する工程と、第２の金属配線を形成する工
程と、を含んでいる。このため、ボイドの発生は起ら
ず，かつ表面が平坦化された層間絶縁膜が得られ、この
層間絶縁膜の表面に形成する金属配線の断切れ，エッチ
ング残りは発生せず、歩留りも信頼性を著しく向上する
という効果を有している。As described above, according to the present invention, in a method of manufacturing a multilayer wiring structure for a semiconductor device, a step of forming a first metal wiring via an insulating film on a semiconductor substrate having an active element, First, by plasma-enhanced chemical vapor deposition
Forming a second silicon oxide film by a normal pressure chemical vapor deposition method using TEOS and ozone gas containing oxygen, and an organic coating film by a spin coating method. A step of forming, a step of simultaneously etching back the organic coating film and the second silicon oxide film using a dry etching method, and a step of forming a third silicon oxide film by a plasma chemical vapor deposition method. , A step of forming a through hole and a step of forming a second metal wiring are included. Therefore, voids do not occur, and an interlayer insulating film having a flattened surface is obtained. No disconnection or etching residue of metal wiring formed on the surface of this interlayer insulating film occurs, and the yield is reliable. It has the effect of significantly improving the property.
【図１】本発明の第１の実施例を説明するための工程順
の縦断面図である。FIG. 1 is a vertical cross-sectional view in process order for explaining a first embodiment of the present invention.
【図２】本発明の第２の実施例を説明するための工程順
の縦断面図である。FIG. 2 is a vertical cross-sectional view in process order for explaining a second embodiment of the present invention.
【図３】従来の半導体装置の多層配線構造体の製造方法
を説明するための縦断面図である。FIG. 3 is a vertical sectional view for explaining a conventional method for manufacturing a multilayer wiring structure of a semiconductor device.
１０１，２０１，３０１ 半導体基板 １０２，２０２，３０２ シリコン酸化膜 １０３，２０３，３０３ 第１アルミニウム配線 １０４，２０４，３０４ シリコン酸化膜（第１のシ
リコン酸化膜） １０５，１０５ａ，２０５，２０５ａ シリコン酸化
膜（第２のシリコン酸化膜） １０６ 有機シリカ膜 １０７，２０７ シリコン酸化膜（第３のシリコン酸
化膜） １０８，２０８，３０８ 第２アルミニウム配線 ２０６ フォトレジスト膜 ３０９ ボイド ３１０ 第２アルミニウム配線のエッチング残り101, 201, 301 Semiconductor substrate 102, 202, 302 Silicon oxide film 103, 203, 303 First aluminum wiring 104, 204, 304 Silicon oxide film (first silicon oxide film) 105, 105a, 205, 205a Silicon oxide film (Second Silicon Oxide Film) 106 Organic Silica Film 107,207 Silicon Oxide Film (Third Silicon Oxide Film) 108,208,308 Second Aluminum Wiring 206 Photoresist Film 309 Void 310 Etching Residue of Second Aluminum Wiring
Claims (2)
膜を介して第１の金属配線を形成する工程と、 プラズマ化学気相成長法により、第１のシリコン酸化膜
を形成する工程と、 ＴＥＯＳとオゾン含有酸素ガスとを用いた常圧化学気相
成長法により、第２のシリコン酸化膜を形成する工程
と、 回転塗布法により、有機塗布膜を形成する工程と、 ドライエッチング法を用いて、前記有機塗布膜と前記第
２のシリコン酸化膜とを同時にエッチバックする工程
と、 プラズマ化学気相成長法により、第３のシリコン酸化膜
を形成する工程と、 スルーホールを形成する工程と、 第２の金属配線を形成する工程と、 を含むことを特徴とする半導体装置の多層配線構造体の
製造方法。1. A step of forming a first metal wiring via an insulating film on a semiconductor substrate having an active element, and a step of forming a first silicon oxide film by plasma enhanced chemical vapor deposition. A step of forming a second silicon oxide film by atmospheric pressure chemical vapor deposition using TEOS and an oxygen gas containing ozone; a step of forming an organic coating film by a spin coating method; and a dry etching method. A step of simultaneously etching back the organic coating film and the second silicon oxide film, a step of forming a third silicon oxide film by a plasma chemical vapor deposition method, and a step of forming a through hole. And a step of forming a second metal wiring, and a method of manufacturing a multilayer wiring structure of a semiconductor device, comprising:
膜とを同時にエッチバックする前記ドライエッチングに
おいて、前記第２のシリコン酸化膜のエッチングレート
が前記有機塗布膜のエッチングレートより高いことを特
徴とする請求項１記載の半導体装置の多層配線構造体の
製造方法。2. In the dry etching for simultaneously etching back the organic coating film and the second silicon oxide film, the etching rate of the second silicon oxide film is higher than the etching rate of the organic coating film. A method of manufacturing a multilayer wiring structure for a semiconductor device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP114792A JPH05206282A (en) | 1992-01-08 | 1992-01-08 | Manufacturing method of multilayer wiring structure of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP114792A JPH05206282A (en) | 1992-01-08 | 1992-01-08 | Manufacturing method of multilayer wiring structure of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206282A true JPH05206282A (en) | 1993-08-13 |
Family
ID=11493332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP114792A Withdrawn JPH05206282A (en) | 1992-01-08 | 1992-01-08 | Manufacturing method of multilayer wiring structure of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206282A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130847A (en) * | 1993-11-02 | 1995-05-19 | Nec Corp | Semiconductor device and its manufacture |
| US6093637A (en) * | 1995-12-27 | 2000-07-25 | Nec Corporation | Method of making a multi-layer interconnection structure |
| KR100290745B1 (en) * | 1998-10-22 | 2001-06-01 | 윤덕용 | Optical devices using organic/silica hybrid films and fabrication method thereof |
| KR100419878B1 (en) * | 1997-12-11 | 2004-05-20 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| JP2006066505A (en) * | 2004-08-25 | 2006-03-09 | Fujikura Ltd | Semiconductor device and electronic device equipped with it |
-
1992
- 1992-01-08 JP JP114792A patent/JPH05206282A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
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