JPH11111634A - Forming of n-type semiconductor film - Google Patents

Forming of n-type semiconductor film

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JPH11111634A
JPH11111634A JP26980397A JP26980397A JPH11111634A JP H11111634 A JPH11111634 A JP H11111634A JP 26980397 A JP26980397 A JP 26980397A JP 26980397 A JP26980397 A JP 26980397A JP H11111634 A JPH11111634 A JP H11111634A
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polycrystalline silicon
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implanted
silicon film
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JP26980397A
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Japanese (ja)
Inventor
Atsushi Yoshinouchi
淳 芳之内
Original Assignee
Ishikawajima Harima Heavy Ind Co Ltd
石川島播磨重工業株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a method of forming a thin film of N-type polysilicon, in which the recovery of the crystallinity from a damaged state and the activation of implanted impurity ions can be achieved with an annealing process at a relatively low temperature by sequentially forming a polysilicon film and an insulator film, each having a specified thickness, on an insulating substrate, and elements including group-V element ions are implanted into the polysilicon film through the insulator film. SOLUTION: On a glass substrate 101, an amorphous silicon film of 50-150 nm in thickness is deposited and is annealed to make a polysilicon film 103. Then, the polysilicon film is partly etched off to form an island 104 of polysilicon film, onto which a gate insulating film 106 of 50-150 nm in thickness is formed, and a gate electrode 107 is formed on the film 106. Ions 108 of including group-V elements are implanted into the polysilicon film self-alignedly by utilizing the gate electrode 107 as the mask for the ion implantation. By annealing the implanted polysilicon film at a temperature ranging 300-500 deg.C, the implanted group-V element ions are activated to make the implanted film regions N-type polysilicon form a drain region 109S and a source region 109D of a transistor.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、N型半導体膜の形成方法に係り、特にガラス基板の歪を少くするため、低温で熱処理を行うN型半導体膜の形成方法に関する。 The present invention relates to relates to a method of forming the N-type semiconductor film, in particular to less distortion of the glass substrate, a method for forming a N-type semiconductor film is subjected to heat treatment at a low temperature.

【0002】 [0002]

【従来の技術】近年、液晶ディスプレイやイメージセンサ等の駆動回路をディスプレイやイメージセンサと同一の基板上に作製するための開発が進められている。 In recent years, the development for making the driving circuit, such as a liquid crystal display and an image sensor on a display or an image sensor and the same substrate has been developed. そのためには、通常用いられている安価なガラス基板上に薄膜トランジスタを作製する必要がある。 For this purpose, it is necessary for manufacturing the thin film transistor on an inexpensive glass substrate is generally used.

【0003】ガラス基板を使用する場合、ガラス基板に影響を及ばさないような温度で処理する必要がある。 [0003] When using a glass substrate, it is necessary to process at a temperature so as not to reach an effect on the glass substrate. 通常、半導体デバイスへの不純物への影響を考慮して無アルカリガラスが用いられる。 Usually, the alkali-free glass is used in consideration of the influence of the impurities into the semiconductor device. 無アルカリガラスにはバリウムホウケイ酸ガラス(コーニング社製#7059など)、ホウケイ酸ガラス(旭硝子社製ANなど)、アルミノホウケイ酸ガラス(コーニング社製#1735など)、アルミノケイ酸ガラス(HOYA社製NA40など)等が用いられる。 Barium borosilicate glass is an alkali-free glass (such as Corning # 7059), (such as manufactured by Asahi Glass Co., Ltd. AN) borosilicate glass (such as Corning # 1735) aluminum borosilicate glass, aluminosilicate glass (HOYA Corporation NA40 etc.) or the like is used. しかし、このようなガラス基板の歪点は593〜700℃程度であり、実際に使用できる温度は700℃以下であるので、700℃以下で処理することが求められている。 However, the strain point of such a glass substrate is about 593 to 700 ° C., the temperature that can be actually used is 700 ° C. or less, it has been required to be treated at 700 ° C. or less.

【0004】 [0004]

【発明が解決しようとする課題】ところが、薄膜トランジスタのソース/ドレイン部を形成するには、不純物イオン注入を行った後、注入によって発生した結晶ダメージの回復と不純物イオンの活性化を行う目的で通常高温熱処理を行う必要がある。 [SUMMARY OF THE INVENTION However, in order to form a source / drain of the thin film transistor, after the impurity ion implantation, usually for the purpose of performing the activation of the recovery and impurity ions of the crystal damage caused by the injection it is necessary to perform the high-temperature heat treatment. 通常、半導体膜である多結晶シリコン膜を500℃を越える温度で熱処理しなければならない。 Must generally polycrystalline silicon film which is a semiconductor film is heat-treated at a temperature in excess of 500 ° C..

【0005】例えば、炉アニール法では600℃で数時間の処理が必要であるが、これではガラス基板が熱収縮してしまうという問題がある。 [0005] For example, although the furnace annealing processing is required for several hours at 600 ° C., there is a problem that the glass substrate resulting in thermal contraction at this. 短時間であれば許容できる場合もあるが、数時間では問題となってしまう。 It can sometimes be tolerated for short periods, but becomes a problem in a few hours. ガラス基板が収縮すると、デバイスを作製するためのフォトリソグラフィで位置ずれをおこしてしまうため、良好なデバイスを作製できなくなってしまう。 When the glass substrate shrinks, since become misaligned in photolithography for fabricating the device, it becomes impossible to produce a good device.

【0006】また、レーザーアニール法では多結晶シリコン膜表面を高温にしてガラス基板を低温に保ったまま処理できるので、ガラス基板に与える影響は小さくできるが、均一性が悪いことが問題である。 Further, since the laser annealing can be processed while keeping the glass substrate at a low temperature and a polycrystalline silicon film surface to a high temperature, but influence on the glass substrate can be reduced, it is a problem that poor uniformity. 通常用いられているエキシマレーザはパルスレーザであり、かつ、ビームサイズが限られているので、大面積照射する場合はビームは継ぎ合わせて照射しなければならない。 An excimer laser pulsed laser used usually, and, since the beam size is limited, when irradiating a large area must be irradiated beam seamed. 継ぎ合わせ部分で多結晶シリコン膜の膜質が変化して異なった特性になってしまうため良好な均一性を確保することができない。 It is not possible to ensure good homogeneity for at splicing portions film quality of the polycrystalline silicon film becomes different characteristics changed.

【0007】また、ランプアニール法ではガラス基板の反りや割れ等が発生してしまうという問題があった。 [0007] In addition, the lamp annealing method there is a problem that warping and cracking, etc. of the glass substrate occurs.

【0008】本発明は、上述のような課題を解決し、低温で結晶ダメージの回復と不純物イオンの活性化ができて、かつ、良好な性能を持つN型半導体膜の形成方法を提供することを目的とする。 [0008] The present invention is to solve the problems as described above, it can recover and activation of impurity ions of the crystal damage at low temperatures, and to provide a method for forming a N-type semiconductor film having a good performance With the goal.

【0009】 [0009]

【課題を解決するための手段】上記目的を達成するために、本発明のN型半導体膜の形成方法は、絶縁性基板上に膜厚が50〜150nmの多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜上に膜厚が50〜15 To achieve the above object, according to the Invention The method for forming the N-type semiconductor film of the present invention includes the steps of film thickness on an insulating substrate to form a polycrystalline silicon film of 50~150nm thickness on the polycrystalline silicon film is 50 to 15
0nmの絶縁膜を形成する工程と、前記絶縁膜を通して前記多結晶シリコン膜に第V族元素を含む元素を注入する工程と、300〜500℃の温度で熱処理する工程とからなる。 Forming an insulating film of 0 nm, implanting elements including a V group element in the polycrystalline silicon film through the insulating film, and a step of heat treatment at a temperature of 300 to 500 ° C..

【0010】また、前記第V族元素を含む元素は、リンなどの第V族元素と水素であってもよい。 Further, elements including the Group V element may be a Group V element and hydrogen, such as phosphorus.

【0011】次に、本発明の作用を説明する。 [0011] Next, a description will be given of the operation of the present invention. リンなどの第V族元素を膜厚が50〜150nmの絶縁膜を通して多結晶シリコン膜に注入するようにしたので、注入時の多結晶シリコン膜の結晶ダメージが軽減される。 Since the thickness of the group V element such as phosphorus so as to inject into the polycrystalline silicon film through the insulating film 50 to 150 nm, the crystal damage during injection of the polycrystalline silicon film is reduced. また、多結晶シリコン膜の膜厚が50nm以上なので、膜厚の厚さ方向に結晶ダメージを受けない領域が残る。 Further, the film thickness of the polycrystalline silicon film is a higher 50 nm, a region which does not undergo crystal damage in the thickness direction of the film thickness remains. したがって、注入後の結晶ダメージの回復と、リンなどの不純物イオンの活性化のための熱処理温度は300〜5 Therefore, the restoration of crystal damage after injection, the heat treatment temperature for the activation of the impurity ions such as phosphorus 300-5
00℃の低温でよくガラスなどの絶縁性基板の歪を防ぐことができる。 00 well at a low temperature of ℃ can prevent distortion of the insulating substrate such as glass. なお、多結晶シリコン膜の厚さを150 Incidentally, the thickness of the polycrystalline silicon film 150
nm以下としたのは、あまり厚いと製品としての半導体の性能低下をまねくからである。 Was the nm or less is because the lead to semiconductor of performance degradation as a product and too thick. また、第V族元素とともに水素を注入すると前記多結晶シリコン膜が非晶化される度合いを低減することができる。 Further, it is possible the to implantation of hydrogen with a group V element polycrystalline silicon film to reduce the degree to be amorphized.

【0012】さらに、前記多結晶シリコン膜の膜厚が7 [0012] In addition, the film thickness of the polycrystalline silicon film 7
0〜150nm、前記絶縁膜の膜厚が70〜150nm 0~150Nm, the film thickness of the insulating film 70~150nm
であるほうが、前記の多結晶シリコン膜が非晶質化される度合いを低減する効果がより大きく、より好ましい。 More it is, the effect of reducing the degree to which the polycrystalline silicon film is amorphous is larger, more preferably.

【0013】 [0013]

【発明の実施の形態】以下、本発明のN型半導体膜の形成方法の1実施形態について、図面を参照しつつ説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, one embodiment of a method for forming a N-type semiconductor film of the present invention will be described with reference to the drawings. 図1、図2、図3は本発明の半導体膜の作製工程を示す概略断面図である。 1, 2 and 3 are schematic sectional views showing a manufacturing process of a semiconductor film of the present invention. 図1は絶縁性基板上に膜圧が5 Figure 1 is film thickness on an insulating substrate 5
0〜150nmの多結晶シリコン膜を形成し、前記多結晶シリコン膜上に膜厚が50〜150nmの絶縁膜を形成した後の、前記絶縁膜を通して前記多結晶シリコン膜に第V族元素を含むイオンを注入する工程を示す概略断面図である。 Forming a polycrystalline silicon film of 0~150Nm, including the after film thickness on the polysilicon film to form an insulating film of 50 to 150 nm, a group V element in the polycrystalline silicon film through the insulating film it is a schematic cross-sectional view showing a step of implanting ions. 1は絶縁性基板、2は多結晶シリコン膜、 1 denotes an insulating substrate, 2 is a polycrystalline silicon film,
3は絶縁膜、4は第V族元素イオンを含むイオンである。 3 denotes an insulating film, 4 is an ion containing a group V element ions. 図2は第V族元素イオンを含むイオンを注入することによって多結晶シリコン膜2中に非晶質化された領域5が形成されることを示す概略断面図である。 Figure 2 is a schematic sectional view showing that amorphous region 5 is formed on the polycrystalline silicon film 2 by implanting ions containing a group V element ions. 多結晶シリコン膜2および絶縁膜3の膜厚を上記のように設定することにより、多結晶シリコンの結晶核を残存させ多結晶シリコン膜2中の非晶質化する割合を緩和し低温で活性化できる状態を作り出すことができる。 By the film thickness of the polycrystalline silicon film 2 and the insulating film 3 is set as described above, the polycrystalline silicon crystal nuclei is a residual relaxed the rate of amorphization of the polycrystalline silicon film 2 activity at low temperatures it is possible to create a state that can be of. 図3は300 Figure 3 300
〜500℃の温度で熱処理した後の概略断面図である。 It is a schematic cross-sectional view after the heat treatment at a temperature of to 500 ° C..
6は注入した第V族元素が活性化されたN型の多結晶シリコン膜であり、500℃を越えない温度の低温熱処理によって容易に活性化される。 6 is a polycrystalline silicon film of N-type Group V element injected is activated, it is readily activated by a low temperature heat treatment temperature not exceeding 500 ° C.. これによって良好なN型の多結晶シリコン膜を得ることができる。 This makes it possible to obtain a good N-type polycrystalline silicon film.

【0014】次に、本実施形態の作用を説明する。 [0014] Next, operation of the present embodiment. 図1 Figure 1
に示すように、絶縁膜3を通して多結晶シリコン膜2に第V族元素イオンを含む不純物イオン4を打ち込む場合、比較的高エネルギのイオンを打ち込む必要がある。 As shown, when implanting impurity ions 4 including a group V element ions into the polycrystalline silicon film 2 through the insulating film 3, it is necessary to implant ions relatively high energy.
このとき絶縁膜3と多結晶シリコン膜2の界面付近から多結晶シリコン膜2は絶縁性基板方向に向かって、結晶が破壊されて非晶質化されてしまう。 In this case the polycrystalline silicon film 2 from the vicinity of the interface between the insulating film 3 and the polycrystalline silicon film 2 toward the insulating substrate direction, the crystal will be amorphized been destroyed. 例えば、第V族元素のリン(P)を膜厚50nmの多結晶シリコン膜2 For example, a polycrystalline silicon film 2 with a thickness of 50nm phosphorus (P) of the group V element
に、膜厚50nmの酸化シリコン膜(絶縁膜3)を通して打ち込むには、理論的にはおよそ50〜70keVのエネルギーのリンを打ち込む必要がある。 To, the implanted through the silicon oxide film having a thickness of 50 nm (insulating film 3), theoretically it is necessary to drive the approximate phosphorus energy 50~70KeV. このような高エネルギーのイオンをデバイス作製に必要な濃度のドーズ量1E15〜1E16個/cm2 程度打ち込むと、多結晶シリコン膜中の結晶は破壊される。 If such implanted energetic ions device fabrication dose about 1E15~1E16 pieces / cm2 of concentration required for the crystals of the polycrystalline silicon film is destroyed. 多結晶シリコン膜および絶縁膜の膜厚が50nm未満のとき、図4に示すように多結晶シリコン膜中の結晶の破壊レベルは極めて大きく、多結晶シリコン膜はほとんど全領域非晶質シリコン膜7になってしまう。 When the thickness of the polycrystalline silicon film and the insulating film is less than 50 nm, breaking level of crystallinity of the polycrystalline silicon film as shown in FIG. 4 is quite large, the polycrystalline silicon film is almost the entire area amorphous silicon film 7 Become. このような状態になってしまうと、300〜500℃の低温で熱処理した後も、図5に示すように第V族元素を含む非晶質シリコン膜8にしかならず、多結晶シリコン膜に戻ることができない。 When it becomes such a state, even after heat treatment at a low temperature of 300 to 500 ° C., not only the amorphous silicon film 8 containing a Group V element as shown in FIG. 5, return to the polycrystalline silicon film can not.
したがって、これでは良好な半導体膜とならないため性能の良いデバイスを作製することができない。 Therefore, it is impossible to produce a device with good performance for this in not a good semiconductor film.

【0015】ところが、多結晶シリコン膜および絶縁膜である酸化シリコン膜の膜厚が50nm以上であれば、 [0015] However, if the film thickness of the polycrystalline silicon film and the insulating film is a silicon oxide film is 50nm or more,
図2に示すように多結晶シリコン膜2中(特に、多結晶シリコン膜2中の絶縁性基板1側に)破壊されずに残る結晶が存在できることから、この結晶を核として500 Polycrystalline silicon film 2 as shown in FIG. 2 (in particular, a polycrystalline insulating substrate 1 side of the silicon film 2) 500 remains without being destroyed crystals can exist, the crystal as a nucleus
℃を越えない300〜500℃の低い温度での熱処理によっても、破壊された結晶の回復が行なわれてシリコン膜中で前記第V族元素が活性化する。 ° C. by a heat treatment at a low temperature of 300 to 500 ° C. not exceeding, conducted recovery of broken crystals the Group V element in the silicon film is activated. この作用は、多結晶シリコン膜2および絶縁膜3の膜厚が50nm未満のときには顕著には見られなかった。 This effect, the film thickness of the polycrystalline silicon film 2 and the insulating film 3 is not notably seen when less than 50nm. また、絶縁膜3の膜厚が50nm未満のときは絶縁膜の電気的な耐圧が不十分であるので、デバイスに適用することができなかった。 Further, the thickness of the insulating film 3 because when less than 50nm is insufficient electrical breakdown voltage of the insulating film, can not be applied to the device. 特に、上記の理由によって、多結晶シリコン膜2および絶縁膜3の膜厚が70nm以上のときには非常に顕著な効果が見られ、かつデバイスに適用する場合も非常に有効であったので、それぞれの膜厚は70nm以上である方が好ましい。 In particular, by the above reason, the film thickness of the polycrystalline silicon film 2 and the insulating film 3 is very remarkable effect is observed when the above 70 nm, and so was also very effective when applied to devices, respectively the film thickness is preferably who is 70nm or more.

【0016】さらに、第V族元素を注入する工程において同時に水素元素も注入すると、前記多結晶シリコン膜2が非晶質化される度合いを低減することができて、低温で活性化できる効果を促進することができる。 Furthermore, at the same time hydrogen element in the step of injecting the group V element also injected, the polycrystalline silicon film 2 is able to reduce the degree to which an amorphous state, the effect of activation at low temperature it can be promoted.

【0017】また、多結晶シリコン膜2および絶縁膜3 Further, the polycrystalline silicon film 2 and the insulating film 3
の膜厚が150nmを越えるときには、これによってデバイスを作製したときに良好な性能が得られないので膜厚は、150nm以下であることが好ましい。 When the film thickness of exceeding 150nm is hereby thickness does not good performance is obtained when making a device is preferably 150nm or less. 例えば、 For example,
この半導体膜を用いて薄膜トランジスタを作製した場合、活性層の多結晶シリコン膜2の膜厚が150nmを越える膜厚であるとトランジスタのオフ特性が悪くなるので、150nmを越える膜厚は好ましくない。 If a thin film transistor is manufactured using the semiconductor film, the off characteristic of the thickness of the polycrystalline silicon film 2 of the active layer is a film thickness exceeding 150nm transistor is deteriorated, it is not preferable thickness exceeding 150nm. また、 Also,
絶縁膜3もトランジスタでゲート絶縁膜として機能させるときには、150nmを越える膜厚であると、トランジスタのしきい値電圧が高くなり性能が悪化するので好ましくない。 When to function as a gate insulating film insulating film 3 in the transistor, if it is a film thickness exceeding 150 nm, the threshold voltage of the transistor becomes performance is deteriorated undesirably increased.

【0018】上述より、多結晶シリコン膜2および絶縁膜3の膜厚は図6に示す範囲A内が好ましいことがわかる。 [0018] than above, the thickness of the polycrystalline silicon film 2 and the insulating film 3 it is seen that preferably in the range A shown in FIG. また、特に範囲B内のほうが効果が顕著であり、特に好ましい。 In particular towards the range B the effect is remarkable, particularly preferred.

【0019】 [0019]

【実施例】次に、本発明の半導体膜の形成法方の一例である薄膜トランジスタの形成方法について述べる。 EXAMPLES Next, described thin film transistor forming method which is an example of a formation method side of the semiconductor film of the present invention. 図7 Figure 7
(a)〜(h)に本発明の薄膜トランジスタの実施例を示す概略断面図を示す。 (A) shows a schematic sectional view showing an embodiment of a thin film transistor of the present invention to ~ (h). 図7(a)に示すように、ガラス基板101上に減圧CVD法によりSi2H6ガスを用いて基板温度450℃で、膜厚50〜150nmの非晶質シリコン膜を成膜する。 As shown in FIG. 7 (a), by low pressure CVD on the glass substrate 101 at a substrate temperature of 450 ° C. using Si2H6 gas to deposit an amorphous silicon film with a thickness of 50 to 150 nm. 特に、好ましくは膜厚70 In particular, preferably the film thickness 70
〜150nmとする。 And ~150nm. ここではガラス基板を用いたが、 Is used here to glass substrate,
石英基板、サファイア基板等の基板を用いることもできる。 A quartz substrate can be used a substrate such as a sapphire substrate. ガラス基板を用いることができれば、安価であるので作製するデバイスコストを低減できるので好ましい。 If it is possible to use a glass substrate, it is possible to reduce the device cost to produce because it is inexpensive preferred.
また、これらの基板上またはシリコンウエハ上に絶縁膜を形成したものを用いることもできる。 It is also possible to use a material obtained by forming an insulating film on on these substrates or silicon wafer. この絶縁膜には酸化シリコン膜、窒化シリコン膜、酸化アルミニウム、 The silicon oxide film on the insulating film, a silicon nitride film, aluminum oxide,
酸化タンタル等の単膜または2種類以上を積層したものを用いることができる。 It can be used by laminating a least a single film or a two tantalum oxide.

【0020】非晶質シリコン膜を成膜する方法は特に限定されないが、他にプラズマCVD法、スパッタ法等が使用できる。 The method of forming an amorphous silicon film is not particularly limited, other plasma CVD method, a sputtering method, or the like can be used. 滅圧CVD法で行ったほうがアニール後に良質な多結晶シリコン膜が得られるので、ここでは滅圧CVD法を用いた。 Since better performed in Metsu圧 CVD method can be obtained high quality polycrystalline silicon film after annealing, it was used Metsu圧 CVD method here. 基板温度は400〜600℃が好ましく、使用する原料ガスはSiH4 を用いてもよい。 Substrate temperature is preferably 400 to 600 ° C., the raw material gas to be used may be used SiH4.

【0021】次に、図7(b)に示すように、まずアニールして結晶化し、多結晶シリコン膜103を形成する。 Next, as shown in FIG. 7 (b), annealed and crystallized first, a polycrystalline silicon film 103. ここでは、炉アニールにより窒素雰囲気中600℃ Here, in a nitrogen atmosphere by a furnace anneal 600 ° C.
で24時間アニールして結晶化した。 It was crystallized in by annealing for 24 hours. アニール法は特に限定されないが、炉アニール、レーザアニール、ランプアニール、電子ビームアニ−ルまたはこれらの組み合わせを用いることができる。 Annealing is not particularly limited, furnace annealing, laser annealing, lamp annealing, electron Bimuani - can be used Le or combinations thereof. ここでは均一性の良好な炉アニールを用いた。 Here with good furnace anneal uniformity. 窒素雰囲気中でアニール温度500〜 Annealing temperature 500 in a nitrogen atmosphere
650℃、アニール時間4〜24時間で行うこともできる。 650 ° C., can also be carried out in annealing time 4-24 hours.

【0022】次に、図7(c)に示すように、前記多結晶シリコン膜をエッチングして島状多結晶シリコン膜1 Next, FIG. 7 (c), the said polycrystalline silicon film are etched island-like polycrystalline silicon film 1
04を形成する。 04 to form a. ここでは通常用いられるフォトリソグラフィ技術によりパターニングされたレジストを形成して、プラズマを用いたドライエッチング法により多結晶シリコン膜をエッチングした。 Here forming a patterned resist by photolithography technique commonly used is a polycrystalline silicon film is etched by a dry etching method using plasma.

【0023】次に、図7(d)に示すように、ゲート絶縁膜106を形成する。 Next, as shown in FIG. 7 (d), a gate insulating film 106. ゲート絶縁膜はプラズマCVD The gate insulating film is plasma CVD
法により350℃でTEOS(テトラ・エチル・オルト・シリケート:Si(OC 254 )ガスとO 2ガスとを用いて成膜した膜厚100nm酸化シリコン(Si TEOS at 350 ° C. by law (tetraethyl ortho-silicate: Si (OC 2 H 5) 4) film thickness 100nm silicon oxide film was formed by using a gas and O 2 gas (Si
2 )膜を用いた。 O 2) using a membrane. ここでは上記方法を用いたが、Si It is used here to the method, Si
4ガスとO 2ガスを用いたプラズマCVD法や、45 Or a plasma CVD method using H 4 gas and O 2 gas, 45
0℃でSiH 4ガスとO 2ガスを用いた減圧CVD法や、430℃でSiH 4ガスとO 2ガスを用いた常圧C 0 pressure CVD method and using SiH 4 gas and O 2 gas at ° C., atmospheric pressure C using SiH 4 gas and O 2 gas at 430 ° C.
VD法や、スパッタ法等を用いて成膜した酸化シリコン膜でもよいことは言うまでもない。 VD method, it may be a silicon oxide film formed by sputtering or the like of course. 膜圧は50〜150 The film thickness from 50 to 150
nmとする。 nm to. 特に、好ましくは膜圧70〜150nmとする。 In particular, preferably film thickness 70-150 nm. また、ここでは酸化シリコン膜を用いたが、窒化シリコン膜や、酸化シリコン膜と窒化シリコン膜との積層膜でもよい。 Also, here it is used a silicon oxide film, or a silicon nitride film, or a stacked film of a silicon oxide film and a silicon nitride film.

【0024】次に、図7(e)に示すように、ゲート電極107を形成する。 Next, as shown in FIG. 7 (e), to form the gate electrode 107. 多結晶シリコン膜、Al、AlS Polycrystalline silicon film, Al, AlS
i、AlTj、TiN、Ti、Ta、TaN、Cr、W i, AlTj, TiN, Ti, Ta, TaN, Cr, W
またはこれらの積層膜を成膜した後、エッチングを行って形成する。 Or after forming a laminated film thereof, it is formed by etching.

【0025】次に、図7(f)に示すように、ゲート電極107をマスクとして自己整合的に第V族元素を含むイオン108を多結晶シリコン膜に注入して、この後、 Next, as shown in FIG. 7 (f), by implanting ions 108 containing a self-aligned manner the V group element in the polycrystalline silicon film gate electrode 107 as a mask, thereafter,
不純物イオンを活性化してトランジスタのソース部10 The impurity ions are activated source unit 10 of the transistor
9S、ドレイン部109Dを形成する。 9S, a drain portion 109D. このとき不純物注入されなかった部分はトランジスタのチャンネル部1 This time was not impurity implantation portions channel portion of the transistor 1
09Cとなる。 The 09C. ソース/ドレイン部は、多結晶シリコン膜および絶縁膜の膜厚を上記のように設定することにより、多結晶シリコンの結晶核を残存させ多結晶シリコン膜中の非晶質化する割合を緩和し低温で活性化できる状態を作り出すことができる。 The source / drain portion, by setting the film thickness of the polycrystalline silicon film and the insulating film as described above, to alleviate the rate of amorphization of the polycrystalline silicon film is left crystal nuclei of the polycrystalline silicon it can create a state which can be activated at a low temperature. この後、300〜500℃ After this, 300~500 ℃
の温度で熱処理しすることによって、ソース/ドレイン部は第V族元素が活性化されたN型の多結晶シリコン膜となる。 By heat treatment at a temperature of the source / drain portion is N-type polycrystalline silicon film a group V element is activated. このようにして、500℃を越えない温度の低温熱処理によって容易に活性化される。 In this manner, it is easily activated by a low temperature heat treatment temperature not exceeding 500 ° C.. これによってソース/ドレイン部には、良好なN型の多結晶シリコン膜を得ることができる。 This the source / drain portion, it is possible to obtain a good N-type polycrystalline silicon film.

【0026】次に、図7(g)に示すように、層間絶縁膜110nmを成膜する。 Next, as shown in FIG. 7 (g), an interlayer insulating film 110 nm. ここでは、層間絶縁膜110 Here, the interlayer insulating film 110
はプラズマCVD法により300℃で成膜した膜圧50 Transmembrane pressure was deposited at the 300 ° C. by a plasma CVD method 50
0nmの窒化シリコン膜を用いた。 A silicon nitride film of 0 nm. また、段差被覆性の良好なTEOSガスを用いたプラズマCVD法、常圧C The plasma CVD method using the step coverage of the good TEOS gas, atmospheric pressure C
VD法により形成される酸化シリコン膜でもよいことは言うまでもない。 It goes without saying that it may be a silicon oxide film formed by VD method. また、膜厚は300〜500nm程度が好ましい。 Also, having a thickness of about 300~500nm are preferred.

【0027】次に、図7(h)に示すように、コンタクトホール111S、111Dを開口した後、ソース配線112およびドレイン配線112Dを形成して、薄膜トランジスタを作製した。 Next, as shown in FIG. 7 (h), after opening contact holes 111S, the 111D, to form a source wiring 112 and drain wiring 112D, and a thin film transistor. このように、本発明によれば、 Thus, according to the present invention,
ソース/ドレイン部の活性化工程が容易であり、良好な特性のトランジスタを得ることができる。 The step of activating the source / drain portion is easy, it is possible to obtain a transistor with excellent properties.

【0028】以下、本発明の特許請求の範囲に示される、数値限定の根拠になった実験データについて説明する。 [0028] Hereinafter, set forth in the claims of the present invention, experimental data will be described which became the basis of the numerical limitation.

【0029】図8は、シート抵抗と多結晶シリコン膜の膜厚との関係を示している。 [0029] Figure 8 shows the relationship between the thickness of the sheet resistance and a polycrystalline silicon film. 絶縁膜の膜圧を100nm 100nm the film thickness of the insulating film
とし、多結晶シリコン膜の膜厚を30−200nmの間で変化させて、シート抵抗値の変化を求めたものである。 And then, the film thickness of the polycrystalline silicon film varied between 30-200Nm, in which to determine the change in sheet resistance. リンイオンを注入した多結晶シリコン膜を400℃ A polycrystalline silicon film by implanting phosphorus ions 400 ° C.
で1時間熱処理した後の多結晶シリコン膜のシート抵抗を評価した。 In to evaluate the sheet resistance of the polycrystalline silicon film after the heat treatment for 1 hour. 注入するリンイオンのエネルギは100k The energy of the implantation phosphorus ions 100k
eVであった。 Was eV. デバイスを作製するにはシート抵抗は5 Sheet resistance making devices 5
kΩ/□以下であればよく、好ましくは、1kΩ/□以下である。 kΩ / □ may be equal to or less than, preferably, it is 1kΩ / □ or less. したがって、本図から、多結晶シリコン膜の膜厚は50nm以上であればよく、好ましくは70nm Thus, from this figure, the thickness of the polycrystalline silicon film may be any 50nm or more, preferably 70nm
以上である。 Or more.

【0030】図9は、シート抵抗と絶縁膜の膜厚との関係を示している。 [0030] Figure 9 shows the relationship between the thickness of the sheet resistance and the insulating film. 多結晶シリコン膜の膜厚を100nm 100nm the film thickness of the polycrystalline silicon film
とし、絶縁膜の膜厚を30−200nmの間で変化させてシート抵抗値の変化を求めたものである。 And then, in which to determine the change in the sheet resistance value of the thickness of the insulating film is changed between 30-200Nm. リンイオンを注入した多結晶シリコン膜を400℃で1時間熱処理した後の多結晶シリコン膜のシート抵抗を評価した。 A polycrystalline silicon film, phosphorus ions are implanted to evaluate the sheet resistance of the polycrystalline silicon film after the heat treatment for 1 hour at 400 ° C.. このとき、絶縁膜の膜厚に応じて注入するリンイオンのエネルギーを変化させている。 At this time, by changing the energy of phosphorus ions to be injected in accordance with the film thickness of the insulating film. 注入するリンイオンの投影飛程が絶縁膜と多結晶シリコン膜のおよそ界面になるよう変化させた。 Projected range of the implanted to phosphorous ions is varied so as to be approximately the interface between the insulating film and the polycrystalline silicon film. 絶縁膜には酸化シリコン膜を用いた。 Using a silicon oxide film is an insulating film. 例えば、絶縁膜の膜厚30nmのとき30keV、50n For example, 30 keV when the thickness 30nm of the insulating film, 50n
mのとき50keV、70nmのとき70keV、10 50keV when m, when the 70nm 70keV, 10
0nmのとき100keVとした。 Was 100keV when the 0nm. デバイスを作製するには、このシート抵抗が5kΩ/□以下であればよく、 To prepare a device, the sheet resistance as long 5 k.OMEGA / □ or less,
好ましくは1kΩ/□以下である。 Preferably is 1kΩ / □ or less. したがって、絶縁膜の膜厚は50nm以上であればよく、好ましくは、70 Therefore, the thickness of the insulating film may be any 50nm or more, preferably, 70
−150nmである。 It is -150nm.

【0031】図10は、シート抵抗と熱処理温度との関係を示している。 [0031] FIG. 10 shows a relationship between the sheet resistance and the heat treatment temperature. 絶縁膜の膜厚100nm、多結晶シリコン膜の膜厚70nmのときに、熱処理温度を200〜 Insulating film thickness 100nm, and when the film thickness 70nm of polycrystalline silicon film, 200 a heat treatment temperature
600℃の間で変化させ、熱処理時間を0.5〜5.0 Varied between 600 ° C., a heat treatment time from 0.5 to 5.0
hの間で変化させてシート抵抗を評価した。 It was to evaluate the sheet resistance varied between h. 処理時間は量産性を考えたときに2h以下となることが好ましい。 Treatment time is preferably a 2h or less when considering mass productivity.
したがって、2h以内の処理で前述のシート抵抗となるには、熱処理温度は300℃以上必要であることがわかる。 Therefore, in the process within 2h to become the sheet resistance of the above, it can be seen that the heat treatment temperature is required 300 ° C. or higher.

【0032】また、図7に示すように、デバイスの作製時にはゲート電極等を作製した後に、熱処理をする必要がある。 Further, as shown in FIG. 7, at the time of manufacturing the device after forming the gate electrode or the like, it is necessary to heat treatment. ゲート電極には低抵抗な材料のアルミニウムを用いたいという要望は大きい。 The gate electrode desire with aluminum of a low resistance material is large. ところが、アルミニウムは融点が低く、500℃以上では使用するのが困難である。 However, aluminum has a low melting point, it is difficult to use at 500 ° C. or higher. したがって、この熱処理は500℃以下で処理することが望まれる。 Therefore, the heat treatment is desired to be processed at 500 ° C. or less.

【0033】本発明は、以上述べた実施形態や実施例に限定されるものではなく、発明の要旨を逸脱しない範囲で種々の変更が可能である。 [0033] The present invention is not limited to the embodiments and examples described above, and various modifications can be made without departing from the scope of the invention.

【0034】 [0034]

【発明の効果】上記のように本発明のN型半導体膜の形成方法は、絶縁性基板上に膜厚が50〜150nmの多結晶シリコン膜を形成し、前記多結晶シリコン膜上に膜厚が50〜150nmの絶縁膜を形成することにより、 Method of forming N-type semiconductor film of the present invention as described above according to the present invention has a film thickness on an insulating substrate to form a polycrystalline silicon film of 50 to 150 nm, the film thickness on the polycrystalline silicon film by but forming an insulating film of 50 to 150 nm,
前記絶縁膜を通して前記多結晶シリコン膜に第V族元素イオンを含むイオンを注入したときに、前記多結晶シリコン膜が非晶質化される度合いを低減することができ、 Wherein when implanting ions containing group V element ions into the polycrystalline silicon film through the insulating film, it is possible to reduce the degree to which the polycrystalline silicon film is amorphous,
これにより、300〜500℃の低い温度での熱処理によって、シリコン膜中で前記第V族元素の活性化と結晶ダメージの回復が図れるので、ガラス基板の熱収縮の問題などが起こらず、良好な性能を持つN型半導体膜を形成することができるなど、優れた効果を有する。 Thus, by heat treatment at a low temperature of 300 to 500 ° C., since attained recovery of activated crystalline damage of the Group V element in the silicon film does not occur and the glass substrate of the heat shrinkable problems, good etc. can be formed N-type semiconductor film having a performance, it has an excellent effect.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第V族元素を含むイオンを、多結晶シリコン膜に注入する工程を示す概略断面図である。 [1] The ions including Group V element is a schematic cross-sectional view showing a step of injecting into the polycrystalline silicon film.

【図2】第V族元素を含むイオンを多結晶シリコン膜に注入した後の状態を示す本発明の概略断面図である。 2 is a schematic cross-sectional view of the invention showing a state after implanting ions into the polycrystalline silicon film containing a group V element.

【図3】300〜500℃の温度で熱処理した後の状態を示す本発明の概略断面図である。 3 is a schematic cross-sectional view of the invention showing a state after a heat treatment at a temperature of 300 to 500 ° C..

【図4】本発明によらない場合の、第V族元素を含むイオンを多結晶シリコン膜に注入した後の状態を示す概略断面図である。 When [4] not according to the invention, it is a schematic sectional view showing a state after injecting the ions into the polycrystalline silicon film containing a group V element.

【図5】本発明によらない場合の、300〜500℃の温度で熱処理した後の状態を示す概略断面図である。 When [5] not according to the present invention, it is a schematic sectional view showing a state after a heat treatment at a temperature of 300 to 500 ° C..

【図6】本発明の、多結晶シリコン膜および絶縁膜の膜厚の範囲を示す図である。 [6] of the present invention, showing the film thickness range of the polycrystalline silicon film and the insulating film.

【図7】(a )〜(h)本発明の、半導体膜の形成方法を適用した薄膜トランジスタの実施例を示す概略断面図を示す。 7 (a) ~ (h) of the present invention, showing a schematic cross-sectional view showing an embodiment of a thin film transistor according to the method of forming a semiconductor film.

【図8】シート抵抗と多結晶シリコン膜の膜厚との関係を示す図である。 8 is a diagram showing the relationship between the thickness of the sheet resistance and a polycrystalline silicon film.

【図9】シート抵抗と絶縁膜の膜厚との関係を示す図である。 9 is a diagram showing the relationship between the thickness of the sheet resistance and the insulating film.

【図10】シート抵抗と熱処理温度との関係を示す図である。 10 is a diagram showing the relationship between the sheet resistance and the heat treatment temperature.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 絶縁性基板 2 多結晶シリコン膜 3 絶縁膜 4 第V族元素イオンを含むイオン Ions containing 1 insulating substrate 2 polycrystalline silicon film 3 insulating film 4 V element ions

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁性基板上に膜厚が50〜150nm 1. A film thickness on an insulating substrate is 50~150nm
    の多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜上に膜厚が50〜150nmの絶縁膜を形成する工程と、前記絶縁膜を通して、前記多結晶シリコン膜に第V族元素イオンを含むイオンを注入する工程と、30 Of forming a polycrystalline silicon film, a step of thickness to form the insulating film of 50~150nm on the polycrystalline silicon film, through the insulating film, a group V element ions into the polycrystalline silicon film implanting ions containing 30
    0〜500℃の温度で熱処理する工程とからなることを特徴とするN型半導体膜の形成方法。 Method of forming N-type semiconductor film, which consists of a step of heat treatment at a temperature of 0 to 500 ° C..
  2. 【請求項2】 前記第V族元素を含むイオンは、第V族元素イオンと水素イオンである請求項1記載のN型半導体膜の形成方法。 Wherein ions containing the Group V element, the method of forming the N-type semiconductor film according to claim 1, wherein the group V element and hydrogen ions.
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* Cited by examiner, † Cited by third party
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JP2012124508A (en) * 2012-01-26 2012-06-28 Semiconductor Energy Lab Co Ltd Semiconductor device, liquid crystal module, electronic equipment, and wiring
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