JP2003007719A - Thin film transistor and display using the same - Google Patents
Thin film transistor and display using the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶表示装置およ
びエレクトロルミネッセンス表示装置等に応用される薄
膜トランジスタに関する。また、液晶表示装置、ならび
にエレクトロルミネッセンス表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor applied to a liquid crystal display device, an electroluminescence display device and the like. Further, the present invention relates to a liquid crystal display device and an electroluminescence display device.
【０００２】[0002]
【従来の技術】以下、従来の薄膜トランジスタの例とし
て、液晶表示装置用に開発が進められている低温多結晶
シリコン薄膜トランジスタ（以下、「低温Ｐｏｌｙ-Ｓ
ｉＴＦＴ」と略記する。）を図面を用いて説明を行う。2. Description of the Related Art Hereinafter, as an example of a conventional thin film transistor, a low temperature polycrystalline silicon thin film transistor (hereinafter, referred to as "low temperature Poly-S") which is being developed for a liquid crystal display device.
It is abbreviated as "iTFT". ) Will be described with reference to the drawings.
【０００３】多結晶シリコン薄膜トランジスタを用いた
大型液晶表示装置は、大面積を必要とするため安価なガ
ラス基板が用いられている。しかし、ガラスを基板とし
て用いる場合、その耐熱性が十分でないため、比較的低
温（おおよそ６００℃以下）で薄膜トランジスタを作製
しなくてはならない。従来例として、図９を参照しなが
ら簡単に説明する。Since a large-sized liquid crystal display device using a polycrystalline silicon thin film transistor requires a large area, an inexpensive glass substrate is used. However, when glass is used as the substrate, its heat resistance is not sufficient, so that the thin film transistor must be manufactured at a relatively low temperature (approximately 600 ° C. or lower). A conventional example will be briefly described with reference to FIG.
【０００４】この従来例の低温Ｐｏｌｙ-ＳｉＴＦＴの
製造方法では、まず、ガラス（コーニング＃１７３７
等）基板１１の表面に、ガラス基板中の不純物の拡散を
防ぐためのシリコン酸化膜によるアンダーコート絶縁膜
１２（４００ｎｍ程度）を設けた基板上に、シラン（Ｓ
ｉＨ4）を原料ガスとして用いたプラズマＣＶＤ法によ
り非結晶シリコン１３を５０ｎｍ形成する（図９
（ａ））。次いで、ＸｅＣｌエキシマレーザー１５を照
射することにより非結晶シリコン１３を結晶化し多結晶
シリコン１４を形成する。このときの照射条件は、非結
晶シリコンの膜厚や膜質などの条件にもよるが、エネル
ギー密度が１５０〜４５０ｍＪｃｍ-2、照射回数が１〜
５００回の範囲で行う。この多結晶シリコンを公知のフ
ォトリソグラフィ・エッチングにより島状にパターニン
グする（図９（ｂ））。そして、フォトレジスト３９を
マスクとして、水素希釈フォスフィン（ＰＨ3）のプラ
ズマを生成し、加速電圧７０ｋＶ、ドーズ量１×１０15
ｃｍ-2の条件でイオンドーピングすることにより、ソー
ス領域３２およびドレイン領域３３を形成する（図９
（ｃ））。その後、熱処理を行い、注入されたイオンを
活性化する。その後、プラズマＣＶＤ法により、島状の
多結晶シリコン上に、ゲート絶縁膜１６を９０ｎｍ形成
する。そして、モリブテン・タングステンの合金（Ｍｏ
Ｗ）を用いてゲート導電膜３１を形成し、ゲート導電膜
３１を公知のフォトリソグラフィ・エッチングにより島
状にパターニングする（図９（ｄ））。そして、プラズ
マＣＶＤ法により層間絶縁膜３４として二酸化シリコン
（ＳｉＯ2）を全面に堆積し、次にコンタクトホールを
形成し、ソース電極３５およびドレイン電極３６として
例えばアルミニウム（Ａｌ）をスパッタ法により堆積
し、その後フォトリソグラフィ・エッチングによりパタ
ーニングすることにより、薄膜トランジスタが完成する
（図９（ｅ））。In this conventional method of manufacturing a low temperature Poly-Si TFT, first, glass (Corning # 1737) is used.
Etc.) On the surface of the substrate 11, provided with an undercoat insulating film 12 (about 400 nm) of a silicon oxide film for preventing diffusion of impurities in the glass substrate, silane (S
Amorphous silicon 13 having a thickness of 50 nm is formed by the plasma CVD method using iH 4 ) as a source gas (FIG. 9).
(A)). Then, the amorphous silicon 13 is crystallized by irradiating the XeCl excimer laser 15 to form the polycrystalline silicon 14. The irradiation conditions at this time depend on the conditions such as the film thickness and film quality of the amorphous silicon, but the energy density is 150 to 450 mJcm -2 , and the irradiation frequency is 1 to
Perform 500 times. This polycrystalline silicon is patterned into an island shape by known photolithography etching (FIG. 9B). Then, using the photoresist 39 as a mask, plasma of hydrogen diluted phosphine (PH 3 ) is generated, the acceleration voltage is 70 kV, and the dose amount is 1 × 10 15.
A source region 32 and a drain region 33 are formed by ion doping under the condition of cm −2 (FIG. 9).
(C)). After that, heat treatment is performed to activate the implanted ions. After that, the gate insulating film 16 is formed to 90 nm on the island-shaped polycrystalline silicon by the plasma CVD method. And molybdenum-tungsten alloy (Mo
W) is used to form the gate conductive film 31, and the gate conductive film 31 is patterned into an island shape by known photolithography etching (FIG. 9D). Then, silicon dioxide (SiO 2 ) is deposited on the entire surface as an interlayer insulating film 34 by the plasma CVD method, then contact holes are formed, and, for example, aluminum (Al) is deposited as the source electrode 35 and the drain electrode 36 by the sputtering method. Then, the thin film transistor is completed by patterning by photolithography etching (FIG. 9E).
【０００５】[0005]
【発明が解決しようとする課題】上記（図９）に示す従
来の低温Ｐｏｌｙ-ＳｉＴＦＴを作製する場合、以下の
課題が生じる。When the conventional low temperature Poly-Si TFT shown in (FIG. 9) is manufactured, the following problems occur.
【０００６】低温Ｐｏｌｙ-ＳｉＴＦＴの初期特性（移
動度、S値など）およびＡＣストレス信頼性はゲート絶
縁膜および多結晶シリコンの膜質に影響を受ける。多結
晶シリコンは結晶性が悪いため、ゲート絶縁膜の成膜時
のダメージやゲート絶縁膜およびアンダーコート絶縁膜
の応力に影響を受けやすいので、初期特性の向上のため
には、引張り応力である膜、つまりエッチングレートが
大きいゲート絶縁膜およびアンダーコート絶縁膜を用い
る。しかし、エッチングレートが大きいゲート絶縁膜
は、エッチングレートが小さいゲート絶縁膜に比べて、
ホットキャリアに対する耐性が悪いＯＨ結合を多く含む
ため、ＡＣストレスによる移動度の劣化が生じる。ま
た、エッチングレートが大きいアンダーコート絶縁膜を
用いると、ゲート絶縁膜の成膜工程やレーザーによる結
晶化工程等の後工程の熱により、アンダーコート膜中の
水分（ＯＨ結合）が多結晶シリコンに拡散するため、Ａ
Ｃストレスによる移動度の劣化が生じる。The initial characteristics (mobility, S value, etc.) and AC stress reliability of the low temperature Poly-Si TFT are affected by the film quality of the gate insulating film and the polycrystalline silicon. Since polycrystalline silicon has poor crystallinity, it is susceptible to damage during the formation of the gate insulating film and the stress of the gate insulating film and the undercoat insulating film. Therefore, tensile stress is used to improve the initial characteristics. A film, that is, a gate insulating film and an undercoat insulating film having a high etching rate is used. However, a gate insulating film with a high etching rate is
Since many OH bonds having poor resistance to hot carriers are included, mobility is deteriorated due to AC stress. Further, when an undercoat insulating film having a high etching rate is used, moisture (OH bond) in the undercoat film is converted into polycrystalline silicon due to heat in a post process such as a gate insulating film forming process or a laser crystallization process. A to spread
Mobility degradation occurs due to C stress.
【０００７】本発明は、かかる点を鑑み、特性に優れた
薄膜トランジスタを提供することを目的とする。In view of the above points, the present invention has an object to provide a thin film transistor having excellent characteristics.
【０００８】[0008]
【課題を解決するための手段】これらの課題を解決する
ために、本発明の発明者が様々に検討したところ、ＡＣ
ストレスによる特性の劣化は、ソースおよびドレイン領
域に生じるホットキャリアが、その領域近傍のゲート絶
縁膜および多結晶シリコンを破壊していることに原因が
あることがわかった。そこで、チャネル領域はエッチン
グレートが大きいゲート絶縁膜を用いて初期特性を向上
させ、ソースおよびドレイン領域はエッチングレートが
小さいゲート絶縁膜を用いてＡＣストレスによる特性の
劣化を抑えることにより、低温Ｐｏｌｙ-ＳｉＴＦＴの
初期特性とＡＣストレスに対する信頼性を両立させるこ
とができる。In order to solve these problems, the inventor of the present invention has made various studies and found that AC
It was found that the characteristic deterioration due to stress was caused by the hot carriers generated in the source and drain regions destroying the gate insulating film and polycrystalline silicon in the vicinity of the regions. Therefore, a gate insulating film having a high etching rate is used for the channel region to improve the initial characteristics, and a gate insulating film having a low etching rate is used for the source and drain regions to suppress the deterioration of the characteristics due to AC stress. It is possible to achieve both the initial characteristics of the SiTFT and the reliability against AC stress.
【０００９】また、チャネル領域下にはエッチングレー
トが大きいアンダーコート絶縁膜を用いて初期特性を向
上させ、ソースおよびドレイン領域下にはエッチングレ
ートが小さいアンダーコート絶縁膜を用いてソースおよ
びドレイン領域の多結晶シリコン膜に拡散するＯＨ結合
を減らすことにより、低温Ｐｏｌｙ-ＳｉＴＦＴの初期
特性とＡＣストレスに対する信頼性を両立させることが
できる。An undercoat insulating film having a high etching rate is used under the channel region to improve the initial characteristics, and an undercoat insulating film having a low etching rate is used under the source and drain regions to remove the source and drain regions. By reducing the OH bond that diffuses into the polycrystalline silicon film, both the initial characteristics of the low temperature Poly-Si TFT and the reliability against AC stress can be achieved.
【００１０】本発明の請求項２記載の薄膜トランジスタ
は、基板上に、アンダーコート絶縁膜と、チャネル領域
とドナーまたはアクセプタとなる不純物を含有するソー
ス・ドレイン領域からなるシリコンを主成分とする半導
体薄膜と、ゲート絶縁膜と、ゲート導電膜と、ソース・
ドレイン電極を少なくとも有する薄膜トランジスタにお
いて、ソース・ドレイン領域上のゲート絶縁膜のエッチ
ングレートが、チャネル領域上のゲート絶縁膜のエッチ
ングレートよりも小さいことを特徴とするものである。
本発明によれば、移動度が大きく、ＡＣストレスによる
移動度の劣化が少ない薄膜トランジスタを提供できると
いう作用を有する。A thin film transistor according to a second aspect of the present invention is a semiconductor thin film containing silicon as a main component, which is composed of an undercoat insulating film, a channel region and source / drain regions containing impurities serving as donors or acceptors on a substrate. , A gate insulating film, a gate conductive film, a source
In a thin film transistor having at least a drain electrode, the etching rate of the gate insulating film on the source / drain regions is smaller than the etching rate of the gate insulating film on the channel region.
According to the present invention, there is an effect that it is possible to provide a thin film transistor that has high mobility and is less likely to be degraded in mobility due to AC stress.
【００１１】本発明の請求項５記載の薄膜トランジスタ
は、基板上に、アンダーコート絶縁膜と、チャネル領域
とドナーまたはアクセプタとなる不純物を含有するソー
ス・ドレイン領域からなるシリコンを主成分とする半導
体薄膜と、ゲート絶縁膜と、ゲート導電膜と、ソース・
ドレイン電極を少なくとも有する薄膜トランジスタにお
いて、ソース・ドレイン領域下のアンダーコート絶縁膜
のエッチングレートが、チャネル領域下のアンダーコー
ト絶縁膜のエッチングレートよりも小さいことを特徴と
するものである。本発明によれば、移動度が大きく、Ａ
Ｃストレスによる移動度の劣化が少ない薄膜トランジス
タを提供できるという作用を有する。A thin film transistor according to a fifth aspect of the present invention is a semiconductor thin film containing silicon as a main component, which comprises an undercoat insulating film, a channel region and source / drain regions containing impurities serving as donors or acceptors on a substrate. , A gate insulating film, a gate conductive film, a source
In a thin film transistor having at least a drain electrode, the etching rate of the undercoat insulating film under the source / drain regions is smaller than the etching rate of the undercoat insulating film under the channel region. According to the present invention, the mobility is high and A
It has an effect of providing a thin film transistor in which mobility is less deteriorated by C stress.
【００１２】本発明の請求項７記載の液晶表示装置は、
少なくとも薄膜トランジスタと画素電極をマトリクス状
に配置したアレイ基板と対向する電極を配置した第二の
基板間に液晶を挟持した液晶表示装置において、薄膜ト
ランジスタは請求項１から請求項６のうちのいずれかに
記載の薄膜トランジスタであることを特徴とするもので
ある。本発明によれば、性能に優れた液晶表示装置を提
供できるという作用を有する。The liquid crystal display device according to claim 7 of the present invention is
In a liquid crystal display device in which a liquid crystal is sandwiched between a second substrate having electrodes arranged opposite to an array substrate having at least thin film transistors and pixel electrodes arranged in a matrix, the thin film transistor is defined in any one of claims 1 to 6. It is the thin film transistor described above. The present invention has an effect of providing a liquid crystal display device having excellent performance.
【００１３】本発明の請求項８記載のエレクトロルミネ
ッセンス表示装置は、少なくとも薄膜トランジスタをマ
トリクス状に配置したアレイ基板上にエレクトロルミネ
ッセンス材料を形成したエレクトロルミネッセンス表示
装置において、薄膜トランジスタは請求項１から請求項
６のうちのいずれかに記載の薄膜トランジスタであるこ
とを特徴とするものである。本発明によれば、性能に優
れたエレクトロルミネッセンス表示装置を提供できると
いう作用を有する。The electroluminescent display device according to claim 8 of the present invention is an electroluminescent display device in which an electroluminescent material is formed on an array substrate in which at least thin film transistors are arranged in a matrix, and the thin film transistors are any one of claims 1 to 6. The thin film transistor according to any one of the above. According to the present invention, it is possible to provide an electroluminescent display device having excellent performance.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施形態に係る薄
膜トランジスタの製造方法について図面を参照しながら
説明する。DETAILED DESCRIPTION OF THE INVENTION A method of manufacturing a thin film transistor according to an embodiment of the present invention will be described below with reference to the drawings.
【００１５】（実施の形態１）図１は本発明の第１の実
施の形態の薄膜トランジスタの製造方法を説明するため
の工程断面図であり、以下順を追って説明する。(Embodiment 1) FIG. 1 is a process sectional view for explaining a method of manufacturing a thin film transistor according to a first embodiment of the present invention, which will be described in order below.
【００１６】まず、ガラス（コーニング＃１７３７等）
基板１１の表面に、ガラス基板からの不純物拡散を防ぐ
ために酸化シリコンによるアンダーコート絶縁膜１２
（４００ｎｍ程度）を、例えばＴＥＯＳ（Ｔｅｔｒａｅ
ｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：（Ｃ2Ｈ5Ｏ）4
Ｓｉ）を原料ガスとして用いたプラズマＣＶＤ法により
設け、その後、例えばシラン（ＳｉＨ4）を原料ガスと
して用いたプラズマＣＶＤ法により非結晶シリコン１３
を３０ｎｍ〜２００ｎｍ形成する。その後、例えばＸｅ
Ｃｌエキシマレーザー１５を照射することにより、非結
晶シリコン１３を結晶化し、多結晶シリコン１４を形成
する。このときの照射条件は、非結晶シリコン１３の膜
厚や膜質などの条件にもよるが、エネルギー密度が５０
〜４５０ｍＪｃｍ-2、照射回数が１〜５００回の範囲で
行う。そして、フォトリソグラフィ・エッチングにより
島状にパターニングする。そして、フォトレジスト３９
をマスクとして、水素希釈フォスフィン（ＰＨ3）のプ
ラズマを生成し、加速電圧７０ｋＶ、ドーズ量１×１０
15ｃｍ-2の条件でイオンドーピングすることにより、ソ
ース領域３２およびドレイン領域３３を形成する（図１
（ａ））。その後、熱処理を行い、注入されたイオンを
活性化する。次に、ＴＥＯＳを原料ガスとして用いたプ
ラズマＣＶＤ法を用いて基板温度３００℃から４２０℃
の高温で絶縁膜（１）１７を形成した後、フォトリソグ
ラフィ・エッチングによりパターニングし（図１
（ｂ））、さらにプラズマＣＶＤ法を用いて基板温度１
００℃から２００℃の低温で絶縁膜（２）１８を形成す
る（図１（ｃ））。その後、リフトオフ法を用いてレジ
ストおよびレジスト上の絶縁膜（２）１８を除去する。
そして、モリブテン・タングステンの合金（ＭｏＷ）を
用いてゲート導電膜３１を形成し、ゲート導電膜３１を
公知のフォトリソグラフィ・エッチングにより島状にパ
ターニングする（図１（ｄ））。そして、プラズマＣＶ
Ｄ法により層間絶縁膜３４として二酸化シリコン（Ｓｉ
Ｏ2）を全面に堆積し、次にコンタクトホールを形成
し、ソース電極３５およびドレイン電極３６として例え
ばアルミニウム（Ａｌ）をスパッタ法により堆積し、そ
の後フォトリソグラフィ・エッチングによりパターニン
グすることにより、薄膜トランジスタが完成する（図１
（ｅ））。First, glass (Corning # 1737, etc.)
An undercoat insulating film 12 made of silicon oxide is formed on the surface of the substrate 11 in order to prevent diffusion of impurities from the glass substrate.
(About 400 nm), for example, TEOS (Tetrae
thyrothosilicate: (C 2 H 5 O) 4
Si) is used as a source gas by a plasma CVD method, and then amorphous silicon 13 is formed by a plasma CVD method using, for example, silane (SiH 4 ) as a source gas.
Of 30 nm to 200 nm is formed. Then, for example, Xe
By irradiating with Cl excimer laser 15, the amorphous silicon 13 is crystallized and the polycrystalline silicon 14 is formed. The irradiation condition at this time depends on the conditions such as the film thickness and film quality of the amorphous silicon 13, but the energy density is 50.
The irradiation is performed in the range of up to 450 mJcm -2 and the number of irradiation times of 1 to 500 times. Then, patterning is performed in an island shape by photolithography etching. Then, the photoresist 39
Using hydrogen as a mask, plasma of hydrogen diluted phosphine (PH 3 ) is generated, accelerating voltage 70 kV, dose amount 1 × 10
The source region 32 and the drain region 33 are formed by ion doping under the condition of 15 cm -2 (see FIG. 1).
(A)). After that, heat treatment is performed to activate the implanted ions. Next, using a plasma CVD method using TEOS as a raw material gas, the substrate temperature is 300 ° C. to 420 ° C.
After the insulating film (1) 17 is formed at a high temperature, patterning is performed by photolithography etching (see FIG.
(B)), further substrate temperature 1 using plasma CVD method
The insulating film (2) 18 is formed at a low temperature of 00 ° C. to 200 ° C. (FIG. 1C). Then, the lift-off method is used to remove the resist and the insulating film (2) 18 on the resist.
Then, a molybdenum-tungsten alloy (MoW) is used to form the gate conductive film 31, and the gate conductive film 31 is patterned into an island shape by known photolithography etching (FIG. 1D). And plasma CV
Silicon dioxide (Si
O 2 ) is deposited on the entire surface, contact holes are formed next, and, for example, aluminum (Al) is deposited as the source electrode 35 and the drain electrode 36 by a sputtering method, and then patterned by photolithography / etching. Completed (Figure 1
(E)).
【００１７】ＡＣストレスによる移動度の保持率と、ソ
ースおよびドレイン領域上のゲート絶縁膜のエッチング
レートとの関係を図７に示す。図７の横軸には１％希フ
ッ酸に対するエッチングレートを示す。このときのチャ
ネル領域上のゲート絶縁膜は１％希フッ酸に対するエッ
チングレートが３００から４００Å／分であった。図７
より、ソースおよびドレイン領域上にエッチングレート
の小さいゲート絶縁膜を用いることにより、薄膜トラン
ジスタのＡＣストレスによる移動度の劣化を防げること
がわかる。FIG. 7 shows the relationship between the mobility retention rate due to AC stress and the etching rate of the gate insulating film on the source and drain regions. The horizontal axis of FIG. 7 shows the etching rate for 1% dilute hydrofluoric acid. At this time, the gate insulating film on the channel region had an etching rate of 300 to 400 Å / min for 1% dilute hydrofluoric acid. Figure 7
From this, it is understood that the use of the gate insulating film having a small etching rate over the source and drain regions can prevent the mobility deterioration of the thin film transistor due to the AC stress.
【００１８】（実施の形態２）図２は本発明の第２の実
施の形態の薄膜トランジスタの製造方法を説明するため
の工程断面図であり、以下順を追って説明する。(Embodiment 2) FIGS. 2A to 2C are process sectional views for explaining a method of manufacturing a thin film transistor according to a second embodiment of the present invention, which will be described in order below.
【００１９】まず、ガラス（コーニング＃１７３７等）
基板１１の表面に、アンダーコート絶縁膜（４００ｎｍ
程度）として絶縁膜（１）１７を、例えばＴＥＯＳを原
料ガスとして用いたプラズマＣＶＤ法により基板温度３
００℃から４２０℃の高温で設けた後、フォトリソグラ
フィ・エッチングによりパターニングし（図２
（ａ））、さらにプラズマＣＶＤ法を用いて基板温度１
００℃から２００℃の低温で絶縁膜（２）１８を形成す
る（図２（ｂ））。その後、リフトオフ法を用いてレジ
ストおよびレジスト上の絶縁膜（２）１８を除去し、例
えばシラン（ＳｉＨ4）を原料ガスとして用いたプラズ
マＣＶＤ法により非結晶シリコン１３を３０ｎｍ〜２０
０ｎｍ形成する。その後、例えばＸｅＣｌエキシマレー
ザー１５を照射することにより、非結晶シリコン１３を
結晶化し、多結晶シリコン１４を形成する。このときの
照射条件は、非結晶シリコン１３の膜厚や膜質などの条
件にもよるが、エネルギー密度が５０〜４５０ｍＪｃｍ
-2、照射回数が１〜５００回の範囲で行う。そして、フ
ォトリソグラフィ・エッチングにより島状にパターニン
グする。そして、フォトレジスト３９をマスクとして、
水素希釈フォスフィン（ＰＨ 3）のプラズマを生成し、
加速電圧７０ｋＶ、ドーズ量１×１０15ｃｍ-2の条件で
イオンドーピングすることにより、ソース領域３２およ
びドレイン領域３３を形成する（図２（ｃ））。その
後、熱処理を行い、注入されたイオンを活性化する。次
に、ＴＥＯＳを原料ガスとして用いたプラズマＣＶＤ法
によりゲート絶縁膜１６を形成する。そして、モリブテ
ン・タングステンの合金（ＭｏＷ）を用いてゲート導電
膜３１を形成し、ゲート導電膜３１を公知のフォトリソ
グラフィ・エッチングにより島状にパターニングする
（図２（ｄ））。そして、プラズマＣＶＤ法により層間
絶縁膜３４として二酸化シリコン（ＳｉＯ2）を全面に
堆積し、次にコンタクトホールを形成し、ソース電極３
５およびドレイン電極３６として例えばアルミニウム
（Ａｌ）をスパッタ法により堆積し、その後フォトリソ
グラフィ・エッチングによりパターニングすることによ
り、薄膜トランジスタが完成する（図２（ｅ））。First, glass (Corning # 1737, etc.)
An undercoat insulating film (400 nm
Degree) as the insulating film (1) 17, for example TEOS
Substrate temperature 3 by plasma CVD method used as raw material gas
After arranging at high temperature from 00 ℃ to 420 ℃, photolithography
Patterned by etching (Fig. 2
(A)), and further substrate temperature 1 using plasma CVD method
Form insulating film (2) 18 at low temperature from 00 ℃ to 200 ℃
(FIG. 2 (b)). Then, using the lift-off method
The insulating film (2) 18 on the strike and the resist is removed.
For example, silane (SiHFour) Using as a source gas
The amorphous silicon 13 of 30 nm to 20 is formed by the CVD method.
0 nm is formed. Then, for example, XeCl excimer ray
The amorphous silicon 13 by irradiating
Crystallization is performed to form polycrystalline silicon 14. At this time
Irradiation conditions depend on conditions such as the film thickness and film quality of the amorphous silicon 13.
Depending on the situation, the energy density is 50 to 450 mJcm
-2The irradiation is performed in the range of 1 to 500 times. And h
Island patterning by photolithography etching
To go. Then, using the photoresist 39 as a mask,
Hydrogen diluted phosphine (PH 3) Plasma is generated,
Acceleration voltage 70 kV, dose 1 × 1015cm-2Under the conditions
By ion doping, the source region 32 and
And the drain region 33 are formed (FIG. 2C). That
After that, heat treatment is performed to activate the implanted ions. Next
And plasma CVD method using TEOS as a source gas
Thus, the gate insulating film 16 is formed. And Molybte
Gate conductivity using tungsten-tungsten alloy (MoW)
The film 31 is formed, and the gate conductive film 31 is formed by a known photolithography method.
Island-shaped patterning by graphic etching
(FIG. 2 (d)). And, by plasma CVD method
Silicon dioxide (SiO 2) is used as the insulating film 34.2) On the whole surface
Deposition, then contact hole formation, source electrode 3
5 and the drain electrode 36, for example, aluminum
(Al) is deposited by the sputtering method, and then photolithography is performed.
By patterning by graphic etching
Thus, a thin film transistor is completed (FIG. 2 (e)).
【００２０】ＡＣストレスによる移動度の劣化と、ソー
スおよびドレイン領域下のアンダーコート絶縁膜のエッ
チングレートとの関係を図８に示す。図８の横軸には１
％希フッ酸に対するエッチングレートを示す。このとき
のチャネル領域下のアンダーコート絶縁膜は１％希フッ
酸に対するエッチングレートが３００から４００Å／分
であった。図８より、ソースおよびドレイン領域下にエ
ッチングレートの小さいアンダーコート絶縁膜を用いる
ことにより、薄膜トランジスタのＡＣストレスによる移
動度の劣化を防げることがわかる。FIG. 8 shows the relationship between the mobility deterioration due to AC stress and the etching rate of the undercoat insulating film under the source and drain regions. 1 on the horizontal axis in FIG.
The etching rate for dilute hydrofluoric acid is shown. At this time, the undercoat insulating film under the channel region had an etching rate of 300 to 400 Å / min for 1% dilute hydrofluoric acid. It can be seen from FIG. 8 that by using an undercoat insulating film having a small etching rate under the source and drain regions, deterioration of mobility due to AC stress of the thin film transistor can be prevented.
【００２１】なお、本実施の形態１、２では基板とし
て、ガラス基板を用いたが、Ｓｉ基板、セラミック基
板、石英基板等を用いてもよい。Although the glass substrate is used as the substrate in the first and second embodiments, a Si substrate, a ceramic substrate, a quartz substrate or the like may be used.
【００２２】また、本実施の形態１、２では下地膜とし
て、プラズマＣＶＤ法による非結晶シリコンを用いた
が、プラズマＣＶＤ法以外の減圧ＣＶＤ法やスパッタ法
等で形成してもよい。また、非結晶シリコン以外にもシ
リコン・ゲルマニウム、微結晶シリコンや多結晶または
単結晶シリコンを用いてもよい。In the first and second embodiments, amorphous silicon formed by plasma CVD is used as the base film, but low pressure CVD or sputtering other than plasma CVD may be used. In addition to amorphous silicon, silicon / germanium, microcrystalline silicon, polycrystalline or single crystal silicon may be used.
【００２３】また、本実施の形態１、２ではアンダーコ
ート絶縁膜として、酸化シリコンを用いたが、窒化シリ
コン等の絶縁膜を用いてもよい。Although silicon oxide is used as the undercoat insulating film in the first and second embodiments, an insulating film such as silicon nitride may be used.
【００２４】また、本実施の形態１、２ではレーザーと
して、ＸｅＣｌエキシマレーザーを用いたが、他のＡｒ
Ｆ，ＫｒＦ等のエキシマレーザーやアルゴンレーザーを
用いてもよい。Although XeCl excimer laser is used as the laser in the first and second embodiments, other Ar is used.
An excimer laser such as F or KrF or an argon laser may be used.
【００２５】本実施の形態１、２ではゲート絶縁膜とし
て、ＴＥＯＳを原料ガスとしてプラズマＣＶＤ法により
作製した酸化シリコンを用いたが、プラズマＣＶＤ法以
外の減圧ＣＶＤ法やスパッタ法、高圧酸化法等で形成し
てもよいし、また熱酸化膜や窒化シリコン等の絶縁膜を
用いてもよい。In the first and second embodiments, silicon oxide produced by the plasma CVD method using TEOS as the source gas is used as the gate insulating film, but the low pressure CVD method other than the plasma CVD method, the sputtering method, the high pressure oxidation method, etc. Alternatively, a thermal oxide film or an insulating film such as silicon nitride may be used.
【００２６】また、本実施の形態１、２では、ゲート導
電膜やソース電極およびドレイン電極としてＭＯＷとＡ
ｌを用いたが、アルミニウム（Ａｌ）、タンタル（Ｔ
ａ）、モリブテン（Ｍｏ）、クロム（Ｃｒ）、チタン
（Ｔｉ）等の金属またはそれらの合金を用いてもよい
し、積層構造でも良いし、不純物を多量に含む多結晶シ
リコンや多結晶シリコン・ゲルマニウム合金やＩＴＯ等
の透明導電層等でもよい。In the first and second embodiments, MOW and A are used as the gate conductive film, the source electrode and the drain electrode.
I used aluminum (Al), tantalum (T
a), a metal such as molybdenum (Mo), chromium (Cr), titanium (Ti), or an alloy thereof may be used, or a laminated structure may be used, or polycrystalline silicon or polycrystalline silicon containing a large amount of impurities. It may be a transparent conductive layer such as a germanium alloy or ITO.
【００２７】また、本実施の形態１、２では、層間絶縁
膜としてＴＥＯＳを原料ガスとするプラズマＣＶＤ法に
より作製した二酸化シリコンを用いたが、ＡＰ−ＣＶＤ
法やＥＣＲ−ＣＶＤ法を用いてもよく、また窒化シリコ
ンや酸化タンタル、酸化アルミニウム等の絶縁膜を用い
てもよし、これらの薄膜の積層構造をとってもよい。In the first and second embodiments, silicon dioxide produced by the plasma CVD method using TEOS as a source gas is used as the interlayer insulating film, but AP-CVD is used.
Method or ECR-CVD method may be used, an insulating film of silicon nitride, tantalum oxide, aluminum oxide or the like may be used, or a laminated structure of these thin films may be adopted.
【００２８】また、本実施の形態１、２では、注入する
イオンとしてリンイオンを用いたが、アルミニウム等を
用いてもよく、また、アクセプタとなるボロン等を用い
てよい。Further, although phosphorus ions are used as the ions to be implanted in the first and second embodiments, aluminum or the like may be used, or boron or the like serving as an acceptor may be used.
【００２９】（実施の形態３）図３は本発明の第３の実
施の形態の液晶表示装置およびその製造方法を説明する
ための断面図である。図４は第３の実施の形態の液晶表
示装置の等価回路図である。詳しい製造方法の手順は省
略するが、（実施の形態１）または（実施の形態２）の
方法に準拠して、薄膜トランジスタを各画素のスイッチ
ングトランジスタ５０としてマトリクス状に形成するの
と同時に各画素トランジスタを駆動するためのＣＭＯＳ
駆動回路３０を一体化して形成した薄膜トランジスタア
レイ基板上に画素電極２１を形成し、配向膜２２を塗布
し、ラビングによる配向処理を行った。そして、対向電
極２４とカラーフィルタ２５を形成した対向基板２３に
も同様に配向膜２２を塗布し、ラビングによる配向処理
を行った。両基板を貼り合わせ、その間に液晶２６を注
入し、両基板前後に偏光板２７を配置することによって
液晶表示装置が完成する。(Third Embodiment) FIG. 3 is a sectional view for explaining a liquid crystal display device and a method of manufacturing the same according to a third embodiment of the present invention. FIG. 4 is an equivalent circuit diagram of the liquid crystal display device of the third embodiment. Although detailed steps of the manufacturing method are omitted, in accordance with the method of (Embodiment 1) or (Embodiment 2), the thin film transistors are formed in a matrix as the switching transistors 50 of each pixel, and at the same time each pixel transistor is formed. CMOS for driving
The pixel electrode 21 was formed on the thin film transistor array substrate integrally formed with the drive circuit 30, the alignment film 22 was applied, and the alignment treatment by rubbing was performed. Then, the alignment film 22 was similarly applied to the counter substrate 23 on which the counter electrode 24 and the color filter 25 were formed, and the alignment treatment was performed by rubbing. A liquid crystal display device is completed by bonding both substrates, injecting a liquid crystal 26 between them, and disposing a polarizing plate 27 in front of and behind both substrates.
【００３０】（実施の形態４）図５は本発明の第４の実
施の形態のエレクトロルミネッセンス表示装置およびそ
の製造方法を説明するための断面図であり、図６は本発
明の第４の実施の形態のエレクトロルミネッセンス表示
装置の等価回路図である。詳しい製造方法の手段は省略
するが、（実施の形態１）または（実施の形態２）の方
法に準拠して、薄膜トランジスタを各画素のスイッチン
グトランジスタ５０および電流駆動用薄膜トランジスタ
をマトリクス状に形成するのと同時に各画素トランジス
タを駆動するためのＣＭＯＳ駆動回路３０を一体化して
形成した薄膜トランジスタアレイ基板上に透明電極４９
としてＩＴＯ電極を形成する。その後、例えば、導電性
高分子４３として、例えばポリエチレンジオキシチオフ
ェン（ＰＥＤＴ）と実際に発光するポリジアルキルフル
オレン誘導体４４を形成し、最後にＣａ陰極４５を蒸着
してエレクトロルミネッセンス表示装置が完成する。そ
の動作は以下の通りである。まず、スイッチングトラン
ジスタ５０がオンするように走査線４１上にパルス信号
を与えたときに信号線４２に表示信号を印加すると、駆
動用トランジスタ４６がオン状態となって電流供給線４
７から電流が流れ、エレクトロルミネッセンスセル４８
が発光する。(Fourth Embodiment) FIG. 5 is a sectional view for explaining an electroluminescent display device and a method for manufacturing the same according to a fourth embodiment of the present invention, and FIG. 6 is a fourth embodiment of the present invention. FIG. 3 is an equivalent circuit diagram of the electroluminescence display device of the form. Although detailed means of the manufacturing method is omitted, the switching transistor 50 of each pixel and the current driving thin film transistor are formed in a matrix in accordance with the method of (Embodiment 1) or (Embodiment 2). At the same time, the transparent electrode 49 is formed on the thin film transistor array substrate integrally formed with the CMOS drive circuit 30 for driving each pixel transistor.
As an ITO electrode is formed. Then, for example, as the conductive polymer 43, for example, polyethylenedioxythiophene (PEDT) and a polydialkylfluorene derivative 44 that actually emits light are formed, and finally a Ca cathode 45 is vapor-deposited to complete the electroluminescent display device. The operation is as follows. First, when a display signal is applied to the signal line 42 when a pulse signal is applied to the scanning line 41 so that the switching transistor 50 is turned on, the driving transistor 46 is turned on and the current supply line 4 is turned on.
The electric current flows from 7, and the electroluminescence cell 48
Emits light.
【００３１】なお、本実施の形態４では、エレクトロル
ミネッセンス材料として、ポリジアルキルフルオレン誘
導体を用いたが、他の有機材料、例えば、他のポリフル
オレン系材料やポリフェニルビニレン系の材料でもよい
し、無機材料でもよい。In the fourth embodiment, the polydialkylfluorene derivative is used as the electroluminescent material, but other organic materials such as other polyfluorene-based material and polyphenylvinylene-based material may be used. It may be an inorganic material.
【００３２】また、本実施の形態４では、エレクトロル
ミネッセンス材料の形成方法は、スピンコートなどの塗
布方法、蒸着、インクジェットによる吐出形成等の方法
を用いもよい。Further, in the fourth embodiment, as a method of forming the electroluminescent material, a coating method such as spin coating, vapor deposition, ejection forming by ink jet, or the like may be used.
【００３３】[0033]
【発明の効果】以上説明を行ってきたように、本発明の
薄膜トランジスタによれば、ＡＣストレスによる移動度
の劣化が少ない薄膜トランジスタを提供でき、その実用
上の効果は大きい。As described above, according to the thin film transistor of the present invention, it is possible to provide a thin film transistor in which the mobility is less deteriorated by AC stress, and its practical effect is great.
【図１】本発明に基づく第１の実施の形態の薄膜トラン
ジスタの製造方法を説明するための主要工程ごとの概略
断面図FIG. 1 is a schematic cross-sectional view of each main step for explaining a method of manufacturing a thin film transistor according to a first embodiment of the present invention.
【図２】本発明に基づく第２の実施の形態の薄膜トラン
ジスタの製造方法を説明するための主要工程ごとの概略
断面図FIG. 2 is a schematic cross-sectional view of each main step for explaining the method of manufacturing the thin film transistor according to the second embodiment of the present invention.
【図３】本発明に基づく第３の実施の形態の液晶表示装
置を説明するための概略断面図FIG. 3 is a schematic sectional view for explaining a liquid crystal display device according to a third embodiment of the present invention.
【図４】本発明に基づく第３の実施の形態の液晶表示装
置を説明するための等価回路図FIG. 4 is an equivalent circuit diagram for explaining a liquid crystal display device according to a third embodiment of the present invention.
【図５】本発明に基づく第４の実施の形態のエレクトロ
ルミネッセンス表示装置を説明するための概略断面図FIG. 5 is a schematic sectional view for explaining an electroluminescent display device according to a fourth embodiment of the present invention.
【図６】本発明に基づく第４の実施の形態のエレクトロ
ルミネッセンス表示装置を説明するための等価回路図FIG. 6 is an equivalent circuit diagram for explaining an electroluminescent display device according to a fourth embodiment of the present invention.
【図７】本発明に基づく第１の実施の形態で製造した薄
膜トランジスタのＡＣストレスによる移動度の劣化とソ
ースおよびドレイン領域のゲート絶縁膜のエッチングレ
ートの関係図FIG. 7 is a diagram showing a relation between mobility deterioration due to AC stress of the thin film transistor manufactured in the first embodiment according to the present invention and etching rate of the gate insulating film in the source and drain regions.
【図８】本発明に基づく第２の実施の形態で製造した薄
膜トランジスタのＡＣストレスによる移動度の劣化とソ
ースおよびドレイン領域下のアンダーコート絶縁膜のエ
ッチングレートの関係図FIG. 8 is a diagram showing a relationship between mobility deterioration due to AC stress of a thin film transistor manufactured according to a second embodiment of the present invention and etching rate of an undercoat insulating film under source and drain regions.
【図９】従来の薄膜トランジスタの製造方法を説明する
ための概略断面図FIG. 9 is a schematic sectional view for explaining a conventional method of manufacturing a thin film transistor.
１１ 基板
１２ アンダーコート絶縁膜
１３ 非結晶シリコン
１４ 多結晶シリコン
１５ レーザー光
１６ ゲート絶縁膜
１７ 絶縁膜（１）
１８ 絶縁膜（２）
２１ 画素電極
２２ 配向膜
２３ 対向基板
２４ 対向電極
２５ カラーフィルタ
２６ 液晶
２７ 偏光板
２８ 蓄積容量
２９ 液晶セル
３０ ＣＭＯＳ駆動回路
３１ ゲート導電膜
３２ ソース領域
３３ ドレイン領域
３４ 層間絶縁膜
３５ ソース電極
３６ ドレイン電極
３７ ＬＤＤ領域
３８ アレイ基板
３９ フォトレジスト
４１ 走査線
４２ 信号線
４３ 導電性高分子（ポリエチレンジオキシチオフェ
ン）
４４ ポリフルオレン誘導体
４５ Ｃａ陰極
４６ 駆動用トランジスタ
４７ 電流供給線
４８ エレクトロルミネッセンスセル
４９ 透明電極（ＩＴＯ）
５０ スイッチングトランジスタReference Signs List 11 substrate 12 undercoat insulating film 13 amorphous silicon 14 polycrystalline silicon 15 laser light 16 gate insulating film 17 insulating film (1) 18 insulating film (2) 21 pixel electrode 22 alignment film 23 counter substrate 24 counter electrode 25 color filter 26 Liquid crystal 27 Polarizing plate 28 Storage capacitor 29 Liquid crystal cell 30 CMOS drive circuit 31 Gate conductive film 32 Source region 33 Drain region 34 Interlayer insulating film 35 Source electrode 36 Drain electrode 37 LDD region 38 Array substrate 39 Photoresist 41 Scan line 42 Signal line 43 Conductive polymer (polyethylenedioxythiophene) 44 Polyfluorene derivative 45 Ca cathode 46 Driving transistor 47 Current supply line 48 Electroluminescence cell 49 Transparent electrode (ITO) 50 Switching transistor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０５Ｂ 33/26 Ａ Ｈ０５Ｂ 33/14 Ｈ０１Ｌ 29/78 ６１７Ｓ 33/26 ６２６Ｃ Ｆターム(参考） 2H092 JA25 JA34 JB56 KA04 MA08 MA13 MA27 MA30 NA11 PA06 3K007 AB02 AB11 BA06 CA01 CB00 CB01 DA01 DB03 EB00 GA04 5C094 AA07 AA13 AA25 AA31 AA43 AA53 BA03 BA27 BA43 CA19 CA25 DA13 DB01 DB04 EA04 EA05 EA07 EB02 FA01 FA02 FB01 FB02 FB12 FB14 FB15 GB10 JA01 5F110 AA14 BB02 CC02 DD01 DD02 DD03 DD05 DD13 DD14 EE03 EE04 EE06 EE07 EE08 EE09 EE14 EE44 EE45 FF02 FF03 FF05 FF22 FF23 FF28 FF30 FF32 GG01 GG02 GG12 GG13 GG14 GG25 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ18 HJ23 HL03 HL04 HL06 HL07 HL08 HL11 HL23 HL24 NN03 NN22 NN23 NN24 NN35 NN72 PP03 QQ14 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/786 H05B 33/26 A H05B 33/14 H01L 29/78 617S 33/26 626C F term (reference) 2H092 JA25 JA34 JB56 KA04 MA08 MA13 MA27 MA30 NA11 PA06 3K007 AB02 AB11 BA06 CA01 CB00 CB01 DA01 DB03 EB00 GA04 5C094 AA07 AA13 AA25 AA31 AA43 AA53 BA03 BA27 BA43 CA19 CA25 DA13 DB01 DB04 EA04 EA05 EA07 EB02 FA01 FA02 FB01 FB02 FB12 FB14 FB15 GB10 JA01 5F110 AA14 BB02 CC02 DD01 DD02 DD03 DD05 DD13 DD14 EE03 EE04 EE06 EE07 EE08 EE09 EE14 EE44 EE45 FF02 FF03 FF03 HL03 HL23 HL23 HL24 HL24 HL24 HL24 HL25 H04 HJ04 GG25 GG04 GG25 GG04 GG25 GG04 GG04 GG25 GG04 GG25 GG04 GG01 GG04 GG01 GG04 NN22 NN23 NN24 NN35 NN72 PP03 QQ14
Claims (8)
ャネル領域とドナーまたはアクセプタとなる不純物を含
有するソース・ドレイン領域からなるシリコンを主成分
とする半導体薄膜と、ゲート絶縁膜と、ゲート導電膜
と、ソース・ドレイン電極を少なくとも有する薄膜トラ
ンジスタにおいて、チャネル領域上のゲート絶縁膜のエ
ッチングレートと、ソース・ドレイン領域上のゲート絶
縁膜のエッチングレートが異なることを特徴とする薄膜
トランジスタ。1. An undercoat insulating film, a semiconductor thin film containing silicon as a main component, which comprises a channel region and source / drain regions containing impurities serving as donors or acceptors, a gate insulating film, and a gate conductive film on a substrate. A thin film transistor having at least a film and a source / drain electrode, wherein the etching rate of the gate insulating film on the channel region is different from the etching rate of the gate insulating film on the source / drain region.
のエッチングレートが、チャネル領域上のゲート絶縁膜
のエッチングレートよりも小さいことを特徴とする請求
項１記載の薄膜トランジスタ。2. The thin film transistor according to claim 1, wherein the etching rate of the gate insulating film on the source / drain regions is smaller than the etching rate of the gate insulating film on the channel region.
ングレートと、ソース・ドレイン領域上のゲート絶縁膜
のエッチングレートとの差が１．５倍以上であることを
特徴とする請求項２記載の薄膜トランジスタ。3. The method according to claim 2, wherein the difference between the etching rate of the gate insulating film on the channel region and the etching rate of the gate insulating film on the source / drain regions is 1.5 times or more. Thin film transistor.
ャネル領域とドナーまたはアクセプタとなる不純物を含
有するソース・ドレイン領域からなるシリコンを主成分
とする半導体薄膜と、ゲート絶縁膜と、ゲート導電膜
と、ソース・ドレイン電極を少なくとも有する薄膜トラ
ンジスタにおいて、チャネル領域下のアンダーコート絶
縁膜のエッチングレートと、ソース・ドレイン領域下の
アンダーコート絶縁膜のエッチングレートが異なること
を特徴とする薄膜トランジスタ。4. An undercoat insulating film, a semiconductor thin film containing silicon as a main component, which includes a channel region and source / drain regions containing impurities serving as donors or acceptors, a gate insulating film, and a gate conductive film on a substrate. A thin film transistor having at least a film and a source / drain electrode, wherein the etching rate of the undercoat insulating film under the channel region is different from the etching rate of the undercoat insulating film under the source / drain region.
ト絶縁膜のエッチングレートが、チャネル領域下のアン
ダーコート絶縁膜のエッチングレートよりも小さいこと
を特徴とする請求項４記載の薄膜トランジスタ。5. The thin film transistor according to claim 4, wherein the etching rate of the undercoat insulating film under the source / drain regions is smaller than the etching rate of the undercoat insulating film under the channel region.
のエッチングレートと、ソース・ドレイン領域下のアン
ダーコート絶縁膜のエッチングレートとの差が１．５倍
以上であることを特徴とする請求項５記載の薄膜トラン
ジスタ。6. The difference between the etching rate of the undercoat insulating film under the channel region and the etching rate of the undercoat insulating film under the source / drain regions is 1.5 times or more. The thin film transistor described.
をマトリクス状に配置したアレイ基板と対向する電極を
配置した第二の基板間に液晶を挟持した液晶表示装置に
おいて、前記薄膜トランジスタは請求項１から請求項６
のうちのいずれかに記載の薄膜トランジスタであること
を特徴とする液晶表示装置。7. In a liquid crystal display device, wherein at least a thin film transistor and a pixel electrode are arranged in a matrix, and a liquid crystal is sandwiched between a second substrate on which an electrode facing the array substrate is arranged.
9. A liquid crystal display device, comprising the thin film transistor according to any one of 1.
ス状に配置したアレイ基板上にエレクトロルミネッセン
ス材料を形成したエレクトロルミネッセンス表示装置に
おいて、前記薄膜トランジスタは請求項１から請求項６
のうちのいずれかに記載の薄膜トランジスタであること
を特徴とするエレクトロルミネッセンス表示装置。8. An electroluminescent display device in which an electroluminescent material is formed on an array substrate in which at least thin film transistors are arranged in a matrix, wherein the thin film transistors are any one of claims 1 to 6.
An electroluminescent display device, comprising the thin film transistor according to any one of 1.
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