JPH11103252A - Da変換器の評価装置 - Google Patents

Da変換器の評価装置

Info

Publication number
JPH11103252A
JPH11103252A JP26380997A JP26380997A JPH11103252A JP H11103252 A JPH11103252 A JP H11103252A JP 26380997 A JP26380997 A JP 26380997A JP 26380997 A JP26380997 A JP 26380997A JP H11103252 A JPH11103252 A JP H11103252A
Authority
JP
Japan
Prior art keywords
signal
converter
sine wave
digital signal
amplitude
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP26380997A
Other languages
English (en)
Other versions
JP3257770B2 (ja
Inventor
Takahiro Yamaguchi
隆弘 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP26380997A priority Critical patent/JP3257770B2/ja
Priority to US09/157,272 priority patent/US6326909B1/en
Publication of JPH11103252A publication Critical patent/JPH11103252A/ja
Priority to US09/925,230 priority patent/US6476742B2/en
Application granted granted Critical
Publication of JP3257770B2 publication Critical patent/JP3257770B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Testing Electric Properties And Detecting Electric Faults (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】 【課題】 複合した故障要因を評価でき、試験周波数に
関係なく、少ない演算量で有効ビット数を高い精度で測
定できる。 【解決手段】 デジタル信号のサイン波パターンを被試
験DA変換器12へ供給し、その変換出力を、DA変換
器12よりも変換精度が10倍程度高いAD変換器13
でデジタル信号に変換して、メモリに記憶し、この記憶
した信号の正弦波成分と余弦波成分との極値をそろえ
て、各サンプルの二乗和を開平して瞬時振幅を求め(2
1)、その瞬時振幅の系列に対し、サイン波パターンの
振幅値を1つおきに挿入し(インターリーブ)(2
0)、このインターリーブされた瞬時振幅系列に対する
差分系列をデジタル移動差分手段22でとるか、ウエイ
ブレット変換し、その最大振幅数をピーク検出器23で
検出し、その検出値を推定有効ビット数として出力す
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、半導体集積回路
やそれらを組み合わせて実現したデジタル信号をアナロ
グ信号に変換するDA変換器の有効ビット数を評価する
性能評価装置に関する。
【0002】
【従来の技術】DA変換器(以下DACと記す)の性能
を評価する方法は、静的特性評価法と動的特性評価法に
わけられる。静的特性評価法では、ランプ波のデジタル
信号パターンを被試験対象(DUT)であるDACへ印
加し、応答を観測しコンピュータなどで微分直線性誤差
Differential nonliniarity(DNL)などをもちいて
“実際のDACの遷移電圧と理想DACの遷移電圧の
差”を推定する手法である。ここで、DNLとは、隣り
合うデジタルコードを入力した時のアナログ出力間の差
(実際のステップ幅)を1LSBに対応する理想ステッ
プ幅と比較したものであり、ある特定のコードに依存す
る局在した欠陥を検出できる。すなわち、DACのDN
Lは DNL=Sou(Cm+1 )−Sou(Cm )−1[LSB] (1) と定義される。ここで、Cm+1 とCm は2つの隣り合う
デジタルコードであり、DACへ入力する。S
ou(Cn )は、デジタルコードCn に対応するアナログ
の出力である。たとえば、すべての‘隣り合うデジタル
コードのアナログ出力間の差’が一定で、1LSBに対
応するステップサイズと等しければ、DNLはゼロとな
る。しかし、静的特性評価法では、印加する信号の周波
数に依存する被試験対象DACの非線形性を測定できな
い。
【0003】一方、動的特性評価法は、被試験対象DA
Cへ周期信号パターンを印加し、応答を観測し、コンピ
ュータなどで“実際のDACの遷移電圧と理想DACの
遷移電圧の差”を推定する手法である。この手法の長所
は、被試験対象DACの実動作に近い特性を推定できる
ことである。特に、サイン波を入力信号として利用する
動的特性評価法としては、つぎのヒストグラム法、FF
T法、カーブ・フィット法が知られている。 (a)ヒストグラム法では、応答のアナログ波形を高精
度ADCによりデジタル化し、各コードに対するヒスト
グラムをもとめる。つぎに、実際のDACのヒストグラ
ムと理想DACのヒストグラムの差をもとめ、さらに理
想DACのヒストグラムで割算し、DNLを推定する。
ここで、ヒストグラムの差を理想DACのヒストグラム
で規格化するのは、サイン波のヒストグラムが一様分布
でないからである。 (b)FFT法では、応答のアナログ波形を高精度AD
Cによりデジタル化し、そのデジタル信号をFFT(高
速フーリエ変換)などによりフーリエ変換し、周波数領
域で信号(すなわち‘印加したサイン波の周波数のスペ
クトラム’)と雑音(すなわち‘印加サイン波の周波数
以外のスペクトルの和’)に分離し、信号対雑音比(S
NR)をもとめる。
【0004】即ち図17Aに示すようにパターン発生器
11からのサイン波のデジタル信号が被試験DAC12
へ供給され、そのDAC12の出力は高精度ADC13
でデジタル信号とされ、このデジタル信号はFFT14
で周波数領域に変換され、SNR評価器15で図17B
に示すようなFFTの結果から印加サイン波信号成分G
ss(fo )を、雑音成分Σf nn(f)(ただしf≠
o )で割算した値SNRを求める。
【0005】故障のためにDAC12の変換化雑音や変
換誤差が大きくなると、信号対雑音比SNRは小とな
り、DAC12の全ビット数のうち変換化雑音や変換誤
差の影響をうけるビット数も大きくなる。したがって、
観測した信号対雑音比から被試験対象DACの有効ビッ
ト数(Effective Number of Bits ENOB)を推定できる。 ENOB=(SNR[dB]−1.76)/6.02[bits] (2) このとき、サイン波の周波数fo を変えることにより、
有効ビット数の周波数依存性を測定できる。 (c)サイン波によるカーブ・フィット法では、サンプ
ルしたデジタル信号と理想サイン波の間の2乗誤差を最
小になるように、理想サイン波のパラメータ(すなわち
周波数、位相、振幅、オフセット)を決める。このよう
にしてもとめたrms誤差を、同じビット数の理想的D
ACの誤差と比較することにより有効ビット数を推定す
る。
【0006】サイン波などのデジタル信号を発生する手
段については、たとえば、LawrenceR. Rabiner, Bernar
d Gold, Theory and Application of Digital Signal P
rocessing, Prentice-Hall, 1975 の9.12 Hardware rea
lization of a Digital Frequency Synthesizerに詳し
く説明されている。この文献のアナログ・フィルタをデ
ジタル・フィルタに置き換えれば、サイン波の歪み成分
を取り除くことが可能となる。
【0007】
【発明が解決しようとする課題】
(a)ヒストグラム法をもちいて高い精度でDNLを推
定しようとすると、非常に長い測定時間を必要とする。
たとえば、8ビットのDACのDNLを、99%の信頼
度をもって区間幅0.01ビットで推定できるには、2
68000サンプル必要である。12ビットのDACに
なると、4200000サンプル必要となる[Joey Doe
rnberg, Hae-Seung Lee, David A. Hodges, 1984].ま
た、被試験対象のDACがヒステリシスをもつと、故障
があってもヒストグラム法では検出できない可能性があ
る。ここで入力信号があるレベルを正の傾きでクロス
(横切る)ときには対応するコード幅が拡がり(観測度
数が大きくなり)、逆に入力信号があるレベルを負の傾
きでクロスするときには対応するコード幅が縮む(観測
度数が小となり)と仮定する。ヒストグラム法では入力
信号の変化の方向を区別しないで、正の傾きの度数も負
の傾きの度数も観測度数に加算する。この結果、度数の
大小は打ち消し合いコード幅は故障のない理想DACに
近い値となってしまう[Ray K. Ushani, 1991 ].この
手法で推定できるDNLは、ある出力コード幅の平均値
の差を、1LSBに対応する理想ステップ幅と比べたも
のである。さらに、入力のサイン波の周波数とDACの
サンプリング周波数は、非整数倍の関係でなければなら
ない[Joey Doernberg, Hae-Seung Lee, David A. Hodg
es,1984]. (b)FFTをもちいた有効ビット数推定法の課題を説
明する。FFT法をもちいて被試験対象DACの雑音ス
ペクトラムを正確に観測するには、基準化標準誤差ε
[G^nn]≒1/√Nを十分小とする必要がある[J.
S. Bendat and A. G.Piersol, 1986].すなわちサンプ
ル数Nを大きくしなければならない。サンプル数を4倍
とするとノイズレベルは6dB小となる。またFFTの
計算にはNlog2(N/2)−4回の実数乗算、(3/
2)N(log2N+1)−12回の実数加算を必要とす
る。
【0008】DACは、入力のデジタルコードをアナロ
グ信号に変換して出力する。このDACの変換特性を評
価するとき、出力信号をフーリエ変換する方法をもちい
ても、それぞれの入力コードにローカライズしている局
所的に存在している非理想性を分離することはできな
い。というのは、異なるコードにのみ対応する欠陥も、
雑音としてrms誤差に加算されてしまうからである。
すなわち、欠陥の間に相関がなく影響をあたえる出力の
アナログ信号値が異なっても、“同じアナログ信号値に
コヒーレントに影響をあたえる雑音の一部”として欠陥
を評価してしまう。この結果、有効ビット数を過小評価
する可能性がある[Robert E. Leonard Jr. ]。同様
に、有効ビット数を小さくする要因(DNL,積分直線
性誤差 Integral nonliniarity(INL),グリッチ,ノイ
ズ)を個別に解析できない。すなわち、この手法で推定
できる有効ビット数は、各入力コードに対応する瞬時値
ではなく、入力コード全体にわたる平均値である。さら
に、入力サイン波の周波数とDACのサンプリング周波
数を非整数倍の関係にして、変換誤差をランダマイズす
る必要がある[Plassche, 1994]. (c)最後に、カーブ・フィッティング法の課題を説明
する。この手法では理想サイン波のパラメータを最小2
乗法によって推定する必要がある。(1)理想サイン波
の周波数の推定には、仮定している単一周波数について
のみフーリエ変換をおこない、パワーをもとめる。この
パワーが極大になったとき、周波数が推定される。少な
くとも3回周波数推定をおこなわないと、極大値をみつ
けられない。したがって9N回の実数乗算、6N−3回
の実数加算をおこなう必要がある。(2)位相の推定に
は2N回の実数乗算、2N−2回の実数加算、1回の実
数除算と1回の逆正接計算が必要である。(3)振幅の
推定には2N回の実数乗算、2N−2回の実数加算、1
回の実数除算が必要である。
【0009】被試験対象のDACの動作が正常動作から
大きく隔たっているときや、DACからのアナログ波形
のサンプル数が小さいときには、サイン波のパラメータ
を変えて2乗誤差を計算しても、2乗誤差がある一定値
に近づかない。すなわち、誤差が収束せずに発散してし
まう。たとえば周波数推定値の分散は1/N3 に比例す
るから、分散を小さくするには4096以上の十分大き
なサンプル数が必要である。この手法で推定できる有効
ビット数も、入力コード全体にわたる平均値に対応す
る。この結果、有効ビット数を小さくする要因(高調波
ひずみ、ノイズ、グリッチ)を個別に解析できない。さ
らに、入力のサイン波の周波数とDACのサンプリング
周波数は、非整数倍の関係でなければならない。サンプ
リング周波数が入力のサイン波の周波数の整数倍である
と、入力信号がサンプリングにコヒーレントになる。こ
の結果、ある特定のコードのみ試験することになってし
まう[Ray K Ushani, 1991]。従来のDACの動的特性
を評価する方法の課題を次ぎにまとめる。どの手法でも
推定するDNLや有効ビット数は、瞬時値でなく平均値
である。このため、複合した故障要因を独立に推定する
のは困難である。サイン波を入力信号として利用するD
ACの有効ビット数推定法では、入力サイン波の周波数
とDACのサンプリング周波数を非整数倍の関係にしな
ければならない。このため、任意の周波数を試験周波数
に選択できない。さらに、どの手法も非常に多いサンプ
ルが必要である。サンプル数を512とすると、必要な
計算量は、 FFT法 4092 実数乗算, 7668 実数加算 カーブフィット法 6656 実数乗算, 4092 実数加算 となる。
【0010】この発明の第1の目的は、複合した故障要
因を独立にあつかえる瞬時有効ビット数推定を可能とす
るDA変換器の評価装置を提供することである。この発
明の第2の目的は、試験周波数を任意に選択できるDA
変換器の有効ビット数評価装置を提供することである。
この発明の第3の目的は、簡単なハードウェアで実現で
きる有効ビット数評価装置を提供することである。
【0011】この発明の第4の目的は、試験時間を長く
しなくても高い測定精度で有効ビット数推定を可能とす
るDA変換器の評価装置を提供することである。この発
明の第5の目的は、時間−瞬時有効ビット数を観測でき
るDA変換器の評価装置を提供することである。
【0012】
【課題を解決するための手段】
A.瞬時振幅計算手段 2乗平均推定器であるフーリエ変換をもちいる方法や最
小2乗法をもちいるカーブ・フィット法では、第1の目
的、第2の目的、第3の目的を達成することはできな
い。このためには、DACの各入力コードにローカライ
ズしている非理想性を分離できるあたらしい手段が必要
である。この点から、図1に示すようにこの発明では、
DAC12の出力を高精度ADCでデジタル化し、この
デジタル信号を入力とする瞬時振幅計算手段21を用い
る。ADC13の変換精度はDAC12の変換精度より
10倍程度高く、つまり3〜4ビット程度多くすればよ
い。 B.瞬時振幅計算手段とデジタル移動差分手段 従来はフーリエ変換手段とSNR推定器の組み合わせに
より被試験対象DACの平均有効ビット数を間接的に推
定していた。この発明では、フーリエ変換手段とSNR
推定器の組み合わせを、瞬時振幅計算手段21、インタ
リーブ信号生成手段20、デジタル移動差分手段または
ウエーブレット(wavelet)変換手段22と、極
値検出手段または最大値検出手段23の組み合わせに置
き換える。
【0013】つまりこの発明では図1に示すようにパタ
ーン発生器11よりのサイン波パターンを被試験DAC
12へ供給し、そのDAC12の出力アナログ波形を高
精度ADC13によりデジタル化し、波形メモリ(図示
せず)に記憶し、その記憶した波形の瞬時振幅を瞬時振
幅計算手段21で計算し、つぎに、その瞬時振幅と入力
サイン波の既知の振幅値をインタリーブ信号生成手段2
0に入力し、インタリーブ信号を生成し、そのインタリ
ーブ信号を移動差分手段またはウエイブレット変換手段
22で処理し、その出力の絶対振幅値と最大値をピーク
検出部25でもとめ、これより瞬時有効ビット数を求め
る。
【0014】
【作用】
A.瞬時振幅計算手段 FFT法やカーブ・フィット法は、被試験対象DACの
各入力コードにローカライズしている非理想性を直接測
定できない。たとえばFFT法では、DACの出力信号
からなるデジタル信号をフーリエ変換し、周波数領域で
理想サイン波に対応する線スペクトラムを推定する。つ
ぎに、フーリエ変換によりもとめたスペクトルからこの
線スペクトラムを除いた差スペクトルをもとめる。最後
に、この差スペクトルを被試験対象DACの非理想性に
対応させる。同様に、カーブ・フィット法では、サンプ
ルしたデジタル波形と理想サイン波の間の2乗誤差を最
小になるように繰り返し計算をおこない、理想サイン波
を推定する。被試験対象DACの非理想性は、サンプル
したデジタル波形ベクトルと理想サイン波ベクトルの差
ベクトルにより推定する。
【0015】一方、この発明では瞬時振幅計算手段21
をもちいており、被試験対象DACの各入力コードにロ
ーカライズしている非理想性を直接測定できる。ここで
は簡単のため、入力信号をコサイン波とする。被試験対
象DACからの応答デジタル波形X^[n]は、入力の
コサイン波と被試験対象DACの変換誤差などの非理想
性e[n]の和になる。
【0016】 X^[n]=A cos(2πf0 n+Φ)+e[n] (3) コサイン波の入力に対応する被試験対象DACの応答デ
ジタル信号のなかには、コサイン波とHilbert変
換の関係をもつサイン波X^[m]が必ず存在する。 X^[m]=H(X[n])+e[m]=A sin(2πf0 n+Φ)+e[m] (4) 瞬時振幅計算手段へX^[n]とX^[m]を入力する
と、瞬時振幅z(n)が計算され出力される。
【0017】 z(n)≡√(X^[n]2 +X^[m]2 )≒ A+(e[n] cos(2πf0 n+Φ) +e[m] sin(2πf0 n+Φ)) (5) 無限のビット数をもつ理想DACのときはe[n]やe
[m]がゼロであるから、一定振幅Aの包絡線となる。
逆に有限ビット数の被試験対象DACは、図2Aに示し
た誤差信号の包絡線をもつ。すなわち、入力信号のコサ
イン波とサイン波を搬送波とし、これらの搬送波の振幅
が被試験対象DACの非理想性e[n]やe[m]によ
り変調させられているとみなされる。したがって、被試
験対象DACの故障情報は、式(5)の振幅変調信号項
にあらわれる。
【0018】被試験対象DACの動的性能試験では、有
効ビット数の平均値より最悪値を評価することが重要で
ある。有効ビット数の最悪値推定には、式(5)であた
えられる振幅変調信号の最大値または最小値を利用すれ
ばよい。 −Δ/2e[n]Δ/2 (6.2) であるから、振幅変調信号の範囲は A−√2(Δ/2)z(n)A+√2(Δ/2) (6.1) となる。さらに、被試験対象DACの有効ビット数の最
悪値を評価するとき、式(5)であたえられる振幅変調
信号の極大値と極小値を利用すれば、入力サイン波の周
期に対応した有効ビット数の瞬時値を測定できる。たと
えば、グリッチは、DACへの入力デジタルコードの大
きな遷移により発生する。一方、ノイズは入力デジタル
信号とは無相関に発生する。したがって、振幅変調信号
にあらわれる故障が、周期的であるか、ほぼ一定か、あ
るいはほぼ一定のノイズに周期的パターンが重畳してい
るかにより、単一故障か複合した故障かを判断できる。
すなわち、この発明で用いる瞬時振幅計算手段は、被試
験対象DACの各入力コードにローカライズしている非
理想性を直接測定可能とする。
【0019】サンプル数を512とすると、必要な計算
量は、 FFT法 4092 実数乗算, 7668 実数加算 カーブフィット法 6656 実数乗算, 4092 実数加算 瞬時振幅計算手段 1024 実数乗算, 0512 実数加算 となる。
【0020】このように、この発明における瞬時振幅計
算手段は、第1の目的、第2の目的、第3の目的を実現
する方法と装置を提供する。 B.デジタル移動差分手段 デジタル移動差分手段の作用と効果について説明する。
出力ステップ幅Δの振幅の単一パルス信号1−Δδ(t
−τT)(図2B)をこのデジタル移動差分手段へ入力
し、512サンプルだけサンプリングする。この出力ス
テップ幅の振幅のインパルス信号は、DACからの最小
出力信号に対応する。図2Cに示すように、DACの出
力ステップ幅に比例した−20 log10(Δ/2)を観測
可能である。
【0021】同様に、出力ステップ幅Δの振幅の単一パ
ルス信号1−Δδ(t−τ)をウエイブレット変換手段
へ入力し、512サンプルだけサンプリングする。図3
に示すように、DACの出力ステップ幅に比例した−2
0 log10(Δ/2),−20log10(Δ/4),…,−
20 log10(Δ/256)を8スケールの多重解像度で
観測可能である。スケールとは周波数の逆数であり、こ
の例では28 から21へと変化している。逆に、時間軸
にそって21 個から28 個のウエイブレットが存在する
ことがわかる。この周波数に対応するウエイブレットの
個数、すなわち2m のmをレベルと呼ぶ。ただし、Ma
rtin Vetterliらは周期に対応するスケー
ル、すなわち2j のjをレベルと呼んでいる。図3B
は、ウエイブレット変換結果を各スケール・レベルで観
測したものである。2つでΔ=VRE F /2B ,B=DR
/20 log102である。したがって、デジタル移動差分
手段またはウエイブレット変換手段をもちいれば、DA
Cの出力ステップ幅が正しく動作しているかどうかを検
出できる。一方、この単一パルス信号をフーリエ変換す
ると、観測周波数帯域全体にスペクトラムが拡散してし
まうため、DACの出力ステップ幅が正しく動作してい
るかどうかを検知できない。なお、図3Bの各対数周波
数区間(例えば(0,1),(1,2)…,(6,
7),(7,8))内では全時間範囲(0〜250)を
それぞれ圧縮して観測していることになる。
【0022】サンプル数を512とすると、必要な計算
量は、 デジタル移動差分手段 1022 実数乗算, 0511 実数加算 Daubechies -Wavelet変換手段 4088 実数乗算, 3066 実数加算 となる。 C.インタリーブ信号生成手段とデジタル移動差分手段 インタリーブ信号生成手段の作用と効果について説明す
る。式(5)であたえられる振幅変調信号z(n)と印
加しているコサイン波の振幅Aをインタリーブ信号生成
手段へ入力すると、つぎの信号fが出力される。
【0023】f≡(A,z(1),A,z(2),…,
A,z(n),…) 信号fは(A,z(n))というサブ信号の列になって
いる。すなわち、高さA−z(n)のインパルス列から
構成されている。前節の単一パルス信号の理論から、デ
ジタル移動差分手段またはウエイブレット変換手段に信
号fを入力すると、インパルス列の高さを推定できるこ
とになる。
【0024】デジタル移動差分手段またはウエイブレッ
ト変換手段の出力の最大値が、被試験対象DACのダイ
ナミック・レンジDRをあたえる。 DR≡−20 log10[(1/√2)(Δ/2)] =−20 log10[1/2 B+0.5 ](dB) (7) 逆に観測しているDRから、被試験対象DACの瞬時有
効ビット数Bを推定可能である。
【0025】 B=(DR/20 log10 2 )−0.5(bit ) (8) 式(5)であたえられる振幅変調信号をデジタル移動差
分手段またはウエイブレット変換手段(図1)へ入力す
ると、図4Aに示すように時間−瞬時有効ビット数を観
測できる。さらに、デジタル移動差分手段またはウエイ
ブレット変換手段の出力の絶対値振幅をもとめ、最大値
検出手段へ入力し、出力される最大値から式(8)をも
ちいて瞬時有効ビット数を推定することも可能である。
被試験対象DACのビット数を2から22まで変えて、
瞬時有効ビット数の推定法を検証した。結果を図4Bに
あたえる。“+”は、単一パルス信号を入力し推定した
瞬時有効ビット数をあらわす。“O”は、サイン波パタ
ーンを被試験対象DACへ入力し、瞬時振幅計算手段と
デジタル移動差分手段またはHaar−Wavelet
変換手段、さらに最大値検出手段を組み合わせて推定し
た瞬時有効ビット数をあらわす。“×”は、サイン波パ
ターンを被試験対象DACへ入力し、瞬時振幅計算手段
とDaubechies−Wavelet変換手段、最
大値検出手段を組み合わせて推定した瞬時有効ビット数
をあらわす。どの手法も、被試験対象DACのビット数
に対応した瞬時有効ビット数を推定していることがわか
る。
【0026】このように、この発明の瞬時振幅計算手段
とデジタル移動差分手段またはウエイブレット変換手段
の組み合わせは、第4の目的と第5の目的を実現する装
置を提供する。 D.まとめ この発明における瞬時振幅計算手段は、(1)複合した
故障要因を独立にあつかえる瞬時有効ビット数推定装
置、(2)試験周波数を任意に選択できる有効ビット数
推定装置、(3)簡単なハードウェアで実現できる有効
ビット数推定装置を提供する。
【0027】さらに、この発明における瞬時振幅計算手
段とデジタル移動差分手段またはウエイブレット変換手
段の組み合わせは、(4)試験時間を長くしなくても高
い測定精度を得られる有効ビット数推定装置、(5)時
間−瞬時有効ビット数を観測できる装置を提供する。
【0028】
【発明の実施の形態】つぎに図面を参照してこの発明の
好ましい実施例を詳述する。図5はこの発明にもとづく
有効ビット数推定装置の構成図である。入出力や計算を
おこなうCPU31と浮動小数点演算チップ32、パラ
メータや命令を入力するためのキーボードまたはフロン
トパネル33と、ユーザの選択メニューや測定結果を表
示する表示装置34、ユーザ入力やデータを記憶するR
OM35やRAM36やディスクを備えている。さら
に、インタリーブ手段20、デジタル移動差分手段37
を内蔵している。デジタル信号を発生するパターン発生
器11は、サイン波パターンを発生する。このサイン波
パターンは、DUTであるDAC12へ印加される。タ
イミング制御器38はクロックを発生する。このクロッ
クは高精度AD変換器13へ供給され、DAC12から
出力されるアナログ信号をAD変換するタイミングをあ
たえる。波形メモリ(RAM.Signal)39は、
たとえばADC13からの変換終了信号に同期して、A
DC13の出力に接続されているバッファ41からこれ
に蓄積されているデジタル信号を読み込む。波形メモリ
39のサイズは例えば1024(メモリの番地は0−1
023)であるとする。パターン発生器11があたえる
トリガー信号により、残留サンプルカウンタ42が起動
され、残留サンプルカウンタ42の計数値が例えばゼロ
になったときに、バッファ41を波形メモリ39に結合
しているスイッチ43がオープンとなり波形メモリ39
に対するデジタル信号の書き込みが停止する。このとき
波形メモリ39への最終書き込み番地が500(102
3)であったとすると、この最終書き込み番地をアドレ
ス発生器44から読みだし、剰余演算で+1すると50
1(0)番地となる。この番地には、最も古い標本点が
記憶されている。すなわち、波形メモリ39への最終書
き込み番地をアドレス発生器44から読みだし剰余演算
で+1すると、最も古い標本点から順番に各標本点を読
みだせる。
【0029】サイン波の周波数f0 、振幅A、サンプリ
ング周波数fs やトリガー条件の残留サンプル数Lは、
ユーザ(利用者)がキーボード33またはフロントパネ
ルから入力し選択できる。これらのパラメータは、ディ
スクに保存されているファイルに書き込まれていて、試
験開始のときにこのファイルから読みだしてもよい。C
PU31は、これらのパラメータを信号発生器11や低
域通過フィルタ12や波形メモリ39などの制御レジス
タへ書き込む。
【0030】図6はこの発明にもとづく有効ビット数推
定装置の他の構成図であり、図5と対応する部分に同一
符号を付けてあり、図5中のデジタル移動差分手段37
の代りにウエイブレット変換手段46が用いられている
点が図5と異なる。図7はこの発明にもとづく有効ビッ
ト数推定装置の他の構成図であり、図5、図6との相違
は制御用コンピュータ48により有効ビット数推定装置
を操作し制御するようにしたものであり、たとえば、サ
ン・マイクロシステズ社(SunMicrosyste
ms)のスパーク・コンピュータ(SPARC Com
puter)を用いることができ、図5,図6中のCP
U31と浮動少数点演算チップ32、キーボード33と
表示器34、ROM35やRAM36と、インタリーブ
信号生成手段20やデジタル移動差分手段37又はウエ
イブレット変換手段46との機能を有する。
【0031】実施例1 図8Aはこの発明にもとづく有効ビット数推定装置の概
略図である。デジタル信号を発生するパターン発生器1
1は、サイン波パターンを発生する。このサイン波パタ
ーンは、DUTであるADC12へ印加される。タイミ
ング制御器38はクロックを発生する。このクロックは
高精度ADC13へ供給され、DAC12の出力をAD
C13がAD変換する動作タイミングをあたえる。波形
メモリRAM39は、たとえばADC13からの変換終
了信号に同期して、ADC13からのデジタル信号を蓄
積する。瞬時振幅計算手段21は、取り込んだデジタル
波形配列の適当なデータX^[n]とX^[m]をペア
ーとして、式(5)にしたがい二乗和をもとめ、さらに
二乗和を開平し瞬時振幅z(n)を計算する。
【0032】インタリーブ信号生成手段20へは、この
瞬時振幅配列が入力としてあたえられる。インタリーブ
信号生成手段20は、サイン波の振幅Aと瞬時振幅配列
からインタリーブ信号を生成する。デジタル移動差分手
段37へは、このインタリーブ信号が入力としてあたえ
られる。デジタル移動差分手段37は、インタリーブ信
号の移動差分を計算する。現入力値とその直前の入力値
との差を順次出力する。入力インタリーブ信号は(…,
A,z(n),A,…)という順番になっているから、
同じ絶対値|A−z(n)|の差が2回連続して出力し
てしまう。ここでは、デジタル移動差分手段37は出力
のとき2サンプル毎に1サンプル出力するとする:絶対
値|A−z(n)|の差は1回しか出力されない。まと
めると、Mサンプルからなる瞬時振幅をインタリーブ信
号生成手段20へ入力し、出力をデジタル移動差分手段
37で処理すると、出力のサンプル数はMとなる。最大
値(ピーク)検出手段23は差信号配列を入力とし、最
大振幅を検出し出力する。さらに、この検出された最大
振幅の対数をとり、dB値として、式(8)に代入する
ことより瞬時有効ビット数Bを推定できる。図中に括弧
書で示すように移動差分手段37の代りにウエイブレッ
ト変換手段46を用いてもよい。
【0033】実施例2 図8Bは図8Aにデグリッチ回路サンプル保持回路49
を追加した実施例である。パターン発生器11からのサ
イン波パターンは、クロック発生器38からあたえられ
るクロックに同期してDUTであるDAC12へ印加さ
れる。DAC12の出力アナログ信号はデグリッチ回路
49により、グリッチ除去されて、ADC13へ供給さ
れる。波形メモリRAM39は、ADC13からのデジ
タル信号を蓄積する。ADC13の変換動作は、サンプ
ル保持器(デグリッチ回路)49のサンプル保持の安定
した状態で行うように遅延素子51でクロックが遅延さ
せる。その他は図8Aに示したものと同様であり、従っ
て移動差分手段37の代りにウエイブレット変換手段4
6を用いてもよい。
【0034】実施例3 図9はこの発明の装置における波形メモリの周辺を詳し
く示している。パターン発生器11からのサイン波パタ
ーンは、DUTであるDAC12へ印加される。波形メ
モリ39は、ADC13からのデジタル信号を蓄積す
る。 [A.トリガーによる信号捕捉]パターン発生器11が
あたえるトリガー信号により、残留サンプル数Lが設定
されている残留サンプルカウンタ42が起動される。さ
らに、サンプルを取り込む毎に残留サンプルカウンタ4
2の計数値は−1される。残留サンプルカウンタ42の
計数値がゼロになると、波形メモリ39に結合されてい
るスイッチ43がオープンとなり波形メモリ39に対す
るデジタル信号の書き込みが停止する。 [B.内部タイミングによる信号捕捉]図5または図6
のCPU31や、図7の制御用コンピュータ48は、ユ
ーザのコマンド選択またはディスクから読みだしたファ
イルのコマンドをサブシステムとともに実行する。「入
力信号をホールドしろ」というコマンドがあたえられる
と、CPUまたは制御用コンピュータは、波形メモリ3
9に結合されているスイッチ43をオープンとし波形メ
モリ39に対するデジタル信号の書き込みを停止する。
【0035】いずれのときも、波形メモリ39からのデ
ジタル波形の読みだしはつぎのようになる。ここで波形
メモリ39のサイズは1024(メモリの番地は0−1
023)とする。波形メモリ39への最終書き込み番地
が500(1023)であったとすると、この最終書き
込み番地をアドレス発生器44から読みだし、剰余演算
で+1すると501(0)番地となる。この番地には、
最も古い標本点が記憶されている。すなわち、波形メモ
リ39への最終書き込み番地をアドレス発生器44から
読みたし剰余演算で+1すると、最も古い標本点から順
番に各標本点を読みだせる。
【0036】コサイン波とサイン波に対応する‘位相差
90度のデジタル波形を記録している波形メモリ間のオ
フセット・サンプル数’を計算する手段53は、サイン
波の周波数f0 とADC13のサンプリング周波数fs
をあたえられると、‘位相差90度のデジタル波形を記
録している波形メモリ39間のオフセット・サンプル数
k’を算出する。
【0037】 k=[fs /(4f0 )] (9) ここで、[y]はy以下の最大の整数をあらわす。瞬時
振幅計算手段21は波形メモリ39から、(M+k)サ
ンプルのデジタル波形を取り込む。ここで、Mは‘有効
ビット数推定のために選択されたサンプル数’である。
kは、オフセット・サンプル数計算手段53によりあた
えられた‘オフセット・サンプル数’である。つぎに、
瞬時振幅計算手段21は、剰余演算で+1して取り込ん
だデジタル波形配列のX^[0]とX^[k],X^
[1]とX^[k+1],…,X^[M]とX^[M+
1]を対として、式(5)にしたがい2乗和をもとめ、
さらに2乗和を開平し瞬時振幅z(n)を計算する。
【0038】インタリーブ信号生成手段20へは、この
瞬時振幅配列が入力としてあたえられる。インタリーブ
信号生成手段は、サイン波の振幅Aと瞬時振幅配列から
インタリーブ信号を生成する。デジタル移動差分手段3
7に、インタリーブ信号生成手段20によりもとめられ
たインタリーブ信号を入力する。デジタル移動差分手段
37は、インタリーブ信号の移動差分を計算する。最大
値検出手段23は、差信号配列を入力とし、最大振幅を
検出し出力する。さらに、この検出された最大振幅の対
数をとり、式(8)に代入することにより瞬時有効ビッ
ト数Bを推定できる。
【0039】あるいは、デジタル移動差分手段37に
は、瞬時振幅計算手段21によりもとめられた瞬時振幅
z(n)を時間の順番に入力し、ひとつまえの瞬時振幅
z(n−1)との移動差分を計算してもよい。最大値検
出手段23は、移動差分値を入力とし、記憶しているい
ままでの最大値とこの移動差分値を比較し大きい値を最
大振幅として記憶し出力する。さらに、この検出された
最大振幅の対数をとると、式(8)により瞬時有効ビッ
ト数Bを推定できる。この場合も括弧書で示すように移
動差分手段37の代りにウエイブレット変換手段46を
用いてもよい。この場合前記Mはウエイブレット変換サ
ンプル数である。
【0040】実施例4 図10はこの発明装置における波形メモリ39の周辺を
詳しく示している。実部波形メモリ39Rの残留サンプ
ルカウンタ42Rには残留サンプル数Lが設定されてい
るとする。コサイン波とサイン波に対応する‘位相差9
0度のデジタル波形のオフセット・サンプル数’を計算
する手段は、サイン波の周波数f0 とADC13のサン
プリング周波数fs をあたえられると、‘位相差90度
のデジタル波形のオフセット・サンプル数k’を式
(9)をもちいて算出する。虚部波形メモリ39Iの残
留サンプルカウンタ42IにはL+kが設定される。さ
らに、波形メモリ39の選択スイッチ43は、実部波形
メモリ39Rを選択しているとする。デジタル信号を発
生するパターン発生器11は、コサイン波を発生する。
このコサイン波は、DUTであるDAC12へ印加され
る。実部波形メモリ39Rは、ADC13からのデジタ
ル信号を蓄積する。パターン発生器11があたえるトリ
ガー信号により、残留サンプルカウンタ42R,42I
が起動され、残留サンプルカウンタ42Rが例えばゼロ
になったときに、実部波形メモリ39Rに結合されてい
るスイッチ43Rがオープンとなり実部波形メモリ39
Rに対するデジタル信号の書き込みが停止する。つぎ
に、波形メモリ39の選択スイッチ43Iは、虚部波形
メモリ39Iを選択する。デジタル信号を発生するパタ
ーン発生器11は、コサイン波を発生する。このコサイ
ン波は、DUTであるDAC12へ印加される。虚部波
形メモリ49Iは、ADC13からのデジタル信号を蓄
積する。同様に、パターン発生器11があたえるトリガ
ー信号により、残留サンプルカウンタ42Iが起動さ
れ、残留サンプルカウンタ42Iが例えばゼロになった
ときに、虚部波形メモリ49Iに結合されているスイッ
チ43Iがオープンとなり虚部波形メモリ39Iに対す
るデジタル信号の書き込みが停止する。オフセット・サ
ンプル数kのため、虚部に対応するサイン波が波形メモ
リ39Iに記録される。
【0041】瞬時振幅計算手段21は実部波形メモリ3
9Rと虚部波形メモリ39Iから、それぞれMサンプル
のデジタル波形を取り込む。ここで、Mは‘有効ビット
数推定のために選択されたサンプル数’である。つぎ
に、瞬時振幅計算手段21は、剰余演算で+1して取り
込んだデジタル波形配列のX^.re[0]とX^.i
m[0],X^.re[1]とX^.im[1],…,
X^.re[M]とX^.im[M]をペアーとして二
乗和をもとめる。さらに、二乗和の開平を計算し瞬時振
幅配列をもとめる。
【0042】 z(n)=√(X^.re[n]2 +X^.im[n]2 ) (10) インタリーブ信号生成手段20へは、この瞬時振幅配列
が入力としてあたえられる。インタリーブ信号生成手段
20は、サイン波の振幅Aと瞬時振幅配列からインタリ
ーブ信号を生成する。デジタル移動差分手段37、最大
値検出手段23の動作は先に述べた場合と同様である。
この図において、括弧書きで示すように移動差分手段3
7の代りにウエイブレット変換手段46を用いてもよ
い。この場合は、前記Mはウエイブレット変換サンプル
数となる。
【0043】図11にデジタル移動差分手段37の具体
例を示す。これは次式で表わせる非巡回型フィルタであ
る。 y(n)=h(N)x(n-N)+h(N-1)x(n-N+1)+…+h(1)x(n-1)+h(0)x(n) (11.1) ここで、h(0)=1/2,h(1)=−1/2ほかの
フィルタ係数はh(2)=…=h(N)=0とすると y(n)=−(1/2)x(n−1)+(1/2)x(n) (11.2) なる差分フィルタとなる。つまりx(n)は乗算器61
と1サンプル周期遅延素子62へ供給され、遅延素子6
2の出力は乗算器63へ供給される。乗算器61,63
ではその入力に対し、それぞれh(0)=1/2,h
(1)=−1/2が乗算され、その乗算結果は加算器6
4で加算され出力y(n)となる。すなわち、入力信号
のいまの値x(n)とひとつまえの値x(n−1)との
差が出力信号になる。さらに、最適なフィルタ係数をも
とめる手順は、たとえば、Alan V.Oppenheim,Ronald W.
Schafer,Discrete-Time Signal Processing,Prentice-H
all,1989の7.5.2 Discrete-Time Differentiators に説
明されている。この差分フィルタは、図16に示したデ
ジタル・フィルタでも、式(11.2)を計算するデジタル
移動差分手段でも、どちらでも実現可能である。
【0044】瞬時有効ビット数の極大値の時間分布を観
測する方法を説明する。Mサンプルをデジタル移動差分
手段に入力すると、(M−1)の差分が出力される。し
たがって、差分出力の周期は入力の周期に対応する。サ
イン波の周波数f0 とADC13のサンプリング周波数
s を入力として、‘周期当たりのサンプル数p’を算
出する。
【0045】 p=[fs /f0 ] (12) この‘周期当たりのサンプル数p’をピーク検出器の制
御入力とする。p個の絶対値の差分サンプルが入力する
と、(a)極大値のみ、その絶対値の対数をとり、式
(8)により瞬時有効ビット数Bを推定し出力する。
(b)残り(p−1)個のデータは代わりにゼロを出力
する処理をおこなう。このような処理を加えると、時間
−極大瞬時有効ビット数を観測できる。
【0046】図12にウエイブレット変換手段46の処
理の流れの例を示す。ここでは、基底関数としてハー
(Haar)をもちいている。さらに、この図では正規
化係数として1/2をもちいている。この正規化係数
も、たとえばよく利用される1/√2でもよい。まずM
個の入力信号f(i),(i=1,2,…,M)よりn
=log2 Mを演算し、入力信号f(i)を中間結果と
出力信号に対応するa(i)にコピーする。k=n,n
−1,…,2,1とし、m=2k-1 について、低域通過
フィルタ処理としてx(i)={a(2i−1)+a
(2i)}/2(i=1,2,…,m)を演算し、高域
通過フィルタ処理としてy(i)={−a(2i−1)
+a(2i)}/2(i=1,2,…,m)を演算す
る。この演算結果を中間結果a(i)へコピーする。a
(i)=x(i),(i=1,…,m)を、a(i)=
y(i−m),(i=m+1,…,2m)を出力する。
【0047】図13、図14はドウブチーズ(Daub
echies)などの基底関数をもちいたときのウエイ
ブレット変換手段の処理の流れを示している。これらの
フローチャートでは、周期に対応するスケール、すなわ
ち2k-1 のkを[レベルk]としている。ウエイブレッ
ト変換のアルゴリズムについては、たとえば、MathinVe
tterli,Jelena Kovacevic,Wavelets and Subband Codin
g,Prentice-Hall,1995 に詳しく説明されている。ま
た、ウエイブレット変換のVLSI化は、たとえばAlek
sander Grezeszczakらが、つぎの論文で報告している:
Aleksander Grezeszczak,Mrinal K.Mandal,Sethuraman
Panchanathan,Tet Yeap,“VLSI Implementation of Dis
crete Wavelet Transform,”IEEE Trans.Very Large Sc
ale Integration(VLSI)Systems,vol.4,no.4,1996。した
がって、このウエイブレット変換器は図12、図13に
示したウエイブレット変換手段でも、VLSI化された
ウエイブレット変換器でも、どちらでも実現可能であ
る。
【0048】図15Aは、ドウブチーズウエイブレット
変換と高速フーリエ変換の実数乗算回数を比較したもの
である。1回のドウブチーズウエイブレット変換は、ほ
ぼハーウエイブレット変換を2回おこなった演算量に相
当する。512サンプルでは、ドウブチーズウエイブレ
ット変換と高速フーリエ変換の実数乗算回数はほぼ同じ
である。1024サンプル以上のとき、ドウブチーズウ
エイブレット変換の実数乗算回数は高速フーリエ変換の
実数乗算回数より小となる。
【0049】瞬時有効ビット数の極大値の時間分布を観
測する方法を説明する。Mサンプルをウエイブレット変
換手段に入力すると、最大(一般)のスケール・レベル
MA X (KMAX −i)に対してM/2(M/2i+1 )個
のウエイブレット変換結果が出力される。したがって、
ウエイブレット変換結果の周期は、入力の周期の1/2
(1+2i+1 )に対応する。サイン波の周波数f0 とD
ACのサンプリング周波数fs を入力として、‘スケー
ル・レベル(KMAX −i)に対する周期当たりのサンプ
ル数pi ’を算出する。
【0050】 pi =1/2i+1 [fs /f0 ] (13) この‘周期当たりのサンプル数pi ’をピーク検出器2
3の制御入力とする。“p i 1”なら、極大値処理を
おこなう、スケール・レベル(KMAX −i)に対応して
i 個のウエイブレット変換結果の絶対値が入力した
ら、(a)極大値のみ、その絶対値の対数をとり、式
(8)により瞬時有効ビット数Bを推定し出力する。
(b)残り(pi −1)個のデータは代わりにゼロを出
力する処理をおこなう。“pi <1”なら、入力データ
をゼロに換えて出力する。この処理を加えると、時間−
極大瞬時有効ビット数を観測できる。図16に10周期
のサイン波を256サンプリングし、極大値処理をおこ
なった結果を示す。
【図面の簡単な説明】
【図1】この発明の瞬時振幅計算手段とデジタル移動差
分手段またはウエイブレット変換手段の組み合わせの原
理図。
【図2】Aは4ビットDACの出力から推定した瞬時振
幅を示す図、Bは単一パルス信号を示す図、Cはその単
一パルス信号を入力したときのデジタル移動差分手段の
出力を示す図である。
【図3】単一パルス信号とそのウエイブレット変換(H
aar基底をもちいている)の結果を示す図。
【図4】Aは4ビットDACの出力から推定した瞬時振
幅をウエイブレット変換(Haar基底をもちいてい
る)した結果を示す図、Bはこの発明の方法による瞬時
有効ビット数の推定結果を示す図である。
【図5】この発明にもとづくDA変換器評価装置の機能
構成図。
【図6】この発明にもとづくDA変換器評価装置の他の
例を示す機能構成図。
【図7】この発明にもとづくDA変換器評価装置の更に
他の実施例を示す機能構成図。
【図8】この発明と装置の概略機能構成例を示す図。
【図9】この発明装置のメモリ付近を詳細に示す機能構
成図。
【図10】この発明装置におけるメモリ付近の他の例の
機能構成図。
【図11】デジタル移動差分手段の具体例を示す図。
【図12】ハーウエイブレット変換手段の処理の流れを
示すフローチャート。
【図13】ドウブチーズウエイブレット変換手段の処理
の流れの一部を示すフローチャート。
【図14】図13の処理の流れの続きを示す図。
【図15】Aは実数乗算回数の比較(高速フーリエ変
換,Daubechies-Wavelet変換)を示す図、Bは実数加算
回数の比較(高速フーリエ変換,Daubechies-Wavelet変
換)を示す図である。
【図16】時間−極大瞬時DNLの関係例を示す図。
【図17】AはFFT法をもちいた有効ビット数推定装
置のブロック図、BはFFT法をもちいた有効ビット数
推定法の原理図である。

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 デジタル信号のサイン波パターンを発生
    するパターン発生器と、 そのサイン波パターンを被試験DA変換器へ供給するた
    めのクロックを発生するタイミング制御器と、 上記DA変換器から出力されるアナログ信号をデジタル
    信号に変換する上記DA変換器より高い変換精度のAD
    変換器と、 上記AD変換器よりのデジタル信号を蓄積記憶する波形
    メモリと、 上記波形メモリから記憶されたデジタル信号を取りだし
    瞬時振幅をもとめる瞬時振幅計算手段と、 上記瞬時振幅と上記サイン波の振幅値を入力として瞬時
    振幅とサイン波振幅をインタリーブしたインタリーブ信
    号を生成するインタリーブ信号生成手段と、 上記インタリーブ信号を入力として移動差分を計算する
    デジタル移動差分手段と、 を備えたことを特徴とするDA変換器の評価装置。
  2. 【請求項2】 デジタル信号のサイン波パターンを発生
    するパターン発生器と、 上記サイン波パターンを被試験DA変換器へ供給するた
    めのクロックを発生するタイミング制御器と、 上記DA変換器から出力されるアナログ信号をデジタル
    信号に変換する上記DA変換器よりも高い変換精度のA
    D変換器と、 上記AD変換器よりのデジタル信号を蓄積記憶する波形
    メモリと、 上記波形メモリから記憶されたデジタル信号を取りだし
    瞬時振幅をもとめる瞬時振幅計算手段と、 上記瞬時振幅と上記サイン波の振幅値を入力として瞬時
    振幅とサイン波振幅をインタリーブしたインタリーブ信
    号を生成するインタリーブ信号生成手段と、上記インタ
    リーブ信号を入力としてウエイブレット変換するウエイ
    ブレット変換手段と、 を備えたことを特徴とするDA変換器の評価装置。
  3. 【請求項3】 請求項1及び請求項2のいずれかの評価
    装置において、上記波形メモリから、印加信号パターン
    がコサイン波に対応するデジタル信号またはサイン波に
    対応するデジタル信号の何れかを選択して取り出すデジ
    タル信号選択手段、 を備えたことを特徴とするDA変換器の評価装置。
  4. 【請求項4】 請求項1又は2記載の評価装置におい
    て、 上記波形メモリは、上記デジタル信号を蓄積記憶するた
    めの複数の波形メモリと、 コサイン波に対応するデジタル信号パターンまたはサイ
    ン波に対応するデジタル信号パターンを蓄積記憶する波
    形メモリを選択する選択手段と、 波形メモリを選択し蓄積記憶しているデジタル信号を取
    り出す読みだし手段、 を備えたことを特徴とするDA変換器の評価装置。
  5. 【請求項5】 請求項4に記載の評価装置において、 上記波形メモリの書き込み回路と結合された入力デジタ
    ル信号パターンの特定条件でトリガ信号を発生するトリ
    ガ回路と、 そのトリガ回路からのトリガ信号を基準としてデジタル
    信号を所定量取り込む制御手段、 を備えたことを特徴とするDA変換器の評価装置。
  6. 【請求項6】 請求項1乃至5の何れかに記載の評価装
    置において、 上記瞬時振幅計算手段は、上記波形メモリから複数のデ
    ジタル信号を読みだし、コサイン波に対応するデジタル
    信号の2乗信号とサイン波に対応するデジタル信号の2
    乗信号をもとめる乗算手段と、 これら複数の2乗信号を加算し2乗振幅信号をもとめる
    加算手段と、 2乗振幅信号を開平して瞬時振幅信号をもとめる開平手
    段とよりなることを特徴とするDA変換器の評価装置。
  7. 【請求項7】 請求項1,3乃至6の何れかに記載の評
    価装置において、 上記デジタル移動差分手段は、差信号の絶対値をもとめ
    る絶対値計算手段と、上記絶対値信号を入力として、そ
    の最大値を検出する最大値検出手段との組み合わせをさ
    らに備えたことを特徴とするDA変換器の評価装置。
  8. 【請求項8】 請求項1,3乃至6の何れかに記載の評
    価装置において、 上記デジタル移動差分手段はさらに、上記DA変換器へ
    印加しているサイン波の周期を記憶する周期メモリをも
    ち、 上記差信号の絶対値をもとめる絶対値計算手段と、 絶対値信号を入力として、その極大値をサイン波の周期
    に対応して検出する極大値検出手段、 との組み合わせをさらに備えたことを特徴とするDA変
    換器の評価装置。
  9. 【請求項9】 請求項2,3乃至6の何れかに記載の評
    価装置において、 上記ウエイブレット変換手段はさらに、 ウエイブレット変換結果の信号の絶対値をもとめる絶対
    値計算手段と、 その絶対値信号を入力として、その最大値を検出する最
    大値検出手段との組み合わせをさらに備えたことを特徴
    とするDA変換器の評価装置。
  10. 【請求項10】 請求項2,3乃至6の何れかに記載の
    評価装置において、 上記ウエイブレット変換手段はさらに、 DA変換器へ印加しているサイン波の周期を記憶する周
    期メモリをもち、 ウエイブレット変換結果の信号の絶対値をもとめる絶対
    値計算手段と、 その絶対値信号を入力として、その極大値をサイン波の
    周期に対応して検出する極大値検出手段、 との組み合わせをさらに備えたことを特徴とするDA変
    換器の評価装置。
JP26380997A 1997-09-18 1997-09-29 Da変換器の評価装置 Expired - Fee Related JP3257770B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP26380997A JP3257770B2 (ja) 1997-09-29 1997-09-29 Da変換器の評価装置
US09/157,272 US6326909B1 (en) 1997-09-18 1998-09-18 Evaluation system for analog-digital or digital-analog converter
US09/925,230 US6476742B2 (en) 1997-09-18 2001-08-08 Evaluation system for analog-digital or digital-analog converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26380997A JP3257770B2 (ja) 1997-09-29 1997-09-29 Da変換器の評価装置

Publications (2)

Publication Number Publication Date
JPH11103252A true JPH11103252A (ja) 1999-04-13
JP3257770B2 JP3257770B2 (ja) 2002-02-18

Family

ID=17394550

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26380997A Expired - Fee Related JP3257770B2 (ja) 1997-09-18 1997-09-29 Da変換器の評価装置

Country Status (1)

Country Link
JP (1) JP3257770B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009077450A (ja) * 2009-01-14 2009-04-09 Advantest Corp 信号処理装置およびその装置を用いた半導体デバイス試験装置
JPWO2021075351A1 (ja) * 2019-10-15 2021-04-22
JP2022080163A (ja) * 2020-11-17 2022-05-27 本田技研工業株式会社 センサシステム、及び、センサシステムの故障検知方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009077450A (ja) * 2009-01-14 2009-04-09 Advantest Corp 信号処理装置およびその装置を用いた半導体デバイス試験装置
JP4635091B2 (ja) * 2009-01-14 2011-02-16 株式会社アドバンテスト 信号処理装置およびその装置を用いた半導体デバイス試験装置
JPWO2021075351A1 (ja) * 2019-10-15 2021-04-22
JP2022080163A (ja) * 2020-11-17 2022-05-27 本田技研工業株式会社 センサシステム、及び、センサシステムの故障検知方法

Also Published As

Publication number Publication date
JP3257770B2 (ja) 2002-02-18

Similar Documents

Publication Publication Date Title
US6326909B1 (en) Evaluation system for analog-digital or digital-analog converter
JP3819589B2 (ja) Ad変換器の評価装置
US8290032B2 (en) Distortion identification apparatus, test system, recording medium and distortion identification method
JP4076553B2 (ja) 校正装置及び線形補正器校正方法
US20100312515A1 (en) Test apparatus, performance board and calibration board
JP5448452B2 (ja) スペクトル・トレースを発生するデータ圧縮
US8358682B2 (en) Signal processing apparatus, test system, distortion detecting apparatus, signal compensation apparatus, analytic signal generating apparatus, recording medium and analytic signal generating method
US20080158029A1 (en) Efficient, selective error reduction for parallel, time-interleaved analog-to-digital converter
JP2773088B2 (ja) デルタ−シグマ変調器テスト方法及び装置
JP3257769B2 (ja) Ad変換器の評価装置
CN114966373A (zh) 一种集成电路模数转换芯片参数测试方法与测试系统
JP3257770B2 (ja) Da変換器の評価装置
US7610178B2 (en) Noise reduction filter for trigger circuit
Flores et al. A noise generator for analog-to-digital converter testing
CN111970003A (zh) Adc频谱测试中非相干采样信号恢复方法
JP3167472B2 (ja) アナログ−ディジタルコンバータのsn比測定方法
JP3692405B2 (ja) アナログ/デジタル変換器の性能測定システム及び性能測定方法、並びに、デジタル/アナログ変換器の性能測定システム及び性能測定方法
Jenq Discrete-time method for signal-to-noise power ratio measurement
Mishra et al. Determination of Nonlinearity and Effective Resolution of an A/D Converter for Arbitrary Application Input
JP2004061415A (ja) デバイスの特性試験方法
JPH0634681A (ja) Fftアナライザ
Rabijns et al. Using multisines to measure state-of-the-art analog to digital converters
Ben-Hamida et al. Testing of embedded A/D converters in mixed-signal circuit
Simoes et al. Determining the effective number of bits of high resolution digitizers
Kester Designer's Guide to Flash-ADC Testing Part 2 DSP Test Techniques Keep Rash ADCs in Check

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20011030

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071207

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081207

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081207

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091207

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091207

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101207

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101207

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111207

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111207

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121207

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121207

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121207

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131207

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees