JPH11102578A - 再生信号処理回路の調整方法及び調整装置 - Google Patents
再生信号処理回路の調整方法及び調整装置Info
- Publication number
- JPH11102578A JPH11102578A JP26454197A JP26454197A JPH11102578A JP H11102578 A JPH11102578 A JP H11102578A JP 26454197 A JP26454197 A JP 26454197A JP 26454197 A JP26454197 A JP 26454197A JP H11102578 A JPH11102578 A JP H11102578A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- phase
- signal
- input signal
- phase error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 デジタルデータの再生信号を入力信号とし、
クロック信号生成手段により入力信号に基づいて生成さ
れるクロック信号に応じて、入力信号をデジタル化する
アナログ／デジタル変換手段を備える再生信号処理回路
において、使用する全周波数でクロックの調整を可能に
し、ＬＰＦやＰＬＬに特性のばらつきがあっても良好な
ビットエラーレートを得ることができるようにする。 【解決手段】 Ａ／Ｄ変換器６の後段に設けた位相エラ
ー検出回路１０により求められた位相エラーＥＲに基づ
いて、クロック信号生成部７が上記Ａ／Ｄ変換器６に与
えるクロック信号の位相をＥＶＲ３０により調整する制
御を行う制御部２０を備える。上記クロック信号の位相
を調整することにより、上記クロック信号生成部７の回
路的特性変動や上記Ａ／Ｄ変換器６よりも前段側に設け
られるＬＰＦの特性変動などを吸収する
クロック信号生成手段により入力信号に基づいて生成さ
れるクロック信号に応じて、入力信号をデジタル化する
アナログ／デジタル変換手段を備える再生信号処理回路
において、使用する全周波数でクロックの調整を可能に
し、ＬＰＦやＰＬＬに特性のばらつきがあっても良好な
ビットエラーレートを得ることができるようにする。 【解決手段】 Ａ／Ｄ変換器６の後段に設けた位相エラ
ー検出回路１０により求められた位相エラーＥＲに基づ
いて、クロック信号生成部７が上記Ａ／Ｄ変換器６に与
えるクロック信号の位相をＥＶＲ３０により調整する制
御を行う制御部２０を備える。上記クロック信号の位相
を調整することにより、上記クロック信号生成部７の回
路的特性変動や上記Ａ／Ｄ変換器６よりも前段側に設け
られるＬＰＦの特性変動などを吸収する
Description
【０００１】
【産業上の利用分野】本発明は、磁気テープや光ディス
クなどの各種記録媒体に記録されたデジタルデータの再
生信号を入力信号とする再生信号処理回路の調整方法及
び調整装置に関する。
クなどの各種記録媒体に記録されたデジタルデータの再
生信号を入力信号とする再生信号処理回路の調整方法及
び調整装置に関する。
【０００２】
【従来の技術】一般に、磁気テープや光ディスクなどの
各種記録媒体に記録されたデジタルデータの再生信号を
入力信号とする再生信号処理回路では、波形等化した入
力信号の信号レベルを自動利得制御(AGC:Automatic Gai
n Control)手段により所定レベルに制御してからアナロ
グ／デジタル変換手段によりデジタル化し、さらに信号
処理手段によりデコード処理などの信号処理を施すよう
にしている。また、上記アナログ／デジタル変換手段を
動作させるためのクロック信号は、フェーズロックドル
ープ(PLL:Phase Locked Loop) を用いたクロック生成手
段により、入力信号のクロック情報に基づいて生成する
ようにしている。
各種記録媒体に記録されたデジタルデータの再生信号を
入力信号とする再生信号処理回路では、波形等化した入
力信号の信号レベルを自動利得制御(AGC:Automatic Gai
n Control)手段により所定レベルに制御してからアナロ
グ／デジタル変換手段によりデジタル化し、さらに信号
処理手段によりデコード処理などの信号処理を施すよう
にしている。また、上記アナログ／デジタル変換手段を
動作させるためのクロック信号は、フェーズロックドル
ープ(PLL:Phase Locked Loop) を用いたクロック生成手
段により、入力信号のクロック情報に基づいて生成する
ようにしている。
【０００３】そして、このような再生信号処理回路で
は、上記自動利得制御手段におけるＡＧＣレベルや上記
クロック生成手段により生成されるクロック信号の位相
が再生データのエラーレートに極めて大きな影響を与え
るので、上記ＡＧＣレベルやクロック位相を高い精度で
調整する必要があった。
は、上記自動利得制御手段におけるＡＧＣレベルや上記
クロック生成手段により生成されるクロック信号の位相
が再生データのエラーレートに極めて大きな影響を与え
るので、上記ＡＧＣレベルやクロック位相を高い精度で
調整する必要があった。
【０００４】従来、デジタルビデオテープレコーダなど
では、セット組み上げ時にエラーレートを観測して、あ
る特定の周波数で上記ＡＧＣレベルやクロック位相の調
整を行っていた。
では、セット組み上げ時にエラーレートを観測して、あ
る特定の周波数で上記ＡＧＣレベルやクロック位相の調
整を行っていた。
【０００５】
【発明が解決しようとする課題】ところで、上述のよう
にエラーレートを観測しながらＡＧＣレベルやクロック
位相を調整する従来の調整方法では、非常に微妙で誤差
が生じやすく、高い精度で調整するには多くの調整工数
を必要とし、また、多大な時間を必要とするという問題
点があった。また、図１１に示すように、ある特定の周
波数ａでしかクロックの調整を行わないと、入力信号に
波形等化処理を施すローパスフィルタ（ＬＰＦ）の群遅
延（ＧＤ）特性により周波数特性が発生した場合に、ク
ロック位相を最適状態に調整することができず、再生デ
ータのエラーレートを確保することができないという問
題点があった。
にエラーレートを観測しながらＡＧＣレベルやクロック
位相を調整する従来の調整方法では、非常に微妙で誤差
が生じやすく、高い精度で調整するには多くの調整工数
を必要とし、また、多大な時間を必要とするという問題
点があった。また、図１１に示すように、ある特定の周
波数ａでしかクロックの調整を行わないと、入力信号に
波形等化処理を施すローパスフィルタ（ＬＰＦ）の群遅
延（ＧＤ）特性により周波数特性が発生した場合に、ク
ロック位相を最適状態に調整することができず、再生デ
ータのエラーレートを確保することができないという問
題点があった。
【０００６】そこで、上述の如き従来の問題点に鑑み、
本発明の目的は、デジタルデータの再生信号を入力信号
とし、この入力信号に波形等化処理を施す波形等化手段
と、この波形等化手段により波形等化された入力信号の
レベル制御を行う自動利得制御手段と、この自動利得制
御手段によりレベル制御された入力信号に基づいてクロ
ック信号を生成するクロック信号生成手段と、上記自動
利得制御手段によりレベル制御された入力信号を上記ク
ロック信号に応じてデジタル化するアナログ／デジタル
変換手段とを備える再生信号処理回路において使用する
全周波数でクロックの調整を可能にし、ＬＰＦやＰＬＬ
に特性のばらつきがあっても良好なビットエラーレート
を得ることができるようにした再生信号処理回路の調整
方法及びこの調整方法を実施する調整装置を提供するこ
とにある。
本発明の目的は、デジタルデータの再生信号を入力信号
とし、この入力信号に波形等化処理を施す波形等化手段
と、この波形等化手段により波形等化された入力信号の
レベル制御を行う自動利得制御手段と、この自動利得制
御手段によりレベル制御された入力信号に基づいてクロ
ック信号を生成するクロック信号生成手段と、上記自動
利得制御手段によりレベル制御された入力信号を上記ク
ロック信号に応じてデジタル化するアナログ／デジタル
変換手段とを備える再生信号処理回路において使用する
全周波数でクロックの調整を可能にし、ＬＰＦやＰＬＬ
に特性のばらつきがあっても良好なビットエラーレート
を得ることができるようにした再生信号処理回路の調整
方法及びこの調整方法を実施する調整装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明は、デジタルデー
タの再生信号を入力信号とし、この入力信号に波形等化
処理を施す波形等化手段と、この波形等化手段により波
形等化された入力信号のレベル制御を行う自動利得制御
手段と、この自動利得制御手段によりレベル制御された
入力信号に基づいてクロック信号を生成するクロック信
号生成手段と、上記自動利得制御手段によりレベル制御
された入力信号を上記クロック信号に応じてデジタル化
するアナログ／デジタル変換手段とを備える再生信号処
理回路の調整方法であって、上記アナログ／デジタル変
換手段の出力データについてＰＲ４等化を行い、このＰ
Ｒ４等化された出力データＸn について３値検出を行
い、その３値検出結果Ｙn と上記ＰＲ４等化された出力
データＸn から、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn にて上記クロック信号の位相エラーＥＲを求め、この位
相エラーＥＲに基づいて、上記クロック信号生成手段が
生成するクロック信号の位相を調整することを特徴とす
る。
タの再生信号を入力信号とし、この入力信号に波形等化
処理を施す波形等化手段と、この波形等化手段により波
形等化された入力信号のレベル制御を行う自動利得制御
手段と、この自動利得制御手段によりレベル制御された
入力信号に基づいてクロック信号を生成するクロック信
号生成手段と、上記自動利得制御手段によりレベル制御
された入力信号を上記クロック信号に応じてデジタル化
するアナログ／デジタル変換手段とを備える再生信号処
理回路の調整方法であって、上記アナログ／デジタル変
換手段の出力データについてＰＲ４等化を行い、このＰ
Ｒ４等化された出力データＸn について３値検出を行
い、その３値検出結果Ｙn と上記ＰＲ４等化された出力
データＸn から、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn にて上記クロック信号の位相エラーＥＲを求め、この位
相エラーＥＲに基づいて、上記クロック信号生成手段が
生成するクロック信号の位相を調整することを特徴とす
る。
【０００８】また、本発明は、波形等化された入力信号
のレベル制御を行う自動利得制御手段と、この自動利得
制御手段によりレベル制御された入力信号に基づいてク
ロック信号を生成するクロック信号生成手段と、上記自
動利得制御手段によりレベル制御された入力信号を上記
クロック信号に応じてデジタル化するアナログ／デジタ
ル変換手段とを備える再生信号処理回路の調整装置であ
って、上記アナログ／デジタル変換手段の出力データに
ついてＰＲ４等化を行うＰＲ４等化手段と、このＰＲ４
等化手段によりＰＲ４等化された出力データＸn につい
て３値検出を行い、その３値検出結果Ｙn と上記ＰＲ４
等化された出力データＸn から、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn にて上記クロック信号の位相エラーＥＲを求める位相エ
ラー検出手段と、この位相エラー検出手段により求めら
れた位相エラーＥＲに基づいて、上記クロック信号生成
手段が生成するクロック信号の位相を調整する位相調整
手段とを備えてなることを特徴とする。
のレベル制御を行う自動利得制御手段と、この自動利得
制御手段によりレベル制御された入力信号に基づいてク
ロック信号を生成するクロック信号生成手段と、上記自
動利得制御手段によりレベル制御された入力信号を上記
クロック信号に応じてデジタル化するアナログ／デジタ
ル変換手段とを備える再生信号処理回路の調整装置であ
って、上記アナログ／デジタル変換手段の出力データに
ついてＰＲ４等化を行うＰＲ４等化手段と、このＰＲ４
等化手段によりＰＲ４等化された出力データＸn につい
て３値検出を行い、その３値検出結果Ｙn と上記ＰＲ４
等化された出力データＸn から、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn にて上記クロック信号の位相エラーＥＲを求める位相エ
ラー検出手段と、この位相エラー検出手段により求めら
れた位相エラーＥＲに基づいて、上記クロック信号生成
手段が生成するクロック信号の位相を調整する位相調整
手段とを備えてなることを特徴とする。
【０００９】
【実施の形態】以下、本発明に係る再生信号処理回路の
調整方法及び調整装置の実施の形態について図面を参照
しながら詳細に説明する。
調整方法及び調整装置の実施の形態について図面を参照
しながら詳細に説明する。
【００１０】本発明は、例えば図１に示すような構成の
再生信号処理回路において実施される。
再生信号処理回路において実施される。
【００１１】この図１に示した再生信号処理回路は、デ
ジタルビデオテープレコーダの再生系において磁気テー
プ１から再生ヘッド２により再生されるデジタルデータ
の再生信号を入力信号とするものである。この再生信号
処理回路は、上記再生ヘッド２により再生されたデジタ
ルデータの再生信号が入力信号として再生増幅器３を介
して供給される波形等化器４と、この波形等化器４によ
り波形等化された入力信号が自動利得制御(AGC:Automat
ic Gain Control)回路５を介して供給されるアナログ／
デジタル(A/D) 変換器６及びクロック信号生成部７と、
このＡ／Ｄ変換器６の出力データが供給されるＰＲ４等
化器８と、このＰＲ４等化器８の出力データが供給され
るビタビ復号処理回路９を備える。
ジタルビデオテープレコーダの再生系において磁気テー
プ１から再生ヘッド２により再生されるデジタルデータ
の再生信号を入力信号とするものである。この再生信号
処理回路は、上記再生ヘッド２により再生されたデジタ
ルデータの再生信号が入力信号として再生増幅器３を介
して供給される波形等化器４と、この波形等化器４によ
り波形等化された入力信号が自動利得制御(AGC:Automat
ic Gain Control)回路５を介して供給されるアナログ／
デジタル(A/D) 変換器６及びクロック信号生成部７と、
このＡ／Ｄ変換器６の出力データが供給されるＰＲ４等
化器８と、このＰＲ４等化器８の出力データが供給され
るビタビ復号処理回路９を備える。
【００１２】この再生信号処理回路において、波形等化
器４は、再生増幅器３を介して供給される入力信号すな
わち上記再生ヘッド２により再生されたデジタルデータ
の再生信号を例えばローパスフィルタにより積分等化す
る。ＡＧＣ回路５は、波形等化器４により波形等化され
た入力信号の信号レベルを制御して所定のダイナミック
レンジにする。Ａ／Ｄ変換器６は、クロック信号生成部
７により与えられるクロック信号ＣＬＫに応じて、ＡＧ
Ｃ回路５を介して供給される入力信号をサンプリングし
てデジタル化する。クロック信号生成部７は、ＡＧＣ回
路５を介して供給される入力信号に含まれるクロック情
報に基づいて、フェーズロックドループ(PLL:Phase Loc
ked Loop) 回路によりクロック信号ＣＬＫを生成する。
さらに、ＰＲ４（パーシャルレスポンス・クラス４）等
化器８は、Ａ／Ｄ変換器６の出力データにＰＲ４等化処
理（１−Ｄ2 ）を施す。そして、ビタビ復号処理回路９
は、ＰＲ４等化器８の出力にビタビ復号処理を施すこと
により、再生データを得て出力する。
器４は、再生増幅器３を介して供給される入力信号すな
わち上記再生ヘッド２により再生されたデジタルデータ
の再生信号を例えばローパスフィルタにより積分等化す
る。ＡＧＣ回路５は、波形等化器４により波形等化され
た入力信号の信号レベルを制御して所定のダイナミック
レンジにする。Ａ／Ｄ変換器６は、クロック信号生成部
７により与えられるクロック信号ＣＬＫに応じて、ＡＧ
Ｃ回路５を介して供給される入力信号をサンプリングし
てデジタル化する。クロック信号生成部７は、ＡＧＣ回
路５を介して供給される入力信号に含まれるクロック情
報に基づいて、フェーズロックドループ(PLL:Phase Loc
ked Loop) 回路によりクロック信号ＣＬＫを生成する。
さらに、ＰＲ４（パーシャルレスポンス・クラス４）等
化器８は、Ａ／Ｄ変換器６の出力データにＰＲ４等化処
理（１−Ｄ2 ）を施す。そして、ビタビ復号処理回路９
は、ＰＲ４等化器８の出力にビタビ復号処理を施すこと
により、再生データを得て出力する。
【００１３】ここで、上記クロック信号生成部７は、図
２に示すように、入力信号に含まれるクロック情報に基
づいてＰＬＬ回路７Ａにより生成されるクロック信号Ｃ
ＬＫINをモノステーブルマルチバイブレータ７Ｂを介し
て上記Ａ／Ｄ変換器６に供給するようになっており、上
記モノステーブルマルチバイブレータ７Ｂの時定数を可
変制御することにより、上記Ａ／Ｄ変換器６に供給する
クロック信号ＣＬＫOUT の位相を調整できるようになっ
ている。
２に示すように、入力信号に含まれるクロック情報に基
づいてＰＬＬ回路７Ａにより生成されるクロック信号Ｃ
ＬＫINをモノステーブルマルチバイブレータ７Ｂを介し
て上記Ａ／Ｄ変換器６に供給するようになっており、上
記モノステーブルマルチバイブレータ７Ｂの時定数を可
変制御することにより、上記Ａ／Ｄ変換器６に供給する
クロック信号ＣＬＫOUT の位相を調整できるようになっ
ている。
【００１４】そして、この再生信号処理回路は、上記Ｐ
Ｒ４等化器８の出力が供給される位相エラー検出回路１
０と、この位相エラー検出回路１０による検出出力が供
給される制御部２０と、この制御部２０により抵抗値が
制御される電子式可変抵抗器（ＥＶＲ）３０を備え、上
記ＥＶＲ３０の抵抗値を制御することにより、上記クロ
ック信号生成部７のモノステーブルマルチバイブレータ
７Ｂの時定数を制御して、上記Ａ／Ｄ変換器６に供給す
るクロック信号ＣＬＫの位相を調整するようになってい
る。
Ｒ４等化器８の出力が供給される位相エラー検出回路１
０と、この位相エラー検出回路１０による検出出力が供
給される制御部２０と、この制御部２０により抵抗値が
制御される電子式可変抵抗器（ＥＶＲ）３０を備え、上
記ＥＶＲ３０の抵抗値を制御することにより、上記クロ
ック信号生成部７のモノステーブルマルチバイブレータ
７Ｂの時定数を制御して、上記Ａ／Ｄ変換器６に供給す
るクロック信号ＣＬＫの位相を調整するようになってい
る。
【００１５】上記位相エラー検出回路１０は、その具体
的な構成例を図３に示してあるように、３値検出部１
１、ラッチ回路１２，１３、演算回路１４及び積分器１
５からなる。この位相エラー検出回路１０は、３値検出
部１１に上記ＰＲ４等化器８の出力が供給され、また、
演算回路１４に上記ＰＲ４等化器８の出力が直接及びラ
ッチ回路１２を介して供給されるとともに上記３値検出
部１１の出力が直接及びラッチ回路１３を介して供給さ
れ、この演算回路１４の出力が積分器１５に供給され、
この積分器１５の積分出力を検出出力として上記制御部
２０に供給するようになっている。
的な構成例を図３に示してあるように、３値検出部１
１、ラッチ回路１２，１３、演算回路１４及び積分器１
５からなる。この位相エラー検出回路１０は、３値検出
部１１に上記ＰＲ４等化器８の出力が供給され、また、
演算回路１４に上記ＰＲ４等化器８の出力が直接及びラ
ッチ回路１２を介して供給されるとともに上記３値検出
部１１の出力が直接及びラッチ回路１３を介して供給さ
れ、この演算回路１４の出力が積分器１５に供給され、
この積分器１５の積分出力を検出出力として上記制御部
２０に供給するようになっている。
【００１６】上記３値検出部１１は、上記ＰＲ４等化器
８の出力について、基準レベル（ゼロレベル）の上下に
各スレッショルドレベルを設定した３値（＋１，０，−
１）を行い、ａ〜ｂのレベル範囲にあれば「＋１」、ｃ
〜ｄのレベル範囲にあれば「０」、ｅ〜ｆのレベル範囲
にあれば「−１」の検出結果を出力する。
８の出力について、基準レベル（ゼロレベル）の上下に
各スレッショルドレベルを設定した３値（＋１，０，−
１）を行い、ａ〜ｂのレベル範囲にあれば「＋１」、ｃ
〜ｄのレベル範囲にあれば「０」、ｅ〜ｆのレベル範囲
にあれば「−１」の検出結果を出力する。
【００１７】また、上記演算回路１４は、上記ＰＲ４等
化器８によりＰＲ４等化された出力データＸn 及びその
ラッチ回路１２によるラッチ出力Ｘn-1 と、上記ＰＲ４
等化器８によりＰＲ４等化された出力データＸn につい
ての上記３値検出部１１による３値検出結果Ｙn 及びそ
のラッチ回路１３によるラッチ出力Ｙn-1 を入力とし
て、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn なる演算により、上記クロック信号の位相エラーＥＲを
求める。
化器８によりＰＲ４等化された出力データＸn 及びその
ラッチ回路１２によるラッチ出力Ｘn-1 と、上記ＰＲ４
等化器８によりＰＲ４等化された出力データＸn につい
ての上記３値検出部１１による３値検出結果Ｙn 及びそ
のラッチ回路１３によるラッチ出力Ｙn-1 を入力とし
て、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn なる演算により、上記クロック信号の位相エラーＥＲを
求める。
【００１８】そして、この位相エラー検出回路１０は、
上記演算回路１４により算出した上記クロック信号の位
相エラーＥＲを上記積分器１５により積分して、上記制
御部２０に供給する。
上記演算回路１４により算出した上記クロック信号の位
相エラーＥＲを上記積分器１５により積分して、上記制
御部２０に供給する。
【００１９】上記制御部２０は、マイクロコンピュータ
からなり、その機能構成を図４に示してあるように、平
均化処理部２１、比較処理部２２、最適値決定部２３及
び調整値変更処理部２４を備える。そして、この制御部
２０は、上記位相エラー検出回路１０により検出された
クロック信号の位相エラーＥＲを平均化処理部２１によ
り１つの調整値に対して平均化して、その結果を比較処
理部２２により前回の調整値と比較して最適値決定部２
３により最適値を検出し、最適値が検出できなければ、
調整値変更処理部２４により調整値を変更する。上記各
処理を処理を繰り返すことによりにより、制御部２０
は、上記調整値を最適値とするように、上記調整値によ
り上記ＥＶＲ３０の抵抗値を制御し、図５に示すよう
に、上記クロック信号生成部７のモノステーブルマルチ
バイブレータ７Ｂの時定数Ｔを制御して、上記Ａ／Ｄ変
換器６に供給するクロック信号ＣＬＫOUT の位相を調整
する。
からなり、その機能構成を図４に示してあるように、平
均化処理部２１、比較処理部２２、最適値決定部２３及
び調整値変更処理部２４を備える。そして、この制御部
２０は、上記位相エラー検出回路１０により検出された
クロック信号の位相エラーＥＲを平均化処理部２１によ
り１つの調整値に対して平均化して、その結果を比較処
理部２２により前回の調整値と比較して最適値決定部２
３により最適値を検出し、最適値が検出できなければ、
調整値変更処理部２４により調整値を変更する。上記各
処理を処理を繰り返すことによりにより、制御部２０
は、上記調整値を最適値とするように、上記調整値によ
り上記ＥＶＲ３０の抵抗値を制御し、図５に示すよう
に、上記クロック信号生成部７のモノステーブルマルチ
バイブレータ７Ｂの時定数Ｔを制御して、上記Ａ／Ｄ変
換器６に供給するクロック信号ＣＬＫOUT の位相を調整
する。
【００２０】ここで、再生系の処理がなされた後のＲＦ
データは、３値の場合、図６に示すように、再生系の処
理においてノイズ等の影響がない理想状態では、その理
想波形（実線）に対してクロック信号ＣＬＫの遅延のみ
でエラーが発生したとすると、破線で示すような波形と
なる。図７に示すような正弦波信号とクロック信号ＣＬ
Ｋを考えた場合、上記ＰＲ４等化器８によりＰＲ４等化
された出力データＸnについての上記３値検出部１１に
よる３値検出結果Ｙn は図８に示す３値（＋１，０，−
１）の何れかになる。
データは、３値の場合、図６に示すように、再生系の処
理においてノイズ等の影響がない理想状態では、その理
想波形（実線）に対してクロック信号ＣＬＫの遅延のみ
でエラーが発生したとすると、破線で示すような波形と
なる。図７に示すような正弦波信号とクロック信号ＣＬ
Ｋを考えた場合、上記ＰＲ４等化器８によりＰＲ４等化
された出力データＸnについての上記３値検出部１１に
よる３値検出結果Ｙn は図８に示す３値（＋１，０，−
１）の何れかになる。
【００２１】そして、図９に示すように、クロック信号
ＣＫＬn-1 と次のクロック信号ＣＫＬn の各タイミング
での各データＸn-1 ，Ｘn の上記３値検出部１１による
３値検出結果Ｙn-1 ，Ｙn がどちらも「＋１」である場
合、上記演算回路１４は、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn ＝Ｘn−Ｘn-1 すなわち、上記各タイミングでの各データＸn-1 ，Ｘn
の値を差分を位相エラーＥＲとして算出する。
ＣＫＬn-1 と次のクロック信号ＣＫＬn の各タイミング
での各データＸn-1 ，Ｘn の上記３値検出部１１による
３値検出結果Ｙn-1 ，Ｙn がどちらも「＋１」である場
合、上記演算回路１４は、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn ＝Ｘn−Ｘn-1 すなわち、上記各タイミングでの各データＸn-1 ，Ｘn
の値を差分を位相エラーＥＲとして算出する。
【００２２】また、図１０に示すように、クロック信号
ＣＫＬn-1 と次のクロック信号ＣＫＬn の各タイミング
での各データＸn-1 ，Ｘn の上記３値検出部１１による
３値検出結果Ｙn-1 ，Ｙn が「＋１」，「０」である場
合、データＸn が０付近にあり、差分をとるとエラーが
大きくなるが、Ｙn ＝０であるから、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn ＝Ｘn の演算を行う上記演算回路１４で算出される位相エラー
ＥＲへの上記クロック信号ＣＫＬn-1 の影響はなくな
る。
ＣＫＬn-1 と次のクロック信号ＣＫＬn の各タイミング
での各データＸn-1 ，Ｘn の上記３値検出部１１による
３値検出結果Ｙn-1 ，Ｙn が「＋１」，「０」である場
合、データＸn が０付近にあり、差分をとるとエラーが
大きくなるが、Ｙn ＝０であるから、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn ＝Ｘn の演算を行う上記演算回路１４で算出される位相エラー
ＥＲへの上記クロック信号ＣＫＬn-1 の影響はなくな
る。
【００２３】同様に、クロック信号ＣＫＬn-1 と次のク
ロック信号ＣＫＬn の各タイミングでの各データ
Ｘn-1 ，Ｘn の上記３値検出部１１による３値検出結果
Ｙn-1 ，Ｙn が「０」，「−１」である場合、データＸ
n-1 が０付近にあり、差分をとるとエラーが大きくなる
が、上記演算回路１４は、Ｙn-1 ＝０であるから、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn ＝Ｘn-1 すなわち、上記データＸn-1 の値そのまま位相エラーＥ
Ｒとする。
ロック信号ＣＫＬn の各タイミングでの各データ
Ｘn-1 ，Ｘn の上記３値検出部１１による３値検出結果
Ｙn-1 ，Ｙn が「０」，「−１」である場合、データＸ
n-1 が０付近にあり、差分をとるとエラーが大きくなる
が、上記演算回路１４は、Ｙn-1 ＝０であるから、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn ＝Ｘn-1 すなわち、上記データＸn-1 の値そのまま位相エラーＥ
Ｒとする。
【００２４】また、クロック信号ＣＫＬn-1 と次のクロ
ック信号ＣＫＬn の各タイミングでの各データＸn-1 ，
Ｘn の上記３値検出部１１による３値検出結果Ｙn-1 ，
Ｙnが「−１」，「０」である場合、データＸn が０付
近にあり、差分をとるとエラーが大きくなるが、上記演
算回路１４は、Ｙn ＝０であるから、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn =-Xn すなわち、上記データＸn-1 の値そのまま位相エラーＥ
Ｒとする。
ック信号ＣＫＬn の各タイミングでの各データＸn-1 ，
Ｘn の上記３値検出部１１による３値検出結果Ｙn-1 ，
Ｙnが「−１」，「０」である場合、データＸn が０付
近にあり、差分をとるとエラーが大きくなるが、上記演
算回路１４は、Ｙn ＝０であるから、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn =-Xn すなわち、上記データＸn-1 の値そのまま位相エラーＥ
Ｒとする。
【００２５】また、クロック信号ＣＫＬn-1 と次のクロ
ック信号ＣＫＬn の各タイミングでの各データＸn-1 ，
Ｘn の上記３値検出部１１による３値検出結果Ｙn-1 ，
Ｙnが「０」，「＋１」である場合、データＸn-1 が０
付近にあり、差分をとるとエラーが大きくなるが、上記
演算回路１４は、Ｙn-1 ＝０であるから、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn ＝−Ｘn-1 すなわち、上記データＸn-1 の値そのまま位相エラーＥ
Ｒとする。
ック信号ＣＫＬn の各タイミングでの各データＸn-1 ，
Ｘn の上記３値検出部１１による３値検出結果Ｙn-1 ，
Ｙnが「０」，「＋１」である場合、データＸn-1 が０
付近にあり、差分をとるとエラーが大きくなるが、上記
演算回路１４は、Ｙn-1 ＝０であるから、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn ＝−Ｘn-1 すなわち、上記データＸn-1 の値そのまま位相エラーＥ
Ｒとする。
【００２６】さらに、クロック信号ＣＫＬn-1 と次のク
ロック信号ＣＫＬn の各タイミングでの各データ
Ｘn-1 ，Ｘn の上記３値検出部１１による３値検出結果
Ｙn-1 ，Ｙn がどちらも「−１」である場合、上記演算
回路１４は、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn ＝−Ｘn＋Ｘn-1 すなわち、上記各タイミングでの各データＸn-1 ，Ｘn
の値を差分を位相エラーＥＲとして算出する。
ロック信号ＣＫＬn の各タイミングでの各データ
Ｘn-1 ，Ｘn の上記３値検出部１１による３値検出結果
Ｙn-1 ，Ｙn がどちらも「−１」である場合、上記演算
回路１４は、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn ＝−Ｘn＋Ｘn-1 すなわち、上記各タイミングでの各データＸn-1 ，Ｘn
の値を差分を位相エラーＥＲとして算出する。
【００２７】なお、クロック信号ＣＫＬn-1 と次のクロ
ック信号ＣＫＬn の各タイミングでの各データＸn-1 ，
Ｘn の上記３値検出部１１による３値検出結果Ｙn-1 ，
Ｙnが「＋１」，「−１」である場合、差分をとるとエ
ラーが非常に大きくなるが、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn の演算を行う上記演算回路１４では、Ｙn ＝−１である
からデータＸn-1 の極性が反転され、位相エラーＥＲを
正常に演算することができる。
ック信号ＣＫＬn の各タイミングでの各データＸn-1 ，
Ｘn の上記３値検出部１１による３値検出結果Ｙn-1 ，
Ｙnが「＋１」，「−１」である場合、差分をとるとエ
ラーが非常に大きくなるが、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn の演算を行う上記演算回路１４では、Ｙn ＝−１である
からデータＸn-1 の極性が反転され、位相エラーＥＲを
正常に演算することができる。
【００２８】上記位相エラー検出回路１０では、このよ
うな演算処理によりクロック信号ＣＫＬの位相エラーＥ
Ｒを確実に検出することができる。
うな演算処理によりクロック信号ＣＫＬの位相エラーＥ
Ｒを確実に検出することができる。
【００２９】そして、この再生信号処理回路では、上記
ＰＲ４等化器８の出力が供給される位相エラー検出回路
１０による検出出力に基づいて、制御部２０によりＥＶ
Ｒ３０の抵抗値を制御して、上記クロック信号生成部７
のモノステーブルマルチバイブレータ７Ｂの時定数Ｔを
制御し、上記Ａ／Ｄ変換器６に供給するクロック信号Ｃ
ＬＫの位相を調整するので、上記クロック信号生成部７
において入力信号に含まれるクロック情報に基づいてク
ロック信号ＣＬＫINを生成するＰＬＬ回路７Ａの回路的
な特性変動や、上記Ａ／Ｄ変換器６の前段側に設けられ
た波形等化器４のＬＰＦ特性による群遅延の変動などに
よるクロック信号ＣＬＫの位相エラーをを吸収すること
ができ、良好なビットエラーレートで再生データを得る
ことができる。
ＰＲ４等化器８の出力が供給される位相エラー検出回路
１０による検出出力に基づいて、制御部２０によりＥＶ
Ｒ３０の抵抗値を制御して、上記クロック信号生成部７
のモノステーブルマルチバイブレータ７Ｂの時定数Ｔを
制御し、上記Ａ／Ｄ変換器６に供給するクロック信号Ｃ
ＬＫの位相を調整するので、上記クロック信号生成部７
において入力信号に含まれるクロック情報に基づいてク
ロック信号ＣＬＫINを生成するＰＬＬ回路７Ａの回路的
な特性変動や、上記Ａ／Ｄ変換器６の前段側に設けられ
た波形等化器４のＬＰＦ特性による群遅延の変動などに
よるクロック信号ＣＬＫの位相エラーをを吸収すること
ができ、良好なビットエラーレートで再生データを得る
ことができる。
【００３０】
【発明の効果】本発明に係る再生信号処理回路の調整方
法及び調整装置では、アナログ／デジタル変換手段の後
段に設けた位相エラー検出手段により求められた位相エ
ラーＥＲに基づいて、クロック信号生成手段が上記アナ
ログ／デジタル変換手段に与えるクロック信号の位相を
位相調整手段により調整するので、上記クロック信号生
成手段の回路的特性変動や上記アナログ／デジタル変換
手段よりも前段側に設けられるＬＰＦの特性変動などを
吸収することができる。
法及び調整装置では、アナログ／デジタル変換手段の後
段に設けた位相エラー検出手段により求められた位相エ
ラーＥＲに基づいて、クロック信号生成手段が上記アナ
ログ／デジタル変換手段に与えるクロック信号の位相を
位相調整手段により調整するので、上記クロック信号生
成手段の回路的特性変動や上記アナログ／デジタル変換
手段よりも前段側に設けられるＬＰＦの特性変動などを
吸収することができる。
【００３１】従って、本発明によれば、デジタルデータ
の再生信号を入力信号とし、この入力信号に波形等化処
理を施す波形等化手段と、この波形等化手段により波形
等化された入力信号のレベル制御を行う自動利得制御手
段と、この自動利得制御手段によりレベル制御された入
力信号に基づいてクロック信号を生成するクロック信号
生成手段と、上記自動利得制御手段によりレベル制御さ
れた入力信号を上記クロック信号に応じてデジタル化す
るアナログ／デジタル変換手段とを備える再生信号処理
回路において使用する全周波数でクロックの調整を可能
にし、ＬＰＦやＰＬＬに特性のばらつきがあっても良好
なビットエラーレートを得ることができる。
の再生信号を入力信号とし、この入力信号に波形等化処
理を施す波形等化手段と、この波形等化手段により波形
等化された入力信号のレベル制御を行う自動利得制御手
段と、この自動利得制御手段によりレベル制御された入
力信号に基づいてクロック信号を生成するクロック信号
生成手段と、上記自動利得制御手段によりレベル制御さ
れた入力信号を上記クロック信号に応じてデジタル化す
るアナログ／デジタル変換手段とを備える再生信号処理
回路において使用する全周波数でクロックの調整を可能
にし、ＬＰＦやＰＬＬに特性のばらつきがあっても良好
なビットエラーレートを得ることができる。
【図１】本発明を適用した再生信号処理回路の構成を示
すブロック図である。
すブロック図である。
【図２】上記再生信号処理回路におけるクロック信号生
成部の構成を示すブロック図である。
成部の構成を示すブロック図である。
【図３】上記再生信号処理回路における位相エラー検出
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図４】上記再生信号処理回路における制御部の機能的
構成を示すブロック図である。
構成を示すブロック図である。
【図５】上記クロック信号生成部におけるクロック信号
の位相調整動作を説明するための波形図である。
の位相調整動作を説明するための波形図である。
【図６】再生系の処理においてノイズ等の影響がない理
想状態におけるＲＦデータの理想波形（実線）とクロッ
ク信号の遅延エラーが発生したＲＦデータの波形（破
線）を示す波形図である。
想状態におけるＲＦデータの理想波形（実線）とクロッ
ク信号の遅延エラーが発生したＲＦデータの波形（破
線）を示す波形図である。
【図７】正弦波信号とクロック信号を示す波形図であ
る。
る。
【図８】ＰＲ４等化された出力データＸn についての３
値検出結果Ｙn を示す波形図である。
値検出結果Ｙn を示す波形図である。
【図９】クロック信号ＣＫＬn-1 と次のクロック信号Ｃ
ＫＬn の各タイミングでの各データＸn-1 ，Ｘn の３値
検出結果Ｙn-1 ，Ｙn がどちらも「＋１」である場合の
波形図である。
ＫＬn の各タイミングでの各データＸn-1 ，Ｘn の３値
検出結果Ｙn-1 ，Ｙn がどちらも「＋１」である場合の
波形図である。
【図１０】クロック信号ＣＫＬn-1 と次のクロック信号
ＣＫＬn の各タイミングでの各データＸn-1 ，Ｘn の値
検出結果Ｙn-1 ，Ｙn が「＋１」，「０」である場合の
波形図である。
ＣＫＬn の各タイミングでの各データＸn-1 ，Ｘn の値
検出結果Ｙn-1 ，Ｙn が「＋１」，「０」である場合の
波形図である。
【図１１】従来のクロック位相の調整結果を示す特性図
である。
である。
１ 磁気テープ、２ 再生ヘッド、３ 再生増幅器、４
波形等化器、５ ＡＧＣ回路、６ Ａ／Ｄ変換器、７
クロック信号生成部、８ ＰＲ４等化器、９ビタビ復
号処理回路、１０ 位相エラー検出回路、１１ ３値検
出部、１２，１３ ラッチ回路、１４ 演算回路、１５
積分器、２０ 制御部、２１ 平均化処理部、２２
比較処理部、２３ 最適値決定部、２４ 調整値変更処
理部、３０ ＥＶＲ
波形等化器、５ ＡＧＣ回路、６ Ａ／Ｄ変換器、７
クロック信号生成部、８ ＰＲ４等化器、９ビタビ復
号処理回路、１０ 位相エラー検出回路、１１ ３値検
出部、１２，１３ ラッチ回路、１４ 演算回路、１５
積分器、２０ 制御部、２１ 平均化処理部、２２
比較処理部、２３ 最適値決定部、２４ 調整値変更処
理部、３０ ＥＶＲ
Claims (2)
- 【請求項１】 デジタルデータの再生信号を入力信号と
し、この入力信号に波形等化処理を施す波形等化手段
と、この波形等化手段により波形等化された入力信号の
レベル制御を行う自動利得制御手段と、この自動利得制
御手段によりレベル制御された入力信号に基づいてクロ
ック信号を生成するクロック信号生成手段と、上記自動
利得制御手段によりレベル制御された入力信号を上記ク
ロック信号に応じてデジタル化するアナログ／デジタル
変換手段とを備える再生信号処理回路の調整方法であっ
て、 上記アナログ／デジタル変換手段の出力データについて
ＰＲ４等化を行い、 このＰＲ４等化された出力データＸn について３値検出
を行い、その３値検出結果Ｙn と上記ＰＲ４等化された
出力データＸn から、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn にて上記クロック信号の位相エラーＥＲを求め、 この位相エラーＥＲに基づいて、上記クロック信号生成
手段が生成するクロック信号の位相を調整することを特
徴とする再生信号処理回路の調整方法。 - 【請求項２】 波形等化された入力信号のレベル制御を
行う自動利得制御手段と、この自動利得制御手段により
レベル制御された入力信号に基づいてクロック信号を生
成するクロック信号生成手段と、上記自動利得制御手段
によりレベル制御された入力信号を上記クロック信号に
応じてデジタル化するアナログ／デジタル変換手段とを
備える再生信号処理回路の調整装置であって、 上記アナログ／デジタル変換手段の出力データについて
ＰＲ４等化を行うＰＲ４等化手段と、 このＰＲ４等化手段によりＰＲ４等化された出力データ
Ｘn について３値検出を行い、その３値検出結果Ｙn と
上記ＰＲ４等化された出力データＸn から、 ＥＲ＝Ｘn×Ｙn-1−Ｘn-1×Ｙn にて上記クロック信号の位相エラーＥＲを求める位相エ
ラー検出手段と、 この位相エラー検出手段により求められた位相エラーＥ
Ｒに基づいて、上記クロック信号生成手段が生成するク
ロック信号の位相を調整する位相調整手段とを備えてな
ることを特徴とする再生信号処理回路の調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26454197A JPH11102578A (ja) | 1997-09-29 | 1997-09-29 | 再生信号処理回路の調整方法及び調整装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26454197A JPH11102578A (ja) | 1997-09-29 | 1997-09-29 | 再生信号処理回路の調整方法及び調整装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11102578A true JPH11102578A (ja) | 1999-04-13 |
Family
ID=17404708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26454197A Withdrawn JPH11102578A (ja) | 1997-09-29 | 1997-09-29 | 再生信号処理回路の調整方法及び調整装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11102578A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002035528A1 (fr) * | 2000-10-26 | 2002-05-02 | Sanyo Electric Co., Ltd. | Appareil a disque optique permettant de regler la phase d'une horloge de reproduction et procede de reglage de phase |
| CN113868170A (zh) * | 2021-09-08 | 2021-12-31 | 维沃移动通信有限公司 | 处理器、阻抗调节方法及电子设备 |
-
1997
- 1997-09-29 JP JP26454197A patent/JPH11102578A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002035528A1 (fr) * | 2000-10-26 | 2002-05-02 | Sanyo Electric Co., Ltd. | Appareil a disque optique permettant de regler la phase d'une horloge de reproduction et procede de reglage de phase |
| CN113868170A (zh) * | 2021-09-08 | 2021-12-31 | 维沃移动通信有限公司 | 处理器、阻抗调节方法及电子设备 |
| CN113868170B (zh) * | 2021-09-08 | 2024-04-26 | 维沃移动通信有限公司 | 处理器、阻抗调节方法及电子设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5265125A (en) | Signal detection apparatus for detecting digital information from PCM signal | |
| JPH07264057A (ja) | 位相同期回路および記録再生装置 | |
| JPH0877502A (ja) | ピークシフト補正回路およびそれを使用した磁気記録媒体再生装置 | |
| JPH0676477A (ja) | 適応等化回路を有するデータ再生装置 | |
| JP3597433B2 (ja) | データ再生システムにおけるクロック調整装置及び光ディスク装置 | |
| EP0139925B1 (en) | Automatic amplitude equalizer | |
| US5406429A (en) | System for automatically adjusting parameters of a digital signal reproducing apparatus | |
| JPH11102578A (ja) | 再生信号処理回路の調整方法及び調整装置 | |
| US20040030948A1 (en) | Timing recovery method and storage apparatus | |
| JPH0567374A (ja) | データ再生装置 | |
| US6374035B1 (en) | Signal processing device | |
| US5467232A (en) | Magnetic recording and reproducing method using phase discrimination and apparatus therefor | |
| JP3515186B2 (ja) | 自動等化器 | |
| JPH11195942A (ja) | 自動利得制御装置 | |
| JPH0879059A (ja) | 基準クロック発生回路 | |
| JPH0877503A (ja) | ピーク検出回路およびそれを使用した記録媒体再生装置 | |
| JP3428359B2 (ja) | 波形等化回路 | |
| JPH09106626A (ja) | データ処理装置 | |
| JPH05210913A (ja) | データ再生回路及びこれを用いたデータ記憶装置 | |
| JPH10275423A (ja) | 波形等化回路 | |
| JP3488074B2 (ja) | ディジタル記録再生装置 | |
| JPH0528655A (ja) | データ再生装置 | |
| KR0129966B1 (ko) | 데이타 재생회로 | |
| JPH09306104A (ja) | 波形等化器のタップ係数最適化動作制御回路およびディジタルデータ記録再生装置 | |
| JPH07142947A (ja) | Ａｇｃ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |