JPH11102073A - 半導体装置ならびに液晶表示装置の製造方法および液晶表示装置 - Google Patents
半導体装置ならびに液晶表示装置の製造方法および液晶表示装置Info
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- JPH11102073A JPH11102073A JP9263252A JP26325297A JPH11102073A JP H11102073 A JPH11102073 A JP H11102073A JP 9263252 A JP9263252 A JP 9263252A JP 26325297 A JP26325297 A JP 26325297A JP H11102073 A JPH11102073 A JP H11102073A
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Abstract
(57)【要約】
【課題】高性能な周辺駆動回路を具備した回路内蔵液晶
表示装置を実現する。 【解決手段】画像表示部ＴＦＴマトリックス部を一括露
光法により、周辺駆動回路部を縮小投影を用いたステッ
プアンドリピート露光法により形成することにより、同
一基板上に微細度が大きく異なる領域を一回のホトリソ
グラフィ工程で形成することにある。
表示装置を実現する。 【解決手段】画像表示部ＴＦＴマトリックス部を一括露
光法により、周辺駆動回路部を縮小投影を用いたステッ
プアンドリピート露光法により形成することにより、同
一基板上に微細度が大きく異なる領域を一回のホトリソ
グラフィ工程で形成することにある。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
液晶表示装置の製造方法に係り、特に大面積に微細なパ
ターンを形成することが必要な高精細液晶表示装置の製
造に好適な製造方法に関する。
液晶表示装置の製造方法に係り、特に大面積に微細なパ
ターンを形成することが必要な高精細液晶表示装置の製
造に好適な製造方法に関する。
【０００２】
【従来の技術】ＯＡ機器等の画像情報，文字情報の表示
装置として、薄膜トランジスタ（以下ＴＦＴと記す）を
用いたアクティブマトリックス方式の液晶表示装置が知
られている。従来この種の液晶表示装置においては低コ
スト化と並んで高精細化，高画質化が重要な課題であ
る。これらの課題を解決するためにはキーデバイスであ
るＴＦＴの性能向上が欠かせない。高性能なＴＦＴを安
価なガラス基板上に形成するに際して、例えば、アイイ
ーイーイー、トランザクション オン エレクトロン
デバイシス（IEEE Transaction on Electron Devices）
１９８９年，第３６巻，３５１頁から３５９頁に記載さ
れているように、ＴＦＴアクティブマトリックスを駆動
する周辺駆動回路をもＴＦＴで構成し、同一基板上に集
積してコストを低減することが試みられている。より高
機能の周辺駆動回路をガラス基板上に集積できれば外部
に実装する回路構成や実装工程を簡単化できるので実装
コストの大幅な削減が期待できる。高機能の回路を構成
するためには、より高性能なＴＦＴが必要とされる。特
に、現在周辺駆動回路集積型の表示装置用のＴＦＴとし
て多結晶シリコン（以下poly−Ｓｉと記す）膜上に形成
したpoly−ＳｉＴＦＴが、期待されている。駆動回路を
高機能化して付加価値を高めるためには、回路性能の向
上が必須である。
装置として、薄膜トランジスタ（以下ＴＦＴと記す）を
用いたアクティブマトリックス方式の液晶表示装置が知
られている。従来この種の液晶表示装置においては低コ
スト化と並んで高精細化，高画質化が重要な課題であ
る。これらの課題を解決するためにはキーデバイスであ
るＴＦＴの性能向上が欠かせない。高性能なＴＦＴを安
価なガラス基板上に形成するに際して、例えば、アイイ
ーイーイー、トランザクション オン エレクトロン
デバイシス（IEEE Transaction on Electron Devices）
１９８９年，第３６巻，３５１頁から３５９頁に記載さ
れているように、ＴＦＴアクティブマトリックスを駆動
する周辺駆動回路をもＴＦＴで構成し、同一基板上に集
積してコストを低減することが試みられている。より高
機能の周辺駆動回路をガラス基板上に集積できれば外部
に実装する回路構成や実装工程を簡単化できるので実装
コストの大幅な削減が期待できる。高機能の回路を構成
するためには、より高性能なＴＦＴが必要とされる。特
に、現在周辺駆動回路集積型の表示装置用のＴＦＴとし
て多結晶シリコン（以下poly−Ｓｉと記す）膜上に形成
したpoly−ＳｉＴＦＴが、期待されている。駆動回路を
高機能化して付加価値を高めるためには、回路性能の向
上が必須である。
【０００３】このため、poly−ＳｉＴＦＴにおいてはキ
ャリア移動度の向上、しきい電圧（Ｖth）の低減が重要
な技術課題である。また、よく知られているようにトラ
ンジスタの駆動電流はチャネル長Ｌに反比例することか
ら、ＴＦＴのチャネル長の縮小が回路性能向上のために
は欠かせない。また、液晶表示装置モジュールのコンパ
クト化のためには、表示領域周辺の所謂額縁と呼ばれる
部分の面積縮小が必要であり、このためにも駆動回路の
内蔵化はより望ましいものである。また、内蔵駆動回路
の占める面積はできる限り小さいことが上記の目的のた
めには望まれる。このため、駆動回路のＴＦＴはチャネ
ル長Ｌだけでなくチャネル幅Ｗも小さくしてＴＦＴの集
積度を上げることが必要である。したがって、駆動回路
部ではＴＦＴを構成する半導体や配線パターンには微細
な加工が必要となる。
ャリア移動度の向上、しきい電圧（Ｖth）の低減が重要
な技術課題である。また、よく知られているようにトラ
ンジスタの駆動電流はチャネル長Ｌに反比例することか
ら、ＴＦＴのチャネル長の縮小が回路性能向上のために
は欠かせない。また、液晶表示装置モジュールのコンパ
クト化のためには、表示領域周辺の所謂額縁と呼ばれる
部分の面積縮小が必要であり、このためにも駆動回路の
内蔵化はより望ましいものである。また、内蔵駆動回路
の占める面積はできる限り小さいことが上記の目的のた
めには望まれる。このため、駆動回路のＴＦＴはチャネ
ル長Ｌだけでなくチャネル幅Ｗも小さくしてＴＦＴの集
積度を上げることが必要である。したがって、駆動回路
部ではＴＦＴを構成する半導体や配線パターンには微細
な加工が必要となる。
【０００４】一方、画像表示部は、面積が駆動回路に比
較して大きく、駆動回路ほどの微細加工は必要とされな
い。むしろ大面積にわたる均一なパターン加工が重要で
あり、歩留まりを確保するためには加工精度が許す限り
大きくすることが望まれる。さらに画素を構成する液晶
をアクティブ駆動するＴＦＴ（以下画素ＴＦＴと記す）
には、液晶を駆動できる大きさの電圧が印加されるため
ソース，ドレイン耐圧を確保する必要があることや、リ
ーク電流をできるだけ小さくする必要があることなどか
ら、チャネル長Ｌは駆動回路ＴＦＴより大きい方が望ま
しい。
較して大きく、駆動回路ほどの微細加工は必要とされな
い。むしろ大面積にわたる均一なパターン加工が重要で
あり、歩留まりを確保するためには加工精度が許す限り
大きくすることが望まれる。さらに画素を構成する液晶
をアクティブ駆動するＴＦＴ（以下画素ＴＦＴと記す）
には、液晶を駆動できる大きさの電圧が印加されるため
ソース，ドレイン耐圧を確保する必要があることや、リ
ーク電流をできるだけ小さくする必要があることなどか
ら、チャネル長Ｌは駆動回路ＴＦＴより大きい方が望ま
しい。
【０００５】以上のように、内蔵駆動回路部と画像表示
部では要求される加工精度が異なっており、これらを従
来の単一の露光工程でパターン形成することは困難であ
った。このような、加工精度のミスマッチングを解決す
るために、特開平3−259123号には、周辺回路部と表示
部のパターン形成に異なった露光方法を用いる方法が開
示されている。
部では要求される加工精度が異なっており、これらを従
来の単一の露光工程でパターン形成することは困難であ
った。このような、加工精度のミスマッチングを解決す
るために、特開平3−259123号には、周辺回路部と表示
部のパターン形成に異なった露光方法を用いる方法が開
示されている。
【０００６】
【発明が解決しようとする課題】上記従来技術では、周
辺回路部を一括露光方式により露光し、表示部をステッ
プアンドリピート方式で露光することにより、表示部の
加工精度を回路部より微細にするものである。しかしな
がら、この方法は、明らかに、既に述べた課題を解決す
ることとは逆の方向であり、現実的ではない。
辺回路部を一括露光方式により露光し、表示部をステッ
プアンドリピート方式で露光することにより、表示部の
加工精度を回路部より微細にするものである。しかしな
がら、この方法は、明らかに、既に述べた課題を解決す
ることとは逆の方向であり、現実的ではない。
【０００７】回路部の加工精度を上げるためには、周辺
回路部，表示部両方をステップアンドリピート方式で露
光すればよいが、このような方法で露光面積の大きな表
示部全域を露光すると、露光工程に要する時間が長くな
り、生産性を低下させてしまう。
回路部，表示部両方をステップアンドリピート方式で露
光すればよいが、このような方法で露光面積の大きな表
示部全域を露光すると、露光工程に要する時間が長くな
り、生産性を低下させてしまう。
【０００８】本発明の目的は、このような問題を解決
し、同一基板上に加工精度の大きく異なる複数のパター
ンを生産性を低下させることなく形成できる製造方法を
提供することにある。
し、同一基板上に加工精度の大きく異なる複数のパター
ンを生産性を低下させることなく形成できる製造方法を
提供することにある。
【０００９】
【課題を解決するための手段】上記の問題点を解決する
ために、以下の手段を講ずる。
ために、以下の手段を講ずる。
【００１０】（１）基板上に形成された複数の走査電極
と、前記走査電極に交差するように形成された複数の信
号電極と、前記複数の走査電極および信号電極に接続さ
れマトリックス状に形成された複数の薄膜トランジスタ
と、前記薄膜トランジスタの各々に接続された画素駆動
電極とからなるＴＦＴアクティブマトリックスと、前記
基板上に形成された複数の薄膜トランジスタおよび配線
からなる駆動回路および制御回路とを具備した周辺回路
内蔵型アクティブマトリックス基板と、前記アクティブ
マトリックス基板に対向する対向基板と、前記対向基板
と前記周辺回路内蔵型アクティブマトリックス基板とに
挟持された液晶組成物から構成され、前記画素駆動電極
により前記液晶組成物を駆動する機能を有する液晶表示
装置の製造方法において、前記ＴＦＴアクティブマトリ
ックスを構成する走査電極，信号電極，画素駆動電極お
よび薄膜トランジスタを構成する部材のパターンと、前
記駆動回路および制御回路を構成する薄膜トランジスタ
および配線を構成する部材のパターンを一回の写真蝕刻
工程で形成する際に、前記ＴＦＴアクティブマトリック
ス部分と、前記駆動回路および制御回路部分のレジスト
パターンを縮尺の異なる投影露光法により形成すること
を特徴とする液晶表示装置の製造方法を採用した。
と、前記走査電極に交差するように形成された複数の信
号電極と、前記複数の走査電極および信号電極に接続さ
れマトリックス状に形成された複数の薄膜トランジスタ
と、前記薄膜トランジスタの各々に接続された画素駆動
電極とからなるＴＦＴアクティブマトリックスと、前記
基板上に形成された複数の薄膜トランジスタおよび配線
からなる駆動回路および制御回路とを具備した周辺回路
内蔵型アクティブマトリックス基板と、前記アクティブ
マトリックス基板に対向する対向基板と、前記対向基板
と前記周辺回路内蔵型アクティブマトリックス基板とに
挟持された液晶組成物から構成され、前記画素駆動電極
により前記液晶組成物を駆動する機能を有する液晶表示
装置の製造方法において、前記ＴＦＴアクティブマトリ
ックスを構成する走査電極，信号電極，画素駆動電極お
よび薄膜トランジスタを構成する部材のパターンと、前
記駆動回路および制御回路を構成する薄膜トランジスタ
および配線を構成する部材のパターンを一回の写真蝕刻
工程で形成する際に、前記ＴＦＴアクティブマトリック
ス部分と、前記駆動回路および制御回路部分のレジスト
パターンを縮尺の異なる投影露光法により形成すること
を特徴とする液晶表示装置の製造方法を採用した。
【００１１】さらに具体的には （２）前記ＴＦＴアクティブマトリックス部分のホトレ
ジストパターンは、縮尺比１：１の投影露光法を用いた
一括露光により、前記駆動回路および制御回路部分のレ
ジストパターンは縮尺比ｎ：１（ｎ＞１）の縮小投影露
光法を用いたステップアンドリピート露光法により夫々
形成することを特徴とする液晶表示装置の製造方法を採
用した。
ジストパターンは、縮尺比１：１の投影露光法を用いた
一括露光により、前記駆動回路および制御回路部分のレ
ジストパターンは縮尺比ｎ：１（ｎ＞１）の縮小投影露
光法を用いたステップアンドリピート露光法により夫々
形成することを特徴とする液晶表示装置の製造方法を採
用した。
【００１２】また、このような製造方法を実施するため
に適した液晶表示装置の構成として、 （３）基板上に形成された複数の走査電極と、前記走査
電極に交差するように形成された複数の信号電極と、前
記複数の走査電極および信号電極に接続されマトリック
ス状に形成された複数の薄膜トランジスタと、前記薄膜
トランジスタの各々に接続された画素駆動電極とからな
るＴＦＴアクティブマトリックスと、前記基板上に形成
された複数の薄膜トランジスタおよび配線からなる駆動
回路および制御回路とを具備した周辺回路内蔵型アクテ
ィブマトリックス基板と、前記アクティブマトリックス
基板に対向する対向基板と、前記対向基板と前記周辺回
路内蔵型アクティブマトリックス基板とに挟持された液
晶組成物から構成され、前記画素駆動電極により前記液
晶組成物を駆動する機能を有する液晶表示装置におい
て、前記駆動回路または制御回路は複数の回路ブロック
の繰り返しと、前記複数の回路ブロック間を接続する接
続配線とから構成した。
に適した液晶表示装置の構成として、 （３）基板上に形成された複数の走査電極と、前記走査
電極に交差するように形成された複数の信号電極と、前
記複数の走査電極および信号電極に接続されマトリック
ス状に形成された複数の薄膜トランジスタと、前記薄膜
トランジスタの各々に接続された画素駆動電極とからな
るＴＦＴアクティブマトリックスと、前記基板上に形成
された複数の薄膜トランジスタおよび配線からなる駆動
回路および制御回路とを具備した周辺回路内蔵型アクテ
ィブマトリックス基板と、前記アクティブマトリックス
基板に対向する対向基板と、前記対向基板と前記周辺回
路内蔵型アクティブマトリックス基板とに挟持された液
晶組成物から構成され、前記画素駆動電極により前記液
晶組成物を駆動する機能を有する液晶表示装置におい
て、前記駆動回路または制御回路は複数の回路ブロック
の繰り返しと、前記複数の回路ブロック間を接続する接
続配線とから構成した。
【００１３】このような構成を有する液晶表示装置の製
造過程において （４）駆動回路または制御回路を構成する複数の回路ブ
ロックを縮尺比ｎ：１（ｎ＞１）の縮小投影露光法を用
いたステップアンドリピート露光法により形成し、駆動
回路または制御回路を構成する複数の回路ブロックを接
続する接続配線および前記ＴＦＴアクティブマトリック
ス部分は、縮尺比１：１の投影露光法を用いた一括露光
により形成することを特徴とする液晶表示装置の製造方
法を採用した。
造過程において （４）駆動回路または制御回路を構成する複数の回路ブ
ロックを縮尺比ｎ：１（ｎ＞１）の縮小投影露光法を用
いたステップアンドリピート露光法により形成し、駆動
回路または制御回路を構成する複数の回路ブロックを接
続する接続配線および前記ＴＦＴアクティブマトリック
ス部分は、縮尺比１：１の投影露光法を用いた一括露光
により形成することを特徴とする液晶表示装置の製造方
法を採用した。
【００１４】以上のように、露光面積が広いが高い微細
度が要求されないＴＦＴアクティブマトリックス部分は
縮尺比１：１の一括露光法で露光し、微細加工が必要と
される駆動回路および制御回路部には縮小露光法を用い
て、要求される加工精度に応じて同一基板内で露光方法
を使いわけることにより、同一基板上に加工精度の大き
く異なる複数のパターンを生産性を低下させることなく
形成できる。また、同一の露光工程内で、上記の方法を
実施することにより、一回の写真蝕刻工程に関わる露光
工程以外のレジスト膜塗布，レジスト現像，エッチン
グ，レジスト剥離といった工程が一回だけでよいので、
生産性の低下がない。
度が要求されないＴＦＴアクティブマトリックス部分は
縮尺比１：１の一括露光法で露光し、微細加工が必要と
される駆動回路および制御回路部には縮小露光法を用い
て、要求される加工精度に応じて同一基板内で露光方法
を使いわけることにより、同一基板上に加工精度の大き
く異なる複数のパターンを生産性を低下させることなく
形成できる。また、同一の露光工程内で、上記の方法を
実施することにより、一回の写真蝕刻工程に関わる露光
工程以外のレジスト膜塗布，レジスト現像，エッチン
グ，レジスト剥離といった工程が一回だけでよいので、
生産性の低下がない。
【００１５】さらに、ステップアンドリピート法で一回
の露光面積より大きな駆動回路パターンを露光する際に
は各ステップ間の繋ぎ目が特に問題となる。すなわち繋
ぎの部分は２重露光されることになるので、ポジレジス
トを用いた場合には加工線幅が細くなり易く断線不良が
発生する可能性がある。そこで、駆動回路や制御回路等
の繰り返しパターンで構成されかつ微細加工が必要であ
る部分は適当な大きさの回路ブロックに分割し、さら
に、各回路ブロック間を接続配線で繋ぐような構成とし
て、各回路ブロックをステップアンドリピート法による
縮小露光で、接続配線を一括露光法で形成する。
の露光面積より大きな駆動回路パターンを露光する際に
は各ステップ間の繋ぎ目が特に問題となる。すなわち繋
ぎの部分は２重露光されることになるので、ポジレジス
トを用いた場合には加工線幅が細くなり易く断線不良が
発生する可能性がある。そこで、駆動回路や制御回路等
の繰り返しパターンで構成されかつ微細加工が必要であ
る部分は適当な大きさの回路ブロックに分割し、さら
に、各回路ブロック間を接続配線で繋ぐような構成とし
て、各回路ブロックをステップアンドリピート法による
縮小露光で、接続配線を一括露光法で形成する。
【００１６】このようにすることにより、ステップアン
ドリピート露光の各露光エリアを重ねることなくパター
ンを構成できるので上記のような問題は発生しない。一
括露光で形成される接続配線と回路ブロックの繋ぎめが
２重露光されることになるが、この部分を十分線幅の大
きな配線としておくことにより線幅減少による断線を防
止できる。
ドリピート露光の各露光エリアを重ねることなくパター
ンを構成できるので上記のような問題は発生しない。一
括露光で形成される接続配線と回路ブロックの繋ぎめが
２重露光されることになるが、この部分を十分線幅の大
きな配線としておくことにより線幅減少による断線を防
止できる。
【００１７】本発明のその他の特徴は以下の実施の形態
により明らかになるであろう。
により明らかになるであろう。
【００１８】
【発明の実施の形態】本発明の実施の形態にかかるアク
ティブマトリックス基板の製造方法を、以下図１〜図６
を用いて説明する。
ティブマトリックス基板の製造方法を、以下図１〜図６
を用いて説明する。
【００１９】ガラス基板１上に例えば、配線電極を構成
するＣｒ膜１０をスパッタリング法により１００ｎｍ堆
積する（図１）。
するＣｒ膜１０をスパッタリング法により１００ｎｍ堆
積する（図１）。
【００２０】次にＣｒ膜１０上にホトレジストＰＲをス
ピン塗布法により、１.５μｍ 塗布する。ホトレジスト
としてはポジ型レジストを用いる（図２）。
ピン塗布法により、１.５μｍ 塗布する。ホトレジスト
としてはポジ型レジストを用いる（図２）。
【００２１】次に、縮尺率１：１のホトマスク１００お
よび縮小光学系を通して紫外光UVLを照射する投影露光
法により、基板上のホトレジストＰＲの所定部分に、画
像表示部となるＴＦＴアクティブマトリックス部の配線
パターンを焼き付ける(図３)。引き続いて、縮尺率５：
１のホトマスク１０１を用いた縮小投影露光法により、
基板上のホトレジストＰＲの所定部分に、周辺駆動回路
となる部分の配線パターンを焼き付ける（図４）。
よび縮小光学系を通して紫外光UVLを照射する投影露光
法により、基板上のホトレジストＰＲの所定部分に、画
像表示部となるＴＦＴアクティブマトリックス部の配線
パターンを焼き付ける(図３)。引き続いて、縮尺率５：
１のホトマスク１０１を用いた縮小投影露光法により、
基板上のホトレジストＰＲの所定部分に、周辺駆動回路
となる部分の配線パターンを焼き付ける（図４）。
【００２２】次に、基板をＫＯＨからなる現像液で処理
して、未露光の部分のホトレジストを除去して所定のホ
トレジストパターンを形成する（図５）。尚、図５では
便宜上レジストパターンは露光領域全体にわたる矩形パ
ターンとして図示したが実際は、レジストパターンは例
えば、図１０〜図１２に示すような微細な形状である。
最後に、基板を例えば硝酸第２セリウムアンモニウム溶
液で処理し、上記レジストパターンをマスクとして、Ｃ
ｒ膜１０を所定のパターンにエッチングする。さらに、
不要となったホトレジストパターンを所定のレジスト除
去溶液で除去することにより、周辺回路内蔵型アクティ
ブマトリックス基板の配線パターンを得る（図６）。
して、未露光の部分のホトレジストを除去して所定のホ
トレジストパターンを形成する（図５）。尚、図５では
便宜上レジストパターンは露光領域全体にわたる矩形パ
ターンとして図示したが実際は、レジストパターンは例
えば、図１０〜図１２に示すような微細な形状である。
最後に、基板を例えば硝酸第２セリウムアンモニウム溶
液で処理し、上記レジストパターンをマスクとして、Ｃ
ｒ膜１０を所定のパターンにエッチングする。さらに、
不要となったホトレジストパターンを所定のレジスト除
去溶液で除去することにより、周辺回路内蔵型アクティ
ブマトリックス基板の配線パターンを得る（図６）。
【００２３】上記の説明では、配線電極となるＣｒ膜を
被エッチング膜として説明したが、同様な露光，現像工
程を半導体膜や絶縁膜に対しても適用し、所定の溶液ま
たはエッチングガスに曝すことにより所定のパターンを
形成する工程を複数回繰り返すことにより周辺回路内蔵
型アクティブマトリックス基板を形成する。
被エッチング膜として説明したが、同様な露光，現像工
程を半導体膜や絶縁膜に対しても適用し、所定の溶液ま
たはエッチングガスに曝すことにより所定のパターンを
形成する工程を複数回繰り返すことにより周辺回路内蔵
型アクティブマトリックス基板を形成する。
【００２４】上記の工程により製造した周辺回路内蔵型
アクティブマトリックス基板全体の模式図を図７に示
す。
アクティブマトリックス基板全体の模式図を図７に示
す。
【００２５】ガラス基板１上に、ＴＦＴが縦横にアレイ
状に並び走査配線１１群および信号配線１２群に接続さ
れて構成されたＴＦＴマトリックス部ＡＭＸと、上記Ｔ
ＦＴマトリックス部ＡＭＸ周辺に配置された複数の映像
信号回路ブロック５０および複数の走査信号回路ブロッ
ク５１と、上記複数の映像信号回路ブロック５０、また
は走査信号回路ブロック５１と上記ＴＦＴマトリックス
部ＡＭＸの走査配線１１群および信号配線１２群を接続
する、あるいは隣り合う映像信号回路ブロック５０、ま
たは走査信号回路ブロック５１間を接続する接続配線部
５４と、上記映像信号回路ブロック５０、または走査信
号回路ブロック５１に必要な電気信号等を供給する外部
配線電極群５３と、上記外部配線電極群５３に接続さ
れ、基板外部から制御信号や電源電圧等を供給するため
の外部接続端子群１５とにより構成される。
状に並び走査配線１１群および信号配線１２群に接続さ
れて構成されたＴＦＴマトリックス部ＡＭＸと、上記Ｔ
ＦＴマトリックス部ＡＭＸ周辺に配置された複数の映像
信号回路ブロック５０および複数の走査信号回路ブロッ
ク５１と、上記複数の映像信号回路ブロック５０、また
は走査信号回路ブロック５１と上記ＴＦＴマトリックス
部ＡＭＸの走査配線１１群および信号配線１２群を接続
する、あるいは隣り合う映像信号回路ブロック５０、ま
たは走査信号回路ブロック５１間を接続する接続配線部
５４と、上記映像信号回路ブロック５０、または走査信
号回路ブロック５１に必要な電気信号等を供給する外部
配線電極群５３と、上記外部配線電極群５３に接続さ
れ、基板外部から制御信号や電源電圧等を供給するため
の外部接続端子群１５とにより構成される。
【００２６】上記周辺回路内蔵型アクティブマトリック
ス基板内に形成されているＴＦＴの断面模式図を図８に
示す。図中左側はＴＦＴマトリックス部ＡＭＸに形成さ
れているＴＦＴの断面図を、図中央および右側はそれぞ
れ、映像信号回路ブロック５０、または走査信号回路ブ
ロック５１内に形成されたＮ型およびＰ型のＴＦＴの断
面図を示している。
ス基板内に形成されているＴＦＴの断面模式図を図８に
示す。図中左側はＴＦＴマトリックス部ＡＭＸに形成さ
れているＴＦＴの断面図を、図中央および右側はそれぞ
れ、映像信号回路ブロック５０、または走査信号回路ブ
ロック５１内に形成されたＮ型およびＰ型のＴＦＴの断
面図を示している。
【００２７】ＴＦＴはいずれもガラス基板上に形成され
たpoly−Ｓｉ膜３０と、poly−Ｓｉ膜３０上にＳｉＯ2
からなるゲート絶縁膜２１を介して形成されたＮｂから
なるゲート電極１１および１１１と、Ｎ型ＴＦＴにおい
て、poly−Ｓｉ膜３０と同一面に形成され、poly−Ｓｉ
膜３０に接する５×１０19（cm-2）以下のｎ型不純物が
導入されたｎ- 型poly−Ｓｉ層３１１と、前記ｎ- 型po
ly−Ｓｉ層に接する、１×１０20（cm-2）以上のｎ型不
純物が導入されたｎ+ 型poly−Ｓｉ層３１と、Ｐ型ＴＦ
Ｔにおいて、poly−Ｓｉ膜３０と同一面に形成され、po
ly−Ｓｉ膜３０に接する、１×１０20（cm-2）以上のｐ
型不純物が導入されたｐ+ 型poly−Ｓｉ層３２と、前記
ｎ+ 型poly−Ｓｉ層３１あるいはｐ+ 型poly−Ｓｉ層３
２に接続されたソース電極１２，１２１およびドレイン
電極１３，１３１と、前記ソース電極１２，１２１およ
びドレイン電極１３，１３１とゲート電極１１，１１１
を分離するための層間絶縁膜２２と、基板全体を被覆す
るように形成された保護絶縁膜２３とから構成される。
また、ＴＦＴマトリックス部のＴＦＴ（図左側）のドレ
イン電極１３には、保護絶縁膜２３に開口したスルーホ
ールを介して透明導電膜からなる画素駆動電極が接続さ
れている。
たpoly−Ｓｉ膜３０と、poly−Ｓｉ膜３０上にＳｉＯ2
からなるゲート絶縁膜２１を介して形成されたＮｂから
なるゲート電極１１および１１１と、Ｎ型ＴＦＴにおい
て、poly−Ｓｉ膜３０と同一面に形成され、poly−Ｓｉ
膜３０に接する５×１０19（cm-2）以下のｎ型不純物が
導入されたｎ- 型poly−Ｓｉ層３１１と、前記ｎ- 型po
ly−Ｓｉ層に接する、１×１０20（cm-2）以上のｎ型不
純物が導入されたｎ+ 型poly−Ｓｉ層３１と、Ｐ型ＴＦ
Ｔにおいて、poly−Ｓｉ膜３０と同一面に形成され、po
ly−Ｓｉ膜３０に接する、１×１０20（cm-2）以上のｐ
型不純物が導入されたｐ+ 型poly−Ｓｉ層３２と、前記
ｎ+ 型poly−Ｓｉ層３１あるいはｐ+ 型poly−Ｓｉ層３
２に接続されたソース電極１２，１２１およびドレイン
電極１３，１３１と、前記ソース電極１２，１２１およ
びドレイン電極１３，１３１とゲート電極１１，１１１
を分離するための層間絶縁膜２２と、基板全体を被覆す
るように形成された保護絶縁膜２３とから構成される。
また、ＴＦＴマトリックス部のＴＦＴ（図左側）のドレ
イン電極１３には、保護絶縁膜２３に開口したスルーホ
ールを介して透明導電膜からなる画素駆動電極が接続さ
れている。
【００２８】図１０は、図７に示した周辺回路内蔵型ア
クティブマトリックス基板の領域Ａ１に対応する部分の
一括露光用のマスクパターンを示す。ここでは例として
図８のソース，ドレイン電極を形成するためのマスクを
示してある。これは図３中のホトマスク１００にあたる
ものである。図中上部はＴＦＴマトリックス部、下部は
走査信号回路ブロック間を接続するための接続配線群５
４および外部配線電極群５３の一部である。
クティブマトリックス基板の領域Ａ１に対応する部分の
一括露光用のマスクパターンを示す。ここでは例として
図８のソース，ドレイン電極を形成するためのマスクを
示してある。これは図３中のホトマスク１００にあたる
ものである。図中上部はＴＦＴマトリックス部、下部は
走査信号回路ブロック間を接続するための接続配線群５
４および外部配線電極群５３の一部である。
【００２９】図１１は、走査信号回路ブロックのソー
ス，ドレイン電極パターンを形成する縮小投影露光のた
めのマスクパターンであり、図４中のホトマスク１０１
に対応する。図１０のパターンを焼き付けた後に引き続
いて図１１のマスクにより走査信号回路を露光し、現像
工程を経て得られたレジストパターンを図１２に示す。
本発明の第１の特徴として、ＴＦＴマトリックス部のＴ
ＦＴ（図左側）のゲート長Ｌｇ１は５μｍであるのに対
し、映像信号回路ブロック５０、または走査信号回路ブ
ロック５１内に形成されたＮ型およびＰ型のＴＦＴ(図
中央および右側)のゲート長は０.８μｍ と小さいこと
である。駆動回路部に使用するＴＦＴのゲート長をこの
ように微細にすることにより、回路の動作速度を向上で
きるので、より高精細の画像表示が可能となる。
ス，ドレイン電極パターンを形成する縮小投影露光のた
めのマスクパターンであり、図４中のホトマスク１０１
に対応する。図１０のパターンを焼き付けた後に引き続
いて図１１のマスクにより走査信号回路を露光し、現像
工程を経て得られたレジストパターンを図１２に示す。
本発明の第１の特徴として、ＴＦＴマトリックス部のＴ
ＦＴ（図左側）のゲート長Ｌｇ１は５μｍであるのに対
し、映像信号回路ブロック５０、または走査信号回路ブ
ロック５１内に形成されたＮ型およびＰ型のＴＦＴ(図
中央および右側)のゲート長は０.８μｍ と小さいこと
である。駆動回路部に使用するＴＦＴのゲート長をこの
ように微細にすることにより、回路の動作速度を向上で
きるので、より高精細の画像表示が可能となる。
【００３０】一方、ＴＦＴマトリックス部のＴＦＴのゲ
ート長を大きくすることにより、ＴＦＴのソース，ドレ
イン耐圧を確保し、かつ低いリーク電流が得られるので
高いコントラスト比の画像表示が実現できる。図１〜図
６に述べた本発明の製造方法を各々のＴＦＴの形成に適
用することにより、微細な駆動回路ＴＦＴと比較的ゲー
ト長の大きなマトリックス部のＴＦＴを同時に同一基板
上に均一に形成できる。また、本発明では、一回の写真
蝕食刻工程内で微細度が高くないマトリックス部のパタ
ーンを一括露光とし、微細度が高い周辺回路部のパター
ンをステップアンドリピートにより縮小露光法により、
微細度が大きく異なるＴＦＴ群のパターンを同時に効率
よく形成することが可能となる。
ート長を大きくすることにより、ＴＦＴのソース，ドレ
イン耐圧を確保し、かつ低いリーク電流が得られるので
高いコントラスト比の画像表示が実現できる。図１〜図
６に述べた本発明の製造方法を各々のＴＦＴの形成に適
用することにより、微細な駆動回路ＴＦＴと比較的ゲー
ト長の大きなマトリックス部のＴＦＴを同時に同一基板
上に均一に形成できる。また、本発明では、一回の写真
蝕食刻工程内で微細度が高くないマトリックス部のパタ
ーンを一括露光とし、微細度が高い周辺回路部のパター
ンをステップアンドリピートにより縮小露光法により、
微細度が大きく異なるＴＦＴ群のパターンを同時に効率
よく形成することが可能となる。
【００３１】また、周辺回路を、回路ブロックに分割し
各回路ブロック間を微細度の高くない接続配線により接
続する構成とする。また、そのような、回路のパターン
を形成するに際して、各回路ブロックを縮小投影露光法
により形成し、前記の接続配線をＴＦＴマトリックス部
と同時に一括露光法により形成することにより、ステッ
プアンドリピート露光工程での露光エリアの重なり部の
過剰露光によるパターン幅縮小による配線の断線を防止
することができる。
各回路ブロック間を微細度の高くない接続配線により接
続する構成とする。また、そのような、回路のパターン
を形成するに際して、各回路ブロックを縮小投影露光法
により形成し、前記の接続配線をＴＦＴマトリックス部
と同時に一括露光法により形成することにより、ステッ
プアンドリピート露光工程での露光エリアの重なり部の
過剰露光によるパターン幅縮小による配線の断線を防止
することができる。
【００３２】図９は、本発明に係る液晶表示装置の断面
模式図を示す。液晶層５０６を基準に下部のガラス基板
１上には、走査信号電極１１と映像信号電極１２とがマ
トリックス状に形成され、その交点近傍に形成されたＴ
ＦＴを介してＩＴＯよりなる画素電極１４を駆動する。
液晶層５０６を挾んで対向する対向ガラス基板５０８上
にはＩＴＯよりなる対向電極５１０、及びカラーフィル
ター５０７，カラーフィルター保護膜５１１，遮光用ブ
ラックマトリックスパターンを形成する遮光膜５１２が
形成されている。偏光板５０５はそれぞれ一対のガラス
基板１，５０８の外側の表面に形成されている。
模式図を示す。液晶層５０６を基準に下部のガラス基板
１上には、走査信号電極１１と映像信号電極１２とがマ
トリックス状に形成され、その交点近傍に形成されたＴ
ＦＴを介してＩＴＯよりなる画素電極１４を駆動する。
液晶層５０６を挾んで対向する対向ガラス基板５０８上
にはＩＴＯよりなる対向電極５１０、及びカラーフィル
ター５０７，カラーフィルター保護膜５１１，遮光用ブ
ラックマトリックスパターンを形成する遮光膜５１２が
形成されている。偏光板５０５はそれぞれ一対のガラス
基板１，５０８の外側の表面に形成されている。
【００３３】液晶層５０６は液晶分子の向きを設定する
下部配向膜ＯＲＩ１と、上部配向膜ＯＲＩ２の間に封入
され、シール材（図示せず）によってシールされてい
る。下部配向膜ＯＲＩ１は、ガラス基板１側の保護膜２
３の上部に形成される。対向ガラス基板５０８の内側の
表面には、遮光膜５１２，カラーフィルター５０７，カ
ラーフィルター保護膜５１１，対向電極５１０および上
部配向膜ＯＲＩ２が順次積層して設けられている。
下部配向膜ＯＲＩ１と、上部配向膜ＯＲＩ２の間に封入
され、シール材（図示せず）によってシールされてい
る。下部配向膜ＯＲＩ１は、ガラス基板１側の保護膜２
３の上部に形成される。対向ガラス基板５０８の内側の
表面には、遮光膜５１２，カラーフィルター５０７，カ
ラーフィルター保護膜５１１，対向電極５１０および上
部配向膜ＯＲＩ２が順次積層して設けられている。
【００３４】この液晶表示装置はガラス基板１側と対向
ガラス基板５０８側の層を別々に形成し、その後上下ガ
ラス基板１，５０８を重ね合わせ、両者間に液晶５０６
を封入することによって組立られる。バックライトＢＬ
からの光の透過を画素電極１４部分で調節することによ
りＴＦＴ駆動型のカラー液晶表示装置が構成される。
ガラス基板５０８側の層を別々に形成し、その後上下ガ
ラス基板１，５０８を重ね合わせ、両者間に液晶５０６
を封入することによって組立られる。バックライトＢＬ
からの光の透過を画素電極１４部分で調節することによ
りＴＦＴ駆動型のカラー液晶表示装置が構成される。
【００３５】液晶層５０６を駆動するアクティブマトリ
ックス基板として、以上に述べたものを用いることによ
り、高性能な駆動回路をガラス基板上に集積することが
可能となるので、高精細，高画質の液晶表示装置を実現
できる。
ックス基板として、以上に述べたものを用いることによ
り、高性能な駆動回路をガラス基板上に集積することが
可能となるので、高精細，高画質の液晶表示装置を実現
できる。
【００３６】
【発明の効果】以上のように本発明によれば、要求され
る加工精度に応じて同一基板内で露光方法を使いわける
ことにより、同一基板上に加工精度の大きく異なる複数
のパターンを生産性を低下させることなく形成できる。
る加工精度に応じて同一基板内で露光方法を使いわける
ことにより、同一基板上に加工精度の大きく異なる複数
のパターンを生産性を低下させることなく形成できる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる液晶表示装置の製
造工程を示す斜視図。
造工程を示す斜視図。
【図２】本発明の実施の形態にかかる液晶表示装置の製
造工程を示す斜視図。
造工程を示す斜視図。
【図３】本発明の実施の形態にかかる液晶表示装置の製
造工程を示す斜視図。
造工程を示す斜視図。
【図４】本発明の実施の形態にかかる液晶表示装置の製
造工程を示す斜視図。
造工程を示す斜視図。
【図５】本発明の実施の形態にかかる液晶表示装置の製
造工程を示す斜視図。
造工程を示す斜視図。
【図６】本発明の実施の形態にかかる液晶表示装置の製
造工程を示す斜視図。
造工程を示す斜視図。
【図７】本発明の実施の形態にかかる周辺回路内蔵型Ｔ
ＦＴマトリックス基板全体の模式図。
ＦＴマトリックス基板全体の模式図。
【図８】本発明の実施の形態にかかる周辺回路内蔵型ア
クティブマトリックス基板内に形成されているＴＦＴの
断面模式図。
クティブマトリックス基板内に形成されているＴＦＴの
断面模式図。
【図９】本発明の実施の形態にかかる周辺回路内蔵型液
晶表示装置の断面模式図。
晶表示装置の断面模式図。
【図１０】本発明の実施の形態にかかる液晶表示装置の
製造工程に用いられる一括露光のためのマスクパター
ン。
製造工程に用いられる一括露光のためのマスクパター
ン。
【図１１】本発明の実施の形態にかかる液晶表示装置の
製造工程に用いられる縮小投影露光のためのマスクパタ
ーン。
製造工程に用いられる縮小投影露光のためのマスクパタ
ーン。
【図１２】本発明の実施の形態にかかる液晶表示装置の
製造工程により形成されたレジストパターン。
製造工程により形成されたレジストパターン。
１…ガラス基板、１０…Ｃｒ膜、１１…走査配線、１２
…信号配線、１３…ドレイン電極、１４…画素電極、１
５…外部接続端子群、２１…層間絶縁膜、２３…保護絶
縁膜、３０…poly−Ｓｉ膜、３１…ｎ+ 型poly−Ｓｉ
層、３２…ｐ+ 型poly−Ｓｉ層、ＰＲ…ホトレジスト、
ＵＶＬ…紫外光、５０…映像信号回路ブロック、５１…
走査信号回路ブロック、ＡＭＸ…ＴＦＴマトリックス、
５３…外部配線電極群、５４…接続配線部、１００，１
０１…ホトマスク、１１１…ゲート配線、１２１…ソー
ス電極、１３１…ドレイン電極、３１１…ｎ- 型poly−
Ｓｉ層、Ｌｇ１…ＴＦＴマトリックス部のＴＦＴのゲー
ト長、Ｌｇ２…映像信号回路および走査信号回路ブロッ
クのＴＦＴのゲート長、５０５…偏光板、５０６…液晶
層、５０８…対向ガラス基板、５０７…カラーフィルタ
ー、５１０…対向電極、５１１…カラーフィルター保護
膜、５１２…遮光膜、ＯＲＩ１，ＯＲＩ２…配向膜、Ｂ
Ｌ…バックライト。
…信号配線、１３…ドレイン電極、１４…画素電極、１
５…外部接続端子群、２１…層間絶縁膜、２３…保護絶
縁膜、３０…poly−Ｓｉ膜、３１…ｎ+ 型poly−Ｓｉ
層、３２…ｐ+ 型poly−Ｓｉ層、ＰＲ…ホトレジスト、
ＵＶＬ…紫外光、５０…映像信号回路ブロック、５１…
走査信号回路ブロック、ＡＭＸ…ＴＦＴマトリックス、
５３…外部配線電極群、５４…接続配線部、１００，１
０１…ホトマスク、１１１…ゲート配線、１２１…ソー
ス電極、１３１…ドレイン電極、３１１…ｎ- 型poly−
Ｓｉ層、Ｌｇ１…ＴＦＴマトリックス部のＴＦＴのゲー
ト長、Ｌｇ２…映像信号回路および走査信号回路ブロッ
クのＴＦＴのゲート長、５０５…偏光板、５０６…液晶
層、５０８…対向ガラス基板、５０７…カラーフィルタ
ー、５１０…対向電極、５１１…カラーフィルター保護
膜、５１２…遮光膜、ＯＲＩ１，ＯＲＩ２…配向膜、Ｂ
Ｌ…バックライト。
Claims (5)
- 【請求項１】基板上に形成された薄膜上にホトレジスト
を形成する工程と、前記ホトレジストを所定のホトマス
クを用いて露光する工程と、前記露光されたホトレジス
トを現像し所定のホトレジストのパターンを形成する工
程とからなる写真蝕刻工程を少なくとも一回含む半導体
装置の製造方法において、一回の露光工程内で、基板上
の異なる領域を、縮尺比の異なる投影露光により露光す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】基板上に形成された複数の走査電極と、前
記走査電極に交差するように形成された複数の信号電極
と、前記複数の走査電極および信号電極に接続されマト
リックス状に形成された複数の薄膜トランジスタと、前
記薄膜トランジスタの各々に接続された画素駆動電極と
からなるＴＦＴアクティブマトリックスと、前記基板上
に形成された複数の薄膜トランジスタおよび配線からな
る駆動回路および制御回路とを具備した周辺回路内蔵型
アクティブマトリックス基板と、前記アクティブマトリ
ックス基板に対向する対向基板と、前記対向基板と前記
周辺回路内蔵型アクティブマトリックス基板とに挟持さ
れた液晶組成物から構成され、前記画素駆動電極により
前記液晶組成物を駆動する機能を有する液晶表示装置の
製造方法において、前記ＴＦＴアクティブマトリックス
を構成する走査電極，信号電極，画素駆動電極および薄
膜トランジスタを構成する部材のパターンと、前記駆動
回路および制御回路を構成する薄膜トランジスタおよび
配線を構成する部材のパターンを一回の写真蝕刻工程で
形成する際に、前記ＴＦＴアクティブマトリックス部分
と、前記駆動回路および制御回路部分のレジストパター
ンを縮尺の異なる投影露光法により形成することを特徴
とする液晶表示装置の製造方法。 - 【請求項３】請求項第２項記載の液晶表示装置の製造方
法において、前記ＴＦＴアクティブマトリックス部分の
ホトレジストパターンは、縮尺比１：１の投影露光法を
用いた一括露光により、前記駆動回路および制御回路部
分のレジストパターンは縮尺比ｎ：１（ｎ＞１）の縮小
投影露光法を用いたステップアンドリピート露光法によ
り夫々形成することを特徴とする液晶表示装置の製造方
法。 - 【請求項４】基板上に形成された複数の走査電極と、前
記走査電極に交差するように形成された複数の信号電極
と、前記複数の走査電極および信号電極に接続されマト
リックス状に形成された複数の薄膜トランジスタと、前
記薄膜トランジスタの各々に接続された画素駆動電極と
からなるＴＦＴアクティブマトリックスと、前記基板上
に形成された複数の薄膜トランジスタおよび配線からな
る駆動回路および制御回路とを具備した周辺回路内蔵型
アクティブマトリックス基板と、前記アクティブマトリ
ックス基板に対向する対向基板と、前記対向基板と前記
周辺回路内蔵型アクティブマトリックス基板とに挟持さ
れた液晶組成物から構成され、前記画素駆動電極により
前記液晶組成物を駆動する機能を有する液晶表示装置に
おいて、前記駆動回路または制御回路は複数の回路ブロ
ックの繰り返しと、前記複数の回路ブロック間を接続す
る接続配線とから構成されることを特徴とする液晶表示
装置。 - 【請求項５】請求項第２項記載の液晶表示装置の製造方
法において、請求項第４項記載の駆動回路または制御回
路を構成する複数の回路ブロックを縮尺比ｎ：１（ｎ＞
１）の縮小投影露光法を用いたステップアンドリピート
露光法により形成し、請求項第４項記載の駆動回路また
は制御回路を構成する複数の回路ブロックを接続する接
続配線および前記ＴＦＴアクティブマトリックス部分
は、縮尺比１：１の投影露光法を用いた一括露光により
形成することを特徴とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263252A JPH11102073A (ja) | 1997-09-29 | 1997-09-29 | 半導体装置ならびに液晶表示装置の製造方法および液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263252A JPH11102073A (ja) | 1997-09-29 | 1997-09-29 | 半導体装置ならびに液晶表示装置の製造方法および液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11102073A true JPH11102073A (ja) | 1999-04-13 |
Family
ID=17386894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9263252A Pending JPH11102073A (ja) | 1997-09-29 | 1997-09-29 | 半導体装置ならびに液晶表示装置の製造方法および液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11102073A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005018074A (ja) * | 2003-06-27 | 2005-01-20 | Samsung Electronics Co Ltd | 露光方法及びこれを用いる液晶表示装置用薄膜トランジスタ基板の製造方法 |
| JP2014074904A (ja) * | 2012-09-17 | 2014-04-24 | Citizen Finetech Miyota Co Ltd | 液晶表示装置及びその製造方法 |
-
1997
- 1997-09-29 JP JP9263252A patent/JPH11102073A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005018074A (ja) * | 2003-06-27 | 2005-01-20 | Samsung Electronics Co Ltd | 露光方法及びこれを用いる液晶表示装置用薄膜トランジスタ基板の製造方法 |
| JP2014074904A (ja) * | 2012-09-17 | 2014-04-24 | Citizen Finetech Miyota Co Ltd | 液晶表示装置及びその製造方法 |
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