JPH1097424A - スーパースカラープロセッサの中央処理ユニット - Google Patents
スーパースカラープロセッサの中央処理ユニットInfo
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- JPH1097424A JPH1097424A JP9151738A JP15173897A JPH1097424A JP H1097424 A JPH1097424 A JP H1097424A JP 9151738 A JP9151738 A JP 9151738A JP 15173897 A JP15173897 A JP 15173897A JP H1097424 A JPH1097424 A JP H1097424A
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- 239000013598 vector Substances 0.000 claims 3
- 230000006870 function Effects 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 10
- 238000013459 approach Methods 0.000 description 8
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- 238000010586 diagram Methods 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/3853—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution of compound instructions
-
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Abstract
(57)【要約】
【課題】 リソース及びデータの完全性の解析を１つ
のプロセッササイクル内で行うようにし、さらに並列処
理化を進めることを目的とする。 【解決手段】 スーパースカラープロセッサの中央処
理ユニットであって、各々が命令を実行するように適合
された複数の関数ユニット（１０１〜１０８）と、複数
のパイプラインステージを含み、かつ各プロセッササイ
クルで複数の命令を受け取るグループ化論理回路（１０
９）であって、前記グループ化論理回路が、前記機能的
ユニットの１つよって実行されるべき前記命令の各々を
ディスパッチする、前記グループ化論理回路（１０９）
とを有する。
のプロセッササイクル内で行うようにし、さらに並列処
理化を進めることを目的とする。 【解決手段】 スーパースカラープロセッサの中央処
理ユニットであって、各々が命令を実行するように適合
された複数の関数ユニット（１０１〜１０８）と、複数
のパイプラインステージを含み、かつ各プロセッササイ
クルで複数の命令を受け取るグループ化論理回路（１０
９）であって、前記グループ化論理回路が、前記機能的
ユニットの１つよって実行されるべき前記命令の各々を
ディスパッチする、前記グループ化論理回路（１０９）
とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータアー
キテクチャに関し、より詳しくはスーパースカラープロ
セッサの中央処理ユニットに関する。
キテクチャに関し、より詳しくはスーパースカラープロ
セッサの中央処理ユニットに関する。
【０００２】
【従来の技術】並列処理は、現代のコンピュータの構成
に於いて非常に発展してきた。このような構成のうち
で、２つの異なるアーキテクチャが知られており、各
々、ＶＬＩＷアーキテクチャと、スーパースカラーアー
キテクチャとして知られている。スーパースカラープロ
セッサは、同時に１つもしくはそれ以上の命令をディス
パッチすることのできるコンピュータである。そのよう
なプロセッサは、通常、ディスパッチされた命令を別個
に実行することのできる複数の機能的なユニットを含ん
でいる。そのようなプロセッサでは、制御論理回路が、
「グループ化ロジック」回路として知られており、この
制御論理回路が、特定のリソースの配置及びデータの従
属性（ｄｅｐｅｎｄｅｎｃｙ）の制約に基づいて、命令
（命令グループ）がディスパッチされるか否かを決定す
る。コンピュータの設計者の仕事は、利用できるリソー
スを最適に用いる命令グループをディスパッチするよう
に、そのような制約をダイナミックに評価することので
きるグループ化ロジック回路を提供することである。す
なわち、１つのフローティングポイント乗算ユニットを
有するコンピュータでは、リソースの配置の制約は、１
つのフローティングポイント乗算命令しか、任意の与え
られたプロセッササイクルの間に、ディスパッチされな
いということである。このプロセッササイクルは、プロ
セッサのパイプラインされたユニットに対する基本的な
タイミングの単位であり、通常は、ＣＰＵクロックのク
ロック周期である。データの従属性の制約のある例は、
「書き込み後の読み出し（ｒｅａｄ−ａｆｔｅｒ−ｗｒ
ｉｔｅ）」ハザードを回避するということである。この
制約によって、以前にディスパッチされしかもまだリタ
イヤしていない書き込み命令の宛先であるレジスタから
のオペランドを必要とする命令を、ディスパッチするこ
とが防止される。
に於いて非常に発展してきた。このような構成のうち
で、２つの異なるアーキテクチャが知られており、各
々、ＶＬＩＷアーキテクチャと、スーパースカラーアー
キテクチャとして知られている。スーパースカラープロ
セッサは、同時に１つもしくはそれ以上の命令をディス
パッチすることのできるコンピュータである。そのよう
なプロセッサは、通常、ディスパッチされた命令を別個
に実行することのできる複数の機能的なユニットを含ん
でいる。そのようなプロセッサでは、制御論理回路が、
「グループ化ロジック」回路として知られており、この
制御論理回路が、特定のリソースの配置及びデータの従
属性（ｄｅｐｅｎｄｅｎｃｙ）の制約に基づいて、命令
（命令グループ）がディスパッチされるか否かを決定す
る。コンピュータの設計者の仕事は、利用できるリソー
スを最適に用いる命令グループをディスパッチするよう
に、そのような制約をダイナミックに評価することので
きるグループ化ロジック回路を提供することである。す
なわち、１つのフローティングポイント乗算ユニットを
有するコンピュータでは、リソースの配置の制約は、１
つのフローティングポイント乗算命令しか、任意の与え
られたプロセッササイクルの間に、ディスパッチされな
いということである。このプロセッササイクルは、プロ
セッサのパイプラインされたユニットに対する基本的な
タイミングの単位であり、通常は、ＣＰＵクロックのク
ロック周期である。データの従属性の制約のある例は、
「書き込み後の読み出し（ｒｅａｄ−ａｆｔｅｒ−ｗｒ
ｉｔｅ）」ハザードを回避するということである。この
制約によって、以前にディスパッチされしかもまだリタ
イヤしていない書き込み命令の宛先であるレジスタから
のオペランドを必要とする命令を、ディスパッチするこ
とが防止される。
【０００３】スーパースカラープロセッサとは異なり、
ＶＬＩＷプロセッサでは、実行時間中にシステムのリソ
ースをダイナミックに配置することはない。そのかわ
り、リソースの配置とデータの従属性の解析は、プログ
ラムのコンパイルの間に実行される。ＶＬＩＷプロセッ
サは、長い命令ワードをデコードして、様々な独立した
関数ユニットを動作させるための制御情報を出力する。
コンパイラの仕事は、デコードされたときにコンピュー
タの並列化されたハードウェア内に於けるプログラム固
有の並列化を効率よく活用することのできる命令のシー
ケンスを発生させることによって、プログラムの性能を
最適化することである。ハードウェアには、命令のシー
ケンス及びディスパッチに対する制御は与えられていな
い。
ＶＬＩＷプロセッサでは、実行時間中にシステムのリソ
ースをダイナミックに配置することはない。そのかわ
り、リソースの配置とデータの従属性の解析は、プログ
ラムのコンパイルの間に実行される。ＶＬＩＷプロセッ
サは、長い命令ワードをデコードして、様々な独立した
関数ユニットを動作させるための制御情報を出力する。
コンパイラの仕事は、デコードされたときにコンピュー
タの並列化されたハードウェア内に於けるプログラム固
有の並列化を効率よく活用することのできる命令のシー
ケンスを発生させることによって、プログラムの性能を
最適化することである。ハードウェアには、命令のシー
ケンス及びディスパッチに対する制御は与えられていな
い。
【０００４】しかしながら、ＶＬＩＷコンピュータは、
命令実行中に各マシーンに対してそのプログラムを再コ
ンパイル（ｒｅｃｏｍｐｉｌｅ）しなければならないと
いう重大な欠点を有する。そのような再コンパイルは、
各マシーンによって必要とされる制御情報が命令ワード
内にデコードされているために、必要とされる。一方、
スーパースカラーコンピュータは、既存の実行可能プロ
グラム（すなわち「バイナリ」）を実行できるように設
定されている。スーパスカラコンピュータでは、既存の
実行可能なプログラムの命令は、実行時間中に、コンピ
ュータの特定のリソースの利用可能性と、データの完全
性の要求とに基づいて、コンピュータによってディスパ
ッチされる。コンピュータの利用者の立場から見れば、
既存のバイナリには大きな資本が投下されているので、
新たなバイナリをコピーするための費用を必要とせず
に、性能を高めることができるということが、重要な利
点である。
命令実行中に各マシーンに対してそのプログラムを再コ
ンパイル（ｒｅｃｏｍｐｉｌｅ）しなければならないと
いう重大な欠点を有する。そのような再コンパイルは、
各マシーンによって必要とされる制御情報が命令ワード
内にデコードされているために、必要とされる。一方、
スーパースカラーコンピュータは、既存の実行可能プロ
グラム（すなわち「バイナリ」）を実行できるように設
定されている。スーパスカラコンピュータでは、既存の
実行可能なプログラムの命令は、実行時間中に、コンピ
ュータの特定のリソースの利用可能性と、データの完全
性の要求とに基づいて、コンピュータによってディスパ
ッチされる。コンピュータの利用者の立場から見れば、
既存のバイナリには大きな資本が投下されているので、
新たなバイナリをコピーするための費用を必要とせず
に、性能を高めることができるということが、重要な利
点である。
【０００５】従来技術では、与えられたプロセッササイ
クルの命令グループ内に含まれるべき命令を決定するた
めに、スーパースカラーコンピュータが、直前のプロセ
ッササイクルでリソースの配置及びデータの従属性のチ
ェック作業を実行する。このような方法に於いては、コ
ンピューターの設計者は、そのようなリソースの配置及
びデータの従属性のチェック作業が、そのプロセッササ
イクル内で確実に完了するようにしなければならない。
別個に実行される関数ユニットの個数が増加するにつれ
て、そのようなリソースの配置及びデータの従属性のチ
ェック作業は、比例関係以上に急速に増加する。したが
って、スーパースカラーコンピュータの構成では、リソ
ース及びデータの完全性の解析を１つのプロセッササイ
クル内で行うことができるか否かが、さらに並列処理化
を進めることができるか否かを限定する１つの要因とな
っている。
クルの命令グループ内に含まれるべき命令を決定するた
めに、スーパースカラーコンピュータが、直前のプロセ
ッササイクルでリソースの配置及びデータの従属性のチ
ェック作業を実行する。このような方法に於いては、コ
ンピューターの設計者は、そのようなリソースの配置及
びデータの従属性のチェック作業が、そのプロセッササ
イクル内で確実に完了するようにしなければならない。
別個に実行される関数ユニットの個数が増加するにつれ
て、そのようなリソースの配置及びデータの従属性のチ
ェック作業は、比例関係以上に急速に増加する。したが
って、スーパースカラーコンピュータの構成では、リソ
ース及びデータの完全性の解析を１つのプロセッササイ
クル内で行うことができるか否かが、さらに並列処理化
を進めることができるか否かを限定する１つの要因とな
っている。
【０００６】
【発明が解決しようとする課題】本発明の目的は、リソ
ース及びデータの完全性の解析を１つのプロセッササイ
クル内で行うようにすることで、さらに並列処理化を進
めることである。
ース及びデータの完全性の解析を１つのプロセッササイ
クル内で行うようにすることで、さらに並列処理化を進
めることである。
【０００７】
【課題を解決するための手段】本発明は、１つのプロセ
ッササイクルの間に同時にディスパッチできる命令を決
定するためのグループ化論理回路を含む。本発明の中央
処理ユニットは、そのようなグループ化論理回路と、各
々がそのグループ化論理回路によってディスパッチされ
た１つもしくは複数の指定された命令を実行できるよう
に適合された複数の関数ユニットを含む。このグループ
化論理回路は、複数のパイプラインステージを含み、リ
ソースの配置及びデータの従属性のチェックが、複数の
プロセッササイクルにわたって実行される。したがっ
て、本発明は、複数の命令を同時にディスパッチするこ
とを可能とし、一方グループ化論理回路の複雑さによる
中央処理ユニットのプロセッササイクルの期間の限定
を、回避する。
ッササイクルの間に同時にディスパッチできる命令を決
定するためのグループ化論理回路を含む。本発明の中央
処理ユニットは、そのようなグループ化論理回路と、各
々がそのグループ化論理回路によってディスパッチされ
た１つもしくは複数の指定された命令を実行できるよう
に適合された複数の関数ユニットを含む。このグループ
化論理回路は、複数のパイプラインステージを含み、リ
ソースの配置及びデータの従属性のチェックが、複数の
プロセッササイクルにわたって実行される。したがっ
て、本発明は、複数の命令を同時にディスパッチするこ
とを可能とし、一方グループ化論理回路の複雑さによる
中央処理ユニットのプロセッササイクルの期間の限定
を、回避する。
【０００８】ある実施例では、グループ化論理回路は、
命令グループを受け取った直後にイントラグループ（ｉ
ｎｔｒａ−ｇｒｏｕｐ）のデータの従属性をチェックす
る。この実施例では、最初の（第１の）プロセッササイ
クルの間に受け取られた命令のグループ内の全ての命令
が、最初のプロセッササイクルに続くプロセッササイク
ルで受け取られた第２のグループの命令のいずれの命令
のよりも先にディスパッチされる。
命令グループを受け取った直後にイントラグループ（ｉ
ｎｔｒａ−ｇｒｏｕｐ）のデータの従属性をチェックす
る。この実施例では、最初の（第１の）プロセッササイ
クルの間に受け取られた命令のグループ内の全ての命令
が、最初のプロセッササイクルに続くプロセッササイク
ルで受け取られた第２のグループの命令のいずれの命令
のよりも先にディスパッチされる。
【０００９】本発明は、添付の図面を参照しながら行わ
れる以下の詳細な説明によってよりよく理解される。
れる以下の詳細な説明によってよりよく理解される。
【００１０】
【発明の実施の形態】本発明のある実施例が、図１のブ
ロック図に例示されており、この図には、本発明の１つ
の例としての４ウェイ・スーパースカラープロセッサの
中央処理ユニット（ＣＰＵ）１００が表されている。こ
の４ウェイ・スーパースカラープロセッサは、プロセッ
ササイクルごとに、４つまでの命令を、フェチ（ｆｅｔ
ｃｈ）し、ディスパッチ（ｄｉｓｐａｔｃｈ）し、実行
（ｅｘｅｃｕｔｅ）し、かつリタイア（ｒｅｔｉｒｅ）
する。図１に表されているように、中央処理ユニット１
００は、２つの算術論理演算ユニット１０１及び１０２
と、ロード／記憶ユニット１０３（９層ロードバッファ
１０４と８層記憶バッファ１０５とを含む）と、フロー
ティングポイント加算器１０６と、浮動小数点乗算器１
０７と、浮動小数点除算器１０８とを含む。この実施例
は、グループ化論理回路１０９は、１プロセッササイク
ルごとに４つまでの命令をディスパッチする。完了ユニ
ット１１０は、命令が完了するとその命令をリタイアす
る。レジスタファイル（図示されていない）は、複数の
整数レジスタ及び浮動小数点レジスタを含み、オペラン
ドのフェッチもしくは結果のライトバックの間にこのレ
ジスタファイルをアクセスする関数ユニットが競合する
ことを防止するための十分な数のポートが設けられてい
る。更に、この実施例では、ローディングは非ブロック
形式で行われ、すなわち、ＣＰＵ１００は、１つもしく
は複数のディスパッチされたロード命令が完了していな
い場合でも実行を続ける。ロード命令のデータが主メモ
リから戻されたとき、これらのデータは第２レベルのキ
ャッシュメモリ内に記憶されるようにパイプライン形式
に配置されることができる。この実施例では、浮動小数
点加算器１０６と浮動小数点乗算器１０７は、各々、４
ステージパイプラインを有する。同様に、ロード／記憶
ユニット１０３は、２ステージパイプラインを有する。
パイプライン形式ではないが、浮動小数点除算器１０８
は、１命令あたり複数のプロセッササイクルを必要とす
る。
ロック図に例示されており、この図には、本発明の１つ
の例としての４ウェイ・スーパースカラープロセッサの
中央処理ユニット（ＣＰＵ）１００が表されている。こ
の４ウェイ・スーパースカラープロセッサは、プロセッ
ササイクルごとに、４つまでの命令を、フェチ（ｆｅｔ
ｃｈ）し、ディスパッチ（ｄｉｓｐａｔｃｈ）し、実行
（ｅｘｅｃｕｔｅ）し、かつリタイア（ｒｅｔｉｒｅ）
する。図１に表されているように、中央処理ユニット１
００は、２つの算術論理演算ユニット１０１及び１０２
と、ロード／記憶ユニット１０３（９層ロードバッファ
１０４と８層記憶バッファ１０５とを含む）と、フロー
ティングポイント加算器１０６と、浮動小数点乗算器１
０７と、浮動小数点除算器１０８とを含む。この実施例
は、グループ化論理回路１０９は、１プロセッササイク
ルごとに４つまでの命令をディスパッチする。完了ユニ
ット１１０は、命令が完了するとその命令をリタイアす
る。レジスタファイル（図示されていない）は、複数の
整数レジスタ及び浮動小数点レジスタを含み、オペラン
ドのフェッチもしくは結果のライトバックの間にこのレ
ジスタファイルをアクセスする関数ユニットが競合する
ことを防止するための十分な数のポートが設けられてい
る。更に、この実施例では、ローディングは非ブロック
形式で行われ、すなわち、ＣＰＵ１００は、１つもしく
は複数のディスパッチされたロード命令が完了していな
い場合でも実行を続ける。ロード命令のデータが主メモ
リから戻されたとき、これらのデータは第２レベルのキ
ャッシュメモリ内に記憶されるようにパイプライン形式
に配置されることができる。この実施例では、浮動小数
点加算器１０６と浮動小数点乗算器１０７は、各々、４
ステージパイプラインを有する。同様に、ロード／記憶
ユニット１０３は、２ステージパイプラインを有する。
パイプライン形式ではないが、浮動小数点除算器１０８
は、１命令あたり複数のプロセッササイクルを必要とす
る。
【００１１】以下の説明を明瞭にするために、グループ
化論理１０９に関連するＣＰＵ１００の状態は、以下に
説明される状態変数Ｓ（Ｐ）によって表される。もちろ
ん、ＣＰＵ１００の状態は他の変数をも含み、これら他
の変数には、そのプロセッサの状態ワードに含まれるも
のがある。当業者には、プロセッサの状態の使用及び実
施が容易に理解される。すなわち、時刻ｔでのＣＰＵ１
００の状態Ｓ（ｔ）は、次の式によって表される。 Ｓ（ｔ）＝｛ＡＬＵ１（ｔ），ＡＬＵ２（ｔ），ＬＳ（ｔ），ＬＢ（ｔ），ＳＢ （ｔ），ＦＡ（ｔ），ＦＭ（ｔ），ＦＳＤ（ｔ）｝（式１）
化論理１０９に関連するＣＰＵ１００の状態は、以下に
説明される状態変数Ｓ（Ｐ）によって表される。もちろ
ん、ＣＰＵ１００の状態は他の変数をも含み、これら他
の変数には、そのプロセッサの状態ワードに含まれるも
のがある。当業者には、プロセッサの状態の使用及び実
施が容易に理解される。すなわち、時刻ｔでのＣＰＵ１
００の状態Ｓ（ｔ）は、次の式によって表される。 Ｓ（ｔ）＝｛ＡＬＵ１（ｔ），ＡＬＵ２（ｔ），ＬＳ（ｔ），ＬＢ（ｔ），ＳＢ （ｔ），ＦＡ（ｔ），ＦＭ（ｔ），ＦＳＤ（ｔ）｝（式１）
【００１２】ここで、ＡＬＵ１（ｔ）とＡＬＵ２（ｔ）
は、各々、時刻ｔでの算術論理演算ユニット１０１と１
０２の状態であり、ＬＳ（ｔ）とＬＢ（ｔ）は、各々、
時刻ｔでの記憶バッファ１０５とロードバッファ１０４
の状態であり、ＦＡ（ｔ）、ＦＭ（ｔ）、及びＦＤＳ
（ｔ）は、各々、時刻ｔでの浮動小数点加算器１０６、
浮動小数点乗算器１０７、及び浮動小数点除算器１０８
の状態である。
は、各々、時刻ｔでの算術論理演算ユニット１０１と１
０２の状態であり、ＬＳ（ｔ）とＬＢ（ｔ）は、各々、
時刻ｔでの記憶バッファ１０５とロードバッファ１０４
の状態であり、ＦＡ（ｔ）、ＦＭ（ｔ）、及びＦＤＳ
（ｔ）は、各々、時刻ｔでの浮動小数点加算器１０６、
浮動小数点乗算器１０７、及び浮動小数点除算器１０８
の状態である。
【００１３】任意の時刻で、各関数ユニットの状態は、
ソースレジスタと、その関数ユニットにディスパッチさ
れかつまだリタイアされていない命令によって指定され
た宛先レジスタとによって表される。すなわち、 ＡＬＵ１＝｛ＡＬＵ１．ｒｓ１（ｔ），ＡＬＵ１．ｒｓ２（ｔ），ＡＬＵ１．ｒ ｄ（ｔ）｝（式２）
ソースレジスタと、その関数ユニットにディスパッチさ
れかつまだリタイアされていない命令によって指定され
た宛先レジスタとによって表される。すなわち、 ＡＬＵ１＝｛ＡＬＵ１．ｒｓ１（ｔ），ＡＬＵ１．ｒｓ２（ｔ），ＡＬＵ１．ｒ ｄ（ｔ）｝（式２）
【００１４】ここで、ｒｓ１（ｔ）、ｒｓ２（ｔ）、及
びｒｄ（ｔ）は、各々、第１ソースレジスタと、第２ソ
ースレジスタと、時刻ｔで算術論理演算ユニット１０１
内で実行されている命令の宛先レジスタとを表してい
る。
びｒｄ（ｔ）は、各々、第１ソースレジスタと、第２ソ
ースレジスタと、時刻ｔで算術論理演算ユニット１０１
内で実行されている命令の宛先レジスタとを表してい
る。
【００１５】同様に、算術論理演算ユニット１０２の状
態は、以下のように定義される。 ＡＬＵ２＝｛ＡＬＵ２．ｒｓ１（ｔ），ＡＬＵ２．ｒｓ２（ｔ），ＡＬＵ２．ｒ ｄ（ｔ）｝（式３）
態は、以下のように定義される。 ＡＬＵ２＝｛ＡＬＵ２．ｒｓ１（ｔ），ＡＬＵ２．ｒｓ２（ｔ），ＡＬＵ２．ｒ ｄ（ｔ）｝（式３）
【００１６】浮動小数点加算器１０６のようなパイプラ
インされた関数ユニットに対しては、その状態は、ソー
スレジスタ、及び各々がパイプラインされた命令の宛先
レジスタからなり、比較的複雑である。すなわち、パイ
プラインされたユニット、すなわち、ロード／記憶ユニ
ット１０３、ロードバッファ１０４，記憶バッファ１０
５、浮動小数点加算器１０６、及び浮動小数点乗算器１
０７に対して、それらの各々の時刻ｔでの状態、ＬＳ
（ｔ）、ＬＢ（ｔ）、ＳＢ（ｔ）、ＦＡ（ｔ）、及びＦ
Ｍ（ｔ）は、各々次のように表される。 ＬＳ＝｛ＬＳ．ｒｓ１ｉ（ｔ），ＬＳ．ｒｓ２ｉ（ｔ），ＬＳ．ｒｄｉ（ｔ）｝ （ここで、ｉ＝｛１，２｝）（式４） ＬＢ＝｛ＬＢ．ｒｓ１ｉ（ｔ），ＬＢ．ｒｓ２ｉ（ｔ），ＬＢ．ｒｄｉ（ｔ）｝ （ここで、ｉ＝｛１，２，．．．，９｝）（式５） ＳＢ＝｛ＳＢ．ｒｓ１ｉ（ｔ），ＳＢ．ｒｓ２ｉ（ｔ），ＳＢ．ｒｄｉ（ｔ）｝ （ここで、ｉ＝｛１，２，．．．，８｝）（式６） ＦＡ＝｛ＦＡ．ｒｓ１ｉ（ｔ），ＦＡ．ｒｓ２ｉ（ｔ），ＦＡ．ｒｄｉ（ｔ）｝ （ここで、ｉ＝｛１，．．．，４｝）（式７） ＦＭ＝｛ＦＭ．ｒｓ１ｉ（ｔ），ＦＭ．ｒｓ２ｉ（ｔ），ＦＭ．ｒｄｉ（ｔ）｝ （ここで、ｉ＝｛１，．．．，４｝）（式８）
インされた関数ユニットに対しては、その状態は、ソー
スレジスタ、及び各々がパイプラインされた命令の宛先
レジスタからなり、比較的複雑である。すなわち、パイ
プラインされたユニット、すなわち、ロード／記憶ユニ
ット１０３、ロードバッファ１０４，記憶バッファ１０
５、浮動小数点加算器１０６、及び浮動小数点乗算器１
０７に対して、それらの各々の時刻ｔでの状態、ＬＳ
（ｔ）、ＬＢ（ｔ）、ＳＢ（ｔ）、ＦＡ（ｔ）、及びＦ
Ｍ（ｔ）は、各々次のように表される。 ＬＳ＝｛ＬＳ．ｒｓ１ｉ（ｔ），ＬＳ．ｒｓ２ｉ（ｔ），ＬＳ．ｒｄｉ（ｔ）｝ （ここで、ｉ＝｛１，２｝）（式４） ＬＢ＝｛ＬＢ．ｒｓ１ｉ（ｔ），ＬＢ．ｒｓ２ｉ（ｔ），ＬＢ．ｒｄｉ（ｔ）｝ （ここで、ｉ＝｛１，２，．．．，９｝）（式５） ＳＢ＝｛ＳＢ．ｒｓ１ｉ（ｔ），ＳＢ．ｒｓ２ｉ（ｔ），ＳＢ．ｒｄｉ（ｔ）｝ （ここで、ｉ＝｛１，２，．．．，８｝）（式６） ＦＡ＝｛ＦＡ．ｒｓ１ｉ（ｔ），ＦＡ．ｒｓ２ｉ（ｔ），ＦＡ．ｒｄｉ（ｔ）｝ （ここで、ｉ＝｛１，．．．，４｝）（式７） ＦＭ＝｛ＦＭ．ｒｓ１ｉ（ｔ），ＦＭ．ｒｓ２ｉ（ｔ），ＦＭ．ｒｄｉ（ｔ）｝ （ここで、ｉ＝｛１，．．．，４｝）（式８）
【００１７】最後に、浮動小数点除算器１０８の状態Ｆ
ＳＤ（ｔ）は、以下の式によって表される。 ＦＤＳ＝｛ＦＤＳ．ｒｓ１ｉ（ｔ），ＦＤＳ．ｒｓ２ｉ（ｔ），ＦＤＳ．ｒｄｉ （ｔ）｝（式９）
ＳＤ（ｔ）は、以下の式によって表される。 ＦＤＳ＝｛ＦＤＳ．ｒｓ１ｉ（ｔ），ＦＤＳ．ｒｓ２ｉ（ｔ），ＦＤＳ．ｒｄｉ （ｔ）｝（式９）
【００１８】状態変数Ｓ（ｔ）は、集中化された配置も
しくは分散化された配置のいずれかで、１つのレジスタ
もしくは内容参照可能メモリなどの記憶素子によって表
すことができる。例えば、分散化された配置では、ある
与えられた関数ユニットに関する状態Ｓ（ｔ）の一部
が、その関数ユニットの制御論理によって実施される。
しくは分散化された配置のいずれかで、１つのレジスタ
もしくは内容参照可能メモリなどの記憶素子によって表
すことができる。例えば、分散化された配置では、ある
与えられた関数ユニットに関する状態Ｓ（ｔ）の一部
が、その関数ユニットの制御論理によって実施される。
【００１９】従来技術では、グループ化論理回路は、時
刻ｔでの現在の状態Ｓ（ｔ）から、時刻（ｔ＋１）での
次のプロセッササイクルの命令をディスパッチするため
に必要な情報を含む次の状態Ｓ（ｔ＋１）を求める。例
えば、書き込み後の読み出しハザードを回避するため
に、グループ化論理回路は、次の状態Ｓ（ｔ＋１）か
ら、完了したばかりの命令の結果を記憶するために指定
されたレジスタからフェッチされるオペランドを含む命
令を除外する。他の例では、グループ化論理回路は、状
態Ｓ（ｔ＋１）の中に、ただ１つの浮動小数点「ＡＤ
Ｄ」命令を各プロセッササイクルごとに含み、その理由
はただ１つの浮動小数点加算器（すなわち、浮動小数点
加算機１０６）のみが利用できるからである。上述され
たように、複雑さが増すにしたがって、グループ化論理
回路を通して伝達されるために必要な時間が、プロセッ
ササイクルに対する臨界的なパスとなりえる。すなわ
ち、本発明に基づけば、グループ化論理回路１０９は、
τプロセッササイクルにわたって、現在の状態Ｓ（ｔ）
に基づく将来の状態Ｓ（ｔ＋τ）を伝達するためにパイ
プラインされている。この将来の状態Ｓ（ｔ＋τ）は、
時刻（ｔ＋τ）でのディスパッチを行うための命令グル
ープを決定する。パイプライングループ化ロジック１０
９は、以下に例示されるように、（１）状態Ｓ（ｔ＋
τ）が十分な確度で状態Ｓ（ｔ）の対応する値から求め
られること、及び、（２）その値が正確には予測されな
い状態変数に対して、状態Ｓ（ｔ＋τ）の全ての可能な
結果を提供すること、及び性能に関するわずかな不利を
伴って伝統的なアプローチを（すなわち、そのような命
令がディスパッチされていた可能性のある場合に、その
命令をディスパッチしないこと）を用いることが、比較
的容易であるということ、により実現可能である。
刻ｔでの現在の状態Ｓ（ｔ）から、時刻（ｔ＋１）での
次のプロセッササイクルの命令をディスパッチするため
に必要な情報を含む次の状態Ｓ（ｔ＋１）を求める。例
えば、書き込み後の読み出しハザードを回避するため
に、グループ化論理回路は、次の状態Ｓ（ｔ＋１）か
ら、完了したばかりの命令の結果を記憶するために指定
されたレジスタからフェッチされるオペランドを含む命
令を除外する。他の例では、グループ化論理回路は、状
態Ｓ（ｔ＋１）の中に、ただ１つの浮動小数点「ＡＤ
Ｄ」命令を各プロセッササイクルごとに含み、その理由
はただ１つの浮動小数点加算器（すなわち、浮動小数点
加算機１０６）のみが利用できるからである。上述され
たように、複雑さが増すにしたがって、グループ化論理
回路を通して伝達されるために必要な時間が、プロセッ
ササイクルに対する臨界的なパスとなりえる。すなわ
ち、本発明に基づけば、グループ化論理回路１０９は、
τプロセッササイクルにわたって、現在の状態Ｓ（ｔ）
に基づく将来の状態Ｓ（ｔ＋τ）を伝達するためにパイ
プラインされている。この将来の状態Ｓ（ｔ＋τ）は、
時刻（ｔ＋τ）でのディスパッチを行うための命令グル
ープを決定する。パイプライングループ化ロジック１０
９は、以下に例示されるように、（１）状態Ｓ（ｔ＋
τ）が十分な確度で状態Ｓ（ｔ）の対応する値から求め
られること、及び、（２）その値が正確には予測されな
い状態変数に対して、状態Ｓ（ｔ＋τ）の全ての可能な
結果を提供すること、及び性能に関するわずかな不利を
伴って伝統的なアプローチを（すなわち、そのような命
令がディスパッチされていた可能性のある場合に、その
命令をディスパッチしないこと）を用いることが、比較
的容易であるということ、により実現可能である。
【００２０】状態Ｓ（ｔ＋τ）を予測する方法が以下に
説明される。以下の説明は、次の状態Ｓ（ｔ＋１）のほ
とんどの要素が、現在の状態Ｓ（ｔ）から正確に求めら
れ、状態Ｓ（ｔ）の残りの要素が、特定の非決定論的な
条件が適切に処理される場合に、適切に求められるとい
うことを説明する。帰納法を用いることによって、将来
の状態Ｓ（ｔ＋τ）が（ここでτは１より大きい数）が
同様に状態Ｓ（ｔ）から求められるということが表され
る。
説明される。以下の説明は、次の状態Ｓ（ｔ＋１）のほ
とんどの要素が、現在の状態Ｓ（ｔ）から正確に求めら
れ、状態Ｓ（ｔ）の残りの要素が、特定の非決定論的な
条件が適切に処理される場合に、適切に求められるとい
うことを説明する。帰納法を用いることによって、将来
の状態Ｓ（ｔ＋τ）が（ここでτは１より大きい数）が
同様に状態Ｓ（ｔ）から求められるということが表され
る。
【００２１】浮動小数点加算器１０６もしくは浮動小数
点乗算器１０７内の１つの命令が４つのプロセッササイ
クルの後に完了し、ロード／記憶ユニット１０３内の１
つの命令が２つのプロセッササイクルの後に完了するの
で、時刻（ｔ＋１）での状態ＦＡ、ＦＭ、及びＬＳは、
プロセッササイクルの直前の時刻ｔに於ける対応する状
態Ｓ（ｔ）から求めることができる。特に、時刻（ｔ＋
１）と時刻ｔとの間の、浮動小数点加算器１０６と、浮
動小数点乗算器１０７と、ロード／記憶ユニット１０３
との、各々のソースレジスタおよび宛先レジスタとの間
の関係は、以下の式で表される。 ｒｓ１ｉ（ｔ＋１）＝ｒｓ１（ｉ−１）（ｔ）（ここで、１＜ｉ≦ｋ）（式１０ ） ｒｓ２ｉ（ｔ＋１）＝ｒｓ２（ｉ−１）（ｔ）（ここで、１＜ｉ≦ｋ）（式１１ ） ｒｄｉ（ｔ＋１）＝ｒｄ（ｉ−１）（ｔ）（ここで、１＜ｉ≦ｋ（式１２）
点乗算器１０７内の１つの命令が４つのプロセッササイ
クルの後に完了し、ロード／記憶ユニット１０３内の１
つの命令が２つのプロセッササイクルの後に完了するの
で、時刻（ｔ＋１）での状態ＦＡ、ＦＭ、及びＬＳは、
プロセッササイクルの直前の時刻ｔに於ける対応する状
態Ｓ（ｔ）から求めることができる。特に、時刻（ｔ＋
１）と時刻ｔとの間の、浮動小数点加算器１０６と、浮
動小数点乗算器１０７と、ロード／記憶ユニット１０３
との、各々のソースレジスタおよび宛先レジスタとの間
の関係は、以下の式で表される。 ｒｓ１ｉ（ｔ＋１）＝ｒｓ１（ｉ−１）（ｔ）（ここで、１＜ｉ≦ｋ）（式１０ ） ｒｓ２ｉ（ｔ＋１）＝ｒｓ２（ｉ−１）（ｔ）（ここで、１＜ｉ≦ｋ）（式１１ ） ｒｄｉ（ｔ＋１）＝ｒｄ（ｉ−１）（ｔ）（ここで、１＜ｉ≦ｋ（式１２）
【００２２】ここで、ｋは、対応するパイプラインの深
さを表している。
さを表している。
【００２３】命令を実行するために必要とされる時間が
１プロセッササイクルを越える、浮動小数点除算器１０
８の状態ＦＳＤ（ｔ＋１）は、以下の式に表されるよう
に状態ＦＳＤ（ｔ）から求められる。 ＦＳＤ（ｔ＋１）＝ＦＳＤ（ｔ）（最後のステージ），又は＝０（それ以外の場 合）（式１３）
１プロセッササイクルを越える、浮動小数点除算器１０
８の状態ＦＳＤ（ｔ＋１）は、以下の式に表されるよう
に状態ＦＳＤ（ｔ）から求められる。 ＦＳＤ（ｔ＋１）＝ＦＳＤ（ｔ）（最後のステージ），又は＝０（それ以外の場 合）（式１３）
【００２４】浮動小数点除算器１０８がその最後の状態
にあるか否かは、浮動小数点除算器１０８の命令の実行
が開始されたために経過した複数のプロセッササイクル
の経緯（ｔｒａｃｋ）を保持するハードウェアカウンタ
もしくは状態レジスタから求められる。
にあるか否かは、浮動小数点除算器１０８の命令の実行
が開始されたために経過した複数のプロセッササイクル
の経緯（ｔｒａｃｋ）を保持するハードウェアカウンタ
もしくは状態レジスタから求められる。
【００２５】ロードバッファ１０４と記憶バッファ１０
５では、各々の待ち時間のヘッドに於ける継続中の読み
出しもしくは書き込み動作が１つのプロセッササイクル
内で完了する必要はないので、時刻（ｔ＋１）での状態
ＬＢ（ｔ＋１）は、時刻ｔでのすぐ前の状態ＬＢ（ｔ）
からは正確には求められない。しかしながら、状態ＬＢ
（ｔ＋１）は同じ状態にあるか、もしくは１ステージだ
けのパイプラインの動きを反映するので、状態ＬＢ（ｔ
＋１）を求める２つの方法が用いられる。第１の方法
は、伝統的なアプローチであり、ＬＢ（ｔ）と同様にＬ
Ｂ（ｔ＋１）を予測するものである。このアプローチで
は、ロードバッファ１０４が満たされた状態のとき、ロ
ードバッファ１０６のパイプラインが進行するまで、命
令はディスパッチされない。予測が正しくない場合、す
なわちロード命令が時刻ｔのプロセッササイクルの間に
完了した場合、この伝統的なアプローチは、１プロセッ
ササイクルの不利を導く。その理由はロード命令が時刻
（ｔ＋１）でディスパッチされるからである。代わり
に、２つの結果、すなわちロードバッファ１０４は１ス
テージ進み、ロードバッファ１０４が同じ状態に留まる
ことに対して、より攻撃的なアプローチが用いられる。
この攻撃的なアプローチでは、グループ化ロジック１０
９は、時刻（ｔ＋１）でロード命令が実際に完了したこ
とを表す制御信号によってイネーブルたとき、ロード命
令をディスパッチするよう準備が整っている。この攻撃
的な方法は、伝統的なアプローチよりも複雑な論理回路
を必要とする。
５では、各々の待ち時間のヘッドに於ける継続中の読み
出しもしくは書き込み動作が１つのプロセッササイクル
内で完了する必要はないので、時刻（ｔ＋１）での状態
ＬＢ（ｔ＋１）は、時刻ｔでのすぐ前の状態ＬＢ（ｔ）
からは正確には求められない。しかしながら、状態ＬＢ
（ｔ＋１）は同じ状態にあるか、もしくは１ステージだ
けのパイプラインの動きを反映するので、状態ＬＢ（ｔ
＋１）を求める２つの方法が用いられる。第１の方法
は、伝統的なアプローチであり、ＬＢ（ｔ）と同様にＬ
Ｂ（ｔ＋１）を予測するものである。このアプローチで
は、ロードバッファ１０４が満たされた状態のとき、ロ
ードバッファ１０６のパイプラインが進行するまで、命
令はディスパッチされない。予測が正しくない場合、す
なわちロード命令が時刻ｔのプロセッササイクルの間に
完了した場合、この伝統的なアプローチは、１プロセッ
ササイクルの不利を導く。その理由はロード命令が時刻
（ｔ＋１）でディスパッチされるからである。代わり
に、２つの結果、すなわちロードバッファ１０４は１ス
テージ進み、ロードバッファ１０４が同じ状態に留まる
ことに対して、より攻撃的なアプローチが用いられる。
この攻撃的なアプローチでは、グループ化ロジック１０
９は、時刻（ｔ＋１）でロード命令が実際に完了したこ
とを表す制御信号によってイネーブルたとき、ロード命
令をディスパッチするよう準備が整っている。この攻撃
的な方法は、伝統的なアプローチよりも複雑な論理回路
を必要とする。
【００２６】すなわち、当業者には、ＣＰＵ１００の状
態Ｓ（ｔ＋１）が状態Ｓ（ｔ）から予測されることがわ
かる。したがって、予測された状態Ｓ（ｔ＋１）に基づ
いて時刻（ｔ＋１）でディスパッチされる命令の個数と
命令の形式の両方（すなわち、時刻ｔ＋１での命令グル
ープ）が、時刻（ｔ＋１）での実際の状態ＳＡ（ｔ＋
１）に基づいて更に処理が行われた場合を前提として、
時刻ｔで状態Ｓ（ｔ）から求められる。
態Ｓ（ｔ＋１）が状態Ｓ（ｔ）から予測されることがわ
かる。したがって、予測された状態Ｓ（ｔ＋１）に基づ
いて時刻（ｔ＋１）でディスパッチされる命令の個数と
命令の形式の両方（すなわち、時刻ｔ＋１での命令グル
ープ）が、時刻（ｔ＋１）での実際の状態ＳＡ（ｔ＋
１）に基づいて更に処理が行われた場合を前提として、
時刻ｔで状態Ｓ（ｔ）から求められる。
【００２７】上述された方法は、時刻（ｔ＋τ）での状
態Ｓ（ｔ＋τ）を、時刻ｔでの状態Ｓ（ｔ）から求める
場合にも敷衍することができる。時刻（ｔ＋τ）での命
令グループは、時刻ｔと時刻（ｔ＋τ）との間の各命令
グループに対して、その命令グループからの全ての命令
が、次の命令グループからの任意の命令がディスパッチ
される前に、ディスパッチされる場合に（すなわち命令
グループがマージされない場合に）、時刻ｔから求めら
れる。
態Ｓ（ｔ＋τ）を、時刻ｔでの状態Ｓ（ｔ）から求める
場合にも敷衍することができる。時刻（ｔ＋τ）での命
令グループは、時刻ｔと時刻（ｔ＋τ）との間の各命令
グループに対して、その命令グループからの全ての命令
が、次の命令グループからの任意の命令がディスパッチ
される前に、ディスパッチされる場合に（すなわち命令
グループがマージされない場合に）、時刻ｔから求めら
れる。
【００２８】異なる命令グループからの命令はマージさ
れないので、イントラグループの従属性とインターグル
ープの従属性とは並列にチェックできる。命令は、命令
キャッシュメモリもしくは命令バッファからフェッチさ
れる。命令バッファは、好ましくは、命令キャッシュメ
モリに対する全てのアクセスが（例えば、分岐命令が）
整列しておらず、かつプログラムの基本的ブロック内の
複数のエントリーポイントが可能であるシステム内にあ
ることが好ましい。
れないので、イントラグループの従属性とインターグル
ープの従属性とは並列にチェックできる。命令は、命令
キャッシュメモリもしくは命令バッファからフェッチさ
れる。命令バッファは、好ましくは、命令キャッシュメ
モリに対する全てのアクセスが（例えば、分岐命令が）
整列しておらず、かつプログラムの基本的ブロック内の
複数のエントリーポイントが可能であるシステム内にあ
ることが好ましい。
【００２９】１つの命令グループに対する４つの候補命
令が特定されると、イントラグループのデータの従属性
のチェックが開始される。上述された命令グループのマ
ージに対する、すなわち、命令グループの命令の全てに
対する、次の命令グループがディスパッチされる前にデ
ィスパッチされなければならない、という制約のため
に、イントラグループの従属性のチェックはパイプライ
ン形式で行われる。すなわち、イントラグループの従属
性のチェックは、１プロセスサイクル以上にわたって行
われ、全てのインターグループの従属性のチェックは、
イントラグループの従属性のチェックとは別個に行われ
る。イントラグループの従属性のチェックのために、各
命令グループは以下の式で表される。 ＩｎｔｒａＳ（ｔ）＝｛ｒｓ１ｉ（ｔ），ｒｓ２ｉ（ｔ），ｒｄｉ（ｔ），ｒｅ ｓｉ（ｔ）｝（ここで、０≦ｉ＜Ｗ−１）（式１４）
令が特定されると、イントラグループのデータの従属性
のチェックが開始される。上述された命令グループのマ
ージに対する、すなわち、命令グループの命令の全てに
対する、次の命令グループがディスパッチされる前にデ
ィスパッチされなければならない、という制約のため
に、イントラグループの従属性のチェックはパイプライ
ン形式で行われる。すなわち、イントラグループの従属
性のチェックは、１プロセスサイクル以上にわたって行
われ、全てのインターグループの従属性のチェックは、
イントラグループの従属性のチェックとは別個に行われ
る。イントラグループの従属性のチェックのために、各
命令グループは以下の式で表される。 ＩｎｔｒａＳ（ｔ）＝｛ｒｓ１ｉ（ｔ），ｒｓ２ｉ（ｔ），ｒｄｉ（ｔ），ｒｅ ｓｉ（ｔ）｝（ここで、０≦ｉ＜Ｗ−１）（式１４）
【００３０】ここで、Ｗはマシンの幅であり、ｒｅｓｉ
は、命令Ｉのリソースの利用を表している。４ステージ
パイプライン２００の例が図２に表されている。図２で
は、命令グループが指定されるとすぐに、第１のステー
ジ２０１で、イントラグループの従属性のチェックが実
行される。その後、ステージ２０２では、命令グループ
内でのリソースの配置が決定される。ステージ２０３で
は、前の命令グループのリソースの配置を考慮に入れた
リソースの配置の決定が、ステージ２０１と２０２での
決定とともにマージされる。例えば、現在の命令グルー
プが浮動小数点除算器１０８に対して指定された命令を
含む場合、浮動小数点除算器１０８を用いる以前の命令
が、現在の命令グループがディスパッチされる時刻まで
に完了されていた場合に、ステージ２０３がこの時刻ま
でに求められる。最後に、ステージ２０４で、非決定論
的な条件が、例えば、記憶バッファ１０５での条件が考
慮される。ディスパッチ可能な命令が、ステージ２０４
の終わりでＣＰＵ１００内に与えられる。
は、命令Ｉのリソースの利用を表している。４ステージ
パイプライン２００の例が図２に表されている。図２で
は、命令グループが指定されるとすぐに、第１のステー
ジ２０１で、イントラグループの従属性のチェックが実
行される。その後、ステージ２０２では、命令グループ
内でのリソースの配置が決定される。ステージ２０３で
は、前の命令グループのリソースの配置を考慮に入れた
リソースの配置の決定が、ステージ２０１と２０２での
決定とともにマージされる。例えば、現在の命令グルー
プが浮動小数点除算器１０８に対して指定された命令を
含む場合、浮動小数点除算器１０８を用いる以前の命令
が、現在の命令グループがディスパッチされる時刻まで
に完了されていた場合に、ステージ２０３がこの時刻ま
でに求められる。最後に、ステージ２０４で、非決定論
的な条件が、例えば、記憶バッファ１０５での条件が考
慮される。ディスパッチ可能な命令が、ステージ２０４
の終わりでＣＰＵ１００内に与えられる。
【００３１】上述された説明は本発明のある例を表すも
のであり、限定を意図するものではない。本発明の技術
的視点を逸雑せずに、さまざまな変型及び変更が可能で
ある。本発明は添付の特許請求の範囲によって定義され
る。
のであり、限定を意図するものではない。本発明の技術
的視点を逸雑せずに、さまざまな変型及び変更が可能で
ある。本発明は添付の特許請求の範囲によって定義され
る。
【００３２】
【発明の効果】本発明によれば、リソース及びデータの
完全性の解析が１つのプロセッササイクル内で行われ、
並列処理化を促進される。
完全性の解析が１つのプロセッササイクル内で行われ、
並列処理化を促進される。
【図１】本発明の１つの例である４ウェイ・スーパース
カラープロセッサのＣＰＵ１００のブロック図。
カラープロセッサのＣＰＵ１００のブロック図。
【図２】図１の４ウェイ・スーパースカラープロセッサ
の４ステージパイプライン・グループ化論理回路１０９
の模式図。
の４ステージパイプライン・グループ化論理回路１０９
の模式図。
１０９ グループ化論理回路 １０３ ロード／記憶ユニット １０６ 浮動小数点加算器 １０７ 浮動小数点乗算器 １０８ 浮動小数点除算器 １１０ 完了ユニット
Claims (9)
- 【請求項１】 スーパースカラープロセッサの中央処
理ユニットであって、 各々が命令を実行するように適合された複数の関数ユニ
ットと、 複数のパイプラインステージを含み、かつ各プロセッサ
サイクルで複数の命令を受け取るグループ化論理回路で
あって、前記グループ化論理回路が、前記機能的ユニッ
トの１つよって実行されるべき前記命令の各々をディス
パッチする、前記グループ化論理回路とを有することを
特徴とするスーパースカラープロセッサの中央処理ユニ
ット。 - 【請求項２】 前記グループ化論理回路が、前記複数
の命令が同時にディスパッチできるか否かを求めるべ
く、前記複数の命令の間のデータの従属性をチェックす
ることを特徴とする請求項１に記載のスーパースカラー
プロセッサの中央処理ユニット。 - 【請求項３】 前記グループ化論理回路が、前記複数
の命令内でのリソースの競合に対するチェックを行うこ
とを特徴とする請求項１に記載のスーパースカラープロ
セッサの中央処理ユニット。 - 【請求項４】 前記グループ化論理回路は、１つのプ
ロセッササイクルでの命令グループと、１つ前のプロセ
ッササイクルで受け取られた複数の命令との間のデータ
の従属性をチェックすることを特徴とする請求項１に記
載のスーパースカラープロセッサの中央処理ユニット。 - 【請求項５】 前記中央処理ユニットの状態が、レジ
スタで表されており、 前記状態が、前記複数の命令内の命令の宛先レジスタの
表現を含むことを特徴とする請求項１に記載のスーパー
スカラープロセッサの中央処理ユニット。 - 【請求項６】 第１のプロセッササイクルの間に受け
取られた前記複数の命令の全ての命令が、前記第１のプ
ロセッササイクルに続くプロセッササイクルで受け取ら
れた第２の複数の命令の任意の命令のディスパッチの前
に、ディスパッチされることを特徴とする請求項１に記
載のスーパースカラープロセッサの中央処理ユニット。 - 【請求項７】 前記関数ユニットが、各プロセッササ
イクルで命令を受け取りかつ次のプロセッササイクルで
前記命令を完了することのできるパイプラインされた関
数ユニットを含むことを特徴とする請求項１に記載のス
ーパースカラープロセッサの中央処理ユニット。 - 【請求項８】 前記関数なユニットが、前記関数ユニ
ットによって実行される１つの命令を完了するために複
数のプロセッササイクルを必要とする関数ユニットを含
むことを特徴とする請求項１に記載のスーパースカラー
プロセッサの中央処理ユニット。 - 【請求項９】 前記グループ化論理回路が、第１のプ
ロセッササイクルのすぐ前の複数のプロセッササイクル
で受け取られた複数の命令に対して求められた複数の状
態ベクトルに基づいて、前記第１のプロセッササイクル
で受け取られた複数の命令に対する状態ベクトルを求
め、 前記プロセッササイクルの個数は、前記パイプラインの
ステージの個数と等しいことを特徴とする請求項１に記
載のスーパースカラープロセッサの中央処理ユニット。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/662,582 | 1996-06-11 | ||
| US08/662,582 US5958042A (en) | 1996-06-11 | 1996-06-11 | Grouping logic circuit in a pipelined superscalar processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1097424A true JPH1097424A (ja) | 1998-04-14 |
| JP3851707B2 JP3851707B2 (ja) | 2006-11-29 |
Family
ID=24658307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15173897A Expired - Lifetime JP3851707B2 (ja) | 1996-06-11 | 1997-06-10 | スーパースカラープロセッサの中央処理ユニット |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US5958042A (ja) |
| EP (1) | EP0813145B1 (ja) |
| JP (1) | JP3851707B2 (ja) |
| KR (1) | KR100616722B1 (ja) |
| DE (1) | DE69734303D1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE38599E1 (en) * | 1996-06-11 | 2004-09-21 | Sun Microsystems, Inc. | Pipelined instruction dispatch unit in a superscalar processor |
| US5958042A (en) | 1996-06-11 | 1999-09-28 | Sun Microsystems, Inc. | Grouping logic circuit in a pipelined superscalar processor |
| EP1050809A1 (en) * | 1999-05-03 | 2000-11-08 | STMicroelectronics SA | Computer instruction dependency |
| US6618802B1 (en) * | 1999-09-07 | 2003-09-09 | Hewlett-Packard Company, L.P. | Superscalar processing system and method for selectively stalling instructions within an issue group |
| US6651164B1 (en) * | 1999-10-14 | 2003-11-18 | Hewlett-Packard Development Company, L.P. | System and method for detecting an erroneous data hazard between instructions of an instruction group and resulting from a compiler grouping error |
| US6895497B2 (en) * | 2002-03-06 | 2005-05-17 | Hewlett-Packard Development Company, L.P. | Multidispatch CPU integrated circuit having virtualized and modular resources and adjustable dispatch priority |
| US7020765B2 (en) * | 2002-09-27 | 2006-03-28 | Lsi Logic Corporation | Marking queue for simultaneous execution of instructions in code block specified by conditional execution instruction |
| US20040128485A1 (en) * | 2002-12-27 | 2004-07-01 | Nelson Scott R. | Method for fusing instructions in a vector processor |
| US7191320B2 (en) * | 2003-02-11 | 2007-03-13 | Via Technologies, Inc. | Apparatus and method for performing a detached load operation in a pipeline microprocessor |
| US7237094B2 (en) * | 2004-10-14 | 2007-06-26 | International Business Machines Corporation | Instruction group formation and mechanism for SMT dispatch |
| US8327115B2 (en) | 2006-04-12 | 2012-12-04 | Soft Machines, Inc. | Plural matrices of execution units for processing matrices of row dependent instructions in single clock cycle in super or separate mode |
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