JPH1097309A - シーケンサのｉ／ｏ装置 - Google Patents
シーケンサのｉ／ｏ装置Info
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- JPH1097309A JPH1097309A JP8248250A JP24825096A JPH1097309A JP H1097309 A JPH1097309 A JP H1097309A JP 8248250 A JP8248250 A JP 8248250A JP 24825096 A JP24825096 A JP 24825096A JP H1097309 A JPH1097309 A JP H1097309A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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- G—PHYSICS
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
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Abstract
(57)【要約】
【課題】 シーケンサの制御点数を少なくすることなく
Ｉ／Ｏ接続部点数および配線を大幅に減少させうるシー
ケンサＩ／Ｏ装置を提供する。 【解決手段】 パラレルデータバス１２およびシリアル
ポート１４の間ではパラレル／シリアル変換部１６ｂで
シーケンサ１０のパラレルデータ信号をパラレル信号／
シリアル信号変換してシリアルドライバ／レシーバ１８
により、シリアルポート１４からシリアルデータ信号線
２２に伝達する。該シリアルデータ信号線２２を介して
伝達されたシリアルデータを、制御対象２４の中または
制御対象２４近傍でシリアル信号／パラレル信号変換す
るシリアル／パラレル変換部２６でシリアル信号／パラ
レル信号変換する。
Ｉ／Ｏ接続部点数および配線を大幅に減少させうるシー
ケンサＩ／Ｏ装置を提供する。 【解決手段】 パラレルデータバス１２およびシリアル
ポート１４の間ではパラレル／シリアル変換部１６ｂで
シーケンサ１０のパラレルデータ信号をパラレル信号／
シリアル信号変換してシリアルドライバ／レシーバ１８
により、シリアルポート１４からシリアルデータ信号線
２２に伝達する。該シリアルデータ信号線２２を介して
伝達されたシリアルデータを、制御対象２４の中または
制御対象２４近傍でシリアル信号／パラレル信号変換す
るシリアル／パラレル変換部２６でシリアル信号／パラ
レル信号変換する。
Description
【０００１】
【発明の属する技術分野】本発明は、シーケンサと制御
対象との間で信号伝送するＩ／Ｏ（入力／出力）装置に
関する。
対象との間で信号伝送するＩ／Ｏ（入力／出力）装置に
関する。
【０００２】
【従来の技術】屋外あるいは工場など現場環境に使用さ
れるシーケンサやシーケンサのＩ／Ｏユニット（リモー
トＩ／Ｏユニット等）は筺体の制御盤内に組み込まれて
防塵・防滴構造を採る。
れるシーケンサやシーケンサのＩ／Ｏユニット（リモー
トＩ／Ｏユニット等）は筺体の制御盤内に組み込まれて
防塵・防滴構造を採る。
【０００３】そして、制御対象となるＩ／Ｏ機器とシー
ケンサとの信号をやり取するための配線において、ＯＮ
／ＯＦＦ信号を入出力するパラレルポートより制御点数
分の配線をしている。
ケンサとの信号をやり取するための配線において、ＯＮ
／ＯＦＦ信号を入出力するパラレルポートより制御点数
分の配線をしている。
【０００４】
【発明が解決しようとする課題】したがって、従来のシ
ーケンサでは、上記のようにパラレルＩ／Ｏで信号のや
り取りをするため、Ｉ／Ｏユニットには制御点数分（占
有分）のリレーやトランジスタを要し、かつ、外部配線
部は多点の端子台や多ピンのコネクタであるので、シー
ケンサーはＩ／Ｏユニットの実装面積が大きくなる要因
になっていた。
ーケンサでは、上記のようにパラレルＩ／Ｏで信号のや
り取りをするため、Ｉ／Ｏユニットには制御点数分（占
有分）のリレーやトランジスタを要し、かつ、外部配線
部は多点の端子台や多ピンのコネクタであるので、シー
ケンサーはＩ／Ｏユニットの実装面積が大きくなる要因
になっていた。
【０００５】よって、シーケンサの制御点数が多い場
合、制御盤が大きくなってしまった。また、配線の材料
費および工数がかかり、コスト上昇を招いた。さらに、
多芯配線になるため断線故障を発見するのに困難であっ
た。上記の問題点はＩ／Ｏユニットが別体のリモートタ
イプ等でも同様に生じていた。
合、制御盤が大きくなってしまった。また、配線の材料
費および工数がかかり、コスト上昇を招いた。さらに、
多芯配線になるため断線故障を発見するのに困難であっ
た。上記の問題点はＩ／Ｏユニットが別体のリモートタ
イプ等でも同様に生じていた。
【０００６】本発明は、前記従来の問題点を解消するべ
くなされたものであって、シーケンサの制御点数を少な
くすることなくＩ／Ｏ接続部点数および配線を大幅に減
少させうるシーケンサＩ／Ｏ装置を提供することを目的
とする。
くなされたものであって、シーケンサの制御点数を少な
くすることなくＩ／Ｏ接続部点数および配線を大幅に減
少させうるシーケンサＩ／Ｏ装置を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するため、次の構成を有する。請求項１の発明は、シ
ーケンサは、該シーケンサ内部ロジック回路に対してパ
ラレル信号を入出力するパラレルデータバスを有し、制
御対象の入力機器および出力機器はパラレルデータを入
出力するものであって、シーケンサのＩ／Ｏユニットに
は、シリアル信号を伝達するシリアルポートと、前記パ
ラレルデータバスおよびシリアルポートの間でパラレル
信号／シリアル信号変換するパラレル／シリアル変換部
とを設け、シリアルポートおよび制御対象または制御対
象近傍の間には、シリアルデータを伝送するシリアルデ
ータラインを設け、制御対象の中または制御対象近傍に
は、シリアルデータラインおよび制御対象または制御対
象近傍の間でシリアル信号／パラレル信号変換するシリ
アル／パラレル変換部を設けたことを特徴とするシーケ
ンサのＩ／Ｏ装置である。
決するため、次の構成を有する。請求項１の発明は、シ
ーケンサは、該シーケンサ内部ロジック回路に対してパ
ラレル信号を入出力するパラレルデータバスを有し、制
御対象の入力機器および出力機器はパラレルデータを入
出力するものであって、シーケンサのＩ／Ｏユニットに
は、シリアル信号を伝達するシリアルポートと、前記パ
ラレルデータバスおよびシリアルポートの間でパラレル
信号／シリアル信号変換するパラレル／シリアル変換部
とを設け、シリアルポートおよび制御対象または制御対
象近傍の間には、シリアルデータを伝送するシリアルデ
ータラインを設け、制御対象の中または制御対象近傍に
は、シリアルデータラインおよび制御対象または制御対
象近傍の間でシリアル信号／パラレル信号変換するシリ
アル／パラレル変換部を設けたことを特徴とするシーケ
ンサのＩ／Ｏ装置である。
【０００８】請求項２の発明は、シーケンサあるいはそ
のＩ／Ｏユニットの筺体にシリアルポートを配置し、該
筺体内部にシリアルドライバ／シリアルレシーバを設け
たことを特徴とする請求項１に記載のシーケンサのＩ／
Ｏ装置である。
のＩ／Ｏユニットの筺体にシリアルポートを配置し、該
筺体内部にシリアルドライバ／シリアルレシーバを設け
たことを特徴とする請求項１に記載のシーケンサのＩ／
Ｏ装置である。
【０００９】請求項３の発明は、筺体盤面には、防塵性
・防水性を有するシリアルポートが配置されたものであ
ることを特徴とする請求項２に記載のシーケンサのＩ／
Ｏ装置である。
・防水性を有するシリアルポートが配置されたものであ
ることを特徴とする請求項２に記載のシーケンサのＩ／
Ｏ装置である。
【００１０】請求項４の発明は、複数箇所にそれぞれ１
または２以上の制御対象が配置されて、各箇所毎にパラ
レル／シリアル変換部が設けられており、シリアルデー
タラインは、複数箇所に対応する複数のパラレル／シリ
アル変換部の信号を共通して伝送が可能に構成されてい
ることを特徴とする請求項１ないし３のうちのいずれか
１に記載のシーケンサのＩ／Ｏ装置である。
または２以上の制御対象が配置されて、各箇所毎にパラ
レル／シリアル変換部が設けられており、シリアルデー
タラインは、複数箇所に対応する複数のパラレル／シリ
アル変換部の信号を共通して伝送が可能に構成されてい
ることを特徴とする請求項１ないし３のうちのいずれか
１に記載のシーケンサのＩ／Ｏ装置である。
【００１１】請求項１の発明によれば、シーケンサは、
パラレルデータバスおよびシリアルポートの間ではパラ
レル／シリアル変換部でシーケンサのパラレルデータ信
号をパラレル信号／シリアル信号変換してシリアルポー
トからシリアルデータラインに伝達（時分割伝送：シリ
アル伝送）し、該シリアルデータラインを介して伝達さ
れたシリアルデータを、制御対象の中または制御対象近
傍でシリアル信号／パラレル信号変換するシリアル／パ
ラレル変換部でシリアル信号／パラレル信号変換する。
したがって、Ｉ／Ｏ部をすべてシリアルＩ／Ｏとし、制
御対象の近くあるいは中でシリアル／パラレル変換す
る。また、シーケンサ（あるいはＩ／Ｏユニット）その
ものが制御盤を兼ねる構造を採る。さらにＩ／Ｏ部を減
少できる。なお、パラレルをシリアルにしたことによる
伝送の遅延は、シーケンサによる制御単位がスイッチ類
などのため（コンピュータと異なり）、そもそもそれほ
ど早い信号伝送を必要としないので、問題にならない。
パラレルデータバスおよびシリアルポートの間ではパラ
レル／シリアル変換部でシーケンサのパラレルデータ信
号をパラレル信号／シリアル信号変換してシリアルポー
トからシリアルデータラインに伝達（時分割伝送：シリ
アル伝送）し、該シリアルデータラインを介して伝達さ
れたシリアルデータを、制御対象の中または制御対象近
傍でシリアル信号／パラレル信号変換するシリアル／パ
ラレル変換部でシリアル信号／パラレル信号変換する。
したがって、Ｉ／Ｏ部をすべてシリアルＩ／Ｏとし、制
御対象の近くあるいは中でシリアル／パラレル変換す
る。また、シーケンサ（あるいはＩ／Ｏユニット）その
ものが制御盤を兼ねる構造を採る。さらにＩ／Ｏ部を減
少できる。なお、パラレルをシリアルにしたことによる
伝送の遅延は、シーケンサによる制御単位がスイッチ類
などのため（コンピュータと異なり）、そもそもそれほ
ど早い信号伝送を必要としないので、問題にならない。
【００１２】請求項２の発明によれば、シーケンサある
いはそのＩ／Ｏユニットの筺体にシリアルポートを配置
し、該筺体内部にシリアルドライバ／シリアルレシーバ
を設けので、盤内配線を不要とする。
いはそのＩ／Ｏユニットの筺体にシリアルポートを配置
し、該筺体内部にシリアルドライバ／シリアルレシーバ
を設けので、盤内配線を不要とする。
【００１３】請求項３の発明によれば、筺体盤面には、
防塵性・防水性を有するシリアルポートが配置されたも
のであるので、防塵・防水をはかれる。
防塵性・防水性を有するシリアルポートが配置されたも
のであるので、防塵・防水をはかれる。
【００１４】請求項４の発明によれば、複数箇所にそれ
ぞれ１または２以上の制御対象が配置されて、各箇所毎
にパラレル／シリアル変換部が設けられており、シリア
ルデータラインは、複数箇所に対応する複数のパラレル
／シリアル変換部の信号を共通して伝送が可能に構成さ
れているので、複数箇所の制御対象に対しても、シリア
ルデータラインは共通化して、データラインおよびシリ
アルポートの数を減少できる。
ぞれ１または２以上の制御対象が配置されて、各箇所毎
にパラレル／シリアル変換部が設けられており、シリア
ルデータラインは、複数箇所に対応する複数のパラレル
／シリアル変換部の信号を共通して伝送が可能に構成さ
れているので、複数箇所の制御対象に対しても、シリア
ルデータラインは共通化して、データラインおよびシリ
アルポートの数を減少できる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を詳細に説明する。図１は、実施形態のシーケンサ
Ｉ／Ｏ部の説明ブロック図、図２はシステム構成図、図
３は概略構造説明図、図４〜図６はそれぞれシリアルデ
ータラインの接続説明図である。
施例を詳細に説明する。図１は、実施形態のシーケンサ
Ｉ／Ｏ部の説明ブロック図、図２はシステム構成図、図
３は概略構造説明図、図４〜図６はそれぞれシリアルデ
ータラインの接続説明図である。
【００１６】図１および図２に示すように、シーケンサ
１０は、シーケンサ１０の内部ロジック回路（図示省
略）に対してパラレル信号を入出力するパラレルデータ
バス１２を有する。また、シーケンサ１０の制御対象と
なるスイッチ等の入力機器およびアクチュエータ等の出
力機器はパラレルデータを入出力するものである。
１０は、シーケンサ１０の内部ロジック回路（図示省
略）に対してパラレル信号を入出力するパラレルデータ
バス１２を有する。また、シーケンサ１０の制御対象と
なるスイッチ等の入力機器およびアクチュエータ等の出
力機器はパラレルデータを入出力するものである。
【００１７】シーケンサ１０のＩ／Ｏユニットには、シ
リアル信号を入出力伝達するシリアルポート１４と、前
記パラレルデータバス１２およびシリアルポート１４の
間でパラレル信号／シリアル信号変換する第１、第２の
パラレル／シリアル変換部１６ａ，１６ｂとを設けてい
る。
リアル信号を入出力伝達するシリアルポート１４と、前
記パラレルデータバス１２およびシリアルポート１４の
間でパラレル信号／シリアル信号変換する第１、第２の
パラレル／シリアル変換部１６ａ，１６ｂとを設けてい
る。
【００１８】すなわち、Ｉ／Ｏユニットでは、２対のシ
リアルポート１４からシリアルデータ信号を送信・受信
するためにシリアルドライバ／レシーバ１８が設けられ
ている。シリアルポート１４より入力されたシリアルデ
ータ信号はシリアルドライバ／レシーバ１８で受信され
（レシーバの機能）る。そして、そのシリアルデータ信
号は、シリアル／パラレル変換部１６ａでシリアルデー
タ信号→パラレル信号に変換され、バスレシーバ２０ａ
により８ビット〜３２ビットのデータバス１２に入力さ
れる。
リアルポート１４からシリアルデータ信号を送信・受信
するためにシリアルドライバ／レシーバ１８が設けられ
ている。シリアルポート１４より入力されたシリアルデ
ータ信号はシリアルドライバ／レシーバ１８で受信され
（レシーバの機能）る。そして、そのシリアルデータ信
号は、シリアル／パラレル変換部１６ａでシリアルデー
タ信号→パラレル信号に変換され、バスレシーバ２０ａ
により８ビット〜３２ビットのデータバス１２に入力さ
れる。
【００１９】一方、送信するパラレルデータ信号は、バ
スドライバ２０ｂからシリアル／パラレル変換部１６ｂ
に入力され、そのシリアル／パラレル変換部１６ｂでパ
ラレル信号→シリアルデータ信号に変換されて、そのシ
リアルデータ信号がシリアルドライバ／レシーバ１８に
より、シリアルポート１４から送信（ドライバの機能）
される。
スドライバ２０ｂからシリアル／パラレル変換部１６ｂ
に入力され、そのシリアル／パラレル変換部１６ｂでパ
ラレル信号→シリアルデータ信号に変換されて、そのシ
リアルデータ信号がシリアルドライバ／レシーバ１８に
より、シリアルポート１４から送信（ドライバの機能）
される。
【００２０】また、シリアルポート１４と制御対象２４
または制御対象２４近傍の間には、シリアルデータを伝
送する２芯〜４芯ケーブルなどにより時分割伝送（シリ
アル伝送する）シリアルデータ信号線２２を設けてい
る。
または制御対象２４近傍の間には、シリアルデータを伝
送する２芯〜４芯ケーブルなどにより時分割伝送（シリ
アル伝送する）シリアルデータ信号線２２を設けてい
る。
【００２１】そして、制御対象２４の中または制御対象
２４近傍には、シリアルデータライン／制御対象または
制御対象近傍の間でシリアル信号／パラレル信号変換す
るシリアル／パラレル変換部（変換ユニット）２６を設
けている。
２４近傍には、シリアルデータライン／制御対象または
制御対象近傍の間でシリアル信号／パラレル信号変換す
るシリアル／パラレル変換部（変換ユニット）２６を設
けている。
【００２２】なお、制御対象２４近傍に上記のようにシ
リアル信号をパラレルに展開するシリアル／パラレル変
換部２６を設けシーケン１０とは２〜４芯程度シリアル
データ信号ケーブル２２で接続する他、シリアル／パラ
レル変換機能を直接機器に組み込んで変換ユニットを不
要とすることもできる。
リアル信号をパラレルに展開するシリアル／パラレル変
換部２６を設けシーケン１０とは２〜４芯程度シリアル
データ信号ケーブル２２で接続する他、シリアル／パラ
レル変換機能を直接機器に組み込んで変換ユニットを不
要とすることもできる。
【００２３】図２に示すように、シーケンサ１０あるい
はそのＩ／Ｏユニットの筺体２８にシリアルポート１４
のコネクタ３０を配置し、該筺体２８内部にシリアルド
ライバ／シリアルレシーバ１８を設けている。そして、
筺体２８盤面のシリアルポートコネクタ３０は、防塵性
・防水性を有しており、シリアルデータ信号線２２は前
記シリアルポート１４に筺体内部で接続される。
はそのＩ／Ｏユニットの筺体２８にシリアルポート１４
のコネクタ３０を配置し、該筺体２８内部にシリアルド
ライバ／シリアルレシーバ１８を設けている。そして、
筺体２８盤面のシリアルポートコネクタ３０は、防塵性
・防水性を有しており、シリアルデータ信号線２２は前
記シリアルポート１４に筺体内部で接続される。
【００２４】また、図３に示すように、シーケンサ１０
には、筺体２８内部に図１に示したデータバス１２、バ
スレシーバ２０ａ、バスドライバレシーバ２０ｂ、シリ
アル／パラレル変換部１６ａ、１６ｂ等の回路が構成さ
れたシリアル基板３２と、電源モジュール３４が設けら
れる。
には、筺体２８内部に図１に示したデータバス１２、バ
スレシーバ２０ａ、バスドライバレシーバ２０ｂ、シリ
アル／パラレル変換部１６ａ、１６ｂ等の回路が構成さ
れたシリアル基板３２と、電源モジュール３４が設けら
れる。
【００２５】なお、シーケンサ１０ではＣＰＵ（中央処
理ユニット）基板３６が設けられるが、シーケンサのリ
モートＩ／Ｏユニットであれば、該ＣＰＵ基板３６に代
えてリモートＩ／Ｏ局基板が設けられる。
理ユニット）基板３６が設けられるが、シーケンサのリ
モートＩ／Ｏユニットであれば、該ＣＰＵ基板３６に代
えてリモートＩ／Ｏ局基板が設けられる。
【００２６】実施形態のシーケンサのＩ／Ｏ装置では、
パラレルデータバス１２およびシリアルポート１４の間
ではパラレル／シリアル変換部１６ｂでシーケンサ１０
のパラレルデータ信号をパラレル信号／シリアル信号変
換してシリアルドライバ／レシーバ１８により、シリア
ルポート１４からシリアルデータ信号線２２に伝達す
る。
パラレルデータバス１２およびシリアルポート１４の間
ではパラレル／シリアル変換部１６ｂでシーケンサ１０
のパラレルデータ信号をパラレル信号／シリアル信号変
換してシリアルドライバ／レシーバ１８により、シリア
ルポート１４からシリアルデータ信号線２２に伝達す
る。
【００２７】該シリアルデータ信号線２２を介して伝達
されたシリアルデータを、制御対象２４の中または制御
対象２４近傍でシリアル信号／パラレル信号変換するシ
リアル／パラレル変換部２６でシリアル信号／パラレル
信号変換する。
されたシリアルデータを、制御対象２４の中または制御
対象２４近傍でシリアル信号／パラレル信号変換するシ
リアル／パラレル変換部２６でシリアル信号／パラレル
信号変換する。
【００２８】したがって、Ｉ／Ｏ部をすべてシリアルＩ
／Ｏとし、制御対象２４の近くあるいは中でシリアル／
パラレル変換する。また、シーケンサ（あるいはＩ／Ｏ
ユニット）１０そのものが制御盤を兼ねる構造を採る。
さらにＩ／Ｏ部を減少できる。
／Ｏとし、制御対象２４の近くあるいは中でシリアル／
パラレル変換する。また、シーケンサ（あるいはＩ／Ｏ
ユニット）１０そのものが制御盤を兼ねる構造を採る。
さらにＩ／Ｏ部を減少できる。
【００２９】ここで、シリアルデータ信号線２２は、一
例として、図４に示すように、複数箇所にそれぞれ１ま
たは２以上の制御対象２４が配置されて、各箇所毎にパ
ラレル／シリアル変換部が設けられている場合に、シー
ケンサ１０と各制御対象２４とのデータ送信を行うシリ
アルデータ信号線２２は、複数箇所に対応する複数のパ
ラレル／シリアル変換部２６に応じて複数設けてもよい
（１対１シリアル伝送）。この場合は、複数のシリアル
ポート１４を使用することができる。
例として、図４に示すように、複数箇所にそれぞれ１ま
たは２以上の制御対象２４が配置されて、各箇所毎にパ
ラレル／シリアル変換部が設けられている場合に、シー
ケンサ１０と各制御対象２４とのデータ送信を行うシリ
アルデータ信号線２２は、複数箇所に対応する複数のパ
ラレル／シリアル変換部２６に応じて複数設けてもよい
（１対１シリアル伝送）。この場合は、複数のシリアル
ポート１４を使用することができる。
【００３０】一方、図５の他の例に示すように、前記複
数の制御対象２４とのデータ転送を行うシリアルデータ
信号線２２は、単独に設けて、その単独のシリアルデー
タ信号線２２に複数箇所に対応する複数のパラレル／シ
リアル変換部２６を共通してデータ伝送するようにする
ことができる。（１対Ｎシリアル伝送）。図４の場合
は、シリアルデータ信号線２２にバス接続しても、マル
チドロップ接続してもよい。また、単独の複数のシリア
ルポート１４を使用する。
数の制御対象２４とのデータ転送を行うシリアルデータ
信号線２２は、単独に設けて、その単独のシリアルデー
タ信号線２２に複数箇所に対応する複数のパラレル／シ
リアル変換部２６を共通してデータ伝送するようにする
ことができる。（１対Ｎシリアル伝送）。図４の場合
は、シリアルデータ信号線２２にバス接続しても、マル
チドロップ接続してもよい。また、単独の複数のシリア
ルポート１４を使用する。
【００３１】また、図６のさらに他の例に示すように、
単独のシリアルデータ信号線２２で共通してデータ伝送
するのに（１対Ｎシリアル伝送）、シリアルデータ信号
線２２の両端をシリアルポートに接続するリング接続と
してもよい。上記実施形態によれば、ポート数を減少さ
せて制御盤の小型化ができデータ信号線も少なくするこ
とができる。したがって、コスト低減を図れる。
単独のシリアルデータ信号線２２で共通してデータ伝送
するのに（１対Ｎシリアル伝送）、シリアルデータ信号
線２２の両端をシリアルポートに接続するリング接続と
してもよい。上記実施形態によれば、ポート数を減少さ
せて制御盤の小型化ができデータ信号線も少なくするこ
とができる。したがって、コスト低減を図れる。
【００３２】なお、パラレルをシリアルにしたことによ
る伝送の遅延は、シーケンサによる制御単位がスイッチ
類などのため（コンピュータと異なり）、そもそもそれ
ほど早い信号伝送を必要としないので、問題にならな
い。
る伝送の遅延は、シーケンサによる制御単位がスイッチ
類などのため（コンピュータと異なり）、そもそもそれ
ほど早い信号伝送を必要としないので、問題にならな
い。
【００３３】
【発明の効果】以上説明したとおり、請求項１の発明に
よれば、シーケンサのＩ／Ｏ部と制御対象の間のデータ
の送信をシリアルデータ送信にしたので、Ｉ／Ｏ部には
２点または４点のシリアルポートおよびシリアルドライ
バ／シリアルレシーバを実装すればよいため、従来のパ
ラレル送信で必要であってＩ／Ｏ制御点数分のＩ／Ｏポ
ート、リレーやトランジスタのＩ／Ｏユニットに比較し
てＩ／Ｏユニットの部品点数を減少でき、シーケンサ
（あるいはシーケンサのＩ／Ｏユニット）の部品点数を
極めて少なくして制御盤の小型化ができ、コストを低減
できる。また、シリアルデータラインは２対のデータ信
号線で例えば数１０００点のＩ／Ｏ信号を入出力できる
ため、ラインの配線本数を低減できる。また、配線本数
の低減に伴い、シリアルデータライン上において、断線
箇所が大幅に減る他、シリアル通信（ハンドシェイク
等）により断線検出が可能である。
よれば、シーケンサのＩ／Ｏ部と制御対象の間のデータ
の送信をシリアルデータ送信にしたので、Ｉ／Ｏ部には
２点または４点のシリアルポートおよびシリアルドライ
バ／シリアルレシーバを実装すればよいため、従来のパ
ラレル送信で必要であってＩ／Ｏ制御点数分のＩ／Ｏポ
ート、リレーやトランジスタのＩ／Ｏユニットに比較し
てＩ／Ｏユニットの部品点数を減少でき、シーケンサ
（あるいはシーケンサのＩ／Ｏユニット）の部品点数を
極めて少なくして制御盤の小型化ができ、コストを低減
できる。また、シリアルデータラインは２対のデータ信
号線で例えば数１０００点のＩ／Ｏ信号を入出力できる
ため、ラインの配線本数を低減できる。また、配線本数
の低減に伴い、シリアルデータライン上において、断線
箇所が大幅に減る他、シリアル通信（ハンドシェイク
等）により断線検出が可能である。
【００３４】請求項２の発明によれば、シーケンサある
いはそのＩ／Ｏユニットの筺体にシリアルポートを配置
し、該筺体内部にシリアルドライバ／シリアルレシーバ
を設けたので、請求項１の作用効果の他、接続するポー
ト数が少なく、配線が容易である。また、筺体表面にポ
ートコネクタを設ければ盤内配線が不要で配線しやす
い。
いはそのＩ／Ｏユニットの筺体にシリアルポートを配置
し、該筺体内部にシリアルドライバ／シリアルレシーバ
を設けたので、請求項１の作用効果の他、接続するポー
ト数が少なく、配線が容易である。また、筺体表面にポ
ートコネクタを設ければ盤内配線が不要で配線しやす
い。
【００３５】請求項３の発明によれば、筺体は防塵性・
防水性を有するものであって、シリアルポートは、筺体
盤面に配置されたものであるので、請求項２の作用効果
の他、配線がしやすいとともに、埃、水分に対して強く
なる。
防水性を有するものであって、シリアルポートは、筺体
盤面に配置されたものであるので、請求項２の作用効果
の他、配線がしやすいとともに、埃、水分に対して強く
なる。
【００３６】請求項４の発明によれば、シリアルデータ
ラインは、複数の制御対象との間で信号の伝送が可能な
ものであるので、請求項１〜３の作用効果の他、シリア
ルデータラインの信号線本数を減少させることができ
る。
ラインは、複数の制御対象との間で信号の伝送が可能な
ものであるので、請求項１〜３の作用効果の他、シリア
ルデータラインの信号線本数を減少させることができ
る。
【図１】 実施形態のシーケンサＩ／Ｏ装置の説明ブロ
ック図である。
ック図である。
【図２】 Ｉ／Ｏ装置のシステム構成図である。
【図３】 Ｉ／Ｏ装置の概略構造説明図である。
【図４】 シリアルデータラインの接続の一例の説明図
である。
である。
【図５】 シリアルデータラインの接続の他の例の説明
図である。
図である。
【図６】 シリアルデータラインの接続のさらに他の例
の説明図である。
の説明図である。
１０…シーケンサ、 １２…パラレルデータバス、 １４…シリアルポート、 １６ａ，１６ｂ…第１，第２のシリアル／パラレル変換
部、 １８…シリアルドライバ／レシーバ、 ２２…シリアルデータ信号線、 ２４…制御対象、 ２６…シリアル／パラレル変換部、 ２８…筺体。
部、 １８…シリアルドライバ／レシーバ、 ２２…シリアルデータ信号線、 ２４…制御対象、 ２６…シリアル／パラレル変換部、 ２８…筺体。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１１月２５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
Claims (4)
- 【請求項１】 シーケンサは、該シーケンサ内部ロジッ
ク回路に対してパラレル信号を入出力するパラレルデー
タバスを有し、制御対象の入力機器および出力機器はパ
ラレルデータを入出力するものであって、 シーケンサのＩ／Ｏユニットには、シリアル信号を伝達
するシリアルポートと、前記パラレルデータバスおよび
シリアルポートの間でパラレル信号／シリアル信号変換
するパラレル／シリアル変換部とを設け、 シリアルポートおよび制御対象または制御対象近傍の間
には、シリアルデータを伝送するシリアルデータライン
を設け、 制御対象の中または制御対象近傍には、シリアルデータ
ラインおよび制御対象または制御対象近傍の間でシリア
ル信号／パラレル信号変換するシリアル／パラレル変換
部を設けたことを特徴とするシーケンサのＩ／Ｏ装置。 - 【請求項２】 シーケンサあるいはそのＩ／Ｏユニット
の筺体にシリアルポートを配置し、該筺体内部にシリア
ルドライバ／シリアルレシーバを設けたことを特徴とす
る請求項１に記載のシーケンサのＩ／Ｏ装置。 - 【請求項３】 筺体盤面には、防塵性・防水性を有する
シリアルポートが配置されたものであることを特徴とす
る請求項２に記載のシーケンサのＩ／Ｏ装置。 - 【請求項４】 複数箇所にそれぞれ１または２以上の制
御対象が配置されて、各箇所毎にパラレル／シリアル変
換部が設けられており、シリアルデータラインは、複数
箇所に対応する複数のパラレル／シリアル変換部の信号
を共通して伝送が可能に構成されていることを特徴とす
る請求項１ないし３のうちのいずれか１に記載のシーケ
ンサのＩ／Ｏ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8248250A JPH1097309A (ja) | 1996-09-19 | 1996-09-19 | シーケンサのｉ／ｏ装置 |
| KR1019970046869A KR19980024561A (ko) | 1996-09-19 | 1997-09-11 | 시퀀서의 i/o 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8248250A JPH1097309A (ja) | 1996-09-19 | 1996-09-19 | シーケンサのｉ／ｏ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1097309A true JPH1097309A (ja) | 1998-04-14 |
Family
ID=17175385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8248250A Pending JPH1097309A (ja) | 1996-09-19 | 1996-09-19 | シーケンサのｉ／ｏ装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1097309A (ja) |
| KR (1) | KR19980024561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7895387B1 (en) | 2007-09-27 | 2011-02-22 | Cypress Semiconductor Corporation | Devices and methods for sharing common target device with two different hosts according to common communication protocol |
-
1996
- 1996-09-19 JP JP8248250A patent/JPH1097309A/ja active Pending
-
1997
- 1997-09-11 KR KR1019970046869A patent/KR19980024561A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7895387B1 (en) | 2007-09-27 | 2011-02-22 | Cypress Semiconductor Corporation | Devices and methods for sharing common target device with two different hosts according to common communication protocol |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980024561A (ko) | 1998-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040316 |